JP2991739B2

JP2991739B2 - 半導体記憶装置

Info

Publication number: JP2991739B2
Application number: JP2098921A
Authority: JP
Inventors: 保雄茂木; 光則太田
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1990-04-13
Filing date: 1990-04-13
Publication date: 1999-12-20
Anticipated expiration: 2014-12-20
Also published as: JPH03296987A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリセルに書き込んだデータが正常に
読み出されるか否かを複数ビット単位で判定して出力可
能なテスト機能をもつ半導体記憶装置に関し、例えば、
比較的記憶容量の大きなDRAM（ダイナミック・ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

〔従来技術〕

近年半導体記憶装置は、プロセス技術の進歩により回
路素子が微細化されて、その記憶容量が増され、例えば
メモセルの構成トランジスタ数が少なくて済むようなDR
AMではその記憶容量はメガビットオーダにも及んでい
る。このように半導体記憶装置の記憶容量が増すと、メ
モリチップの選別やユーザによる検証のためのテストを
通常の書き込み・読み出し動作で行っていたのでは、言
い換えるなら、全てのメモリセルにデータを書き込んだ
後にこれを順番に読み出してその正否を外部で判定して
いたのでは、テスト時間が不所望に長くなってしまう。
そこで、テストモードを設定したときには、外部から与
えられるデータをノーマルモードに対してｎ倍の単位で
一括して複数個のメモリセルに書き込み可能にすると共
に、書き込みと同じ単位で選択された複数個のメモリセ
ルのデータ相互間の一致不一致を内部で判定し、その判
定結果を外部に読み出し可能にするというようなテスト
機能を内蔵する半導体記憶装置が提供されている。斯る
テスト機能により、見掛け上ノーマルモードにおけるア
クセス単位のｎ倍の単位で複数ビットを同時に処理する
ことができるため、フェールビットの有無を判定するよ
うなテストにかかる時間を短縮することができる。尚、
テスト機能を内蔵する半導体記憶装置について記載され
た文献の例としては特開昭62−250593号がある。

〔発明が解決しようとする課題〕

ところで、テスト機能を内蔵する半導体記憶装置にお
いて、複数ビットのメモリセルデータ相互間の一致不一
致を判定する回路は、コンパレータなどを多段に内蔵
し、全ビツト一致の場合には第１論理レベル、１ビット
でも不一致のときは第２論理レベルといった２値で判定
値を出力したり、或いは、全ビットが第１論理レベルの
ときは第１論理レベルを、全ビットが第２論理レベルの
ときは第２論理レベルを、そして不一致ビットが１ビッ
トでもあるときは出力を高インピーダンスにするという
ような、３値で判定値を出力したりする。しかしなが
ら、複数ビットのメモリセルデータを受け取ってから判
定回路が判定値を出力するまでにはそれ固有の動作に所
定の時間を要するため、テストモードにおける判定値の
出力タイミングは、ノーマルモードにおけるメモリセル
データの外部への読み出しに比べて遅れてしまう。これ
により、従来のテスト機能を有する半導体記憶装置で
は、そのテスト機能を利用してアクセスタイムに関する
テストを行うことができないという問題点と、２値判定
出力の場合は、同時選択された複数ビットのデータが全
ビット一致のとき第１論理レベル、１ビットでも不一致
のときは第２論理レベルを出力するため、一致したデー
タが第１論理レベルで一致したのか第２論理レベルで一
致したのかがわからないという問題点があり、同時選択
ビット全てがフェイルするような場合フェイル判定され
ないことが本発明者によって明らかにされた。

本発明の目的は、メモリセルに書き込んだデータが正
常に読み出されるか否かを複数ビット単位で判定して出
力可能であると共に、これに並行してもしくはその前に
所要のデータを出力することで、アクセスタイムの測定
と２値判定値出力の場合でも一致した論理レベルを知る
ことを可能とするテスト機能を内蔵した半導体記憶装置
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、テストモードが設定された後のリード動作
において、同時に選択された複数個のメモリセルのデー
タ相互間の一致不一致状態を判定回路で判定し、その判
定結果を外部に出力可能な半導体記憶装置において、前
記判定回路に供給されるべきデータのうち所要のデータ
を、上記判定回路を通さずに外部に出力可能に半導体記
憶装置を構成するものである。

テストモードにおける判定値の出力とメモリセルデー
タの出力を同一外部端子から競合させずに出力するに
は、判定値を保持するラッチ回路を設け、このラッチ回
路の出力タイミングを制御すればよい。

このラッチ回路の出力タイミング制御を容易化するに
は、テストモードが設定された後に外部から供給される
複数のアクセス制御信号のレベルの組合せ状態、又はア
クセス制御信号のレベルの遷移状態に基づいて制御する
とよい。

〔作用〕

上記した手段によれば、判定回路に供給されるべきメ
モリセルデータの内所定のメモリセルデータは判定回路
を迂回する経路をも通ることは、判定値の出力とは別の
外部端子から並行して、又は判定値出力前に同判定値出
力にも併用される外部端子から、そのメモリセルデータ
をノーマルモードと同じタイミングをもって出力可能に
作用し、これにより、テストモードにおいて判定値の出
力とアクセスタイムの測定と、２値判定出力の場合でも
一致したデータが第１論理レベルであるのか第２論理レ
ベルであるのかをみわけることを可能にすることを達成
するものである。

〔実施例〕

第１図には本発明の一実施例であるDRAMが示されてい
る。同図に示されるDRAMは、特に制限されないが、公知
の半導体集積回路製造技術によってシリコンのような１
個の半導体基板に形成されている。

この実施例では、特に制限されないが、メモリセルア
レイ１は、４個のメモリマット（図示せず）を構成し、
夫々のメモリマットは、約1Mメガビットの記憶容量に相
当する多数の１トランジスタ型メモリセル（図示せず）
をもつ。これにより、本実施例のDRAMは、全体として約
4Mビットの記憶容量を備えている。尚、１トランジスタ
型メモリセルは、特に図示はしないが、選択トランジス
タに蓄積容量を直列接続した回路形成を有し、選択トラ
ンジスタのデータ入出力端子はビット線に、そして選択
トランジスタの選択端子はワード線に結合されている。

上記メモリセルアレイ１には、特に制限されないが、
折り返し交点方式で構成された相補ビット線が、図の横
方向に向って多数並設されている。夫々のメモリマット
に含まれる相補ビット数は、図の上から順番に１対ずつ
４個のメモリマットに対応する４対で１組を成し、１組
を構成する４対の相補ビット線は、後述のカラム選択信
号を受けるカラムスイッチ回路２を介して、縦方向に並
列する４対の共通相補データ線CD0,▲▼、CD1,▲
▼、CD2,▲▼、及びCD3,▲▼に１対
１対応で結合される。

カラムアドレスデコーダ３は、後述する内部相補アド
レス信号ay₀,▲▼〜ayn−₁,▲▼を解
読して、図示しないデータ線選択タイミング信号に同期
して、４対を１組とする多数組の相補ビット線の中から
対応する４対１組の相補ビット線を共通相補データ線CD
0,▲▼〜CD3,▲▼に接続させるカラム選択
信号を形成する。

メモリセルの選択端子は図の縦方向に向く１列毎にワ
ード線に結合されている。夫々の相補ビット線毎に対す
るセンスアンプを含むセンスアンプアレイ４は、書き込
み／読み出し動作及びリフレッシュ動作の時に、図示し
ないセンスアンプタイミング信号により動作状態とさ
れ、例えば、ワード線の選択動作によって一方のビット
線に結合されたメモリセルからの微少読み出し電圧と、
他方のビット線が保有している参照電位との電位差を増
幅する。

ローアドレスバッファ５は、ローアドレスストローブ
信号▲▼に同期して供給されたアドレス信号AXを
受け、内部相補アドレス信号ax₀,▲▼〜axn,▲
▼を形成する。上記相補アドレス信号ax₀,▲
▼〜axn,▲▼のうち、特定のビット、例えば最上
位ビットaxn,▲▼を除いた相補アドレス信号ax₀,
▲▼〜axn−_１▲▼は、ローアドレス
デコーダ６に出力される。ローアドレスデコーダ６は、
上記相補アドレス信号ax₀,▲▼〜axn−₁,▲
▼を解読して、図示しないワード線選択タイミン
グに同期して１つのワード線の選択信号を形成する。

カラムアドレスバッファ７は、カラムアドレスストロ
ーブ信号▲▼に同期して供給されたアドレス信号
AYを受け、内部相補アドレス信号ay₀,▲▼〜ayn,
▲▼を形成する。上記相補アドレス信号ay₀,▲
▼〜ayn,▲▼のうち、特定のビット、例えば
最上位ビットayn,▲▼を除いた相補アドレス信号
ay₀,ay₀〜ayn−₁,▲▼は、上記カラムアドレス
デコーダ３に出力される。

上記最上位ビットのアドレス信号axn,▲▼とay
n,▲▼は、デコータ８に供給される。このデコー
ダ８は、後述する入力ゲートGi0〜Gi3と出力ゲートGo0
〜Go3の選択信号SELを形成する。

カラムスイッチ回路２は、上記カラムアドレスデコー
ダ３によって形成された選択信号を受け、メモリアレイ
１における上記４対で１組の相補ビット線の中から所定
の１組の相補ビット線を共通相補データCD0,▲
▼、CD1,▲▼、CD2,▲▼及びCD3,▲
▼にそれぞれ接続する。

上記共通相補データ線CD0,▲▼、CD1,▲
▼、CD2,▲▼、及びCD3,▲▼は、それぞれ
メインアンプMA0〜MA3の入力端子に結合される。これら
のメインアンプMA0〜MA3は、図示しないメインアンプタ
イミング信号によって動作状態にされ共通相補データ線
CD0,▲▼〜CD3,▲▼の信号を増幅する。こ
れらのメインアンプMA0〜MA3の出力信号は、上記デコー
ダ８から出力される選択信号SELにより制御される出力
ゲートGo0〜Go3を通して択一的にデータ出力バッファ10
の入力端子に伝えられる。データ出力バッファ10は、ラ
イトイネーブル信号▲▼がハイレベルにされた読み
出し動作の時発生されるタイミング信号により動作状態
にされ、その信号を増幅して外部出力端子へ送出され
る。これによって、共通相補データ線CD0,▲▼〜
CD3,▲▼に読み出された４ビットのメモリセルデ
ータの内所定の１ビットが外部に読み出される。即ち１
ビット単位での読み出し動作が行われる。

上記共通相補データ線CD0,▲▼〜CD3,▲
▼は、上記入力ゲートGi0〜Gi3を介してデータ入力バッ
ファ11の出力端子に結合される。この入力ゲートGi0〜G
i3は、上記デコーダ８により形成される選択信号SELに
より制御され、上記データ入力バッファ11の出力信号を
択一的に対応する共通相補データ線CD0,▲▼〜CD
3,▲▼に伝える。データ入力バッファ11は、ライ
トイネーブル信号▲▼がローレベルの書き込み動作
において、外部入力端子から供給された書き込みデータ
を、選択された入力ゲートを介して対応する一対の共通
相補データ線に伝える。これによって、外部から与えら
れたデータを１ビット単位でメモリセルに書き込む動作
が行われる。

タイミング発生回路12は、３つの外部制御信号▲
▼（ローアドレスストローブ信号），▲▼（カ
ラムアドレスストローブ信号）及び▲▼（ライトイ
ネーブル信号）を受けて、メモリ動作に必要な上記各種
タイミング信号などを形成する。

この実施例では、メモリセルに書き込んだデータが正
常に読み出されるか否かを検証するためのテスト時間を
短縮するため、詳細を後述するテストモードが設定され
ると、上記入力ゲートGi0〜Gi3は選択信号SELとは無関
係に全て選択状態にされるようになっており、外部入力
端子からデータ入力バッファ11を経て供給される書き込
みデータが上記共通相補データ線CD0,▲▼〜CD3,
▲▼に伝えられる。これにより、テストモードが
設定されているときには、１回の書き込み動作で同時に
４つのメモリセルに同一のデータが書き込み可能にな
る。そして、上記各メインアンプMA0〜MA3の出力信号を
受けて、４ビットからなる読み出し信号の一致不一致を
検出して出力する判定回路13が設けられている。この判
定回路13は、特に制限されないが、４ビットの読み出し
信号が全てハイレベルのときにはデータ出力バッファ10
からハイレベルを出力し得る相補レベルを出力し、全て
ローレベルのときにはデータ出力バッファ10からローレ
ベルを出力し得る相補レベルを出力する。また、１ビッ
トでも不一致ビットがあるときにはデータ出力バッファ
を高インピーダンスにし得る同相レベルを出力する。

本実施例では、テストモードにおいてメモリセルデー
タの読み出し動作が指示されたとき上記出力ゲートGo0
〜Go3やデータ出力バッファ10は、ノーマルモードにお
けるメモリセルデータの読出しと同様に動作される。こ
れは、テストモードにおいて判定回路13の出力タイミン
グからはアクセスタイムの正否を判定することができな
いという点を補うためである。即ち、判定回路13の出力
が確定するには少なくとも判定のための比較動作が必要
になり、通常のアクセスタイムよりも遅れてしまうから
である。斯るテストのための構成において、判定回路13
の出力と、出力動作が選択された出力ゲートの出力とが
競合しないようにするため、判定回路13の出力端子には
ラッチ回路14が結合され、このラッチ回路14の出力タイ
ミングがタイミング発生回路12により制御されることに
よってその判定値がデータ出力バッファ10に与えられる
ようになっている。

上記入力ゲートGi0〜Gi3の全選択状態と、判定回路13
の動作とに対する起動と解除は、タイミング発生回路12
から出力される動作モード識別出力としてのワンショッ
トパルスPULSにより、セット／リセットが行われるフリ
ップフロップ15の出力から得られるテスト信号TEにより
制御される。例えば、テスト信号TEがハイレベルにされ
ると、入力ゲートGi0〜Gi3が全選択状態にされ、且つ判
定回路13が動作可能にされる。またテスト信号TEはタイ
ミング発生回路12にも帰還され、同回路12もテストモー
ドが認識可能になっている。このようにDRAMの内部にお
いては、テスト信号TEがハイレベルにされることによっ
てテストモードとされ、それがローレベルにされること
によってノーマルモードとされる。

上記テストモードの設定／解除は、特に制限されない
が、タイミング発生回路12に外部から供給されるローア
ドレスストローブ信号▲▼、カラムアドレススト
ローブ信号▲▼、ライトイネーブル信号▲▼
のレベルの組合せによって決定される。例えば第２図に
示されるように、ローアドレスストローブ信号▲
▼がハイレベルからローレベルに立ち下がるタイミング
において、ライトイネーブル信号▲▼とカラムアド
レスストローブ信号▲▼がローレベルにされてい
ると、タイミング発生回路12は、これを識別してワンシ
ョットパルスPULSをフリップフロップ15に供給する。こ
れにより、フリップフロップ15がセットされ、テスト信
号TEがハイレベルにされる。斯る動作ではテストモード
の設定のみが行われる。即ち、通常のDRAM同様に▲
▼ビフォア▲▼（▲▼のアサート前に▲
▼をアサート）によるメモリサイクルの起動とは
異なる▲▼，▲▼ビフォア▲▼（▲
▼のアサート前に▲▼と▲▼をアサー
ト）によってテストモードを設定するからである。テス
トモードが設定された後の書き込み／読み出し動作は、
上記各ローアドレスストローブ信号▲▼，カラム
アドレスストローブ信号▲▼を一旦ハイレベルに
ネゲート状態にしてから、ノーマルモードと同様に、ロ
ーアドレスストローブ信号▲▼のローレベルへの
アサート状態に呼応してローアドレス信号AXを取り込
み、次いでカラムアドレスストローブ信号▲▼の
ローレベルへのアサート状態に呼応してカラムアドレス
信号AYを取り込むことにより行われる。このとき、ライ
トイネーブル信号▲▼がローレベルにアサートされ
ているときには、テスト信号TEのハイレベルによって上
記入力ゲートGi0〜Gi3が全選択状態にされているので、
見かけ上４ビット単位でのメモリセルへの書き込みが行
われる。また、ライトイネーブル信号▲▼がハイレ
ベルにネゲートされているときには、ノーマルモードに
おける読み出し動作同様アドレス信号AX,AYに対応する
メモリセルのデータが１ビット外部に読み出されると共
に、テスト信号TEのハイレベルによって動作可能にされ
ている判定回路13が、そのときメインアンプMA0〜MA3か
ら出力される４ビット分のメモリセルデータの一致不一
致を判定し、この判定結果がラッチ回路14にラッチされ
る。

ラッチ回路14にラッチされた測定値の出力タイミング
は、特に制限されないが、ローアドレスストローブ信号
▲▼、カラムアドレスストローブ信号▲
▼、及びライトイネーブル信号▲▼のレベルの組合
せによって制御される。例えば、第２図に示されるよう
に、ローアドレスストローブ信号▲▼がハイレベ
ルにネゲートされることによって指示されるビット線の
プリチャージ期間にカラムアドレスストローブ信号▲
▼がローレベルにアサートされることで指示され
る。このカラムアドレスストローブ信号▲▼のア
サート期間に呼応して、タイミング発生回路12は出力制
御信号LOUTをアサートして、ラッチ回路14に判定値を出
力させる。このときネゲートされているライトイネーブ
ル信号▲▼に従って、タイミング発生回路14は、デ
ータバッファ10から判定値に応ずるデータを外部に出力
させる。

ラッチ回路14が保有する判定値並びにその判定値に応
ずるデータの出力制御手順は、次のメモリサイクルが始
まる前のプリチャージ期間を利用した上記説明に限定さ
れず、第３図及び第４図に示されるように他のサイクル
を利用することもできる。第３図に示される例は、テス
トモードにおけるメモリリードサイクルを、交互にメモ
リセルデータの外部読み出しと判定値データの外部読み
出しとに交互に切り換え制御するようにしたものであ
る。即ち、メモリセルデータを外部に読み出した次のメ
モリリードサイクルにおいては、前のサイクルで判定回
路13に供給された４ビット分のメモリセルデータ相互間
の一致不一致に応ずる判定値データがデータ出力バッフ
ァ10から外部に出力される。或いはメモリリードサイク
ルの後のプリチャージ期間が所定期間以上続いた後のメ
モリリードサイクルで判定値データの出力動作に移るよ
うにしてもよい。第４図に示される例は、メモリリード
サイクル後のプリチャージ期間にカラムアドレスストロ
ーブ信号▲▼が複数回例えば２回変化された後の
メモリリードサイクルで判定値データの出力動作に移る
ようにした例である。また、第５図に示されるよう、同
一のメモリリードサイクル内で判定値データを外部に出
力するようにしてもよい。この第５図に示される例は、
メモリセルデータが外部に読み出されてカラムアドレス
ストローブ信号▲▼がハイレベルにネゲートされ
た後、引き続きローアドレスストローブ信号▲▼
が所定期間アサート状態を維持することによって、判定
値データの出力動作に移行するようになっている。

尚、上記フリップフロップ15は、特に制限されない
が、マスター／スレーブ形式の２進カウンタ回路により
構成される。この場合、再び上記第１図のように、ロー
アドレスストローブ信号▲▼がハイレベルからロ
ーレベルに立ち下がるタイミングにおいて、ライトイネ
ーブル信号▲▼とカラムアドレスストローブ信号▲
▼がローレベルにされてタイミング発生回路12か
らワンショットパルスPLUSが出力されると、フリップフ
ロップ15がリセットされる。これにより、テスト信号が
ローレベルに反転され、それ以後DRAMの動作はノーマル
モードになる。

次に本実施のDRAMのテスト動作の一例を第２図を参照
しながら全体的に説明する。

ライトイネーブル信号▲▼とカラムアドレススト
ローブ信号▲▼がローレベルにアサートされた
後、ローアドレスストローブ信号▲▼がローレベ
ルにアサートされると、DRAMにはテストモードが設定さ
れ、テスト信号TEがハイレベルにアサートされる。これ
により、入力ゲートGi0〜Gi3は全選択状態にされ、且つ
判定回路13は動作可能にされる。

次に、全てのメモリセルに同一論理値のデータを書き
込むため書き込みサイクルが繰り返し起動される。第２
図には１回の書き込みサイクルが代表的に示されてい
る。このとき、入力ゲートGi0〜Gi3は全選択状態にされ
ているので、外部から１ビットの書き込みデータが与え
られると、同時に４個のメモリセルに同じデータが書き
込まれる。したがって、テストのために全てのメモリセ
ルに同一データを書き込む動作時間は、ノーマルモード
を利用したときの書き込み時間に比べて概ね1/4に短縮
される。

全てのメモリセルに対する同一データの書き込み動作
を終えると、書き込んだデータを順番に読み出すための
メモリリードサイクルが繰返し起動される。夫々のメモ
リリードサイクルで順次供給されるアドレス信号AX,AY
は上記メモリライトサイクルと同じ順番に変化させてい
けばよい。第２図には１回のリードサイクルが代表的に
示されている。当該リードサイクルでは、ローアドレス
ストローブ信号▲▼のアサート期間中、内部相補
アドレス信号ax₀,▲▼〜axn−₁,▲▼,
ay₀、▲▼〜ayn−₁,▲▼に応じた４個
のメモリセルのデータが共通相補データ線CD0,▲
▼〜CD3,▲▼を通してメインアンプMA0〜MA3に与
えられ、その内の１つの出力が、最上位のアドレスビッ
トaxn,▲▼,ayn,▲▼に応じて選択された
１つのゲートを介してデータ出力バッファ10に与えられ
ることにより、１ビットのメモリセルデータが外部に出
力される。この読み出し動作はノーマルモードにおける
データの読み出しと同じであるから、そのときのデータ
の出力状態を外部で観測することにより、アクセスタイ
ムの測定が可能になる。

１ビットのメモリセルデータを外部に読み出すときに
４ビットのメモリセルデータが与えられているメインア
ンプMA0〜MA3の出力は全て判定回路13に供給されてお
り、判定回路13はその４ビットのメモリセルデータ相互
間の一致不一致を判定し、その判定値がラッチ回路14に
保持されている。

１ビットのメモリセルデータの外部読み出しが終了さ
れると、ローアドレスストローブ信号▲▼がハイ
レベルにネゲートされ、次のメモリサイクルに備えてビ
ット線のプリチャージ動作が行われる。この期間にカラ
ムアドレスストローブ信号▲▼が再度アサートさ
れると、タイミング発生回路12は出力制御信号LOUTをア
サートし、これによって、ラッチ回路14が保持する判定
値がデータ出力バッファ10に与えられる。データ出力バ
ッファ10は、そのときネゲートされているライトイネー
ブル信号▲▼に従ってタイミング発生回路12から出
力動作が指示されることにより、その判定値に応ずる判
定値データを外部に出力する。このようにして、４ビッ
トのメモリセルデータに対する判定結果が外部に出力さ
れる。外部では、この判定値データに基づいてフェール
ビットの有無を４ビット単位で検証可能になるため、斯
るテストのためのメモリリード動作時間は、ノーマルモ
ードを利用したときの読み出し時間に比べて概ね1/4に
短縮される。

上記実施例によれば以下の作用効果を得ることができ
る。

（１）テストモードが設定されているときのメモリリー
ドサイクルにおいて判定回路13に供給されるべきメモリ
セルデータのうち所要のメモリセルデータは、上記判定
回路13を通さず外部に出力されるから、当該外部に出力
されるメモリセルデータは、ノーマルモードと同じタイ
ミングをもって外部に出力可能になり、これにより、テ
ストモードが設定されているときには、複数のメモリセ
ルデータ相互間の一致不一致状態に対する判定値の出力
と共に、アクセスタイムの測定を可能にすることができ
る。

（２）判定回路13の出力を保持するラッチ回路14を設
け、このラッチ回路14の出力タイミングを制御すること
により、テストモード設定時における判定値の出力とメ
モリセルデータの出力を同一外部端子から競合させずに
出力することができる。

（３）テストモードの設定状態において、外部から供給
されるローアドレスストローブ信号▲▼やカラム
アドレスストローブ信号▲▼などのレベルの組合
せ状態又はそのレベルの遷移状態に基づいて上記ラッチ
回路14の出力タイミングを制御することにより、その制
御を容易化することができる。

（４）特に、DRAMのプリチャージ期間のように実質的に
メモリセルをアクセスすることができない空き時間に判
定値を外部に出力させるようにすれば、アクセスタイム
を測定可能とする機能を付加しても、それによってテス
ト時間が延びることを防止することができる。

（５）２値判定出力は同時選択された複数メモリセルの
データが全ビット一致の場合は第１論理レベル、１ビッ
トでも不一致のときは第２論理レベルを出力するため、
第１論理レベレで一致しているのか第２論理レベルで一
致しているのかがわからない。しかし、同時選択された
複数メモリセルのうち所要のデータを出力することによ
り、どちらの論理レベルで一致しているのかがわかる。

以上本発明によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記実施例で
はテストモード設定時におけるメモリセルデータと判定
値の出力を同一外部端子を兼用して行うようにしたが、
本発明はそれに限定されるものではなく、例えばノーマ
ルモードにおいて複数ビットを並列的に入力可能なDRAM
においては、判定値の出力に利用される１つのデータ入
出力端子を除く他のデータ入出力端子をそのときのメモ
リセルデータ出力用に利用することができる。この場合
には、メモリセルデータと判定値の出力を夫々専用の外
部端子を用いて並列的に行うことができる。

また、メモリアレイのアドレッシングによって選択さ
れるメモリセルの数、言い換えるならば、共通相補デー
タ線の数は、上記４ビット分の他の８ビット、16ビット
等のように複数ビットであれば何であってもよい。さら
に、この発明を約1Mビットや256Kビットの記憶容量を持
つダイナミック型RAMに適用して、空きピンが生じた場
合に、それを他の動作モードに使用するものであっても
よい。即ち、そのような空きピンをテストモードの設定
やラッチ回路14の出力タイミング制御などに利用する。

以上の説明では本発明者によってなされた発明を主と
してその背景となったDRAMに適用した場合について説明
したが、本発明はそれに限定されるものではなく、スタ
ティックRAMなどその他書き換え可能な半導体記憶装置
に広く適用することができる。本発明は、少なくとも複
数のメモリセルデータ相互間の一致不一致を判定して出
力する機能を有する条件のものに適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。

すなわち、テストモードが設定されているときのメモ
リリードサイクルにおいて判定回路に供給されるべきメ
モリセルデータのうち所要のメモリセルデータは、上記
判定回路を通さずに出力されるから、当該外部に出力さ
れるメモリセルデータは、ノーマルモードと同じタイミ
ングをもって外部に出力可能になり、これにより、テス
トモードが設定されているときには、複数のメモリセル
データ相互間の一致不一致状態に対する判定結果の出力
と共に、アクセスタイムの測定を可能にすることができ
るという効果がある。

また、判定回路出力を保持するラッチ回路を設け、こ
のラッチ回路の出力タイミングを制御することにより、
テストモード設定時における判定値の出力とメモリセル
データの出力を同外部端子から競合させずに出力するこ
とができる。

そして、テストモードの設定状態において、外部から
供給される外部アクセス制御信号のレベルの組合わせ状
態又はそのレベルの遷移状態に基づいて上記ラッチ回路
の出力タイミングを制御することにより、その制御を容
易化することができる。

また、２値で判定値を出力する場合、所要のメモリセ
ルデータを出力することにより、複数のメモリセルデー
タ相互間の一致した論理レベルをみわけることが可能で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るDRAMのブロック図、第２図は本実施例のDRAMのテスト動作の一例を全体的に
示すタイミングチャート、第３図はDRAMのテストモード設定時におけるラッチ回路
出力タイミング制御の他の例を示すタイミングチャー
ト、第４図は同じくラッチ回路出力タイミング制御のその他
の例を示すタイミングチャート、第５図は同じくラッチ回路出力タイミング制御の別の例
を示すタイミングチャートである。１……メモリセルアレイ、２……カラムスイッチ回路、
３……カラムアドレスデコーダ、５……ローアドレスバ
ッファ、６……ローアドレスデコーダ、７……カラムア
ドレスバッファ、８……デコーダ、10……データ出力バ
ッファ、11……データ入力バッファ、12……タイミング
発生回路、13……判定回路、14……ラッチ回路、15……
フリップフロップ、MA0〜MA3……メインアンプ、GO1〜G
O3……出力ゲート、Gi0〜Gi3……入力ゲート、TE……テ
スト信号、LOUT……出力制御信号、SEL……選択信号、C
D0,▲▼〜CD3,▲▼……共通相補データ
線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者太田光則東京都小平市上水本町５丁目20番１号日立超エル・エス・アイエンジニアリング株式会社内 (56)参考文献特開昭62−275386（ＪＰ，Ａ) 特開平３−59896（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409 G11C 29/00

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルが配列され、上記メモリ
セルに書き込まれたデータが正常に読み出させるか否か
を判定するためのテストモードを選択的に設定可能な半
導体記憶装置であって、上記複数のメモリセルに同一データの並列書き込みを可
能とする入力ゲートと、上記複数のメモリセルに並列書き込みされたデータの並
列読み出し論理がデータ間で互いに一致するか否かを判
定するための判定回路と、上記テストモードが設定された状態で、上記複数のメモ
リセルから並列読み出しされたデータのうちの一つを外
部出力した後に、上記判定回路の判定結果を外部出力す
るためのデータ出力ノードと、を含むことを特徴とする半導体記憶装置。
【請求項２】上記判定回路の判定結果を保持するラッチ
回路と、上記複数のメモリセルから並列に読み出されたデータの
うちの一つが前記データ出力ノードから外部出力された
後に、上記ラッチ回路に保持されている上記判定結果を
上記データ出力ノードに伝達するためのタイミング信号
を発生するタイミング制御部と、を含む請求項１記載の半導体記憶装置。
【請求項３】上記タイミング制御部は、上記テストモー
ドが設定された後に外部から供給される複数のアクセス
制御信号のレベルの組み合わせ状態、又は上記アクセス
制御信号のレベルの遷移状態に従って、上記ラッチ回路
に保持されている上記判定結果を上記データ出力ノード
に伝達するためのタイミング信号を発生する回路を含ん
で成る請求項２記載の半導体記憶装置。
【請求項４】上記タイミング制御部は、上記テストモー
ドが設定された状態において、上記複数のメモリセルか
ら並列読み出しされたデータの一つが上記データ出力ノ
ードから出力されるタイミングと、上記テストモードが
解除されたノーマルモードにおいて同じメモリセルから
読み出されたデータが上記データ出力ノードから出力さ
れるタイミングに等しくなるようにタイミング信号を発
生する回路を含む請求項１乃至３の何れか１項記載の半
導体記憶装置。
【請求項５】複数のメモリセルが含まれるメモリアレイ
を有し、上記メモリセルに書き込まれたデータが正常に
読み出せるか否かを判定するためのテストモードを選択
的に設定可能な半導体記憶装置であって、上記複数のメモリセルに同一データの並列書き込みを可
能とする入力ゲートと、上記複数のメモリセルに並列書き込みされたデータの並
列読み出し論理がデータ間で互いに一致するか否かを判
定するための判定回路と、上記メモリアレイに対し複数のデータを並列的に入出力
するための第１入出力端子及び第２入出力端子と、を有
し、上記テストモード時に、上記メモリアレイから読み出さ
れた複数のデータの一つは、上記第１入出力端子から出
力され、上記判定回路の判定結果は、上記第２入出力端
子から出力されることにより、上記複数のデータの一つ
と上記判定結果が並列的に読み出されることを特徴とす
る半導体記憶装置。