CN117037875A - 输入/输出电路的阻抗控制 - Google Patents

输入/输出电路的阻抗控制 Download PDF

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Abstract

本公开涉及输入/输出电路的阻抗控制。公开包含阻抗码选择器的设备。根据本公开的实例设备包含阻抗校准电路、阻抗码选择器及数据输入/输出电路中的驱动器电路。所述阻抗校准电路提供第一阻抗码。所述阻抗码选择器提供所述第一阻抗码或第二阻抗码。所述驱动器电路从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码。

Description

输入/输出电路的阻抗控制
技术领域
本公开涉及输入/输出电路的阻抗控制。
背景技术
高数据可靠性、高速存储器存取、减小的芯片尺寸及降低的功耗是半导体存储器要求的特征。
半导体存储器的外围区域中的多个装置可需要不同的电源电压。为了减少内部功耗，可使用多外围电源电压系统。在此系统中，可向经配置以消耗较高电压及/或功率消耗操作的装置提供较高的外围电源电压，并且可向经配置以消耗较低电压及/或较低功率消耗操作的装置提供较低的外围电源电压。例如，最近的半导体存储器可响应于控制命令在内部改变电源电压。
在用于半导体装置的常规外围电路中，例如，数据输入/输出电路、命令/地址输入电路及时钟输入电路具备共同阻抗码以调整输入/输出端子周围的阻抗。然而，共同阻抗码可不适于调整驱动器的阻抗，驱动器可从内部装置接收信号或向内部装置提供信号，内部装置以不同的外围电源电压操作。例如，数据输入/输出驱动器可受此类电源变化的影响。为了在降低功耗的同时调整输入/输出电路周围的阻抗，可需要更有效及高效的阻抗控制。
发明内容
在一个方面中，本公开涉及一种设备，其包括：阻抗校准电路，其经配置以提供第一阻抗码；阻抗码选择器，其经配置以提供所述第一阻抗码或第二阻抗码；以及驱动器电路，其经配置以从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码，以设置所述驱动器电路的阻抗。
在一个方面中，本公开涉及一种设备，其包括：阻抗校准电路，其经配置以在第一时间提供第一阻抗码，并且进一步经配置以在第二时间提供第二阻抗码；阻抗码选择器，其经配置以提供所述第一阻抗码或所述第二阻抗码，以及驱动器电路，其经配置以从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码。
在一个方面中，本公开涉及一种设备，其包括：阻抗校准电路，其经配置以提供第一阻抗码；阻抗码选择器，其包括：选择器电路，其经配置以响应于电源模式提供所述第一阻抗码或第二阻抗码；以及驱动器电路，其经配置以从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的ZQ校准电路、ZQ码选择器、数据输入/输出电路、命令/地址输入电路及时钟输入电路的示意图。
图3A及3B是根据本公开的实施例的用于选择及提供阻抗码(ZQ码)的流程图。
图4是根据本公开的实施例的在阻抗码(ZQ码)选择期间的多个信号的时序图。
图5是根据本公开的实施例的在阻抗码(ZQ码)选择期间的多个信号的时序图。
图6是根据本公开的实施例的驱动器电路的示意图。
图7是根据本公开的实施例的上拉单元电路的示意图。
图8是根据本公开的实施例的下拉单元电路的示意图。
图9是根据本公开的实施例的ZQ校准电路、ZQ码选择器、数据输入/输出电路、命令/地址输入电路及时钟输入电路的示意图。
具体实施方式
下文将参考附图详细地解释本公开的各种实施例。以下详细描述参考附图，所述附图通过说明的方式展示其中可实践本公开的实施例的特定方面及细节。所述详细描述包含足够细节以使所属领域的技术人员能够实践本公开的实施例。可利用其它实施例，且可在不脱离本公开的范围的情况下进行结构、逻辑及电气改变。本文中所公开的各种实施例不一定是互斥的，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
为了根据不同的外围电压调整耦合到输入/输出端子的输入/输出电路的阻抗，可向输入/输出电路提供不同的阻抗码(ZQ码)。在一些实施例中，数据输入/输出电路的上拉及下拉驱动器可根据不同的外围电源电压在低电源模式期间选择性地具备基于阻抗(ZQ)校准的阻抗码，或者具备不基于ZQ校准的另一阻抗码。在一些实施例中，数据输入/输出电路的上拉及下拉驱动器以及命令/地址输入电路及时钟输入电路的裸片上终止驱动器可根据不同的外围电源电压具备基于阻抗(ZQ)校准的不同阻抗码。
图1是根据本公开的一个实施例的半导体装置10的框图。半导体装置10可为动态随机存取存储器(DRAM)，例如集成到单个半导体芯片中的双倍数据速率SDRAM。半导体装置10可安装在外部衬底102上，例如，存储器模块衬底、母板或类似物。外部衬底102可包含连接到半导体装置10的校准端子ZQ 127的外部电阻器RZQ。外部电阻器RZQ是ZQ校准电路138的参考阻抗。在本实施例中，外部电阻器RZQ耦合到正电势VDDQ。然而，在其它实施例中，外部电阻器RZQ可耦合到不同的电势。
如图1中展示，半导体装置10包含存储器胞元阵列111。存储器胞元阵列111包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置在多个字线WL与多个位线BL的相交点处的多个存储器胞元MC。字线WL的选择由行解码器112执行且位线BL的选择由列解码器113执行。感测放大器118经耦合到对应位线BL且经连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作选择器电路的转移门TG连接到主IO线对MIOT/B。
转到包含于半导体装置10中的多个外部端子的解释，多个外部端子包含命令/地址端子121、时钟端子123、数据端子124、电源端子125及126以及校准端子ZQ 127。输入信号块141可包含命令/地址端子121。在一些实例中，命令/地址端子121及耦合到命令/地址端子121的信号线可包含经配置以接收命令信号的第一组端子及信号线，以及经配置以接收地址信号的单独第二组端子及信号线。在其它实例中，端子121及与命令/地址端子121相关联的信号线可包含经配置以接收命令信号及地址信号两者的共同端子及信号线。输入信号块141可包含时钟端子123，时钟端子123包含输入缓冲器。根据一个实施例，数据接口块142包含稍后将描述的数据端子124。数据端子124可耦合到输出缓冲器以用于存储器的读取操作。或者，数据端子124可耦合到输入缓冲器以用于存储器的读/写存取。图1展示动态随机存取存储器(DRAM)的实例，然而，具有用于信号输入/输出的外部端子的任何装置可被包含为本公开的实施例的外部端子。多个外部端子中的每一端子可包含垫。下面将详细解释多个外部端子124中的多个垫。
半导体装置10包含命令/地址输入电路131。命令/地址输入电路131可从命令/地址端子121接收芯片选择信号CS、地址信号ADD及存储体地址信号BADD，且将地址信号ADD及存储体地址信号BADD传输到地址解码器132。地址解码器132可解码地址信号ADD且将经解码的行地址信号XADD提供到行解码器112，且将经解码的列地址信号YADD提供到列解码器113。地址解码器132也可接收存储体地址信号BADD且将存储体地址信号BADD提供到行解码器112及列解码器113。
命令/地址输入电路131可在命令/地址端子121处接收来自外部(例如存储器控制器)的命令信号。命令/地址输入电路131可向命令解码器134提供命令信号。命令解码器134可解码命令信号且产生各种内部命令信号。内部命令信号可用于控制半导体装置10的各种电路的操作及时序。例如，内部命令信号可包含用于选择字线的行命令信号(例如有效命令)、及用于选择位线的列命令信号(例如读取命令或写入命令)及提供到ZQ校准电路138的校准信号ZQ_COM。
因此，当有效命令与行地址一起发出且及时向列地址供应读取命令时，从存储器胞元阵列111中由这些行地址及列地址指定的存储器胞元MC读取读取数据。经由读取/写入放大器115及数据输入/输出电路117从数据端子124在外部输出读取数据DQ。类似地，当发出写入命令并及时向行地址供应此命令时且接着供应写入数据DQ到数据端子124时，经由数据输入/输出电路117及读取/写入放大器115将写入数据DQ供应到存储器胞元阵列1且写入在由行地址及列地址指定的存储器胞元MC中。
时钟端子123分别被供应有用于操作内部电路的外部时钟信号CK_t及CK_c，以及用于写入数据的写入时钟信号WCK。这些外部时钟信号CK_t及CK_c彼此互补且经供应到时钟输入电路135。时钟输入电路135接收外部时钟信号CK_t及CK_c并产生内部时钟信号ICLK。内部时钟信号ICLK经供应到内部时钟产生器136，且因此基于从命令/地址输入电路131接收的内部时钟信号ICLK及时钟启用信号CKE产生相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK经供应到数据输入/输出电路117，且用作用于确定读取数据DQ的输出时序的时序信号。内部时钟信号ICLK还被供应到时序产生器137且因此可产生各种内部时钟信号。
当写入命令及相关联的地址被提供到半导体装置10时，命令/地址输入电路131接收写入命令及相关联的待选择芯片以及地址，并执行写入操作以将数据写入对应于所述地址的存储器位置。在准备接收写入数据时，时钟输入电路135可接收有效(例如，切换)写入时钟信号WCK并提供内部写入时钟信号IWCK。在数据时钟信号被激活之后，可提供写入数据。内部时钟产生器136可使用IWCK信号来产生用于对接收写入数据的电路操作计时的内部时钟信号IWCKn。数据输入/输出电路142接收写入数据，所述写入数据使用内部时钟信号IWCKn写入到对应于存储器地址的存储器。
向电源端子125供应电源电势VDD及VSS。将这些电源电势VDD及VSS供应到内部电源电路139。内部电源电路139基于电源电势VDD及VSS产生各种内部电势，例如VPP、VOD、VARY、VPERI_H、VPERI_L。内部电势VPP主要用于行解码器112中，内部电势VOD及VARY主要用于存储器胞元阵列111中包含的感测放大器118中，且内部电势VPERI_H及VPERI_L可用于存储器胞元阵列111外部的外围区域中的许多其它电路块中。
向电源端子126供应电源电势VDDQ及VSSQ。将这些电源电势VDDQ及VSSQ供应到数据输入/输出电路117。电源电势VDDQ及VSSQ可用于数据输入/输出电路117，使得由数据输入/输出电路117产生的电源噪声不会传播到其它电路块。
校准端子ZQ 127连接到校准电路138。ZQ校准电路138参考外部电阻RZQ的阻抗和由ZQ电源电路139’提供的参考电势ZQVREF执行校准操作。在一些实施例中，参考电势ZQVREF基于电源电势VDDQ。当校准电路138由校准信号ZQ_COM激活时，阻抗码ZQCODE_1可通过校准操作提供。ZQ码选择器140可接收阻抗码ZQCODE_1。ZQ码选择器140还可存储其它阻抗码(例如，ZQCODE)。ZQ码选择器140可将阻抗码ZQCODE_1提供给时钟输入电路135及命令/地址输入电路131。取决于电源模式，ZQ码选择器140可提供阻抗码到数据输入/输出电路117。因此，可基于电源模式来调整数据输入/输出电路117中的输入缓冲器及输出缓冲器的阻抗。
图2是根据本公开的实施例的阻抗(ZQ)校准电路202、阻抗(ZQ)码选择器204、数据输入/输出电路206、命令/地址输入电路208及时钟输入电路210的示意图。在一些实例中，ZQ校准电路202可用于实施ZQ校准电路138。在一些实例中，ZQ码选择器204可用于实施ZQ码选择器140。在一些实例中，数据输入/输出电路206可实施数据输入/输出电路117。在一些实例中，命令/地址输入电路208可实施命令/地址输入电路131。在一些实例中，时钟输入电路210可实施时钟输入/输出电路135。
ZQ校准电路202可例如在校准端子ZQ 127上接收ZQ垫电压VZQ。ZQ校准电路202可将ZQ垫电压VZQ与由例如ZQ电源电路139’的电源电路提供的参考电势ZQVREF进行比较。基于ZQ垫电压VZQ及参考电势ZQVREF，ZQ校准电路202提供阻抗码信号ZQCODE_1以设置下拉阻抗。ZQ校准电路202还提供阻抗码信号作为用于驱动器电路214及216的裸片上终止ZQCODE_ODT的阻抗码信号。ZQ校准电路202进一步提供阻抗码信号ZQCODE_2以设置上拉阻抗。在一些实施例中，阻抗码信号ZQCODE_1及ZQCODE_2可包含在校准操作期间确定及更新的位。ZQ校准电路202可提供阻抗码信号ZQCODE_1及ZQCODE_2到ZQ码选择器204。
ZQ码选择器204可从ZQ校准电路202接收阻抗码信号ZQCODE_1及ZQCODE_2。ZQ码选择器204可包含存储装置218及选择器电路220及222。在一些实施例中，存储装置218可为码寄存器，其存储用于下拉阻抗的阻抗码信号ZQCODE_1’及用于上拉阻抗的阻抗码信号ZQCODE_2’。在一些实施例中，阻抗码信号ZQCODE_1’及ZQCODE_2’可为固定的。在一些实施例中，固定阻抗码信号ZQCODE_1’及ZQCODE_2’可包含预定位。在一些实施例中，ZQCODE_1’及ZQCODE_2’可由熔丝程序或类似配置控制。在一些实施例中，阻抗码信号ZQCODE_1’及ZQCODE_2’可包含在初始化操作期间确定的位。
选择器电路220及222响应于电源模式信号选择性地提供输出信号。电源模式信号指示高电源模式或低电源模式。如果电源模式是高电源模式，那么可将相对高的电源电压VPERI_H供应到半导体装置10中的存储器胞元阵列111外部的外围电路。如果电源模式是低电源模式，那么可将相对低的电源电压VPERI_L到供应半导体装置10中的存储器胞元阵列111外部的外围电路。
选择器电路220可响应于电源模式信号选择性地提供来自ZQ校准电路202的阻抗码信号ZQCODE_1或来自存储装置218的阻抗码信号ZQCODE_1’作为阻抗码信号ZQCODE_PD，以设置下拉阻抗。选择器电路222可响应于电源模式信号选择性地提供来自ZQ校准电路202的阻抗码信号ZQCODE_2或来自存储装置218的阻抗码信号ZQCODE_2’作为阻抗码信号ZQCODE_PU，以设置上拉阻抗。选定阻抗码信号被提供给驱动器电路212。
图3A及3B是根据本公开的实施例的用于选择及提供阻抗码(ZQ码)的流程图。选择器电路220及222的操作将分别描述为图3A中的程序301及图3B中的程序311。在步骤S302中，开始选择用于下拉阻抗及/或裸片上终止操作的阻抗码的程序。在步骤S304中，如果用于阻抗控制的信号是要提供给命令/地址输入电路208及时钟输入电路210中的驱动器电路214及216的输入信号，那么经校准的阻抗码信号ZQCODE_1可直接提供给命令/地址输入电路208及时钟输入电路210中的驱动器电路214及216，而不通过选择器电路220。
选择器电路220接收来自ZQ校准电路202的阻抗码信号ZQCODE_1及来自存储装置218的阻抗码信号ZQCODE_1’以用于下拉操作。选择器电路220还可接收指示高电源模式或低电源模式的电源模式信号。在步骤S306中，如果电源模式是高电源模式，那么选择器电路220可在步骤S308中选择性地提供阻抗码信号ZQCODE_1到驱动器电路212。在步骤S306中，如果电源模式是低电源模式，那么选择器电路220可在步骤S310中选择性地提供阻抗码信号ZQCODE_1’。
参考图3B，在步骤S312中，开始选择用于上拉阻抗的阻抗码的程序。选择器电路222接收来自ZQ校准电路202的阻抗码信号ZQCODE_2及来自存储装置218的阻抗码信号ZQCODE_2’以用于上拉操作。选择器电路222还可接收电源模式信号。在步骤S314中，如果电源模式是高电源模式，那么选择器电路222可在步骤S316中选择性地提供阻抗码信号ZQCODE_2到驱动器电路212。在步骤S314中，如果电源模式是低电源模式，那么选择器电路222可在步骤S318中选择性地提供阻抗码信号ZQCODE_2’。
图4是根据本公开的实施例的在选择及提供阻抗码(ZQ码)期间的多个信号的时序图402。ZQ码选择器204可在ZQ码选择之前及之后提供经校准的阻抗码信号ZQCODE_1到驱动器电路214及216。
在图4的实例操作中，电源模式信号可指示时间T0之前的高电源模式。从时间T0到时间T1进入低电源模式。例如，可通过半导体装置10执行高电源模式操作。在高电源操作期间，选择器电路220及222可分别向驱动器电路212提供经校准的阻抗码信号ZQCODE_1及ZQCODE_2。
例如命令/地址端子121的命令/地址端子可在时间T1接收指示进入低电源模式的命令。例如，所述命令可为指示半导体装置10进入低电源模式的模式寄存器写入(MRW)命令。在一些实例中，命令解码器134可响应于时间T1处的进入命令来提供指示低电源模式的电源模式信号。响应于指示从时间T1开始的低电源模式的电源模式信号，ZQ码选择器204的选择器电路220及222可分别向驱动器电路212提供阻抗码信号ZQCODE_1’及ZQCODE_2’，而不管经校准的阻抗码ZQCODE_1及ZQCODE_2的周期性更新。在一些实施例中，时间T1与时间T2之间的转变(即，从提供经校准的阻抗码信号ZQCODE_1及ZQCODE_2到提供阻抗码信号ZQCODE_1’及ZQCODE_2’)可在频率改变时间tFC内。
图5是根据本公开的实施例的在选择及提供阻抗码(ZQ码)期间的多个信号的时序图502。ZQ码选择器204可在ZQ码选择之前及之后提供经校准的阻抗码信号ZQCODE_1到驱动器电路214及216。
在一些实施例中，电源模式信号可指示时间T3之前的低电源模式。从时间T3到时间T4退出低电源模式。半导体装置10可执行低电源模式操作。在低电源电压操作期间，如参考图4所描述，ZQ码选择器204的选择器电路220及222可向驱动器电路212提供阻抗码信号ZQCODE_1’及ZQCODE_2’，而不管经校准的阻抗码信号ZQCODE_1及ZQCODE_2的周期性更新。
命令/地址端子可在时间T4接收指示退出低电源模式的命令。例如，所述命令可为指示半导体装置10进入高电源模式的模式寄存器写入(MRW)命令。在一些实例中，命令解码器134可响应于时间T4处的进入命令来提供指示高电源模式的电源模式信号。响应于指示从时间T4开始的高电源模式的电源模式信号，ZQ码选择器204的选择器电路220及222可分别向驱动器电路212提供经校准阻抗码信号ZQCODE_1及ZQCODE_2，所述信号通过ZQ校准电路202周期性更新。在一些实施例中，时间T4与时间T5之间的转变(即，从提供阻抗码信号ZQCODE_1’及ZQCODE_2’到提供经校准阻抗码信号ZQCODE_1及ZQCODE_2)可在频率改变时间tFC内。
驱动器电路212可包含用于每一数据输入/输出端子的一或多对上拉单元及下拉单元。驱动器电路214及216可包含一或多个下拉单元。图6是根据本公开的驱动器电路600的示意图。驱动器电路600可为驱动器电路212。驱动器电路600可包含对应的数据端子(或数据位)DQ(例如数据端子124中的一者)的(n+1)个上拉单元电路PU0到PUn及(n+1)个下拉单元电路PD0到PDn。上拉单元电路PU0到PU6中的每一者可具有包含上拉晶体管的相同电路配置。类似地，下拉单元电路PD0到PD6中的每一者可具有包含下拉晶体管的相同电路配置。上拉单元电路PU0到PU6及下拉单元电路PD0到PD6的输出节点可经由电阻器R耦合到数据端子(或数据位)DQ。上拉电路PU0到PUn例如由ZQ码选择器提供上拉阻抗码信号(在图6中展示为ZQCODE_PU信号)，以设置上拉电路的阻抗。类似地，下拉电路PD0到PDn例如由ZQ码选择器提供下拉阻抗码信号(在图6中展示为ZQCODE_PD信号)，以设置下拉电路的阻抗。
图7是根据本公开的上拉单元电路700的示意图。在一些实施例中，上拉单元电路700可包含上拉电路702及多个与门电路704。在一些实施例中，上拉电路702可包含电阻器RW 706及并联耦合在正电源电势VDDQ与电阻器RW 706之间的N沟道MOS晶体管TNU0到TNU6。在另一实施例中，上拉电路702可包含P沟道MOS晶体管。N沟道或P沟道MOS晶体管的数目可与阻抗码信号ZQCODE_2或ZQCODE_2’中的任何者中的位数相同。虽然图7展示七个位，但是位数可基于阻抗码信号中的位数来确定，并且位数可为或可不为七个。在一些实施例中，晶体管TNU0到TNU6可具有不同尺寸(强度)。因此，可通过激活具有小尺寸的晶体管或具有大尺寸的晶体管来精细地或粗略地控制总阻抗。在一些实施例中，晶体管TNU0到TNU6的漏极可共同耦合到提供正电源电势VDDQ的电源线VL。晶体管TNU0到TNU6的源极可经由电阻器RW706及RAL 708耦合到数据端子DQ，例如数据端子124中的一者。码控制信号DZQCODE_PU的位DCODEPU0到DZQCODE_PU6可被提供给晶体管TNU0到TNU6的栅极电极。因此，可响应于码控制信号DCODEPU，选择性地激活或取消激活晶体管TNU0到TNU6。如图7中展示，码控制信号DCODEPU通过使用与门电路704将例如ZQCODE_2或ZQCODE_2’的码信号ZQCODE_PU的每一位与内部数据位DATA进行逻辑组合而产生。当内部数据位DATA处于逻辑低电平(例如“0”)时，码控制信号DZQCODE_PU的所有位DZQCODE_PU0到DCODEPU6都处于逻辑低电平，而不管码信号ZQCODE_PU的每一位的逻辑电平。因此，所有晶体管TNU0到TNU6可被取消激活。当内部数据位DATA处于逻辑高电平时，码控制信号DCODEPU的值与码信号ZQCODE_PU的值相同。因此，晶体管TNU0到TNU6可基于码控制信号DZQCODE_PU的个别位值而选择性地激活或取消激活。因此，上拉单元电路700及数据端子DQ的阻抗可根据码信号ZQCODE_PU的值来调整。
图8是根据本公开的下拉单元电路的示意图。在一些实施例中，下拉单元电路800可包含下拉电路802及多个与门电路804。在一些实施例中，下拉电路802可包含电阻器RW806及并联耦合在负电源电势VSSQ与电阻器RW 806之间的N沟道MOS晶体管TND0到TND6。在另一实施例中，下拉电路802可包含P沟道MOS晶体管。N沟道或P沟道MOS晶体管的数目可与阻抗码信号ZQCODE_1或ZQCODE_1’中的任何者中的位数相同。虽然图8展示七个位，但是位数可基于阻抗码信号中的位数来确定，并且位数可为或可不为七个。在一些实施例中，晶体管TND0到TND6可具有不同尺寸(强度)。因此，可通过激活具有小尺寸的晶体管或具有大尺寸的晶体管来精细地或粗略地控制总阻抗。在一些实施例中，晶体管TND0到TND6的源极可共同耦合到提供负电源电势VSSQ的电源线SL。晶体管TND0到TND6的漏极可经由电阻器RW806及RAL 808耦合到数据端子DQ，例如数据端子124中的一者。码控制信号DZQCODE_PD的位DZQCODE_PD0至DZQCODE_PD6可被提供给晶体管TND0到TND6的栅极电极。因此，可响应于码控制信号DZQCODE_PD，选择性地激活或取消激活晶体管TND0到TND6。如图8中展示，码控制信号DZQCODE_PD通过进一步使用与门电路804将例如ZQCODE_1或ZQCODE_1’的码信号DZQCODE_PD的每一位与反相器810反相内部数据位DATA之后的反相数据位逻辑地组合而产生。当内部数据位DATA处于逻辑高电平(例如，“1”)时，反相的内部数据位DATA处于逻辑低电平，并且码控制信号DZQCODE_PD的所有位DZQCODE_PD0到DZQCODE_PD6都处于逻辑低电平，而不管码信号ZQCODE_PD的每一位的逻辑电平。因此，所有晶体管TND0到TND6可被取消激活。当内部数据位DATA处于逻辑低电平时，码控制信号DZQCODE_PD的值与码信号ZQCODE_PD的值相同。因此，晶体管TND0到TND6可基于码控制信号DZQCODE_PD的个别位值而选择性地激活或取消激活。因此，下拉单元电路800及数据端子DQ的阻抗可根据码信号ZQCODE_PD的值来调整。
所属领域技术人员理解驱动器电路212中的上拉单元电路及下拉单元电路的成对配置及操作，且因此，为了简洁起见，将不进一步讨论上拉单元及下拉单元的配置及操作。驱动器电路214及216可包含与下拉单元电路800类似的裸片上终止电路。
图9是根据本公开的ZQ校准电路902、ZQ码选择器904、数据输入/输出电路906、命令/地址输入电路908及时钟输入电路910的示意图。在一些实例中，ZQ校准电路902可用于实施ZQ校准电路138。在一些实例中，ZQ码选择器904可用于实施ZQ码选择器140。在一些实例中，数据输入/输出电路906可实施数据输入/输出电路117。在一些实例中，命令/地址输入电路908可实施命令/地址输入电路131。在一些实例中，时钟输入电路910可实施时钟输入/输出电路135。
ZQ校准电路902可在校准端子ZQ 127上接收ZQ垫电压VZQ。例如，ZQ校准电路902可将ZQ垫电压VZQ与由例如ZQ电源电路139’的电源电路提供的参考电势ZQVREF进行比较。基于ZQ垫电压VZQ及参考电势ZQVREF，ZQ校准电路902可控制用于下拉操作及/或裸片上终止的阻抗码信号ZQCODE_1_k(k：小于n的正整数)及用于上拉操作的阻抗码信号ZQCODE_2_k。在一些实施例中，阻抗码信号ZQCODE_1_k及ZQCODE_2_k可包含在校准操作期间确定及更新的位。
在一些实施例中，ZQ校准电路902可提供对应于多个电源电压的多个码。在一些实施例中，可根据装置来配置多个电源电压。在图9的实例中，多个电源电压的数目n是3。ZQ校准电路902可提供用于下拉操作及/或裸片上终止的阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2，所述阻抗码信号分别对应于时间t0、t1及t2处的电压V0、V1及V2。在一些实施例中，时间t0、t1与t2之间的间隔可为恒定的。逻辑与门电路930、932及934可耦合到ZQ校准电路902的输出节点。逻辑与门电路930、932及934可分别从ZQ校准电路902接收阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2。逻辑与门电路930、932及934还可分别接收选择信号Select_V0、Select_V1及Select_V2。响应于处于活动状态的选择信号Select_V0、Select_V1及Select_V2，逻辑与门电路930、932及934可提供阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2。锁存电路918、920及922可接收阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2，并分别响应于锁存信号Latch_V0、Latch_V1及Latch_V2存储阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2。在一些实施例中，锁存信号Latch_V0、Latch_V1及Latch_V2可响应于下拉操作及/或裸片上终止的每一校准的结束而在内部发出。因此，可更新阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2。
ZQ码选择器904可包含选择器电路912及914。在一些实施例中，选择器电路912及914可为多路复用器。选择器电路912及914可接收阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2。选择器电路912可响应于选择信号Select_io_odt_V0、V1、V2选择性地将阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2中的一者分别提供给命令/地址输入电路908及时钟输入电路910中的驱动器电路944及946。在一些实施例中，驱动器电路944及946可包含可用作裸片上端子的一或多个下拉单元电路，并且阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2中的一者可被提供给一或多个下拉单元。选择器电路914可响应于选择信号Select_io_pulldown_V0、V1、V2选择性地将阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2中的一者提供给驱动器电路942，以用于数据输入/输出电路906中的下拉操作。在一些实施例中，驱动器电路942可包含一或多个下拉单元电路，并且阻抗码信号ZQCODE_1_0、ZQCODE_1_1及ZQCODE_1_2中的一者可被提供给一或多个下拉单元电路。
类似地，ZQ校准电路902可提供用于上拉操作的阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2，所述阻抗码信号分别对应于时间t0、t1及t2处的电压V0、V1及V2。在一些实施例中，时间t0、t1与t2之间的间隔可为恒定的。逻辑与门电路936、938及940可耦合到ZQ校准电路902的输出节点。逻辑与门电路936、938及940可分别从ZQ校准电路902接收阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2。逻辑与门电路936、938及940还可分别接收选择信号Select_V0、Select_V1及Select_V2。响应于处于活动状态的选择信号Select_V0、Select_V1及Select_V2，逻辑与门电路936、938及940可提供阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2。锁存电路924、926及928可接收阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2，并分别响应于锁存信号Latch_V0、Latch_V1及Latch_V2存储阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2。在一些实施例中，锁存信号Latch_V0、Latch_V1及Latch_V2可响应于上拉操作的每一校准的结束而在内部发出。因此，可更新阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2。
ZQ码选择器904可包含选择器电路916。在一些实施例中，选择器电路916可为多路复用器。选择器电路916可接收阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2。响应于选择信号Select_io_pullup_V0、V1、V2，选择器电路916可选择性地提供阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2中的一者到驱动器电路942，以用于数据输入/输出电路906中的上拉操作。在一些实施例中，驱动器电路942可包含一或多个上拉单元电路，并且阻抗码信号ZQCODE_2_0、ZQCODE_2_1及ZQCODE_2_2中的一者可被提供给一或多个上拉单元电路。
公开响应于多个电源电压提供不同阻抗码到输入/输出电路中的上拉驱动器电路、下拉驱动器电路及裸片终止驱动器电路的技术。在一些实施例中，阻抗(ZQ)码选择器可根据不同外围电源电压向数据输入/输出电路的上拉及下拉驱动器提供基于阻抗(ZQ)校准的阻抗码或另一阻抗码。在一些实施例中，阻抗(ZQ)码选择器可根据多个不同外围电源电压向数据输入/输出电路的上拉及下拉驱动器以及命令/地址输入电路及时钟输入电路的裸片上终止驱动器提供基于阻抗(ZQ)校准的不同阻抗码。
尽管已经公开各种实施例，但所属领域的技术人员将理解，本公开超出特定公开的实施例延伸到实施例的其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开来容易地明白本公开的范围内的其它修改。还预期可制成实施例的特定特征及方面的各种组合或子组合且仍落在本公开的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代以形成所公开实施例的变化模式。因此，希望本公开的至少一些的范围不应受上述特定公开实施例限制。

Claims (20)

1.一种设备，其包括：
阻抗校准电路，其经配置以提供第一阻抗码；
阻抗码选择器，其经配置以提供所述第一阻抗码或第二阻抗码；以及
驱动器电路，其经配置以从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码，以设置所述驱动器电路的阻抗。
2.根据权利要求1所述的设备，其中所述第二阻抗码是除了由所述阻抗校准电路提供的任何码之外的码。
3.根据权利要求2所述的设备，其中所述第二阻抗码包括多个预定位。
4.根据权利要求2所述的设备，其中所述阻抗码选择器包括经配置以存储所述第二阻抗码的存储装置。
5.根据权利要求1所述的设备，其中所述阻抗码选择器经配置以分别基于第一电源模式或第二电源模式来提供所述第一阻抗码或所述第二阻抗码。
6.根据权利要求5所述的设备，其中所述第一电源模式对应于第一电源电压，并且所述第二电源模式对应于低于所述第一电源电压的第二电源电压。
7.根据权利要求6所述的设备，其进一步包括存储器胞元阵列及所述存储器胞元阵列外部的外围区域，
其中所述第一电源电压及所述第二电源电压设置在所述外围区域中。
8.根据权利要求7所述的设备，其进一步包括经配置以在所述外围区域中接收及传输数据信号的数据输入/输出电路，
其中所述数据输入/输出电路包括所述驱动器电路。
9.根据权利要求8所述的设备，其进一步包括第二驱动器电路，其中所述驱动器电路是第一驱动器电路，
其中所述阻抗校准电路经配置以提供第三阻抗码，
其中所述阻抗码选择器进一步经配置以提供所述第三阻抗码或第四阻抗码，以及其中所述第二驱动器电路经配置以从所述阻抗码选择器接收所述第三阻抗码或所述第四阻抗码。
10.根据权利要求9所述的设备，其中所述第一驱动器电路是下拉驱动器电路，并且所述第二驱动器电路是上拉驱动器电路。
11.根据权利要求8所述的设备，其进一步包括位于所述外围区域中且经配置以接收命令及地址信号的命令及地址输入电路，
其中所述命令及地址输入电路包括经配置以接收所述第一阻抗码的裸片上终止驱动器电路。
12.根据权利要求8所述的设备，其进一步包括处于所述外围区域中的时钟输入电路，其中所述时钟输入电路包括经配置以接收所述第一阻抗码的裸片上终止驱动器电路。
13.一种设备，其包括：
阻抗校准电路，其经配置以在第一时间提供第一阻抗码，并且进一步经配置以在第二时间提供第二阻抗码；
阻抗码选择器，其经配置以提供所述第一阻抗码或所述第二阻抗码，以及
驱动器电路，其经配置以从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码。
14.根据权利要求13所述的设备，其中所述阻抗码选择器经配置以分别响应于第一电源模式信号或第二电源模式信号来提供所述第一阻抗码或所述第二阻抗码。
15.根据权利要求13所述的设备，其中所述阻抗校准电路进一步经配置以在第三时间提供第三阻抗码，
其中所述阻抗码选择器经配置以提供所述第一阻抗码、所述第二阻抗码或所述第三阻抗码，以及
其中所述驱动器电路经配置以从所述阻抗码选择器接收所述第一阻抗码、所述第二阻抗码或所述第三阻抗码。
16.根据权利要求15所述的设备，其中所述阻抗码选择器经配置以分别响应于第一电源模式信号、第二电源模式信号或第三电源模式信号来提供所述第一阻抗码、所述第二阻抗码或所述第三阻抗码。
17.一种设备，其包括：
阻抗校准电路，其经配置以提供第一阻抗码；
阻抗码选择器，其包括：
选择器电路，其经配置以响应于电源模式提供所述第一阻抗码或第二阻抗码；以及
驱动器电路，其经配置以从所述阻抗码选择器接收所述第一阻抗码或所述第二阻抗码。
18.根据权利要求17所述的设备，其中所述阻抗码选择器进一步包括存储装置，其中所述选择器电路经配置以从所述存储装置接收所述第二阻抗码。
19.根据权利要求17所述的设备，其进一步包括：
第一锁存器，其耦合到所述选择器电路，所述第一锁存器经配置以响应于第一锁存信号来存储所述第一阻抗码；以及
第二锁存器，其耦合到所述选择器电路，所述第二锁存器经配置以响应于第二锁存信号来存储所述第二阻抗码，
其中响应于校准的结束而发出所述第一及第二锁存信号。
20.根据权利要求19所述的设备，其进一步包括：
第一逻辑门电路，其经配置以接收所述第一阻抗码及第一选择信号，并且进一步经配置以响应于所述第一选择信号向所述第一锁存器提供所述第一阻抗码；以及
第二逻辑门电路，其经配置以接收所述第二阻抗码及第二选择信号，并且进一步经配置以响应于所述第二选择信号向所述第二锁存器提供所述第二阻抗码。
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US9935632B1 (en) * 2017-07-19 2018-04-03 Micron Technology, Inc. Methods and systems for averaging impedance calibration
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