CN117711470A - 用于半导体装置的阻抗校准的动态步长大小的方法及设备 - Google Patents

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CN117711470A CN202311810450.2A CN202311810450A CN117711470A CN 117711470 A CN117711470 A CN 117711470A CN 202311810450 A CN202311810450 A CN 202311810450A CN 117711470 A CN117711470 A CN 117711470A
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Abstract

本发明提供用于半导体装置的阻抗校准的动态步长大小的方法及设备。实例设备包含电阻器及芯片，所述芯片包含经配置以基于所述电阻器的阻抗确定驱动器的阻抗的驱动器阻抗校准电路。在校准操作期间，所述驱动器阻抗校准电路经配置以基于驱动器输出电压与参考电压的比较调整控制所述驱动器的阻抗的阻抗代码以提供下一阻抗代码。基于所述阻抗代码的值确定所述阻抗代码的调整步长大小。

Description

用于半导体装置的阻抗校准的动态步长大小的方法及设备
分案申请信息
本申请是申请日为2019年1月14日、申请号为201980010402.0、发明名称为“用于半导体装置的阻抗校准的动态步长大小的方法及设备”的发明专利申请的分案申请。
技术领域
本申请大体上涉及半导体装置，且具体涉及用于半导体装置的阻抗校准的动态步长大小的方法及设备。
背景技术
高数据可靠性、高存储器存取速度及减小的芯片大小是对半导体存储器需求的特征。近年来，已经努力进一步提高存储器存取速度。
举例来说，在用于半导体存储器装置的常规外围电路系统中，垫及数据输入/输出电路跨越层以对应方式布置。举例来说，半导体存储器装置可包含数据输入/输出电路。为了实现高速传输，应控制数据输入/输出电路的阻抗。为了控制阻抗，可耦合外部电阻(例如ZQ电阻器)且可基于与ZQ电阻器的阻抗的比较调整驱动器阻抗。然而，在一些例子中，待调整的驱动器的阻抗曲线可为非线性的，使得在曲线的一个部分上的调整相比于在曲线的其它部分上的调整可对驱动器的阻抗具有较小影响。
发明内容
描述用于半导体装置的阻抗校准的动态步长大小的方法及设备。在本发明的一方面中，一种设备包含电阻器及芯片。所述芯片包含经配置以基于所述电阻器的阻抗确定驱动器的阻抗的驱动器阻抗校准电路。在校准操作期间，所述驱动器阻抗校准电路经配置以基于驱动器输出电压与参考电压的比较调整控制所述驱动器的阻抗的阻抗代码且提供下一阻抗代码。基于所述阻抗代码的值确定所述阻抗代码的调整步长大小。
在本发明的另一方面中，一种半导体芯片的驱动器阻抗校准电路包含加法器/减法器电路。所述加法器/减法器电路经配置以在阻抗校准操作期间按基于阻抗代码的值确定的步长大小将所述阻抗代码调整为下一阻抗代码。
在本发明的另一方面中，一种方法包含接收要调整控制半导体芯片的驱动器的阻抗的阻抗代码的命令。所述方法进一步包含基于所述阻抗代码的当前值确定用于调整所述阻抗代码的步长大小。按所述经确定步长大小调整所述阻抗代码的值。
附图说明
图1是根据本发明的实施例的半导体存储器装置的示意性框图。
图2是根据本发明的实施例的ZQ校准电路的电路图。
图3是根据本发明的实施例包含加法器/减法器电路的ZQ校准代码控制电路的电路图。
图4是根据本发明的实施例的加法器/减法器电路的电路图。
图5描绘根据本发明的实施例与阻抗代码相比在三个不同电压上驱动器的下拉电路的示范性阻抗曲线。
图6是根据本发明的实施例用于调整ZQ校准电路中的阻抗代码的示范性方法的流程图。
具体实施方式
下文将参考附图更详细地解释本发明的各种实施例。以下详细说明参考以图解说明方式展示本发明的特定方面及实施例的附图。详细说明包含使得所属领域的技术人员能够实践本发明的实施例的充足细节。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图1是根据本发明的实施例的半导体存储器装置100的示意性框图。举例来说，半导体存储器装置100可包含芯片135及ZQ电阻器(RZQ)155。芯片135可包含时钟输入电路105、内部时钟产生器107、时序产生器109、地址命令输入电路115、地址解码器120、命令解码器125、多个行解码器130、包含感测放大器150及传送门195的存储器单元阵列145、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路170、ZQ校准电路175及电压产生器190。半导体存储器装置100可包含多个外部端子，所述多个外部端子包含：地址及命令端子，其耦合到命令/地址总线110；时钟端子CK及/CK；数据端子DQ、DQS及DM；电力供应端子VDD、VSS、VDDQ及VSSQ；及校准端子ZQ。芯片135可安装于衬底(例如存储器模块衬底、母板等)上。
存储器单元阵列145包含多个库，每一库包含多个字线WL、多个位线BL及布置于布置于多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。对每一库的字线WL的选择由对应行解码器130执行，且对位线BL的选择由对应列解码器140执行。多个感测放大器150针对其对应位线BL而定位且耦合到至少一个相应本地I/O线，所述至少一个相应本地I/O线进一步经由充当开关的传送门TG 195耦合到至少两个主要I/O线对中的相应一者。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部接收地址信号及库地址信号且将地址信号及库地址信号传输到地址解码器120。地址解码器120可将从地址/命令输入电路115接收的地址信号解码且将行地址信号XADD提供到行解码器130并将列地址信号YADD提供到列解码器140。地址解码器120还可接收库地址信号且将库地址信号BADD提供到行解码器130及列解码器140。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部(例如，时钟输入电路105)接收命令信号且将命令信号提供到命令解码器125。命令解码器125可将命令信号解码且提供或产生各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号、用以选择位线的列命令信号(例如读取命令或写入命令)及可激活ZQ校准电路175的ZQ校准命令。
因此，当发布读取命令且随读取命令及时地供应行地址及列地址时，从存储器单元阵列145中由所述行地址及所述列地址指定的存储器单元对读取数据进行读取。读取/写入放大器165可接收读取数据DQ且将读取数据DQ提供到IO电路170。IO电路170可经由数据端子DQ、DQS及DM将读取数据DQ连同DQS处的数据选通信号及DM处的数据屏蔽信号一起提供到外部。类似地，当发布写入命令且随写入命令及时地供应行地址及列地址时，输入/输出电路170可在数据端子DQ、DQS、DM处连同DQS处的数据选通信号及DM处的数据屏蔽信号一起接收写入数据且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，可将写入数据写入由所述行地址及所述列地址指定的存储器单元中。
转向解释包含于半导体装置100中的外部端子，时钟端子CK及/CK可分别接收外部时钟信号及互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号且产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于所接收内部时钟信号ICLK及来自地址/命令输入电路115的时钟启用信号CKE产生相控内部时钟信号LCLK。尽管不限于此，但DLL电路可用作内部时钟产生器107。内部时钟产生器107可将相控内部时钟信号LCLK提供到IO电路170及时序产生器109。IO电路170可将相控内部时钟信号LCLK用作用于确定读取数据的输出时序的时序信号。时序产生器109可接收内部时钟信号ICLK且产生各种内部时钟信号。
电力供应端子可接收电力供应电压VDD及VSS。这些电力供应电压VDD及VSS可供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD及VSS产生各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP主要用于行解码器130中，内部电压VOD及VARY主要用于包含于存储器单元阵列145中的感测放大器150中，且内部电压VPERI用于许多其它电路块中。电力供应端子还可接收电力供应电压VDDQ及VSSQ。IO电路170可接收电力供应电压VDDQ及VSSQ。举例来说，电力供应电压VDDQ及VSSQ可为分别与电力供应电压VDD及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于IO电路170及ZQ校准电路175。
半导体存储器装置100的校准端子ZQ可耦合到ZQ校准电路175。ZQ校准电路175可参考ZQ电阻器(RZQ)155的阻抗执行校准操作。在一些实例中，ZQ电阻器(RZQ)155可安装于耦合到校准端子ZQ的衬底上。举例来说，ZQ电阻器(RZQ)155可耦合到电力供应电压(VDDQ)。通过校准操作获得的阻抗代码ZQCODE可提供到IO电路170，且因此规定包含于IO电路170中的输出缓冲器(未展示)的阻抗。在一些实例中，ZQ校准电路175可包含动态地选择在校准操作期间调整ZQCODE的步长大小的动态加法器/减法器电路。步长大小调整的选择可基于ZQCODE的当前值。通过使用动态加法器/减法器电路，可减少在校准I/O电路1 70的具有非线性阻抗曲线的驱动器时的校准操作时间。举例来说，图5描绘根据本发明的实施例在三个不同电压上驱动器的下拉电路与ZQCODE值相比的示范性阻抗曲线500。如图5中所展示，阻抗曲线500随着ZQCODE变大而变平。在图5的实例中，ZQCODE值50与51之间的阻抗(例如，电阻)值差小于ZQCODE值9与10之间的阻抗值差。因此，与较低值ZQCODE相比，较高值ZQCODE将需要较大的步长才能在驱动器中实现相同的阻抗改变。在一些实例中，动态加法器/减法器电路可经配置以基于ZQCODE的当前值调整递增及递减步长大小。
图2是根据本发明的实施例的ZQ校准电路275的电路图。举例来说，芯片235包含ZQ校准电路275及校准端子ZQ(例如，ZQ垫)236。在一些实例中，ZQ校准电路275可包含在多个芯片耦合到ZQ电阻器RZQ 255时控制校准操作的起始的仲裁器电路280。
仲裁器电路280可响应于芯片的激活(例如，通电等)而被激活，且可在被激活时提供下拉(PDN)代码信号。ZQ校准电路275可包含用于仲裁以及校准的数据端子(DQ)上拉(PUP)驱动器电路282及数据端子(DQ)下拉(PDN)驱动器电路283以及数据端子(DQ)下拉(PDN)驱动器电路284的组合。DQ PUP驱动器电路282、DQ PDN驱动器电路283及DQ PDN驱动器电路284是附接到实际数据端子DQ的数据端子(DQ)上拉(PUP)驱动器电路、数据端子(DQ)下拉(PDN)驱动器电路及数据端子(DQ)下拉(PDN)驱动器电路的复制电路。DQ PDN驱动器电路284可从仲裁器电路280接收PDN代码信号，且可响应于PDN代码信号而下拉校准端子ZQ236处的ZQ垫电压(VZQ)。
ZQ垫电压(VZQ)可提供到开关285(例如，多路复用器Mux)。DQ PUP驱动器电路282与DQ PDN驱动器电路283的组合可执行对DQ PUP驱动器电路282与DQ PDN驱动器电路283的组合之间的中间节点288处的中间ZQ电压(iVZQ)的调整。举例来说，DQ PUP驱动器电路282可包含并联耦合于电力供应端子VDDQ与中间节点288之间的多个晶体管。DQ PDN驱动器电路283可包含并联耦合于电力供应端子VSSQ与中间节点288之间的多个晶体管。中间ZQ电压(iVZQ)可提供到开关285。开关285可取决于ZQ校准电路275正执行仲裁还是ZQ校准而分别提供ZQ垫电压VZQ或中间ZQ电压iVZQ。举例来说，ZQ校准电路275可包含比较器286。
比较器286可将由开关285提供的ZQ垫电压VZQ或中间ZQ电压iVZQ与由参考电压产生器290提供的ZQ参考电压ZQVREF或ZQ仲裁参考电压进行比较。举例来说，参考电压产生器290可包含于ZQ校准电路275中，或图2中的电压产生器290可替代地提供ZQ参考电压ZQVREF及ZQ仲裁参考电压。举例来说，比较器286可确定ZQ垫电压(VZQ)是否已被另一请求芯片控制或ZQ电阻器RZQ 255当前是否正在使用中。
比较器286可将比较器结果信号提供到仲裁器电路280及ZQ校准代码控制电路281。举例来说，仲裁器电路280可根据对于芯片是唯一的具有多个芯片共有的固定持续时间的ZQ时序型样经由DQ PDN驱动器电路284提供ZQ垫电压控制。仲裁器电路280可提供PDN代码直到校准端子ZQ 236处的ZQ垫电压(VZQ)匹配ZQ参考电压ZQVREF为止。ZQ时序型样对于每一芯片是唯一的，以便确定请求芯片是否应接入ZQ电阻器RZQ 255。可针对每一芯片将ZQ时序型样编程或以其它方式存储。举例来说，芯片235的仲裁器电路280可包含用于芯片235的可针对经指派持续时间以芯片235特有的ZQ时序型样信息编程的寄存器(未展示)。
ZQ校准代码控制电路281响应于比较器结果信号而将PUP代码及PDN代码分别提供到DQ PUP驱动器电路282及DQ PDN驱动器电路283。在一些实例中，提供PUP代码及PDN代码直到中间节点288处的中间ZQ电压iVZQ匹配ZQ参考电压ZQVREF为止。PUP代码及PDN代码可包含于图1的ZQCODE中。ZQ校准代码控制电路281包含经配置以基于比较器结果信号调整(例如，递增或递减)PUP代码及PDN代码的加法器/减法器电路294。PUP代码及PDN代码分别设定DQ PUP驱动器电路282及DQ PDN驱动器电路283的阻抗，且调整PUP代码及PDN代码会分别调整DQ PUP驱动器电路282及DQ PDN驱动器电路283的阻抗。
在一些实例中，通过启用或停用晶体管而调整阻抗。举例来说，第一PUP代码可启用DQ PUP驱动器电路282的第一组晶体管，且将PUP代码增加1可除第一组晶体管之外还启用DQ PUP驱动器电路282的额外晶体管。相反地，将PUP代码减小1可停用第一组晶体管中的一者。每当调整PUP代码或PDN代码时，DQ PUP驱动器电路282或DQ PDN驱动器电路283的阻抗可分别被调整。关于增加还是减小PUP代码或PDN代码的确定可基于来自比较器286的比较。如果比较器286指示VZQ的电压高于ZQREF电压，那么在第一方向上调整PUP或PDN代码，且如果比较器286指示VZQ的电压低于ZQREF电压，那么在与第一方向相反的第二方向上调整PUP或PDN代码。
在一些实例中，由于DQ PUP驱动器电路282及DQ PDN驱动器电路283的设计，DQPUP驱动器电路282或DQ PDN驱动器电路283的阻抗分别在连续PUP或PDN代码值之间的改变可基于当前PUP或PDN代码值而变化。通常，与较低当前代码值相比，PUP或PDN代码值越高，相同调整分别对DQ PUP驱动器电路282或DQ PDN驱动器电路283的阻抗的影响越小。举例来说，当PUP代码具有低值时，增加1会比针对较高PUP代码值增加1对DQ PUP驱动器电路282的所得阻抗的影响大。
在一些实例中，为了随PUP及PDN代码值增加缓解此非线性阻抗，加法器/减法器电路294可基于当前PUP或PDN代码值动态地改变PUP及PDN代码的调整步长大小值。举例来说，较高PUP或PDN代码值可比较低PUP或PDN代码值具有较大步长大小。在一些实例中，加法器/减法器电路294可具有最小调整步长大小1，且可使用PDN或PUP代码值的最高有效位(MSB)的子集(例如，两个或更多个)作为调整步长大小。举例来说，如果加法器/减法器电路294提供6位PDN或PUP代码值，那么调整步长大小可基于当前PDN或PUP代码值的三个MSB的值。通过由加法器/减法器电路294在校准操作期间动态地调整PDN或PUP代码值的调整步长大小，在PUP及PDN代码值较高时完成校准的时间可减少(例如，由于对DQ PUP驱动器电路282及DQPDN驱动器电路283的阻抗的改变的经减小影响)，且所述调整可导致阻抗值的较均匀改变。
图2的论述描述在RZQ耦合于VDDQ与ZQ垫236之间时针对PUP及PDN代码以经调整步长大小执行校准，且包含首先校准DQ PDN驱动器电路284且接着使用所述经校准PDN代码来设定DQ PDN驱动器电路283以用于DQ PUP驱动器电路282的校准。将了解，在RZQ耦合于VSSQ与ZQ垫236之间时针对PUP及PDN代码以经调整步长大小进行的校准可在不背离本发明的范围的情况下以类似方式执行，包含首先校准将耦合到ZQ垫的DQ PUP驱动器电路282且接着使用所述所得PUP代码来设定第二DQ PUP驱动器电路的阻抗以便校准DQ PDN驱动器电路283。
图3是根据本发明的实施例包含加法器/减法器电路310的ZQ校准代码控制电路300的电路图。图2的ZQ校准代码控制电路281可实施ZQ校准代码控制电路300。图2的加法器/减法器电路294可实施加法器/减法器电路310。加法器/减法器电路310可接收当前ZQCODE值ZQCODE<5：0>，ZQCODE当前步长大小值ZQCODE<5：3>及递增或递减信号INCREMENT/DECREMENT，且可基于ZQCODE<5：0>、ZQCODE<5：3>及INCREMENT/DECREMENT信号提供下一ZQCODE值ZQCODENEXT<5：0>。
INCREMENT/DECREMENT信号指示对ZQCODE<5：0>信号的调整是递增还是递减。INCREMENT/DECREMENT信号值基于来自比较器(例如图2的比较器286)的比较器结果信号。当INCREMENT/DECREMENT信号指示对ZQCODE值的递增时，将ZQCODE<5：0>增加ZQCODE<5：3>的值或1 (以较大者为准)以提供ZQCODENEXT<5：0>。即，将ZQCODE<5：0>值递增至少1且在ZQCODE<5：3>大于1的情况下递增更多。当INCREMENT/DECREMENT信号指示对ZQCODE值的递减时，将ZQCODE<5：0>减小ZQCODE<5：3>的值或1 (以较大者为准)以提供ZQCODENEXT<5：0>。即，将ZQCODE<5：0>值递减至少1且在ZQCODE<5：3>大于1的情况下递减更多。此外，ZQCODENEXT<5：0>值具有总体最大值63(例如，所有1的二进制值)及总体最小值零。
图4是根据本发明的实施例的加法器/减法器电路400的电路图。图2的加法器/减法器电路294或图3的加法器/减法器电路310可实施加法器/减法器电路400。加法器/减法器电路400可包含分别耦合到XOR逻辑门420(5)-(0)的全加法器电路FA5-0 410(5)-(0)。加法器/减法器电路400可进一步包含耦合到多路复用器440及多路复用器450以提供输出的NAND门430。ZQ<5：0>信号可指示当前ZQCODE值。递增/递减信号DEC可指示加法器/减法器电路400执行逐位加法运算(例如，递增)还是逐位减法运算(例如，递减)。加法器/减法器电路400的电路系统可使用2的补数方法来基于DEC信号及XOR门420(5)-(0)执行减法运算。举例来说，设定为逻辑低值的DEC信号指示加法运算，且设定为逻辑高值的DEC信号指示减法运算。进位信号C5-C0可指示从FA5-0电路410(5)-(0)中的相应一者提供到FA5-0电路410(5)-(0)中的邻近一者的进位值输出。结果值R<5：0>可指示FA5-0电路410(5)-(0)的输出。高信号H<5：0>信号是全高输出。输出ZQCODE信号ZQNEXT<5：0>是调整ZQ<5：0>信号的结果。
在操作中，NAND门430及多路复用器440可用于设定最小步长值1。举例来说，如果ZQ<5：3>位的值全部设定为零，那么NAND门430的输出可致使多路复用器440输出高信号H(例如，逻辑1值)。否则，多路复用器440可输出ZQ<3>信号的值。
当DEC值指示加法运算时，XOR门420(5)-(0)在相应输出处提供相应另一输入信号的值。举例来说，当DEC值指示加法运算时，XOR门420(5)-(0)在相应输出处分别提供低逻辑值信号L、L信号、ZQ<5>信号、ZQ<4>信号及从多路复用器440的输出提供的信号。即，在FA5-0电路410(5)-(0)处接收的ZQ<5∶0>值表示加法运算的加数中的一者，且输入到相应XOR门420(5)-(0)的L信号及ZQ<5：3>表示加法运算的另一加数。
当DEC值指示减法运算时，XOR门420(5)-(0)在相应输出处提供相应另一输入信号的反相值。举例来说，当DEC值指示减法运算时，XOR门420(5)-(0)在相应输出处分别提供反相L信号(例如，H信号)、反相L信号、反相ZQ<5>信号、反相ZQ<4>信号及从多路复用器440提供的反相输出信号。即，在FA5-0电路410(5)-(0)处接收的ZQ<5：0>值表示减法运算的被减数，且输入到相应XOR门420(5)-(0)中的L信号及ZQ<5：3>信号的输出表示减法运算的减数。
在FA0电路410(0)处接收的DEC信号可充当进位输入信号。FA5-0电路410(5)-(0)中的每一者可响应于接收到相应ZQ<5：>信号、XOR门420(5)-(0)的相应输出及相应进位信号C4-C0及DEC(针对FA0电路410(0))而执行加法或减法运算。响应于加法或减法运算，FA5-0电路410(5)-(0)中的每一者可将相应结果位R<5∶0>提供到多路复用器450。多路复用器450可响应于进位输出信号C5而提供R<5∶0>或H<5∶0>中的一者作为ZQNEXT<5∶0>值。C5信号可指示加法器/减法器电路400是否已超过最大值63，且多路复用器450将ZQNEXT<5：0>限制于63(例如，全逻辑高或1值)。
在上文所描述的实施例中使用的信号的逻辑电平仅是实例。然而，在其它实施例中，可在不背离本发明的范围的情况下使用除本发明中具体描述的那些外的信号的逻辑电平的组合。
图6是根据本发明的实施例用于调整ZQ校准电路中的阻抗代码的示范性方法600的流程图。方法600可至少部分地使用图1的ZQ校准电路175、图2的ZQ校准电路275、图3的ZQ校准代码控制电路300、图4的加法器/减法器电路400或其组合来执行。
方法600可包含在610处接收要调整控制半导体芯片的驱动器的阻抗的阻抗代码的命令。在一些实例中，半导体芯片可包含图1的半导体存储器装置100。驱动器可包含图1的I/O电路170中的驱动器、图2的DQ PUP驱动器电路282、DQ PDN驱动器电路283及/或DQPDN驱动器电路284或其组合。阻抗代码可包含图1的ZQCODE、图2的PUP及/或PDN代码、图3的ZQCODENEXT<5：0>、图4的ZQNEXT<5：0>或其组合。在一些实例中，方法600可进一步包含将驱动器的输出电压与参考电压进行比较以确定是否调整阻抗代码。在一些实例中，所述比较可由图2的比较器286执行。
方法600可进一步包含在620处基于阻抗代码的当前值(例如，图3的ZQCODE<5：0>或图4的ZQ<5：0>)确定用于调整阻抗代码的步长大小。确定用于调整对阻抗代码的步长大小可包含将所述步长大小设定为阻抗代码的当前值的最高有效位(MSB)的子集的值。在一些实例中，MBS的子集可包含阻抗代码的当前值的三个MSB(例如，图3的ZQCODE<5：3>及/或图4的ZQ<5：3>)。确定用于调整阻抗代码的步长大小可进一步包含在阻抗代码的当前值小于特定值时(例如，在MSB的子集全部为0时)将步长大小设定为最小值(例如，1)。
方法600可进一步包含在630处按经确定步长大小调整阻抗代码的值。按经确定步长大小调整阻抗代码的值可包含执行加法或减法运算中的一者。加法或减法可由图2的加法器/减法器294、图3的加法器/减法器310、图4的加法器/减法器400或其组合执行。在一些实例中，方法600可进一步包含在驱动器的阻抗会导致所要输出电压时停止调整阻抗代码。
尽管详细说明描述某些优选实施例及实例，但所属领域的技术人员将理解，本发明的范围从具体揭示的实施例延伸到其它替代实施例及/或实施例的使用及对其的明显修改及等效形式。另外，所属领域的技术人员将容易地显而易见在本发明的范围内的其它修改。还预期可做出实施例的特定特征及方面的各种组合或子组合且其仍在本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成所揭示实施例的不同模式。因此，打算本发明的至少一些的范围不应由上文所描述的特定所揭示实施例限制。

Claims (20)

1.一种设备，其包括：
电阻校准电路，其经配置以提供阻抗代码来设定驱动器电路的阻抗，所述电阻校准电路包含加法器/减法器电路，所述加法器/减法器电路经配置以响应于所述阻抗代码小于一值而将所述阻抗代码改变第一步长大小来调整所述驱动器电路的所述阻抗，且所述加法器/减法器电路进一步经配置以响应于所述阻抗代码大于或等于所述值而将所述阻抗代码改变第二步长大小来调整所述驱动器电路的所述阻抗，其中所述第二步长大小不同于所述第一步长大小。
2.根据权利要求1所述的设备，其中所述第二步长大小基于所述阻抗代码的一部分位。
3.根据权利要求1所述的设备，其中所述加法器/减法器电路包括：
多个全加法器电路；
多个XOR门，每一XOR门经配置以将输出提供到所述全加法器电路中的相应一者；
NAND门，其经配置以基于所述阻抗代码的一部分位的逻辑运算而提供输出；
第一多路复用器，其经配置以将所述输出提供到所述多个XOR门中的第一者，所述输出是基于所述NAND门的所述输出而从所述NAND门的所述输出或所述阻抗代码的所述一部分位的位值中选择的；以及
第二多路复用器，其经配置以从所述多个全加法器电路接收输出且接收最大阻抗代码，所述第二多路复用器进一步经配置以基于来自所述多个全加法器电路中的最后一者的进位输出位而提供来自所述多个全加法器电路的所述输出或所述最大阻抗代码作为所述阻抗代码。
4.根据权利要求3所述的设备，其中所述多个全加法器电路中的每一者经配置以提供相应进位输出位。
5.根据权利要求3所述的设备，其中所述多个XOR门中的每一者接收递减信号，且所述多个XOR门中的每一者进一步接收固定逻辑值或所述阻抗代码的所述一部分位的位值。
6.根据权利要求3所述的设备，其中所述多个全加法器电路中的每一者经配置以接收所述阻抗代码的相应一位。
7.根据权利要求1所述的设备，其中所述第二步长大小针对大于或等于所述值的阻抗代码值而增加。
8.一种设备，其包括：
电阻；及
多个芯片，每一芯片包含耦合到所述电阻的校准端子，且每一芯片进一步包含耦合到相应的所述校准端子的电阻校准电路，所述电阻校准电路包括：
仲裁器电路，其经配置以控制校准操作的起始；以及
电阻校准代码控制电路，其经配置以提供校准代码来设定驱动器电路的阻抗，所述电阻校准控制电路包含加法器/减法器电路，所述加法器/减法器电路经配置以提供所述校准代码且进一步改变所述校准代码来调整所述驱动器电路的所述阻抗，所述加法器/减法器电路基于所述校准代码动态地改变所述校准代码的调整步长大小值。
9.根据权利要求8所述的设备，其中所述加法器/减法器电路将所述校准代码改变所述校准代码的一部分的值与1中的较大者。
10.根据权利要求8所述的设备，其中所述多个芯片中的每一者具有各自唯一的电阻时序型样，且每一芯片的所述仲裁器电路经配置以根据各自的所述电阻时序型样提供垫电压控制。
11.根据权利要求8所述的设备，其中所述校准代码包含多个位且所述电阻校准代码控制电路包括：
多个全加法器电路，每一全加法器电路经配置以提供所述多个位中的相应位；以及
多个逻辑门，其经配置以将输出提供到所述多个全加法器电路中的相应一者。
12.根据权利要求11所述的设备，其中所述步长大小值基于所述多个位中的一部分，且所述多个逻辑门中的对应部分经配置以接收逻辑电平且所述多个逻辑门中的剩余部分经配置以接收所述多个位中的所述一部分的相应位。
13.根据权利要求11所述的设备，其中所述步长大小值基于所述多个位中的多个最高有效位。
14.根据权利要求8所述的设备，其中所述步长大小值最小为1，且当所述校准代码超过一值时，所述步长大小值基于所述校准代码的一部分而增加。
15.一种方法，其包括：
提供校准代码以设定驱动器电路的阻抗；
比较基于为所述驱动器电路设定的所述阻抗的电压与参考电压；
基于所述电压与所述参考电压的所述比较，将所述校准代码改变一步长大小以调整驱动器电路的所述阻抗，
其中通过加法器/减法器电路提供所述校准代码，且所述加法器/减法器电路经配置以将所述校准代码改变所述步长大小，
其中当所述校准代码超过一值时所述步长大小改变。
16.根据权利要求15所述的方法，其中所述步长大小对应当所述校准代码超过一值时所述校准代码的一部分的值。
17.根据权利要求15所述的方法，其中所述加法器/减法器电路包括：
多个全加法器电路，每一全加法器电路经配置以接收所述校准代码的相应一位；
多个逻辑门，每一逻辑门经配置以将输出提供到所述多个全加法器电路中的相应一者；
逻辑门，其经配置以接收所述校准代码的第一部分并基于所述第一部分提供输出；
第一多路复用器，其经配置以基于所述逻辑门的所述输出提供第一或第二输入作为到所述多个逻辑门中的一者的输出；以及
第二多路复用器，其经配置以基于所述多个全加法器电路中的最后一者的溢出位提供所述全加法器电路的所述输出或提供最大校准代码作为所述校准代码。
18.根据权利要求17所述的方法，其中所述全加法器电路中的每一者经配置以基于提供到所述多个逻辑门中的每一者的控制信号的逻辑电平而执行逐位加法或逐位减法。
19.根据权利要求15所述的方法，其中当所述校准代码超过一值时所述步长大小改变，以致使针对超过所述值的校准代码的所述驱动器的所述阻抗发生均匀改变。
20.根据权利要求17所述的方法，其中所述多个全加法器电路中的第一者经配置以接收控制信号且所述多个全加法器电路中的剩余者中的每一者经配置以从所述多个全加法器电路中的前一个全加法器电路接收进位值。
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