KR20200099205A - 반도체 장치의 임피던스 교정을 위한 동적 스텝 크기에 대한 방법 및 장치 - Google Patents

반도체 장치의 임피던스 교정을 위한 동적 스텝 크기에 대한 방법 및 장치 Download PDF

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Abstract

반도체 장치의 임피던스 교정을 위한 동적 스텝 크기에 대한 방법들 및 장치들이 개시된다. 예시적인 장치는, 저항 및 상기 저항의 임피던스에 기초하여 드라이버의 임피던스를 결정하도록 구성된 드라이버 임피던스 교정 회로를 포함하는 칩을 포함한다. 교정 동작 동안, 드라이버 임피던스 교정 회로는 드라이버 출력 전압과 기준 전압의 비교에 기초하여 다음 임피던스 코드를 제공하기 위해 드라이버의 임피던스를 제어하는 임피던스 코드를 조정하고 구성된다. 임피던스 코드의 조정 스텝 크기는 임피던스 코드의 값에 기초하여 결정된다.

Description

반도체 장치의 임피던스 교정을 위한 동적 스텝 크기에 대한 방법 및 장치
높은 데이터 신뢰성, 고속 메모리 액세스 및 칩 크기 감소는 반도체 메모리에서 요구되는 기능들이다. 최근에는 메모리 액세스 속도를 더욱 높이려는 노력이 있었다.
반도체 메모리 장치를 위한 종래의 주변 회로들에서, 예를 들어 패드들 및 데이터 입력/출력 회로들은 층들에 걸쳐 대응하는 방식으로 배열된다. 예를 들어, 반도체 메모리 장치는 데이터 입력/출력 회로를 포함할 수 있다. 고속 전송을 위해, 데이터 입력/출력 회로의 임피던스는 제어되어야 한다. 임피던스를 제어하기 위해, ZQ 저항과 같은 외부 레지스턴스가 결합될 수 있으며, 드라이버 임피던스는 ZQ 저항의 임피던스와의 비교에 기초하여 조정될 수 있다. 그러나, 일부 경우, 조정될 드라이버의 임피던스 곡선은 곡선의 한 부분에서의 조정이 곡선의 다른 부분에서의 조정보다 드라이버의 임피던스에 더 작은 영향을 줄 수 있도록 비선형일 수 있다.
반도체 장치의 임피던스 교정을 위한 동적 스텝 크기에 대한 방법들 및 장치들이 개시된다. 본 개시의 일 측면에서, 장치는 저항 및 칩을 포함한다. 칩은 저항의 임피던스에 기초하여 드라이버의 임피던스를 결정하도록 구성된 드라이버 임피던스 교정 회로를 포함한다. 교정 동작 동안, 드라이버 임피던스 교정 회로는 드라이버의 임피던스를 제어하는 임피던스 코드를 조정하고 드라이버 출력 전압과 기준 전압의 비교에 기초하여 다음 임피던스 코드를 제공하도록 구성된다. 임피던스 코드의 조정 스텝 크기는 임피던스 코드의 값에 기초하여 결정된다.
본 개시의 다른 측면에서, 반도체 칩의 드라이버 임피던스 교정 회로는 가산기/감산기 회로를 포함한다. 가산기/감산기 회로는, 임피던스 교정 동작 동안, 임피던스 코드의 값에 기초하여 결정된 스텝 크기만큼 임피던스 코드를 다음 임피던스 코드로 조정하도록 구성된다.
본 개시의 다른 측면에서, 방법은 반도체 칩의 드라이버의 임피던스를 제어하는 임피던스 코드를 조정하기 위한 명령을 수신하는 단계를 포함한다. 방법은 임피던스 코드의 현재 값에 기초하여 임피던스 코드의 조정을 위한 스텝 크기를 결정하는 단계를 더 포함한다. 임피던스 코드의 값은 결정된 스텝 크기만큼 조정된다.
도 1은 본 개시의 실시예에 따른, 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 본 개시의 실시예에 따른 ZQ 교정 회로의 회로도이다.
도 3은 본 개시의 실시예에 따른 가산기/감산기 회로를 포함하는 ZQ 교정 코드 제어 회로의 회로도이다.
도 4는 본 개시의 실시예에 따른 가산기/감산기의 회로도이다.
도 5는 본 개시의 실시예에 따른 임피던스와 비교하여 3개의 다른 전압들에 걸친 드라이버의 풀다운(pull-down) 회로에 대한 예시적인 임피던스 곡선을 도시한다.
도 6은 본 개시의 실시예에 따른 ZQ 교정 회로의 임피던스 코드를 조정하기 위한 예시적인 방법의 흐름도이다.
본 개시의 다양한 실시예들은 첨부 도면들을 참조하여 아래에 상세하게 설명될 것이다. 다음의 상세한 설명은 본 개시의 특정 측면들 및 실시예들을 예시로서 도시하는 첨부 도면들을 참조한다. 상세한 설명은 당업자가 본 개시의 실시예들을 실시할 수 있도록 충분한 세부사항을 포함한다. 다른 실시예들이 이용될 수 있으며, 본 개시의 범위를 벗어나지 않고 구조적, 논리적 및 전기적 변경들이 이루어질 수 있다. 본원에 개시된 다양한 실시예들은 일부 개시된 실시예들이 하나 이상의 다른 개시된 실시예들과 조합되어 새로운 실시예들을 형성할 수 있기 때문에 상호 배타적일 필요는 없다.
도 1은 본 개시의 실시예에 따른, 반도체 메모리 장치(100)의 개략적인 블록도이다. 예를 들어, 반도체 메모리 장치(100)는 칩(135) 및 ZQ 저항(RZQ)(155)을 포함할 수 있다. 칩(135)은 클록 입력 회로(105), 내부 클록 생성기(107), 타이밍 생성기(109), 어드레스 명령 입력 회로(115), 어드레스 디코더(120), 명령 디코더(125), 복수의 행 디코더들(130), 감지 증폭기들(150)과 전송 게이트들(195)를 포함하는 메모리 셀 어레이(145), 복수의 열 디코더들(140), 복수의 판독/기록 증폭기들(165), 입력/출력(I/O) 회로(170), ZQ 교정 회로(175) 및 전압 생성기(190)를 포함할 수 있다. 반도체 메모리 장치(100)는 명령/어드레스 버스(110), 클록 단자들(CK 및 /CK), 데이터 단자들(DQ, DQS 및 DM), 전원 공급 단자들(VDD, VSS, VDDQ 및 VSSQ) 및 교정 단자(ZQ)에 결합된 어드레스 및 명령 단자들을 포함하는 복수의 외부 단자들을 포함할 수 있다. 칩(135)은 기판, 예를 들어 메모리 모듈 기판, 마더 보드 등에 실장될 수 있다.
메모리 셀 어레이(145)는 복수의 뱅크들을 포함하며, 각 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL) 및 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)의 교차점들에 배열된 복수의 메모리 셀들(MC)을 포함한다. 각 뱅크에 대한 워드 라인(WL)의 선택은 대응되는 행 디코더(130)에 의해 수행되고, 비트 라인(BL)의 선택은 대응되는 열 디코더(140)에 의해 수행된다. 복수의 감지 증폭기들(150)은 대응하는 비트 라인들(BL)에 위치되고, 스위치들로 기능하는 전송 게이트들(TG)(195))을 통해 적어도 2개의 메인 I/O 라인 쌍들 중 각각의 하나에 더 연결된 적어도 하나의 각각의 로컬 I/O 라인에 결합된다.
어드레스/명령 입력 회로(115)는 명령/어드레스 버스(110)를 통해 명령/어드레스 단자들에서 외부로부터 어드레스 신호 및 뱅크 어드레스 신호를 수신하고 어드레스 신호 및 뱅크 어드레스 신호를 어드레스 디코더(120)로 전송할 수 있다. 어드레스 디코더(120)는 어드레스/명령 입력 회로(115)로부터 수신된 어드레스 신호를 디코딩하고, 행 어드레스 신호(XADD)를 행 디코더(130)에 그리고 열 어드레스 신호(YADD)를 열 디코더(140)에 제공할 수 있다. 어드레스 디코더(120)는 또한 뱅크 어드레스 신호를 수신하고 뱅크 어드레스 신호(BADD)를 행 디코더(130) 및 열 디코더(140)에 제공할 수 있다.
어드레스/명령 입력 회로(115)는 예를 들어, 명령/어드레스 버스(110)를 통해 명령/어드레스 단자들에서 메모리 컨트롤러(105)와 같은 외부로부터 명령 신호를 수신하고, 명령 신호를 명령 디코더(125)에 제공할 수 있다. 명령 디코더(125)는 명령 신호를 디코딩하고, 다양한 내부 명령 신호들을 제공 또는 생성할 수 있다. 예를 들어, 내부 명령 신호들은 워드 라인을 선택하기 위한 행 명령 신호, 비트 라인을 선택하기 위한 판독 명령 또는 기록 명령과 같은 열 명령 신호, 및 ZQ 교정 회로(175)를 활성화시킬 수 있는 ZQ 교정 명령을 포함할 수 있다.
따라서, 판독 명령이 발행되고 행 어드레스 및 열 어드레스가 판독 명령과 함께 적시에 공급되는 경우, 판독 데이터가 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀 어레이(145) 내의 메모리 셀로부터 판독된다. 판독/기록 증폭기들(165)은 판독 데이터(DQ)를 수신하고, 판독 데이터(DQ)를 IO 회로(170)에 제공할 수 있다. IO 회로(170)는 DQS에서의 데이터 스트로브(strobe) 신호 및 DM에서의 데이터 마스크 신호와 함께 데이터 단자들(DQ, DQS 및 DM)을 통해 판독 데이터(DQ)를 외부에 제공할 수 있다. 마찬가지로, 기록 명령이 발행되고 행 어드레스 및 열 어드레스가 기록 명령과 함께 적시에 공급되는 경우, 입력/출력 회로(170)는 DQS에서의 데이터 스트로브 신호 및 DM에서의 데이터 마스크 신호와 함께, 데이터 단자들(DQ, DQS, DM)에서의 기록 데이터를 수신하고, 기록 데이터를 판독/기록 증폭기들(165)를 통해 메모리 셀 어레이(145)에 제공할 수 있다. 따라서, 기록 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기록될 수 있다.
반도체 장치(100)에 포함된 외부 단자들의 설명으로 돌아가면, 클록 단자들(CK 및 /CK)은 외부 클록 신호 및 상보적인 외부 클록 신호를 각각 수신할 수 있다. 외부 클록 신호들(상보적인 외부 클록 신호를 포함함)은 클록 입력 회로(105)에 공급될 수 있다. 클록 입력 회로(105)는 외부 클록 신호를 수신하고 내부 클록 신호(ICLK)를 생성할 수 있다. 클록 입력 회로(105)는 내부 클록 신호(ICLK)를 내부 클록 생성기(107)에 제공할 수 있다. 내부 클록 생성기(107)는 수신된 내부 클록 신호(ICLK) 및 어드레스/명령 입력 회로(115)로부터의 클록 인에이블 신호(CKE)에 기초하여 위상 제어된 내부 클록 신호(LCLK)를 생성할 수 있다. 이에 제한되는 것은 아니지만, DLL 회로가 내부 클록 생성기(107)로 사용될 수 있다. 내부 클록 생성기(107)는 위상 제어된 내부 클록 신호(LCLK)를 IO 회로(170) 및 타이밍 생성기(109)로 제공할 수 있다. IO 회로(170)는 위상 제어된 내부 클록 신호(LCLK)를 판독 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로 사용할 수 있다. 타이밍 생성기(109)는 내부 클록 신호(ICLK)를 수신하고 다양한 내부 클록 신호들을 생성할 수 있다.
전원 공급 단자들은 전원 공급 전원들(VDD 및 VSS)을 수신할 수 있다. 이러한 전원 공급 전압들(VDD 및 VSS)은 전압 생성기 회로(190)로 공급될 수 있다. 전압 생성기 회로(190)는 전원 공급 전압들(VDD 및 VSS)에 기초하여 다양한 내부 전압들(VPP, VOD, VARY, VPERI 등)을 생성할 수 있다. 내부 전압(VPP)은 주로 행 디코더(130)에 사용되며, 내부 전압들(VOD 및 VARY)은 주로 메모리 셀 어레이(145)에 포함된 감지 증폭기들(150)에 사용되며, 내부 전압(VPERI)은 많은 다른 회로 블록들에 사용된다. 전원 공급 단자들은 또한 전원 공급 전압들(VDDQ 및 VSSQ)을 수신할 수 있다. IO 회로(170)는 전원 공급 전압들(VDDQ 및 VSSQ)을 수신할 수 있다. 예를 들어, 전원 공급 전압들(VDDQ 및 VSSQ)은 전원 공급 전압들(VDD 및 VSS)과 각각 동일한 전압들일 수 있다. 그러나, 전용 전원 공급 전압들(VDDQ 및 VSSQ)은 IO 회로(170) 및 ZQ 교정 회로(175)에 사용될 수 있다.
반도체 메모리 장치(100)의 교정 단자(ZQ)는 ZQ 교정 회로(175)에 결합될 수 있다. ZQ 교정 회로(175)는 ZQ 저항(RZQ)(155)의 임피던스를 참조하여 교정 동작을 수행할 수 있다. 일부 예들에서, ZQ 저항(RZQ)(155)은 교정 단자(ZQ)에 결합되는 기판에 실장될 수 있다. 예를 들어, ZQ 저항(RZQ)(155)은 전원 공급 전압(VDDQ)에 결합될 수 있다. 교정 동작에 의해 획득된 임피던스 코드(ZQCODE)는 IO 회로(170)에 제공될 수 있으며, 이에 따라 IO 회로(170)에 포함된 출력 버퍼(도시되지 않음)의 임피던스가 특정된다. 일부 예들에서, ZQ 교정 회로(175)는 교정 동작 동안 ZQCODE에 대한 조정의 스텝 크기들을 동적으로 선택하는 동적 가산기/감산기 회로를 포함할 수 있다. 스텝 크기 조정의 선택은 ZQCODE의 현재 값에 기초할 수 있다. 동적 가산기/감산기 회로를 사용함으로써, 비선형 임피던스 곡선을 갖는 I/O 회로(170)의 드라이버를 교정할 때 교정 동작 시간이 감소될 수 있다. 예를 들어, 도 5는 본 개시의 실시예들에 따른 ZQCODE 값과 비교하여 3개의 상이한 전압들에 걸친 드라이버의 풀다운(pull-down) 회로에 대한 예시적인 임피던스 곡선(500)을 도시한다. 도 5에 도시된 바와 같이, 임피던스 곡선(500)은 ZQCODE가 커짐에 따라 평탄화된다. 도 5의 예에서, ZQCODE 값들(50 및 51) 사이의 임피던스(예: 레지스턴스) 값 차이는 ZQCODE 값들(9 및 10) 사이의 임피던스 값 차이보다 작다. 따라서, 더 높은 값의 ZQCODE는 더 낮은 값의 ZQCODE와 비교하여 드라이버에서 동일한 임피던스 변화를 달성하기 위해 더 큰 스텝을 필요로 할 것이다. 동적 가산기/감산기 회로는 일부 예들에서는 ZQCODE의 현재 값에 기초하여 증가 및 감소 스텝 크기들을 조정하도록 구성될 수 있다.
도 2는 본 개시의 실시예에 따른 ZQ 교정 회로(275)의 회로도이다. 예를 들어, 칩(235)은 ZQ 교정 회로(275) 및 교정 단자(ZQ)(예를 들어, ZQ 패드(236))를 포함한다. 일부 예들에서, ZQ 교정 회로(275)는 다수의 칩들이 ZQ 저항(RZQ)(255)에 결합될 때 교정 동작의 개시를 제어하는 중재 회로(280)를 포함할 수 있다.
중재 회로(280)는 칩의 활성화(예를 들어, 전원 온 등)에 응답하여 활성화될 수 있고, 활성화 시 풀다운(PDN) 코드 신호를 제공할 수 있다. ZQ 교정 회로(275)는 중재뿐만 아니라 교정을 위한 데이터 단자(DQ) 풀업(pull-up; PUP) 드라이버 회로(282)와 데이터 단자(DQ) 풀다운(pull-down; PDN) 드라이버 회로(283)와 데이터 단자(DQ) 풀다운(PDN) 드라이버 회로(284)의 조합을 포함할 수 있다. DQ PUP 드라이버 회로(282), DQ PDN 드라이버 회로(283) 및 DQ PDN 드라이버 회로(284)는 실제 데이터 단자 (DQ)에 부착된 데이터 단자(DQ) 풀업(PUP) 드라이버 회로, 데이터 단자(DQ) 풀다운(PDN) 드라이버 회로 및 데이터 단자(DQ) 풀다운(PDN) 드라이버 회로의 복제 회로들이다. DQ PDN 드라이버 회로(284)는 중재 회로(280)로부터 PDN 코드 신호를 수신할 수 있으며, PDN 코드 신호에 응답하여 교정 단자(ZQ)(236)에서 ZQ 패드 전압(VZQ)을 풀다운할 수 있다.
ZQ 패드 전압(VZQ)은 스위치(285)(예: 멀티플렉서(Mux))에 제공될 수 있다. DQ PUP 드라이버 회로(282)와 DQ PDN 드라이버 회로(283)의 조합은 DQ PUP 드라이버 회로(282)와 DQ PDN 드라이버 회로(283)의 조합 사이의 중간 노드(288)에서 중간 ZQ 전압(iVZQ)의 조정을 실행할 수 있다. 예를 들어, DQ PUP 드라이버 회로(282)는 전원 공급 단자(VDDQ)아 중간 노드(288) 사이에 병렬로 결합된 복수의 트랜지스터들을 포함할 수 있다. DQ PDN 드라이버 회로(283)는 전원 공급 단자(VSSQ)와 중간 노드(288) 사이에 병렬로 결합된 복수의 트랜지스터들을 포함할 수 있다. 중간 ZQ 전압(iVZQ)은 스위치(285)에 제공될 수 있다. 스위치(285)는 ZQ 교정 회로(275)가 각각 중재 또는 ZQ 교정을 실행하는지에 따라, ZQ 패드 전압(VZQ) 또는 중간 ZQ 전압(iVZQ)을 제공할 수 있다. 예를 들어, ZQ 교정 회로(275)는 비교기(286)를 포함할 수 있다.
비교기(286)는 스위치(285)에 의해 제공된 ZQ 패드 전압(VZQ) 또는 중간(ZQ) 전압(iVZQ)을 기준 전압 생성기(290)에 의해 제공된 ZQ 기준 전압(ZQVREF) 또는 ZQ 중재 기준 전압과 비교할 수 있다. 예를 들어, 기준 전압 생성기(290)는 교정 회로(275)에 포함될 수 있거나, 또는 도 2의 전압 생성기(290)는 ZQ 기준 전압(ZQVREF) 및 ZQ 중재 기준 전압을 대신 제공할 수 있다. 예를 들어, 비교기(286)는 ZQ 패드 전압(VZQ)이 다른 요청 칩에 의해 제어되는지 또는 ZQ 저항(RZQ)(255)이 현재 사용 중인지를 결정할 수 있다.
비교기(286)는 비교기 결과 신호를 중재 회로(280) 및 ZQ 교정 코드 제어 회로(281)에 제공할 수 있다. 예를 들어, 중재 회로(280)는 복수의 칩들에 공통적인 고정 지속 시간을 갖는, 칩 고유의 ZQ 타이밍 패턴에 따라 DQ PDN 드라이버 회로(284)를 통해 ZQ 패드 전압 제어를 제공할 수 있다. 중재 회로(280)는 교정 단자(ZQ)(236)에서의 ZQ 패드 전압(VZQ)이 ZQ 기준 전압(ZQVREF)과 일치할 때까지 PDN 코드를 제공할 수 있다. ZQ 타이밍 패턴은 요청 칩이 ZQ 저항(RZQ)(255)에 액세스해야 하는지 여부를 결정하도록, 각 칩마다 고유하다. ZQ 타이밍 패턴은 프로그래밍될 수 있거나, 아니면 각 칩에 저장될 수 있다. 예를 들어, 칩(235)에 대한 중재 회로(280)는 할당된 지속 기간 동안 칩(235)에 특정한 ZQ 타이밍 패턴 정보로 프로그래밍될 수 있는 칩(235)에 대한 레지스터(도시되지 않음)를 포함할 수 있다.
ZQ 캘리브레이션 코드 제어 회로(281)는 비교기 결과 신호에 응답하여, PUP 코드 및 PDN 코드를 각각 DQ PUP 드라이버 회로(282) 및 DQ PDN 드라이버 회로(283)에 제공한다. 일부 예들에서, PUP 코드 및 PDN 코드는 중간 노드(288)에서의 중간(ZQ) 전압(iVZQ)이 ZQ 기준 전압(ZQVREF)과 일치할 때까지 제공된다. PUP 코드 및 PDN 코드는 도 1의 ZQCODE에 포함될 수 있다. ZQ 교정 코드 제어 회로(281)는 비교기 결과 신호에 기초하여 PUP 코드 및 PDN 코드를 조정(예를 들어, 증가 또는 감소)하도록 구성된 가산기/감산기 회로(294)를 포함한다. PUP 코드 및 PDN 코드는 각각 DQ PUP 드라이버 회로(282) 및 DQ PDN 드라이버 회로(283)의 임피던스를 설정하고, PUP 코드 및 PDN 코드를 조정하는 것은 각각 DQ PUP 드라이버 회로(282) 및 DQ PDN 드라이버 회로(283)의 임피던스를 조정한다.
일부 예들에서, 임피던스는 트랜지스터들을 인에이블 또는 디스에이블시킴으로써 조정된다. 예를 들어, 제1 PUP 코드는 DQ PUP 드라이버 회로(282)의 제1 트랜지스터 세트를 인에이블시킬 수 있으며, PUP 코드를 1씩 증가시키는 것은 제1 트랜지스터 세트 외에 DQ PUP 드라이버 회로(282)의 추가 트랜지스터를 인에이블시킬 수 있다. 역으로, PUP 코드를 1씩 감소시키는 것은 제1 트래지스터 세트 중 하나를 디스에이블시킬 수 있다. PUP 코드 또는 PDN 코드가 조정될 때마다, DQ PUP 드라이버 회로(282) 또는 DQ PDN 드라이버 회로(283)의 임피던스가 각각 조정될 수 있다. PUP 코드 또는 PDN 코드가 증가하는지 또는 감소하는지에 대한 결정은 비교기(286)로부터의 비교에 기초할 수 있다. 비교기(286)가 VZQ의 전압이 ZQREF 전압보다 높다는 것을 나타내면, PUP 또는 PDN 코드는 제1 방향으로 조정되고, 비교기(286)가 VZQ의 전압이 ZQREF 전압보다 낮다는 것을 나타내면, PUP 또는 PDN 코드는 제1 방향과 반대인 제2 방향으로 조정된다.
일부 예들에서, DQ PUP 드라이버 회로(282) 및 DQ PDN 드라이버 회로(283)의 설계로 인해, 연속적인 PUP 또는 PDN 코드 값들 사이에서 DQ PUP 드라이버 회로(282) 또는 DQ PDN 드라이버 회로(283)의 임피던스 변화는 각각 현재 PUP 또는 PDN 코드 값에 기초하여 변할 수 있다. 일반적으로, PUP 또는 PDN 코드 값이 높을수록, 동일한 조정은 더 낮은 현재 코드 값에 비해 각각 DQ PUP 드라이버 회로(282) 또는 DQ PDN 드라이버 회로(283)의 임피던스에 미치는 영향이 줄어든다. 예를 들어, PUP 코드가 낮은 값을 가질 때, 1의 증가는 더 높은 PUP 코드 값의 경우 DQ PUP 드라이버 회로(282)의 결과적인 임피던스에 1 이상의 증가만큼 영향을 미친다.
일부 예들에서, PUP 및 PDN 코드 값들이 증가함에 따라 이 비선형 임피던스를 완화하기 위해, 가산기/감산기 회로(294)는 현재 PUP 또는 PDN 코드 값에 기초하여 PUP 및 PDN 코드에 대한 조정 스텝 크기 값들을 동적으로 변경할 수 있다. 예를 들어, 더 높은 PUP 또는 PDN 코드 값은 더 낮은 PUP 또는 PDN 코드 값보다 큰 스텝 크기를 가질 수 있다. 일부 예들에서, 가산기/감산기 회로(294)는 1의 최소 조정 스텝 크기를 가질 수 있고, 조정 스텝 크기로서 PDN 또는 PUP 코드 값의 최상위 비트(MSB)의 서브셋(예를 들어, 2 이상)을 사용할 수 있다. 예를 들어, 가산기/감산기 회로(294)가 6 비트 PDN 또는 PUP 코드 값을 제공하면, 조정 스텝 크기는 현재 PDN 또는 PUP 코드 값의 3개의 MSB의 값에 기초할 수 있다. 캘리브레이션 동작 동안 가산기/감산기 회로(294)에 의해 PDN 또는 PUP 코드 값들의 조정 스텝 크기들을 동적으로 조정함으로써, PUP 및 PDN 코드 값들이 더 높을 때(예를 들어, DQ PUP 드라이버 회로(282) 및 DQ PDN 드라이버 회로(283)의 임피던스 변화에 대한 영향의 감소로 인해) 교정을 완료하는 시간이 감소될 수 있으며, 조정은 임피던스 값의보다 균일한 변화를 초래할 수 있다.
도 2에 대한 논의는 RZQ가 VDDQ와 ZQ 패드(236) 사이에 결합될 때 PUP 및 PDN 코드들에 대해 조정된 스텝 크기들로 교정을 수행하는 것을 설명하며, 먼저 DQ PDN 드라이버 회로(284)를 교정한 다음, 그 교정된 PDN 코드를 사용하여 DQ PUP 드라이버 회로(282)의 교정을 위한 DQ PDN 드라이버 회로(283)를 설정하는 것을 포함한다. RZQ가 VSSQ와 ZQ 패드(236) 사이에 결합될 때 PUP 및 PDN 코드들에 대해 조정된 스텝 크기들을 이용한 교정은 먼저 ZQ 패드에 결합될 DQ PUP 드라이버 회로 (282)의 교정 다음, 그 결과 PUP 코드를 사용하여 DQ PDN 드라이버 회로(283)를 교정하기 위해 제2 DQ PUP 드라이버 회로의 임피던스를 설정하는 것을 포함하여, 본 개시의 범위를 벗어나지 않고 유사한 방식으로 수행될 수 있다는 것이 이해될 것이다.
도 3은 본 개시의 실시예에 따른 가산기/감산기 회로(310)을 포함하는 ZQ 교정 코드 제어 회로(300)의 회로도이다. 도 2의 ZQ 교정 코드 제어 회로(281)는 ZQ 교정 코드 제어 회로(300)를 구현할 수 있다. 도 2의 가산기/감산기 회로(294)는 가산기/감산기 회로(310)를 구현할 수 있다. 가산기/감산기 회로(310)는 현지 ZQCODE 값(ZQCODE<5:0>), ZQCODE 현재 스텝 크기 값(ZQCODE<5:3>) 및 증가 또는 감소 신호(INCREMENT/DECREMENT)를 수신할 수 있으며, ZQCODE<5:0>, ZQCODE<5:3> 및 the INCREMENT/DECREMENT 신호들에 기초하여 다음 ZQCODE 값(ZQCODENEXT<5:0>)을 제공할 수 있다.
INCREMENT/DECREMENT 신호는 ZQCODE<5:0> 신호에 대한 조정이 증가인지 감소인지를 나타낸다. INCREMENT/DECREMENT 신호 값은 도 2의 비교기(286)와 같은 비교기로부터의 비교기 결과 신호에 기초한다. INCREMENT/DECREMENT 신호가 ZQCODE 값에 대한 증가를 나타낼 때, ZQCODE<5:0>는 ZQCODE<5:3>의 값 또는 1 중 더 큰 값만큼 증가되어 ZQCODENEXT<5:0>에 제공한다. 즉, ZQCODE<5:0> 값은 적어도 1씩 증가되며, ZQCODE <5:3>가 1보다 큰 경우 더 증가된다. INCREMENT/DECREMENT 신호가 ZQCODE 값에 대한 감소를 나타낼 때, ZQCODE <5:0>는 ZQCODE <5:3>의 값 또는 1 중 더 큰 값만큼 감소되어 ZQCODENEXT<5:0>를 제공한다. 즉, ZQCODE <5:0> 값은 적어도 1씩 감소되며, ZQCODE <5:3>가 1보다 큰 경우 더 감소된다. 또한, ZQCODE NEXT <5:0> 값은 전체 최대 63(예: 모든 1의 이진수 값)을 가지며, 전체 최소 값은 0이다.
도 4는 본 개시의 실시예에 따른 가산기/감산기 회로(400)의 회로도이다. 도 2의 가산기/감산기 회로(294) 또는 도 3의 가산기/감산기 회로(310)는 가산기/감산기 회로(400)를 구현할 수 있다. 가산기/감산기 회로(400)는 각각 XOR 논리 게이트들(420(5)-(0))에 결합된 전체 가산기 회로들(FA5-0)(410(5)-(0))을 포함할 수 있다. 가산기/감산기 회로(400)는 출력을 제공하기 위해 멀티플렉서(440) 및 멀티플렉서(450)에 결합된 NAND 게이트(430)를 더 포함할 수 있다. ZQ<5:0> 신호들은 현재 ZQCODE 값을 나타낼 수 있다. 증가/감소 신호(DEC)는 가산기/감산기 회로(400)가 비트 가산 연산(예를 들어, 증가)을 수행할 것인지 비트 감산 연산(예를 들어, 감소)을 수행할 것인지를 나타낼 수 있다. 가산기/감산기 회로(400)의 회로부는 DEC 신호 및 XOR 게이트들(420(5)-(0))에 기초하여 감산 동작을 수행하기 위해 2의 보수(twos-complement) 방법 사용할 수 있다. 예를 들어, 논리적 로우(low) 값으로 설정된 DEC 신호는 가산 연산을 나타내고, 논리적 하이(high) 값으로 설정된 DEC 신호는 감산 연산을 나타낸다. 캐리 신호(carry signal)(C5-C0)는 FA5-0 회로들(410(5)-(0)) 중 각각의 회로로부터 FA5-0 회로들(410(5)-(0)) 중 인접 회로로 제공되는 캐리 값 출력들을 나타낼 수 있다. 결과 값(R<5:0>)은 FA5-0 회로들(410(5)-(0))의 출력을 나타낼 수 있다. 하이 신호들(H <5:0>) 신호는 모두 고출력이다. 출력 ZQCODE 신호(ZQNEXT <5:0>)는 ZQ<5:0> 신호의 조정 결과이다.
동작 시, NAND 게이트(430) 및 멀티플렉서(440)는 최소 스텝 값을 1로 설정하는데 사용될 수 있다. 예를 들어, ZQ<5:3> 비트들의 값들이 모두 0으로 설정되면, NAND 게이트(430)의 출력은 멀티플렉서(440)가 하이 신호(H)(예를 들어, 논리 1 값)를 출력하게 할 수 있다. 그렇지 않으면, 멀티플렉서(440)는 ZQ<3> 신호의 값을 출력할 수 있다.
DEC 값이 가산 연산을 나타내는 경우, XOR 게이트(420(5)-(0))는 각각의 출력에서 각각의 다른 입력 신호의 값을 제공한다. 예를 들어, DEC 값이 가산 연산을 나타내는 경우, XOR 게이트(420(5)-(0))는 각각의 출력에서, 낮은 논리 값 신호(L), L 신호, ZQ<5> 신호, ZQ<4> 신호 및 멀티플렉서(440)의 출력으로부터 제공된 신호를 각각 제공한다. 즉, FA5-0 회로들(410(5)-(0))에서 수신된 ZQ<5:0> 값들은 가산 연산의 가수(addend)들 중 하나를 나타내고, 각각의 XOR 게이트들(420(5)-(0))에 입력되는 L 신호들 및 ZQ<5:3>은 추가 연산의 다른 가수를 나타낸다.
DEC 값이 감산 연산을 나타낼 때, XOR 게이트들(420(5)-(0))는 각각의 출력에서 각각의 다른 입력 신호의 반전된 값을 제공한다. 예를 들어, DEC 값이 감산 연산을 나타내는 경우, XOR 게이트들(420(5)-(0))은 각각의 출력에서 각각 반전된 L 신호(예를 들어, H 신호), 반전된 L 신호, 반전된 ZQ<5> 신호, 반전된 ZQ<4> 신호, 및 멀티플렉서(440)로부터 제공된 반전된 출력 신호를 제공한다. 즉, FA5-0 회로(410(5)-(0))에서 수신된 ZQ<5:0> 값들은 감산 연산의 피감수(minuend)를 나타내며, 각각의 XOR 게이트들(420(5)-(0))로 입력되는 L 신호들 및 ZQ<5:3> 신호들의 출력들은 감산 연산의 감수(subtrahend)를 나타낸다.
FA0 회로(410(0))에서 수신된 DEC 신호는 신호의 캐리로 작용할 수 있다. FA5-0 회로들(410(5)-(0)) 각각은 각각의 ZQ<5:> 신호들, XOR 게이트들(420(5)-(0))의 각각의 출력들 및 각각의 캐리 신호들(C4-C0) 및 DEC (FA0 회로(410(0))에 대한)의 수신에 응답하여 가산 또는 감산 연산을 수행할 수 있다. 가산 또는 감산 연산에 응답하여, FA5-0 회로들(410(5)-(0)) 각각은 각각의 결과 비트(R<5:0>)를 멀티플렉서(450)에 제공할 수 있다. 멀티플렉서(450)는 캐리 아웃 신호(C5)에 응답하여 R<5:0> 또는 H<5:0> 중 하나를 ZQNEXT<5:0> 값으로 제공할 수 있다. C5 신호는 가산기/감산기 회로(400)가 최대 값 63을 초과했는지를 표시할 수 있으며, 멀티플렉서(450)는 63(예를 들어, 모든 논리적 하이 또는 1 값)에서 ZQNEXT<5:0>을 캡핑(caps)한다.
상기에 설명된 실시예들에서 사용된 신호들의 논리 레벨들은 단지 예들일 뿐이다. 그러나, 다른 실시예들에서, 본 개시에서 구체적으로 설명된 것들 이외의 신호들의 논리 레벨들의 조합은 본 개시의 범위를 벗어나지 않고 사용될 수 있다.
도 6은 본 개시의 실시예에 따른 ZQ 교정 회로에서 임피던스 코드를 조정하기 위한 예시적인 방법(600)의 흐름도이다. 방법(600)은 도 1의 ZQ 교정 회로(175), 도 2의 ZQ 교정 회로(275), 도 3의 ZQ 교정 코드 제어 회로(300), 도 4의 가산기/감산기 회로(400) 또는 이들의 조합을 사용하여 적어도 부분적으로 수행될 수 있다.
방법(600)은 610에서, 반도체 칩의 드라이버의 임피던스를 제어하는 임피던스 코드를 조정하기 위한 명령을 수신하는 단계를 포함할 수 있다. 일부 예들에서, 반도체 칩은 도 1의 반도체 메모리 장치(100)를 포함할 수 있다. 드라이버는 도 1의 I/O 회로(170)의 드라이버, 도 2의 DQ PUP 드라이버 회로(282), DQ PDN 드라이버 회로(283) 및/또는 DQ PDN 드라이버 회로(284) 또는 이들의 조합을 포함할 수 있다. 임피던스 코드는 도 1의 ZQCODE, 도 2의 PUP 및/또는 PDN 코드들, 도 3의 ZQCODENEXT<5:0>, 도 4의 ZQNEXT<5:0> 또는 이들의 조합들을 포함할 수 있다. 일부 예들에서, 방법(600)은 임피던스 코드를 조정할지 여부를 결정하기 위해 드라이버의 출력 전압을 기준 전압과 비교하는 단계를 더 포함할 수 있다. 비교는 일부 예들에서는 도 2의 비교기(286)에 의해 수행될 수 있다.
방법(600)은 620에서 임피던스 코드의 현재 값(예를 들어, 도 3의 ZQCODE<5:0> 또는 도 4의 ZQ<5:0>)에 기초하여 임피던스 코드의 조정을 위한 스텝 크기를 결정하는 단계를 더 포함할 수 있다. 임피던스 코드의 조정을 위한 스텝 크기를 결정하는 단계는 스텝 크기를 임피던스 코드의 현재 값의 최상위 비트(MSB)의 서브셋의 값으로 설정하는 단계를 포함할 수 있다. 일부 예들에서, MBS 서브셋은 임피던스 코드의 현재 값의 3개의 MSB들(예를 들어, 도 3의 ZQCODE<5:3> 및/또는 도 4의 ZQ<5:3>)을 포함할 수 있다. 임피던스 코드의 조정을 위한 스텝 크기를 결정하는 단계는 임피던스 코드의 현재 값이 특정 값보다 작은 경우(예를 들어, MSB 서브셋이 모두 0인 경우) 스텝 크기를 최소값(예를 들어, 1)으로 설정하는 단계를 더 포함할 수 있다.
방법(600)은 630에서 결정된 스텝 크기만큼 임피던스 코드의 값을 조정하는 단계를 더 포함할 수 있다. 결정된 스텝 크기만큼 임피던스 코드의 값을 조정하는 것은 가산 또는 감산 연산 중 하나를 수행하는 것을 포함할 수 있다. 가산 또는 감산은 도 2의 가산기/감산기(294), 도 3의 가산기/감산기(310), 도 4의 가산기/감산기(400) 또는 이들의 조합들에 의해 수행될 수 있다. 일부 예들에서, 방법(600)은 드라이버의 임피던스로 인해 원하는 출력 전압이 발생될 때 임피던스 코드의 조정을 중지하는 단계를 더 포함할 수 있다.
상세한 설명은 특정 바람직한 실시예들 및 예들을 기술하지만, 본 개시의 범위는 구체적으로 개시된 실시예들을 넘어 다른 대안적인 실시예들 및/또는 실시예들의 용도들 및 그 명백한 수정들 및 등가물들로 확장된다는 것이 당업자에게 이해될 것이다. 추가로, 본 개시의 범위 내에 있는 다른 수정들은 당업자에게 명백할 것이다. 실시예들의 특정 특징들 및 측면들의 다양한 조합 또는 서브 조합이 만들어 질 수 있으며, 여전히 본 개시의 범위 내에 속한다는 것이 또한 고려된다. 개시된 실시예들의 다양한 특징들 및 측면들은 개시된 실시예들의 다양한 모드를 형성하기 위해 서로 결합되거나 대체될 수 있음을 이해해야 한다. 따라서, 본 개시의 적어도 일부의 범위는 상기에 설명된 특정 개시된 실시예들에 의해 제한되어서는 안된다.

Claims (20)

  1. 장치에 있어서,
    저항; 및
    상기 저항의 임피던스에 기초하여 드라이버의 임피던스를 결정하도록 구성된 드라이버 임피던스 교정 회로를 포함하는 칩으로서, 교정 동작 동안, 상기 드라이버 임피던스 교정 회로는 상기 드라이버의 임피던스를 제어하는 임피던스 코드를 조정하고 드라이버 출력 전압과 기준 전압의 비교에 기초하여 다음 임피던스 코드를 제공하도록 구성되며, 상기 임피던스 코드의 조정 스텝 크기는 상기 임피던스 코드의 값에 기초하여 결정되는, 상기 칩을 포함하는, 장치.
  2. 제1항에 있어서, 상기 드라이버 임피던스 교정 회로는 드라이버 출력 전압과 기준 전압의 비교에 기초하여 상기 임피던스 코드를 조정하도록 구성되는 가산기/감산기 회로를 포함하는, 장치.
  3. 제2항에 있어서, 상기 가산기/감산기 회로는 상기 임피던스 코드의 최상위 비트의 서브셋의 값과 동일한 값만큼 상기 임피던스 코드를 조정하도록 구성되는, 장치.
  4. 제3항에 있어서, 상기 가산기/감산기 회로는 상기 임피던스 코드의 3개의 최상위 비트들의 값과 동일한 값만큼 상기 임피던스 코드를 조정하도록 구성되는, 장치.
  5. 제3항에 있어서, 상기 가산기/감산기 회로는 적어도 값 1만큼 상기 임피던스 코드를 조정하도록 구성되는, 장치.
  6. 제2항에 있어서, 상기 가산기/감산기 회로는 상기 다음 임피던스 코드를 제공하기 위해 상기 임피던스 코드의 값에 기초하여 비트 가산 또는 감산 연산을 수행하도록 구성된 복수의 전체 가산기 회로들을 포함하는, 장치.
  7. 제6항에 있어서, 상기 가산기/감산기 회로는 상기 다음 임피던스 코드에 포함된 비트 수에 기초하여 상기 임피던스 코드의 값을 최대 값으로 제한하도록 더 구성되는, 장치.
  8. 반도체 칩의 드라이버 임피던스 교정 회로에 있어서,
    임피던스 교정 동작 동안, 임피던스 코드의 값에 기초하여 결정된 스텝 크기만큼 상기 임피던스 코드를 다음 임피던스 코드로 조정하도록 구성된 가산기/감산기 회로를 포함하는, 반도체 칩의 드라이버 임피던스 교정 회로.
  9. 제8항에 있어서, 상기 가산기/감산기 회로는 상기 임피던스 코드의 최상위 비트들의 서브셋의 값과 동일한 값만큼 상기 임피던스 코드를 조정하도록 구성되는, 반도체 칩의 드라이버 임피던스 교정 회로.
  10. 제8항에 있어서, 상기 가산기/감산기 회로는 상기 임피던스 코드의 적어도 3개의 최상위 비트들의 값과 동일한 값만큼 상기 임피던스 코드를 조정하도록 구성되는, 반도체 칩의 드라이버 임피던스 회로.
  11. 제8항에 있어서, 상기 가산기/감산기 회로는 최소 스텝 크기를 1로 설정하도록 구성되는, 반도체 칩의 드라이버 임피던스 교정 회로.
  12. 제8항에 있어서, 상기 가산기/감산기 회로는 상기 임피던스 코드의 반전된 최상위 비트 값들의 서브셋에서 비트 NAND 동작을 수행하기 위한 NAND 로직 게이트 및 상기 NAND 게이트의 출력 기초하여 상기 스텝 크기를 상기 최소 스텝 크기로 설정하도록 구성된 멀티플렉서가 포함된, 반도체 칩의 드라이버 임피던스 교정 회로.
  13. 제8항에 있어서, 상기 가산기/감산기 회로는 상기 다음 임피던스 코드를 제공하기 위해 상기 임피던스 코드의 값에 기초하여 비트 가산 또는 감산 연산을 수행하도록 구성된 복수의 전체 가산기 회로들을 포함하는, 반도체 칩의 드라이버 임피던스 교정 회로.
  14. 방법에 있어서,
    반도체 칩의 드라이버의 임피던스를 제어하는 임피던스 코드를 조정하기 위한 명령을 수신하는 단계;
    상기 임피던스 코드의 현재 값에 기초하여 상기 임피던스 코드의 조정을 위한 스텝 크기를 결정하는 단계; 및
    상기 결정된 스텝 크기만큼 상기 임피던스 코드의 값을 조정하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 임피던스 코드의 조정을 위한 상기 스텝 크기를 결정하는 단계는 상기 스텝 크기를 상기 임피던스 코드의 현재 값의 최상위 비트들의 서브셋의 값으로 설정하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 임피던스 코드의 조정을 위한 상기 스텝 크기를 결정하는 단계는 상기 스텝 크기를 상기 임피던스 코드의 현재 값의 3개의 최상위 비트들의 값으로 설정하는 단계를 포함하는, 방법.
  17. 제15항에 있어서, 상기 임피던스 코드의 조정을 위한 상기 스텝 크기를 결정하는 단계는 상기 임피던스 코드의 현재 값이 특정 값보다 작을 때 상기 스텝 크기를 최소 값으로 설정하는 단계를 포함하는, 방법.
  18. 제14항에 있어서, 상기 드라이버의 임피던스로 인해 원하는 출력 전압이 발생될 때 상기 임피던스 코드의 조정을 중지하는 단계를 더 포함하는, 방법.
  19. 제14항에 있어서, 상기 결정된 스텝 크기만큼 상기 임피던스 코드의 값을 조정하는 단계는 가산 또는 감산 연산 중 하나를 수행하는 단계를 포함하는, 방법.
  20. 제14항에 있어서, 상기 임피던스 코드를 조정할지를 결정하기 위해 상기 드라이버의 출력 전압을 기준 전압과 비교하는 단계를 더 포함하는, 방법.
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