CN1156886A

CN1156886A - 其自动预充电操作易于控制的同步半导体存储器

Info

Publication number: CN1156886A
Application number: CN96119204A
Authority: CN
Inventors: 泽田诚二
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-12-25
Filing date: 1996-11-20
Publication date: 1997-08-13
Anticipated expiration: 2016-11-20
Also published as: JP3843145B2; KR970051183A; JPH09180455A; CN1134018C; TW289827B; KR100232322B1; US5748560A; DE19647828A1

Abstract

当读操作激活信号(READ)和写操作激活信号(WRITE)两者都被置为不活动状态时，内部读/写终止检测电路(42)产生单稳脉冲信号。内部操作激活信号产生电路(40)根据自动预充电命令、通过触发器(40a)保持自动预充电允许信号(APCE)，以便根据自动预充电允许信号和单稳脉冲信号而产生预充电操作触发信号。仅当内部写/读操作结束时才使自动预充电命令成为有效的、以便进行内部预充电操作。提供一种易于控制自动预充电命令并且减小版图面积的同步半导体存储器。

Description

其自动预充电操作易于控制的同步半导体存储器

本发明涉及同步半导体存储器，更具体地说，涉及用于执行自动预充电操作的自动预充电控制单元的结构，在所述自动预充电操作中，在施加读命令(读出操作指示信号)或者写命令(写操作指示信号)之后，自动结束内部操作。

图19示意地示出通常的同步半导体存储器的整体结构。参考图19，同步半导体存储器包括：具有排列成矩阵的许多存储单元的存储单元阵列1；地址缓冲器2，用于输入与外加周期时钟信号CLK同步的外部地址信号位A<10：0>并且产生内部地址信号；行选择相关电路4，用于当被激活时根据来自地址缓冲器2的内部行地址信号位而选择存储单元阵列1的存储单元的行；以及列选择相关电路6，用于当被激活时将来自地址缓冲器2的内部列地址信号译码、以便选择存储单元阵列1中的相应的列。

行选择相关电路4包含：译码/激励电路，用于将来自地址缓冲器2的内部行地址信号译码、并且把存储单元阵列1中的相应的行激励到所选的状态；读出放大器，用于读出和放大存储单元阵列1中所选的行的存储单元的数据(存储单元1中所包含的存储单元是动态类型存储单元)；以及均衡电路，用于在备用状态下把每列预先充电到预定的电位。

列选择相关电路6包含：列译码器，用于当被激励时将外加的内部列地址信号译码、以便存储单元阵列1中相应列的存储单元；以及输入/输出门电路(IO gate)，用于根据所述列译码器的输出信号而把存储单元1的相应列连接到内部数据线。

所述同步半导体存储器还包括：输入缓冲电路10，用于录入加到数据输入/输出端8的、与时钟信号CLK同步的数据DQ、以便产生内部写数据；写电路12，用于当被激励时按照预定的顺序把来自输入缓冲器10的外加数据写到存储单元阵列1的所选择的存储单元上；读电路14，用于当被激励时按照预定的顺序、与时钟信号CLK同步地顺序地读出存储单元阵列1中的所选择的存储单元的数据；输出缓冲电路16，用于寄存来自读电路14的内部读出数据，以便产生外部输出数据、并且把该数据加到数据输入/输出端8。

由于把数据与时钟信号CLK同步地写入所述同步半导体存储器中，所以，写电路12包含用于存储该数据的寄存器以及用于把来自该寄存器的数据写入所选择的存储单元的写驱动器。类似地，读电路14包含用于放大读出数据的预放大器以及用于存储由该预放大器放大的数据并按预定的顺序读出该数据的寄存器。写电路12和读电路14中的数据写和读的顺序是随操作方式变化的。

所述同步半导体存储器还包括：输入缓冲电路18，用于接收外加的控制信号，即，与时钟信号CLK同步的片选信号ZCS、行地址选通信号ZRAS、列地址选通信号ZCAS、允许写入信号ZWE、以及地址信号位A<10>、以便产生内部控制信号；命令译码器20，用于将来自输入缓冲器18的内部控制信号译码、以便产生标识内部操作的信号；行相关控制电路22，用于接收来自命令译码器20的存储单元选择操作起始指定信号ACT(内部驱动指定信号)、预充电操作指定信号PC、以及自动预充电操作指定信号APC、以便控制与行选择有关的电路的启动/禁止；列相关控制电路24，它响应来自命令译码器20的读指定信号R和数据写入指定信号W而起动、用于控制与列有关的元件的操作、例如列选择相关电路6的起动；写控制电路26，它响应来自命令译码器20的数据写入指定信号W而起动、用于把写操作激活信号WRITE激励到激活状态、以便使写电路12处于激活状态；以及读控制电路28，它响应来自命令译码器20的数据读指定信号R而起动、用于给读电路14提供读操作激活信号READ以及给输出缓冲电路16提供允许数据输出信号OEM。

当激活时，写控制电路26和读控制电路28使内部驱动信号WRITE、READ和OEM在预定的时间周期内(在下文所述的脉冲串长度(burst length)期间)处于激活状态。

如图19中所示，行相关控制电路22输出内部操作激活信号ACTIVE。该内部操作激活信号ACTIVE把行选择相关电路4和列选择相关电路6激励到激活状态。响应内部操作激活信号ACTIVE的激励，在同步半导体存储器的存储单元阵列中将行选择操作(字线选择操作)初始化。在内部操作激活信号ACTIVE的活动周期期间，使所述同步半导体存储器成为内部激活的，即，把存储单元阵列1设定在选定的状态。通过激励预充电指定信号PC或APC而使信号ACTIVE处于不激活状态。

在同步半导体存储器中，与时钟信号CLK同步地录入外部控制信号和地址信号。在时钟信号CLK的上沿、根据外部控制信号和特定的地址信号位A<10>的状态来指定内部操作。因此，不必考虑外部控制信号和地址信号不齐的余量(因为，在时钟信号的上沿，每个控制信号和地址信号的状态是相同的)，并且能够以高的速度把内部操作初始化。此外，由于数据的输入/输出是与时钟信号CLK同步进行的，因此能够快速地输入/输出数据。

图20示出输入缓冲电路18和命令译码器20的结构的例子。图20仅仅例示用于产生自动预充电操作指定信号APC的部分。在自动预充电操作中，ACTIVE信号失效，即，经过预定的时间周期后在内部自动地进行预充电。参考图20，输入缓冲电路18包含：接收外部片选信号ZCS的反相器18a；“与非”(NAND)电路18b，用于接收反相器18a的输出信号和时钟信号；以及脉冲产生电路18c，它响应NAND电路18b的输出信号的降落而在预定的时间周期产生单稳脉冲。

对应于外部控制信号ZCAS、ZRAS、ZWE以及地址信号位A<10>中的每一个都提供一组反相器18a、NAND电路18b和脉冲产生电路18c。当在时钟信号CLK的上沿把外部片选信号ZCS设定在L电平(逻辑低)时，NAND电路18b的输出信号被降低到L电平，并且从脉冲产生电路18c输出一个H电平的单稳脉冲信号CSO。

命令译码器20包含由接收来自输入缓冲电路18的内部控制信号CSO、CASO和ZA<10>的“与”电路构成的自动预充电命令译码电路20a。当把外部列地址选通信号ZCAS设定在时钟信号CLK上沿的L电平时，在预定的时间周期，内部控制信号CASO被置为H电平。当地址信号位A<10>被设定在时钟信号CLK上沿的H电平时，内部地址信号位ZA<10>被提升到H电平。当所有外加的内部控制信号都达到H电平时，自动预充电命令译码电路20a使自动预充电操作指定信号APC变成具有H电平的激活状态。由于内部操作是根据时钟信号CLK的上沿的外部控制信号的状态组合来设定的，所以，外部控制信号的状态组合和地址信号位A<10>称为命令。

图21示出图19的行相关控制电路22中用于产生内部操作激活信号ACTIVE的部分的结构。在激励这种内部操作激活信号ACTIVE期间，把所述同步半导体存储器中的存储单元阵列设定在被选择的状态。

参考图21，行相关控制电路22包含：移位电路22a，用于在预定的时间周期、与时钟信号CLK同步地把自动预充电操作指定信号APC移位；“或”电路22b，用于接收响应外加的预充电命令以及由移相电路22a输出的自动预充电触发信号PC2而变成活动的预充电操作指定信号PC；以及触发器22c，它响应内部驱动操作起始指定信号(内部操作激活指定信号)ACT而置1、并且响应“或”电路22b触发器的输出信号而置0，所述信号ACT响应外加的激活命令ACT而在预定的时间变成高电平的激活状态。从触发器22c的输出端O提供内部操作激活信号ACTIVE。

预充电命令PC用于结束所述同步半导体存储器中存储单元阵列的活动(选择)状态。自动预充电命令同时备有代表数据读出的读命令或者代表数据写入的写命令，并且在施加这种读命令或写命令之后经过预定的时钟周期，使所述同步半导体存储器的内部状态进入预充电状态。

更具体地说，如图21中所示，当施加自动预充电命令时，由于自动预充电触发信号PC2经过移位电路22a的延迟时间(移位时钟循环次数)后被驱动到H电平的缘故，响应内部操作激活指定信号ACT而变成激活状态的内部驱动信号ACTIVE被置“0”。在内部，所述存储器阵列被自动地置于非被选择状态(不激活状态)。

图22A显示图19的写控制电路26的写操作激活信号产生部分的结构。参考图22A，写控制电路26包含：脉冲串长度计数器26a，用来响应写命令、经过预定个时钟信号CLK周期的延迟之后，令内部写操作指定信号W变为H电平的激活状态并维持一段预定的时间；以及触发器26b，它响应内部写操作指定信号W的启动而被置1、并且响应来自脉冲串长度计数器26a的输出信号的启动而被置0。由触发器26b的输出端O提供写操作激活信号WRITE。

脉冲串长度计数器26a对相应于施加一次写命令可以连续地写的数据(脉冲串长度)的数量的时钟周期数进行计数。当计数值等于当前脉冲串长度时，脉冲串长度计数器26a提供数完信号。因此，在对应于激励写操作指定信号W以来的脉冲串长度的时钟周期时间间隔内、内部写控制信号WRITE被置于H电平的激活状态。

图22B显示图19的读控制电路28的用于产生激励信号READ和OEM的部分的结构。参考图22B，读控制电路28包含：脉冲串长度计数器28a，它随读操作指定信号R的启动而开始计数，用于对相应于有关读操作的当前脉冲串长度的时钟周期数进行计数；触发器28b，它随读操作指定信号R的启动而被置1、并且随来自脉冲串长度计数器28a的数完信号而被置0；时钟移位电路28c，用于在一段预定的时间内、与时钟信号CLK同步地把来自触发器28b的输出端O的输出信号移位。

当施加读命令时，在一段预定的时间内，读操作指定信号R被变成H电平的激活状态。从触发器28b的输出端O输出读操作激活信号READ。时钟移位电路28c通过时钟移位操作把这种读操作激活信号READ延迟一段称为CAS延迟的时间间隔，以便输出允许数据输出信号OEM。因此，图19中所示的读电路14和输出缓冲电路16具有不同的启动周期。当施加读命令时，提供CAS延迟是为了应付读出存储单元阵列1中所选择的存储单元的数据并且把该数据提供给输出缓冲电路16所需要的时间。

下面将参考图23的时序图描述示于图20、21、22A和22B的内部操作控制信号产生单元的结构。

在时钟周期#0，同步半导体存储器到达预充电状态，并且所有内部信号到达具有L电平的不激活状态(预充电状态)。

在时钟周期#1，把外部控制信号ZCS、ZRAS、ZCAS和ZWE设定在时钟信号CLK的上沿的各自的预定的状态，并且施加激活命令。响应这种激活命令，从命令译码器中激活命令译码电路(未示出)输出内部启动指定信号ACT。响应内部操作激活指定信号ACT的启动，图21的触发器22c被置1，并且把内部操作激活信号ACTIVE激励到具有H电平的激活状态。响应内部操作激活信号ACTIVE的启动，图19的行选择相关电路4变成活动的，并且根据来自地址缓冲器2的地址信号而选择存储单元阵列1中的相应的存储单元。

在时钟周期#5，施加读命令和自动预充电命令。下面将描述这种自动预充电命令的设定。响应这种读命令，来自命令译码器20的内部读操作指定信号R变成H电平的激活状态，从而，图22B中所示的触发器28b被置1并且读操作激活信号READ变成活动的。响应读操作激活信号READ的启动，读电路14被激活，从而，列相关控制电路24(图19)把列选择相关电路6激励到激活状态，以便根据所述读命令选择存储单元阵列1中的列。读电路14读出由列选择相关电路6选择的存储单元的数据。脉冲串长度计数器28a响应读操作指定信号R的启动而开始计数，以便对预定的脉冲串长度的时钟周期数进行计数。

根据自动预充电命令，自动预充电操作指定信号APC被启动，并且移位电路22a与时钟信号CLK同步地把自动预充电操作指定信号APC移位。假定移位电路22a的移位时钟数等同于脉冲串长度计数器28a的脉冲串长度的时钟周期数，后者是4个时钟周期。在这种情况下，在时钟周期#9，来自移位电路22a的自动预充电操作触发信号PC2被激励到H电平，并且“或”电路22b的输出信号被激励到H电平。结果，触发器22c被置0，从而，内部操作激活信号ACTIVE变成L电平的不激活状态。

所述脉冲串长度是4。从时钟周期#6顺序地读出待提供给输出缓冲电路16的数据。响应允许数据输出信号OEM，输出缓冲电路16变成活动的，以便顺序地输出由读电路16提供的数据。假定CAS延迟是3，即，图22B中所示的时钟移位电路28c的移位时钟周期数是3，在时钟周期#7把允许数据输出信号OEM激励到H电平，并且，从时钟周期#8顺序地输出数据。甚至当在时钟周期#9读操作激活信号READ变成不活动时，也只有读电路14被禁止，而以前读出的数据被顺序地经由输出缓冲电路16输出。输出缓冲电路14与时钟信号CLK同步地提供四种数据。因此，通过一种读命令，能够与时钟信号CLK同步地连续读出四种数据。此外，预充电操作是在内部自动地完成的。

下面将描述页面方式的操作。更具体地说，顺序地读出多于一行存储单元的脉冲串长度的数据。在这种情况下，在时钟周期#9提供读命令，从而，使读操作指定信号R变成活动的。但是，根据自动预充电操作触发信号PC2的启动，内部驱动信号ACTIVE变成不活动的，并且使存储单元阵列1返回到预充电状态。因此，甚至当在时钟周期#9施加读命令、并且读电路14和输出缓冲电路16再次变成活动的时，列选择相关电路6也达到不激活状态(当内部操作激活信号ACTIVE处在不激活状态时，列选择相关电路6的操作是不起作用的)。因此，不能进行正常的数据读出。

此外，甚至当在时钟周期#13和#17通过施加写命令、在一段预定的时间H内、使写操作激活信号WRITE随着把内部写操作指定信号W激励到H电平而到达H电平的激活状态，存储阵列1也根据禁止内部驱动信号ACTIVE而到达预充电状态，因此不进行数据写操作。当在进行读操作和写操作之后使用自动预充电命令时，所述存储单元阵列自动地被禁止(被预充电)。因此，不需要用于施加预充电命令的时钟周期(这种命令是同读命令和写命令同时施加的)，并且所述时钟周期能够被用于录入其它命令。

当使用自动预充电命令时，由于存储单元阵列的预充电操作是在内部自动地进行的，所以，甚至当在图23中所示的时钟周期#9施加读命令时，也不读出数据。相似地，甚至当在时钟周期#13和#17施加写命令、并且写电路12随写驱动信号WRITE而变成活动的时，列选择相关电路6也到达不激活状态，因此不进行向存储单元写入数据的操作。

图24A和24B显示数据读出和数据写入期间外部信号的状态。符号“Ext”用于表示外部信号。

参考图24A，在时钟周期#0施加激活命令。这种激活命令是通过以下方法提供的：把外部片选信号ExtZCS和外部行地址选通信号ExtZRAS激励到L电平，并且把外部列地址选通信号ExtZCAS和外部允许写信号ExtZWE激励到H电平。当施加这种激活信号时，把外部地址信号位ExtA<0-9>和外部地址信号位ExtA<10>作为行地址信号X输入。根据在这种激活信号，内部操作激活信号ACTIVE变成具有H电平的激活状态。

在时钟周期#3，施加读命令和自动预充电命令。这种读命令是通过以下方法提供的：把外部控制信号ExtZCS和ExtZCAS激励到L电平，并且把外部控制信号ExtZRAS和ExtZWE激励到H电平。此外，把外部地址信号位ExtA<10>激励到H电平。这里，把地址信号位ExtA<0-9>作为列地址Y输入。换言之，在该同步半导体存储器中，行地址信号的宽度是11位，而列地址信号的宽度是10位。由于列地址信号和行地址信号之间位的数目不同，所以，把施加读命令或写命令时到达自由状态的地址信号位ExtA<10>作为自动预充电命令。

根据这种读命令，经过CAS延迟(在图24A中，CAS延迟是3)、与时钟信号CLK同步地顺序地从时钟周期#6输出数据。根据自动预充电信号，在4个时钟周期的内部计数(等同于脉冲串长度的时钟周期数)之后，在时钟周期#7，内部操作激活信号ACTIVE变成L电平的不激活状态。

即使在时钟周期#7再次施加读命令(由于未施加自动预充电命令，所以，在这个时钟周期内，地址信号位Ext<10>被设定在L电平)，也不读出对应于在时钟周期#7施加的这种读命令的数据，这是因为内部操作激活信号ACTIVE变成不活动的缘故。换言之，仅仅输出由第一读命令读出的数据。

如上所述，不能在施加自动预充电命令之后用读命令来读出数据。因此，在页面方式操作中，不必与最后施加的页面读命令同时施加自动预充电命令。因此，在页面方式操作中，在页面方式操作期间必须把外部地址信号位ExtA<10>设定在L电平，然后，相对于页面的最后命令而设定到H电平、以便施加自动预充电命令。因为，在页面方式中，外部控制装置在访问所述同步半导体存储器期间必须经常辨别所述页面操作是否结束，所以，这增加了外部控制装置的访问控制的负荷。还存在这样的问题：在由于某些原因，例如噪声而偶然施加自动预充电命令之后，不能完全连续地读出数据。下面将描述数据写操作。

参考图24B，在时钟周期#0施加激活命令，以便把内部操作激活信号ACTIVE设定在H电平的激活状态，从而进行存储单元选择操作。在时钟周期#3，施加写命令和自动预充电命令。通过以下方法施加写命令：把外部控制信号ExtZCS、ExtZCAS和ExtZWE设定到L电平，并且把外部行地址选通信号ExtZRAS设定到H电平。这里，把地址信号位ExtA<10>设定到H电平。从施加这种写命令的时钟周期#3顺序地写入数据D0-D3。根据自动预充电命令，经过4个时钟周期，在时钟周期#7，把内部操作激活信号ACTIVE设定到L电平的不激活状态。滞后1个时钟周期进行内部数据的写入。因此，甚至在时钟周期#7再次施加写命令(不施加自动预充电命令)，由于存储单元阵列已经返回预充电状态、并且列选择相关电路6变成不活动的，所以，也将不能把准备由在时钟周期#7施加的写命令写入的数据写入所述存储单元阵列中。因此，在页面方式操作中进行数据写入期间，必须与该页面的最后命令同时施加自动预充电命令。

在通常的同步半导体存储器的自动预充电操作中，对于每个命令，必须确定是否是页面方式操作、并且确定所述页面是否结束，这导致增加外部控制装置的负荷。

图25显示通常的同步半导体存储器的另一种结构。在图25的同步半导体存储器中，设置存储体#A和#B，它们彼此独立地被激励到激活状态。存储体#A和#B中的每一个包含已经示于图19中的行选择相关电路4，列选择相关电路6，写电路12和读电路14。通常设置存储体#A和#B共用的输入缓冲电路10和输出缓冲电路16。

为了彼此独立地激励存储体#A和#B，设置控制电路32a和32b，响应由体地址缓冲器30提供的体地址信号BA和ZBA而7有选择地启动控制电路32a和32b，以便根据由命令译码器20提供的内部操作指定信号而对相应的存储体#A和#B执行需要的控制操作。体地址缓冲器30接收外加的与时钟信号CLK同步的体地址信号ExtBA，以便产生内部体地址信号BA和ZBA。命令译码器20的结构类似于图19中所示的结构。控制电路32a和32b也具有与图19中所示的相同的结构，并且包含图19中所示的每一种控制电路。如图25中所示，可以由控制电路32a和32b彼此独立地、交替地通过激励来访问存储体#A和#B。更具体地说，在另一个体访问操作期间使一个体变成活动的，并且在完成对另一个体的访问时，连续地访问一个体，因此，可以连续地访问同步半导体存储器。

图26示意地示出包含在图25中所示的控制电路32a和32b中的自动预充电操作指定信号的激励部分的结构。图26中，反相器33通过把体地址信号BA反相而产生互补体地址信号ZBA。控制电路32a包含“与”电路32aa和移位电路32ab，“与”电路32aa接收互补体地址信号ZAB和由命令译码器20提供的自动预充电操作指定信号APC，移位电路32ab用于与时钟信号CLK同步地把“与”电路32aa的输出信号移位。由移位电路32ab提供关于存储体#A的自动预充电操作触发信号PC2(A)。把来自移位电路32ab的自动预充电操作触发信号PC2(A)提供给行相关控制电路32ac。由行相关控制电路32ac提供驱动存储体#A的内部操作的内部操作激活信号ACTIVE(A)。

控制电路32b包含“与”电路32ba和移位电路32bb，“与”电路32ba接收自动预充电操作指定信号APC和体地址信号BA，移位电路32bb用于与时钟信号CLK同步地把“与”电路32ba的输出信号移位。由移位电路32bb输出关于存储体#B的自动预充电操作触发信号PC2(B)。把自动预充电操作触发信号PC2(B)加到用于控制与存储体#B的行选择操作相关的部分的操作的行相关控制电路32bc。由行相关控制电路32bc提供用于启动存储体#B的存储单元选择操作的内部操作激活信号ACTIVE(B)。下面将参考图27的时序图描述图25和26中所示的同步半导体存储器的操作。

在时钟周期#0，提供激活命令，并且把体地址信号BA设置到0，以便标识存储体#A。响应这种激活命令和体地址信号BA，控制电路32a中的行相关控制电路32ac被启动，从而，使用于启动存储单元选择操作的内部操作激活信号ACTIVE(A)变成活动的。

在时钟周期#2，提供激活命令，并且把体地址信号BA设定到H电平，以便标识存储体#B。响应这种激活命令和体地址信号BA，内部操作激活指定信号ACT(B)被启动，从而使关于存储体#B的行相关控制电路32bc变成活动的，并且，使用于启动存储体#B的存储单元选择操作的内部驱动信号ACTIVE(B)变成活动的。因此，从时钟周期#2开始，存储体#A和#B两者都变成活动的。随着内部操作激活信号ACTIVE(A)和ACTIVE(B)的启动，在存储体#A和#B中的每一个中进行存储单元选择操作。

在时钟周期#5，施加自动预充电命令和读命令或写命令。下文中将把读命令和写命令称为访问(或读/写)命令。这里，将把体地址信号设定到标识存储体#A的L电平。因此，在存储体#A中，访问(读或写)操作驱动信号变成活动的。现在假定移位电路32ab把外加信号移位两个时钟周期。在这种情况下，经过两个时钟周期，在时钟周期#7，移位电路32ab响应从时钟周期#5开始的自动预充电操作指定信号APC而使自动预充电操作触发信号PC2(A)变成具有H电平的激活状态。响应自动预充电操作触发信号PC2(A)，行相关控制电路32ac使内部操作激活信号ACTIVE(A)变成不活动的L电平。这时，存储体#B仍然保持激活状态。在时钟周期#10，再次提供自动预充电命令和读/写命令(访问命令)。这时，把体地址信号BA设定到H电平，并且存储体#B被标识。响应这种读/写命令(访问命令)，在存储体#B中进行关于所选择的存储单元的数据访问操作。响应自动预充电命令而使移位电路32bb变成活动的、以便将自动预充电操作指定信号APC移位，并且，在相当于经过两个时钟周期后的时钟周期#12，使自动预充电操作触发信号PC2(B)变成H电平。随着自动预充电操作触发信号PC2(B)的启动，内部驱动信号ACTIVE(B)变成不活动的。

图27中所示的数据访问操作具有2的脉冲串长度。与在完成对一个数据体的访问之后再对另一个数据体施加激活命令的操作顺序相比，通过交错地起动存储体#A和#B，能够更块地存取数据。

按照这种数据体结构，在控制电路32a和32b中独立地提供移位电路32ab和32bb，以便以独立于另一个的形式驱动存储体#A和#B中的每一个，用于进行自动预充电操作。控制电路32a和32b具有相同的结构，并且与时钟信号CLK同步地把外加信号移位。因此，电路系统的占有面积比较大(元件的数量比较大)，这产生增加控制电路32a和32b的版图面积的问题。

本发明的目的是提供一种甚至在施加自动预充电命令时也能够在任意时间点非常准确地访问所需要的数据的同步半导体存储器。

本发明的另一个目的是提供一种具有使自动预充电操作控制部分的占有面积减小的数据体结构的同步半导体存储器。

本发明的再一个目的是提供一种具有减小版图面积并且甚至在施加自动预充电命令时也允许在任意时间点访问所有所需要的数据的同步半导体存储器。

根据本发明的一个方面的同步半导体存储器包括：内部操作激活信号产生电路，它响应外加的存储单元选择操作激活指定信号而使内部操作激活信号变成活动的；访问操作驱动信号产生电路，它响应外加的访问指定信号而使内部访问操作驱动信号变成活动的；预充电驱动信号产生电路，它响应与访问指定信号同时施加的预充电指定信号而使内部于充电驱动信号变成活动的；以及内部操作禁止电路，它响应对访问操作驱动信号和被激活的内部预充电驱动信号的禁止而使内部操作激活信号变成不活动的。

根据本发明的另一个方面的同步半导体存储器包括：多个数据体，每个数据体具有多个存储单元并且被彼此独立地激励到激活状态；内部操作标识电路，它响应外加的存储单元选择操作指定信号和用于指定多个数据体中的一个的第一体地址信号而启动由所述第一体地址信号指定的数据体的内部操作指定信号；内部访问启动电路，它响应外加的访问指定信号和第二体地址信号而启动由所述第二体地址信号指定的数据体的内部访问操作驱动信号；预充电标识电路，它响应与访问指定信号同时施加的预充电指定信号而使由第二体地址信号指定的数据体的内部预充电指定信号变成活动的；多个内部访问操作驱动电路，它们是对应于所述多个数据体中的每一个而提供的，它们中的每一个响应由内部操作标识电路提供的内部操作指定信号而启动内部访问操作驱动信号，后者使相应的数据体变成活动的；以及相应于所述多个数据体而提供的预充电电路，每个预充电电路接收来自预充电标识电路的相应的预充电指定信号以及来自内部访问驱动电路的相应的和其它的数据体的内部访问启动信号，以便响应其它数据体的内部访问驱动信号的启动和相应的内部访问操作驱动信号的禁止中的一个以及预充电指定信号的启动、而禁止相应的数据体的内部操作激活信号。

通过当内部读和写操作都不是活动的而预充电指定信号是活动的时使内部操作激活信号变到不激活状态，根据外加的自动预充电命令的预充电操作被禁止、直至完成所有所需的数据的写和读操作。因此，可以把施加自动预充电命令的时序设定为任意时序，以便减轻外部控制电路的负荷。

通过提供多个数据体共用的预充电标识电路，所述多个数据体可以共同享用用于使自动预充电指定信号在预定的时间周期延迟的计数电路、从而减小所述控制部分的版图面积。通过接收来自预充电标识电路的预充电指定信号、内部访问操作驱动信号以及来自所述多个数据体中的每一个的内部访问操作驱动电路的另一个数据体的内部访问操作驱动信号、从而根据另一个数据体的内部访问驱动信号的启动和内部访问操作驱动信号的禁止中的一个以及预充电指定信号的启动、而禁止相应的数据体的活动的控制信号，甚至当对每一个数据体以任意的顺序施加自动预充电命令时，也能够对所需要的数据正常地进行写/读。

根据以下结合附图对本发明所进行的详细描述，本发明的上述的和其它的目的、特征、方面和优点将变得更加清楚。

图1显示根据本发明的第一实施例的同步半导体存储器的主要部分的结构。

图2是说明图1的同步半导体存储器的操作的时序图。

图3是说明图1的同步半导体存储器中数据读出的操作的时序图。

图4-7是各自说明图1的同步半导体存储器的操作的时序图。

图8A显示图1的脉冲串长度计数器的结构，以及图8B是说明图8A的计数器的操作的波形图。

图9A显示图1的单稳脉冲产生电路的结构的例子，以及图9B是其操作的波形图。

图10示意地显示根据本发明的第二实施例的同步半导体存储器的控制部分的结构。

图11示意地示出图10的体确定电路的结构。

图12显示图10的控制电路中内部操作激活信号产生单元的结构。

图13是说明图12中所示的内部操作激活信号产生单元的操作时序图。

图14A和图14B分别显示根据本发明的第三实施例的同步半导体存储器的存储体#A和#B的控制单元的结构。

图15显示根据本发明的第四实施例的同步半导体存储器的控制单元的结构。

图16是说明图15中所示的控制单元的操作的时序图。

图17显示根据本发明的第五实施例的同步半导体存储器的控制单元的结构。

图18是说明图17的控制单元的操作的时序图。

图19示意地示出普通同步半导体存储器的结构。

图20显示图19的输入缓冲电路和命令译码器的结构。

图21显示图19的行相关控制电路的结构。

图22A和22B分别示意地示出图19的写控制电路和读控制电路的结构。

图23是说明普通同步半导体存储器的操作的时序图。

图24A和24B是说明访问普通同步半导体存储器时外部信号的状态的时序图。

图25显示普通同步半导体存储器的另一种结构。

图26示意地示出图25中所示的控制电路的结构。

图27是说明图26中所示的控制电路的操作的时序图。

第一实施例

参考图1，根据本发明的第一实施例的同步半导体存储器包括：输入缓冲电路18，用于与时钟信号CLK同步地输入外部控制信号ZCA、ZRAS、ZCAS和ZWE、以及地址信号位A<10>、以便产生内部控制信号；以及命令译码器20，用于将来自输入缓冲电路18的内部控制信号译码，以便产生用于启动指定的内部操作的指定信号(触发信号)，两者类似于普通同步半导体存储器。输入缓冲电路18和命令译码器20的结构与普通同步半导体存储器中的相似。

所述同步半导体存储器还包括：读控制电路28，它响应来自命令译码器20的读操作指定信号R的启动而提供在在预定的时间周期被变成活动的读操作激活信号READ；以及写控制电路26，它响应来自命令译码器20的写操作指定信号W的启动而提供在预定的时间周期被变成活动的写操作激活信号WRITE。把读操作激活信号READ加到读电路(参考图19)，并且把写操作激活信号WRITE加到写电路(参考图19)。虽然图1中未示出，但是，读控制电路28还包括用于把读操作激活信号READ在预定的时间周期延迟(CAS延迟)并且产生允许数据输出信号OEM的部分。

写控制电路26包括：脉冲串长度计数器26a，它在写操作指定信号W被激活时起动、用于在预定的时间周期(脉冲串长度)对时钟信号CLK计数；以及触发器26b，它在写操作指定信号W启动时置1并且响应脉冲串长度计数器26a的数完信号而置0。由触发器26b提供写操作激活信号WRITE。脉冲串长度计数器26a响应写操作指定信号W的启动而把计数值复位到初始值并且启动计数操作。

读操作控制电路28包括：脉冲串长度计数器28a，它响应读操作指定信号R的激活而在一段预定的时间间隔内(相当于脉冲串长度的时钟周期数)对时钟信号CLK计数；以及触发器28b，它响应读操作指定信号R的启动而置1并且响应脉冲串长度计数器28a的数完信号而置0。由触发器28b提供读操作激活信号READ。与脉冲串长度计数器26a相似，脉冲串长度计数器28a响应读操作指定信号R的启动而把计数值复位到初始值并且启动计数操作。

所述同步半导体存储器还包括内部操作完成检测电路42，后者响应对读操作激活信号READ和写操作激活信号WRITE两者的禁止而检测同步半导体存储器的内部访问操作的完成。内部操作完成检测电路42包括：“或”电路42a，用于接收读操作激活信号READ和写操作激活信号WRITE；以及单稳脉冲发生器42b，它响应“或”电路42a的输出信号的降落而产生在预定的时间周期到达H电平的脉冲信号。

所述同步半导体存储器还包括行相关控制电路40，它响应来自命令译码器20的内部操作激活指定信号ACT的启动而把内部操作激活信号ACTIVE变到激活状态。响应预充电操作指定信号PC的启动或者自动预充电操作指定信号APC和来自内部操作完成检测电路42的内部操作完成检测信号的启动，把内部操作激活信号ACTIVE置0、从而使其到达不激活状态。

行相关控制电路40包括：触发器40a，它响应来自命令译码器20的自动预充电操作指定信号APC而置1、以便提供自动预充电操作允许信号APCE；“与”电路40b，用于接收自动预充电操作允许信号APCE和来自内部操作完成检测电路42的检测信号；“或”电路40c，用于接收“与”电路40b的输出信号PC2和预充电操作指定信号PC；以及触发器40d，它响应来自命令译码器20的内部操作激活指定信号ACT的起动而置1，并且响应“或”电路40c的输出信号的启动而置0。

由触发器40d提供内部操作激活信号ACTIVE。在内部操作激活信号ACTIVE的活动周期期间，所述同步半导体存储器到达所选择的状态，并且把存储单元阵列激励到所选择的状态。更具体地说，响应内部操作激活信号ACTIVE的启动，进行存储单元阵列中存储单元的行选择操作，并且通过未示出的读出放大器完成对所选择的行上面的存储单元的数据的读出、放大和锁存。当施加读命令和写命令的访问命令时，列选择相关电路被启动，由此从所选择的行的存储单元中选择用于进行数据写或读的存储单元。

经由反相器40e把内部操作激活信号ACTIVE加到触发器40a的复位输入端RST。因此，触发器40a响应对内部操作激活信号ACTIVE的禁止而复位。下面将参考图2的字符长度为4的流程图来描述图1中所示的控制单元的操作。

在时钟周期#0，施加激活命令，把作为存储单元选择操作激活指定信号的内部操作激活指定信号ACT变成活动的。响应内部操作激活指定信号ACT的启动，行相关控制电路40的触发器40d被置1、从而把内部操作激活信号ACTIVE变成活动的。

在时钟周期#4，和自动预充电命令(自动PC)一起施加读命令。响应这种读命令，来自命令译码器20的读操作指定信号R被激活，并且自动预充电操作指定信号APC也被激活。响应读操作指定信号R的启动，读控制电路28中的脉冲串长度计数器28a被复位到其起始状态、以便开始计数操作。此外，触发器28b被置1，并且把读操作激活信号READ设定到H电平的激活状态。在行相关控制电路40中，触发器40a响应激活状态的自动预充电操作指定信号APC而被置1，并且自动预充电操作允许信号APCE被置于H电平的激活状态。读操作激活信号READ到达H电平，并且“或”电路42a的输出信号R/W到达H电平。因此，单稳脉冲产生电路42b的输出信号到达L电平，并且“与”电路被设定到禁止状态。“与”电路40b的输出信号(自动预充电操作触发信号)PC2到达L电平。

响应读操作激活信号READ的启动而在内部进行数据读出。在时钟周期#8，再次施加读命令。响应这种读命令，读操作指定信号R再次被变成活动的、以便使脉冲串长度计数器28a被复位到其起始状态，并且禁止从脉冲串长度计数器28a输出数完信号。这样，触发器28b保持置1的状态，并且读操作激活信号READ保持H电平的激活状态。

在时钟周期#12，施加写命令。响应这种写命令，写操作指定信号W被激励到激活状态的H电平。在读控制电路28中，完成脉冲串长度计数器28a的计数操作(脉冲串长度是4)，并且触发器28b响应来自脉冲串长度计数器28a的数完信号而被复位，而读操作激活信号READ被设定到L电平的禁止状态。在写电路26中，响应激活的写指定信号W，触发器26b被置1，并且写操作激活信号WRITE被置于H电平的激活状态。此外，脉冲串长度计数器26a被置1，以便启动计数操作。由于在时钟周期#12读操作激活信号READ被降低到L电平，而写操作激活信号WRITE被设定到H电平的激活状态，所以，“或”电路42a的输出信号R/W保持H电平。结果，单稳脉冲产生电路42b的输出信号到达L电平，并且“与”电路40b保持禁止状态。内部操作激活信号ACTIVE的启动被禁止。

在时钟周期#16，再次施加写命令，从而把写操作指定信号W变成活动的。写操作激活信号WRITE被保持在H电平的激活状态。脉冲串长度计数器26a响应这种新施加的写命令而被复位到其起始值，以便开始计数操作。

在时钟周期#20，施加读命令。在这个时钟周期#20期间，脉冲串长度计数器26a完成其计数操作、从而数完信号，并且触发器26b被复位(脉冲串长度是4)。结果，写操作激活信号WRITE被变成L电平的禁止状态。响应读命令，读操作指定信号R被变成活动的，并且读操作激活信号READ再次被设定到H电平的激活状态。

当脉冲串长度计数器28a完成其计数操作(4个时钟周期)时，在时钟周期#24，触发器28b响应来自脉冲串长度计数器28a的数完指定信号而复位，从而，读操作激活信号READ被设定到L电平的禁止状态。在时钟周期#24，响应读操作激活信号READ的禁止状态，“或”电路42a的输出信号R/W被降低到L电平，并且单稳脉冲发生器42b产生单稳脉冲信号。响应由单稳脉冲发生器42b产生的脉冲信号，“与”电路40b被允许。响应自动预充电操作允许信号APCE，来自“与”电路40b的自动预充电操作触发信号PC2被设定到H电平的激活状态。随着自动预充电操作触发信号PC2的启动，“或”电路40c的输出信号上升到H电平，并且触发器40d被复位。内部操作激活信号ACTIVE被设定到L电平的禁止状态。

由于通过内部操作完成检测电路42来测定内部访问操作的完成、并且禁止自动预充电操作，所以，只要读或写的访问命令的时间间隔不大于脉冲串长度，那么，通过仅仅施加和单命令一起的自动预充电命令，就能够在完成所有访问之后自动地进行预充电操作。

图3是显示根据本发明的第一实施例的外部信号的状态和内部操作激活信号ACTIVE的时序图。图3示出读出数据中脉冲串长度等于4、CAS延迟等于3的数据。

在时钟周期#0中，施加激活命令。这种激活命令是通过以下方法施加的：在时钟信号CLK的上沿，把外部控制信号ExtZCAS和ExtZRAS设定到L电平，并且把外部控制信号ExtZCAS和ExtZWE设定到H电平。根据这种激活信号，把外部地址信号位ExtA<0-10>作为行地址信号X输入，并且开始内部存储单元选择操作。

在时钟周期#2，施加读命令和自动预充电命令。在施加读命令时，外部控制信号ExtZCS和ExtZCAS被设定到L电平，并且外部控制信号ExtZRAS和ExtZWE被设定在H电平。响应这种读命令，把外部地址信号位ExtA<0-9>作为列地址信号Y输入，由此进行内部列选择操作、以便进行数据读操作。通过把外部地址信号位ExtA<10>设定到H电平而同时把自动预充电命令加到读命令上。由于脉冲串长度是4以及CAS延迟是3，所以，从时钟周期#6开始，与时钟信号CLK同步地同时把内部选择和读出的存储单元数据作为外部数据Q0-Q3读出。

从施加读命令的时钟周期#3开始经过4个时钟周期、即、在时钟周期#7，再次施加读命令和自动预充电命令。在内部，再次开始脉冲串长度计数操作，并且内部操作激活信号ACTIVE保持H电平。根据在时钟周期#7施加的读命令，从时钟周期#11开始、与时钟信号CLK同步地顺序地读出数据Q1-Q3。

在时钟周期#14，施加读命令和自动预充电命令。时钟周期#14和时钟周期#11之间的时钟周期数是3，这小于所述脉冲串长度。因此，响应在时钟周期#14施加的读命令、不读出根据在时钟周期#11施加的读命令被读出的数据Q3，并且与时钟信号CLK同步地读出4个新的数据Q0-Q3。

在时钟周期#18，再次施加读命令和自动预充电命令。从时钟周期#21开始顺序地读出数据Q0-Q3。

在时钟周期#23，施加读命令和自动预充电命令。时钟周期#23和时钟周期#18之间的时钟周期数是5，这大于所述脉冲串长度。因此，根据在时钟周期#18施加的自动预充电命令而进行预充电操作，并且从时钟周期#18开始、经过所述脉冲串长度、在时钟周期#22把内部操作激活信号ACTIVE设定到禁止状态。因此，对于在时钟周期#23(图8中用斜线表示)施加的读命令，不读出数据。

通过在脉冲串长度的时间间隔内(无间隙)施加读命令，可以连续地读出数据。此外，通过在短于脉冲串长度的时间间隔内提供读命令，可以根据新的读命令(断续)读出数据，代替根据以前的读命令读出的数据。因此，通过在不长于脉冲串长度的时间间隔内提供读命令、可以连续地读出数据。这时，甚至当与读命令一起提供自动预充电命令，也能够正常地读出所需要的数据。因此，可以在施加所有读命令时把外部地址信号位ExtA<10>保持在H电平，从而减轻了外部控制装置对施加自动预充电命令的控制的负荷。

图4示出根据本发明的第一实施例的另一系列外部控制信号。参考图4，在时钟周期#0施加激活命令，并且在时钟周期#3施加读命令。根据这种读命令，经过CAS延迟、从时钟周期#6开始、与时钟信号CLK同步地顺序地读出数据Q0-Q3。在时钟周期#7，与自动预充电命令(自动PC)一起施加读命令。根据这种读命令，从时钟周期#10开始，与时钟信号CLK同步地顺序地读出4个新数据Q0-Q3。在下面各个时钟周期#11、#14和#18施加读命令。在施加这些读命令中的每一个时，地址信号位ExtA<10>被设定为L电平，并且未施加自动预充电电平。根据这些读命令而顺序地读出数据。

在时钟周期#18施加读命令之后的等于脉冲串长度的4个时钟周期期间，不施加访问命令。因此，在内部，根据在时钟周期#7施加的自动预充电命令而进行自动预充电操作。在时钟周期#22，内部操作激活信号ACTIVE被设定到不激活状态。因此，即使在时钟周期#23施加读命令，根据这种读命令读出的数据也不是真数据。

通过在页面方式操作中与任意的读命令一起施加自动预充电命令，能够在完成页面方式操作时准确的在内部进行预充电操作，在所述页面方式操作中、由于施加激活命令的缘故而在短于脉冲串长度的时间间隔内施加读命令。在这种情况下，在所述页面方式操作中，只有自动预充电命令将和任意的读命令(在页面方式操作周期期间)一起施加。没有必要辨别所述页面操作的最后命令。因此，减轻了外部控制装置的负荷。

参考图5，它是说明数据写操作中外部信号的状态的时序图，在时钟周期#0施加激活命令。然后，在时钟周期#3，和自动预充电命令(自动PC)一起施加写命令。通过以下方法来施加写命令：把外部控制信号ExtZCS、ExtZWE和ExtZCAS设定到L电平，并且把外部控制信号ExtZRAS设定到H电平。与数据读出相似，在数据写入时，也通过把外部地址信号位ExtA<10>设定到H电平来施加自动预充电命令。根据这种写命令，从时钟周期#3开始顺序地写入数据Q0-Q3(在延迟一个时钟周期的情况下执行内部写操作；借助于写操作激活信号WRITE)。

在经过相当于脉冲串长度的4个时钟周期的时钟周期#7，再次施加写命令和自动预充电命令。结果，从时钟周期#7开始连续地、顺序地写入下面的数据Q0-Q3。在时钟周期#11，和自动预充电命令一起施加写命令。在等于脉冲串长度的若干时钟周期过去之前，在时钟周期#14，再次施加写命令和自动预充电命令。根据新的写命令顺序地写入数据Q0-Q3、代替根据时钟周期#11的先前的写命令写入的数据。

在时钟周期#18，再次施加读命令和自动预充电命令、以便进行数据写入。即使从在时钟周期#18施加写命令开始经过了脉冲串长度的时间间隔，预充电操作触发信号也变成活动的，并且，由于未施加下一个写命令、所以、根据已经施加的自动预充电命令(在任一个时钟周期中施加的自动预充电命令)、内部操作激活信号ACTIVE变成不活动的。在这种状态下，即使在下一个时钟周期#23施加新的写命令和自动预充电命令，同步半导体存储器也早已到达预充电状态，而不进行把数据写入存储单元的操作。因此，在时钟周期#23-26期间外加的数据是无效的数据。

在数据写方式下，可以通过在短于脉冲串长度的时间间隔内施加写命令而在页面方式操作中进行数据写入。在这种情况下，甚至当与所有写命令一起施加自动预充电命令，也在完全结束所需数据的写入之后才在内部自动地进行预充电操作。

在数据写操作中，可以相对于写命令同时把规定自动预充电命令的地址信号位ExtA<10>固定到H电平，以便于对自动预充电命令的控制。

参考图6的时序图，它显示根据本发明的第一实施例的、在写入数据时的另一系列外部控制信号，在时钟周期#1施加激活命令。在时钟周期#3，施加写命令以便进行写操作。在经过脉冲串长度后的时钟周期#7，再次施加写命令和自动预充电命令、以便进行数据写入。类似于先前的图5，在时钟周期#11、#14和#18中的每一个中施加写命令。在施加这些写命令时不施加自动预充电命令。当在时钟周期#18施加写命令并且经过脉冲串长度(4个时钟周期)时，根据在先前的时钟周期#7施加的自动预充电命令而进行预充电操作，因为，还没有施加下一个写命令、并且内部操作激活信号ACTIVE被设定在L电平的不激活状态。因此，在时钟周期#23施加的写命令将是无效的、并且将不执行在时钟周期#23-#26施加的数据D0-D3的写操作。

如图6中所示，在施加激活命令之后，可以通过在短于脉冲串长度的时间间隔内施加写命令而在页面方式操作中进行数据写入。在这种页面方式操作中，可以通过相对于任意的写命令同时施加自动预充电操作而在完成所有所需数据的写入之后进行预充电。因此，在页面方式操作中没有必要辨别最后的写命令。因此，便于对自动预充电命令的控制。

参考图7的时序图，它显示在既进行数据写入又进行数据读出的情况下外部信号和内部操作激活信号的状态，在时钟周期#0施加激活命令、以便把内部操作激活信号ACTIVE设定到激活状态。

在时钟周期#3施加读命令和自动预充电命令。响应这种读命令，从经过CAS延迟之后的时钟周期#6开始，同时读出数据D0-D3。在经过脉冲串长度的时钟周期#7，施加读命令、以便在时钟周期#10读出新的数据Q0。当在时钟周期#11施加写命令后，顺序地写入外部数据D0-D3。在时钟周期#11不进行数据读出。在这种情况下，为了避免写入数据和读出数据的冲突，使时标信号变成活动的、以便禁止所述读出数据的输出。在相当于从时钟周期#11开始经过脉冲串长度的时钟周期数的时钟周期#15，再次施加读命令，并且从时钟周期#18开始与时钟信号CLK同步地顺序地读出数据D0-D3。

在相当于从时钟周期#15开始经过脉冲串长度的时钟周期#19，再次施加读命令，并且从时钟周期#22开始读出数据D0-D3。由于在相当于经过脉冲串长度的从时钟周期#19到时钟周期#23的时间间隔内未施加访问命令，所以，根据在先前的时钟周期#3施加的自动预充电命令而触发预充电操作，从而，把内部操作激活信号ACTIVE设定到激活状态，并且把存储单元阵列设定到取消选择状态。由于同步半导体存储器的内部到达不激活状态的预充电状态，所以，在时钟周期#24施加的读命令将不进行对应于这种读命令的数据读出。

在以混合的形式进行数据写入和数据读出的情况下，在不大于脉冲串长度的时间间隔内施加读命令或写命令时，通过与任意的访问命令一起施加自动预充电命令，能够把同步半导体存储器设定到在完成对所需数据的访问之后自动地进行内部预充电的状态。

在图7中所示的操作序列中，可以把外部地址信号位ExtA<10>固定到H电平，并且，可以不变地在施加读命令或写命令时施加自动预充电命令。

参考图8A，它显示图1的脉冲串长度计数器28a和26a的结构，该脉冲串长度计数器包括：锁存级LCH，用于与时钟信号CLK同步地输入和锁存输入信号IN(指定信号R或W)；以及级联移位级SFT1、SFT2、SFT3、…，用于与时钟信号CLK和ZCLK同步地、顺序地转移锁存级LCH的输出信号OUTO。移位级SFT1-SFT3中的每一个具有相同的结构。图8A中只示出一个移位级SFT1的结构。

锁存级LCH包括：“与非”电路50a，用于接收输入信号IN和时钟信号CLK；“与非”电路50b，用于经由反相器49施加的输入信号和时钟信号CLK；“与非”电路50c，用于在一个输入端接收“与非”电路50a的输出信号；以及“与非”电路50d，用于接收“与非”电路50b、反相器49和“与非”电路50c的输出信号。把“与非”电路50d的输出信号加到“与非”电路50c的另一个输入端。

移位级SFT1包括：“与非”电路50e，用于接收与时钟信号CLK互补的时钟信号ZCLK和“与非”电路50c的输出信号；“与非”电路50f，用于接收时钟信号ZCLK和“与非”电路50d的输出信号；“与非”电路50g，用于在一个输入端接收“与非”电路50e的输出信号；以及“与非”电路50h，用于接收“与非”电路50f、“与非”电路50g和反相器49的输出信号。把“与非”电路50h的输出信号加到“与非”电路50g的另一个输入端。

移位级SFT1还包括：“与非”电路50i，用于接收时钟信号CLK和“与非”电路50g的输出信号；“与非”电路50j，用于接收时钟信号CLK和“与非”电路50h的输出信号；“与非”电路50k，用于在一个输入端接收“与非”电路50i的输出信号；以及“与非”电路501，用于接收“与非”电路50j、“与非”电路50k和反相器49的输出信号。把“与非”电路501的输出信号加到“与非”电路50kk的另一个输入端。

把移位级SFT1的输出信号OUT1、OUT2、...加到响应脉冲串长度选择信号BS1、BS2、...而被允许的三态锁存器51a、51b...。响应来自未示出的脉冲串长度设定电路的信号而把脉冲串长度选择信号BS1、BS2、...中的一个变成活动的，从而相应的三态锁存器被允许(可操作状态)。把启动后的三态锁存器的输出信号作为数完信号加到触发器26b或28b的复位输入端。下面将参考图8B描述图8A的电路的操作。

在时钟周期#0，把输入信号IN设定到H电平的激活状态。时钟信号CLK到达H电平，并且锁存级LCH输入并且传送这种输入信号IN，“与非”电路50c和50d锁存这种输入信号IN。结果，锁存级LCH的输出信号OUTO上升到H电平。当时钟信号CLK下降到L电平以及时钟信号ZCLK上升到H电平时，在“与非”电路50a和50b的输出信号固定在H电平的情况下、锁存级LCH被设定到锁存状态。在移位级SFT1中，“与非”电路50e和50f接收从锁存级LCH施加的信号，由此，“与非”电路50g和50h锁存所述施加的信号。结果，内部输出信号OUTDO上升到H电平。在这种情况下，“与非”电路50i和50j的输出信号被固定到H(时钟信号CLK处在L电平)。

当在时钟周期#1时钟信号CLK上升到H电平时，时钟信号ZCLK下降的到L电平，并且，“与非”电路50e和50f被固定到H电平，由此，移位级SFT1被设定到锁存状态。“与非”电路50i和50j被允许接收、锁存和提供输出信号OUTDO。结果，移位级SFT1的输出信号OUT1被设定到H电平。

当在时钟周期#2时钟信号CLK上升到H电平时，来自移位级SFT2的输出信号OUT2被激励到H电平。输出信号OUT1对应于脉冲串长度1，而输出信号OUT2对应于脉冲串长度2。

在施加输入信号IN时，反相器49的输出信号从H电平下降到L电平。在移位级SFT1、SFT2、SFT3、...中，由“与非”电路50e和50f构成的输入级响应处在L电平的时钟信号ZCLK而提供H电平的信号。当反相器49的输出信号下降到L电平时，“与非”电路50h的输出信号被激励到H电平，而输出信号OUTDO被复位到L电平(“与非”电路50e的输出信号处在H电平)。当在“与非”电路50k的输出信号OUT1的持续时间内反相器49被激励到L电平时，“与非”电路501的输出信号被设定到H电平，由此，“与非”电路50k的输出信号被复位到L电平(由于“与非”电路50g的输出信号到达L电平，所以，“与非”电路50i的输出信号到达H电平)。这样，能够在输入信号IN到达H电平的激活状态时把所有移位级SFT1、...复位。

当在脉冲串长度计数操作中重新施加访问命令时，能够从初始值重新开始计数操作。

图9A举例说明图1的单稳脉冲发生器42b的结构。参考图9A，单稳脉冲发生器42b包含：反相延迟电路42ba，用于在预定的时间周期把由“或”电路42a提供的信号R/W反相和延迟；以及“或非”电路42bb，用于接收信号R/W和来自反相延迟电路42ba的输出信号φ。把来自“或非”电路42bb的输出信号φPC加到图1中所示的“与”电路40b。下面将参考图9B的操作波形图来描述单稳脉冲发生器42b。

当信号R/W到达L电平时，反相延迟电路42ba的输出信号φ到达H电平，并且“或非”电路42bb的输出信号φPc到达L电平。当信号R/W从L电平被激励到H电平时，不管反相延迟电路42ba的输出信号的电平如何，“或非”电路42bb的输出信号φPC被固定到L电平。当信号R/W从H电平降低到L电平时，反相延迟电路42ba的输出信号φ仍然保持L电平，由此，“或非”电路42bb的输出信号φPC被激励到H电平。经过反相延迟电路42ba的延迟时间之后，反相延迟电路42ba的输出信号被激励到H电平，并且，“或非”电路42bb的输出信号φPC降低到L电平。这样，在完成内部写/读(访问)操作时，能够产生其脉冲宽度相当于反相延迟电路42ba的延迟时间的单稳脉冲信号。

本发明的第一实施例提供这样一种结构，其中，在完成内部访问操作时使自动预充电命令有效，以便在施加自动预充电命令时开始内部预充电操作。因此，在页面操作方式中不必辩别页面方式的最后命令。这样，便于对自动预充电命令的控制。

第二实施例

图10示出根据本发明的第二实施例的同步半导体存储器的主要部分。根据图10的结构的同步半导体存储器包含两个存储体#A和#B。该同步半导体存储器包括：命令译码器20，其结构类似于第一实施例的结构；移位电路50，用于在预定的时间周期、与时钟信号CLK同步地把来自命令译码器20的自动预充电操作指定信号APC移位；数据体测定电路52，用于接收来自命令译码器20的内部操作指定信号APC、ACT、R、W和PC，以便根据体地址信号BA而为存储体#A或#B传送内部操作指定信号；控制电路54a，它响应来自数据体测定电路52的内部控制操作指定信号而进行关于存储体#A的控制；以及控制电路54b，用于根据来自数据体测定电路52的内部操作指定信号而进行关于存储体#B的控制。

把来自移位电路50的移位信号APCS输送到控制电路54a和54b。移位电路50在相当于例如由脉冲串长度限定的在时钟周期数的时间间隔内把自动预充电操作指定信号APC移位。因此，来自移位电路50的移位信号APCS是延迟了相当于脉冲串长度的在时钟周期时间间隔的自动预充电操作指定信号APC的延迟形式。存储体#A和#B通过把来自移位电路50的移位信号APCS加到控制电路54a和54b而共用移位电路50进行自动预充电操作。因此，可以减小控制部分的占有面积。移位电路50的移位时钟脉冲数不必等于脉冲串长度。

参考图11，数据体测定电路52包含用于把体地址信号BA反相的反相器55。当体地址信号BA到达L电平时选定存储体#A，当体地址信号BA到达H电平时选定存储体#B。

为由所述命令译码器提供的所述内部操作指定信号中的每一个提供门电路，以便根据体地址信号BA而把内部操作指定信号输送到或者存储体#A或者#B。为自动预充电操作指定信号APC提供用于接收反相器55的输出信号和自动预充电操作指定信号APC的“与”电路56a和用于接收自动预充电操作指定信号APC和体地址信号BA的“与”电路56b。由“与”电路56a提供用于存储体#A的自动预充电操作指定信号APC(A)。由“与”电路56b提供用于存储体#A的自动预充电操作指定信号APC(B)。

为内部操作激活指定信号ACT提供接收内部操作激活指定信号ACT和反相器55的输出信号ZBA的“与”电路57a以及接收内部操作激活指定信号ACT和体地址信号BA的“与”电路57b。由“与”电路57a提供表明存储体#A的存储单元选择操作开始的内部操作激活指定信号ACT(A)。由“与”电路57b提供存储体#B的内部操作激活指定信号ACT(B)。

为预充电指定信号PC提供接收预充电指定信号PC和体地址信号ZBA的“与”电路58a以及接收预充电指定信号PC和体地址信号BA的“与”电路58b。由“与”电路58a提供存储体#A的预充电操作指定信号PC(A)。由“与”电路58b提供存储体#B的预充电操作指定信号PC(B)。通过在时钟信号CLK的上沿把外部控制信号设定到预定的状态来规定启动这种预充电操作指定信号PC的预充电命令。该预充电命令不同于所述自动预充电命令。

为读操作指定信号R提供接收体地址信号ZBA和读操作指定信号R的“与”电路59a以及接收读操作指定信号R和体地址信号BA的“与”电路59b。由“与”电路59a提供存储体#A的读操作指定信号R(A)。由“与”电路59b提供存储体#B的读操作指定信号R(B)。

为写操作指定信号W提供接收体地址信号ZBA和写操作指定信号W的“与”电路60a以及接收写操作指定信号W和体地址信号BA的“与”电路60b。由“与”电路60a提供存储体#A的写操作指定信号W(A)。由“与”电路60b提供存储体#B的写操作指定信号W(B)。

当相应的体地址信号被激励到H电平时，“与”电路56a-60a和“与”电路56b-60b中的每一个都被允许，以便把内部操作指定信号传送到相应的数据体。因此，由体地址信号指定的数据体只执行所述指定的内部操作。根据体确定电路52的结构，当另一个数据体处在激活状态时，可以把一个数据体激励到激活状态或者预充电状态。

图12示出图10的用于产生内部操作激活信号ACTIVE(A)和ACTIVE(B)的控制电路54a和54b的一部分的结构。

参考图12，存储体#A的控制电路54a包括：触发器56a，它在自动预充电操作指定信号APC(A)是活动的时被置“1”、以便使自动预充电允许信号APCE(A)变成活动的、并且在内部操作激活信号ACTIVE(A)处在不激活状态时被置“0”；以及触发器58a，它在内部操作激活指定信号ACT(A)是活动的时被置“1”、以便使内部操作激活信号ACTIVE(A)变成活动的。触发器58a在图10中所示的自动预充电移位信号APCS和自动预充电允许信号APCE(A)两者都处在激活状态时、或者当预充电操作驱动信号PC(A)是活动的时被置“0”。

触发器56a包括：反相器56aa，用于接收自动预充电操作指定信号APC(A)；“与非”电路56ab，用于在一个输入端接收反相器56aa的输出信号、并且提供自动预充电允许信号APCE(A)；以及“与非”电路56ac，用于接收由“与非”电路56ab提供的自动预充电允许信号APCE(A)、以及内部操作激活信号ACTIVE(A)。把“与非”电路56ac的输出信号加到“与非”电路56ab的另一个输入端。

触发器58a包括：“与”电路58aa，用于接收自动预充电命令移位信号APCS和自动预充电允许信号APCE(A)；反相器58ab，用于接收来自“与”电路58aa的自动预充电操作触发信号PC2(A)；反相器58ac，用于接收预充电操作指定信号PC(A)；“与非”电路58ad，用于接收反相器58ab和58ac的输出信号；反相器58af，用于接收内部操作激活指定信号ACT(A)；以及反相器58ae，用于接收反相器58af和“与非”电路58ab的输出信号、以便提供内部操作激活信号ACTIVE(A)。把“与非”电路58ae的输出信号加到“与非”电路58ad的剩余的输入端。

存储体#B的控制电路54b包括：触发器56b，它在自动预充电操作指定信号APC(B)是活动的时候被置“1”、以便使自动预充电允许信号APCE(B)变成活动的、并且在内部操作激活信号ACTIVE(B)处在不激活状态时被置“0”；以及触发器58b，它在内部操作激活指定信号ACT(B)是活动的时被置“1”、以便使内部操作激活信号ACTIVE(B)变成活动的。触发器58b在移位信号APCS和自动预充电允许信号APCE(B)两者都处在激活状态时、或者当预充电操作驱动信号PC(B)是活动的时被置“0”，以便使内部操作激活信号ACTIVE(B)变成不活动的。

触发器56b包括：反相器56ba，用于接收自动预充电操作指定信号APC(B)；“与非”电路56bb，用于在一个输入端接收反相器56ba的输出信号、并且提供自动预充电允许信号APCE(B)；以及“与非”电路56bc，用于接收“与非”电路56bb的输出信号和内部操作激活信号ACTIVE(B)。把“与非”电路56bc的输出信号加到“与非”电路56bb的另一个输入端。

触发器58b包括：“与”电路58ba，用于接收自动预充电移位信号APCS和自动预充电允许信号APCE(B)；反相器58bb，用于接收“与”电路58ba的输出信号；反相器58bc，用于接收预充电操作指定信号PC(B)；“与非”电路58bd，用于接收反相器58bb和58bc的输出信号；反相器58bf，用于接收内部操作激活指定信号ACT(B)；以及“与非”电路58be，用于接收反相器58bf和“与非”电路58bd的输出信号、以便提供内部操作激活信号ACTIVE(B)。把“与非”电路58be的输出信号加到“与非”电路58bd的剩余的输入端。下面将参考图13的时序图描述图12中所示的控制电路的操作。图13示出脉冲串长度和移位电路50的移位时钟脉冲数都是2的情况。

在时钟周期#0，施加存储体#A的激活命令。响应这种激活命令以及体地址信号BA(L电平)，在预定的时间周期，存储体#A的内部操作激活指定信号ACT(A)变成活动的。触发器58a被置“1”，并且内部操作激活信号ACTIVE(A)被设定到H电平的激活状态。结果，在存储体#A开始存储单元选择操作。

在时钟周期#2，施加存储体#B的激活命令(体地址信号到达H电平)。响应这种激活命令，存储体#B的内部操作激活指定信号ACT(B)变成活动的。触发器58b被置“1”，并且存储体#B的内部操作激活信号ACTIVE(B)被设定到激活状态。

在时钟周期#5，把读命令或写命令(读/写命令)和自动预充电命令加到存储体#A。响应这种自动预充电命令，存储体#A的自动预充电指定信号APC被设定到激活状态。触发器56a被置“1”，并且自动预充电允许信号APCE(A)被设定到H电平的激活状态。自动预充电操作指定信号APC还被加到图10中所示的移位电路50。移位电路50按照预定的时钟周期数(在本实施例中是脉冲串长度2)把所加的自动预充电操作指定信号APC移位。根据在时钟周期#5施加的读命令或写命令的访问命令，实行对存储体#A的访问、以便进行数据读或写。在与脉冲串长度2相应的时钟周期#7，来自示于图10中的移位电路50的移位信号APCS被设定到H电平的激活状态，来自“与”电路58aa的自动预充电允许信号PC2被设定到H电平的激活状态，并且“与”电路58ad输出信号被设定到H电平，由此，来自“与非”电路58ae的内部操作激活信号ACTIVE(A)被设定到L电平的不激活状态。响应对存储体#A的内部操作激活信号ACTIVE(A)的禁止，触发器56a被置“0”，并且自动预充电操作允许信号APCE(A)被设定到L电平的不激活状态。对此作出响应，自动预充电操作允许信号PC2(A)被设定到L电平的不激活状态。结果，存储体#A中的存储单元阵列被设定到不激活状态的预充电状态。

在时钟周期#10，施加存储体#B的访问命令(读/写命令)和自动预充电命令。根据H电平的自动预充电操作指定信号APC和体地址信号BA，存储体#B的自动预充电操作指定信号APC(B)被设定到H电平的激活状态，由此，触发器56b被置“1”、以便使自动预充电允许信号APCE(A)上升到H电平。自动预充电操作指定信号APC被加到图10中所示的移位电路50。根据在时钟周期#10施加的访问命令，实行对存储体#B的访问、以便进行数据读或写。

当图10的移位电路50完成所述移位操作时，移位信号APCS被设定到H电平的激活状态。对此作出响应，来自“与”电路58ba的自动预充电允许信号PC2(B)被设定到H电平的激活状态。触发器58b被置“0”，并且内部操作激活信号ACTIVE(B)被设定到L电平的不激活状态。响应对存储体#B的内部操作激活信号ACTIVE(B)的禁止，触发器50b被置“0”，并且自动预充电操作允许信号APCE(B)被设定到L电平的不激活状态。对此作出响应，自动预充电操作允许信号PC2(B)被设定到L电平的不激活状态。结果，存储体#B中的存储单元阵列被设定到预充电状态。

通过为存储体#A和#B提供用于进行自动预充电操作的、公共的移位电路，以及通过为各个数据体提供用于产生响应自动预充电命令而单独地启动这种自动预充电操作的信号的部分，可以根据所述用于进行自动预充电操作的移位电路的输出信号而执行关于所指定的数据体的自动预充电操作。

第三实施例

图14A和14B分别显示根据本发明的第三实施例的同步半导体存储器的存储体#A和#B的内部操作控制部分的结构。

参考图14A，除了用于产生内部操作激活信号ACTIVE(A)的触发器56a和58a之外，控制电路54a包括：读操作控制电路60a，用于根据读出指定信号R(A)提供读操作激活信号READ(A)；以及写控制电路62a，用于根据写操作指定信号W(A)提供写操作激活信号WRITE(A)。

读控制电路60a包括：读脉冲串长度计数器60aa，当读操作指定信号R(A)被启动时、该读脉冲串长度计数器60aa被复位到初始值，以便开始对预定的计数值计数；触发器60ab，它在读操作指定信号R(A)被启动时置“1”，并且响应读脉冲串长度计数器60aa的数完信号而置“0”。由触发器60ab提供读操作激活信号READ(A)。读脉冲串长度计数器60aa按照时钟信号CLK对预置的脉冲串长度的时钟周期计数。

写控制电路62a包括：写脉冲串长度计数器62aa，当写操作指定信号W(A)被启动时、该写脉冲串长度计数器62aa被复位到初始值，以便开始对写操作的脉冲串长度计数；触发器62ab，它在写操作指定信号W(A)被启动时置“1”，并且响应写脉冲串长度计数器62aa的数完信号而置“0”。由触发器62ab提供写操作激活信号WRITE(A)。读脉冲串长度计数器60aa和写脉冲串长度计数器62aa的结构与先前的第一实施例中参考图8A所描述的结构相似。

控制电路54a还包括接收读操作激活信号READ(A)和写操作激活信号WRITE(A)的“或非”电路64a。“或非”电路64a的输出信号加到触发器58a的“与”电路58aa。更具体地说，在这种结构中，用在禁止写和读操作激活信号时到达H电平的信号代替自动预充电命令移位信号APCS。除了未使用移位信号APCS之外，触发器56a和58a的结构与第二实施例的相似。

参考图14B，除了用于产生内部操作激活信号ACTIVE(B)的触发器56a和58a之外，控制电路54b包括：读操作控制电路60b，用于根据读出指定信号R(B)而提供读操作激活信号READ(B)；以及写控制电路62b，用于根据存储体#B的写操作指定信号W(B)而提供存储体#B的写操作激活信号WRITE(B)。

读操作控制电路60b的结构与存储体#A的读操作控制电路60a的结构相似，并且包括读脉冲串长度计数器60ba和触发器60bb。相似地，写操作控制电路62b的结构与存储体#A的写操作控制电路62a的结构相似，并且包括写脉冲串长度计数器62ba和触发器62bb。控制电路54b还包括接收读操作激活信号READ(B)和写操作激活信号WRITE(B)的“或非”电路64b。“或非”电路64b的输出信号加到触发器58b的“与”电路58ba。

根据图14A和14B的结构，未提供用于将所加的自动预充电命令按预定的时间周期移位的移位电路。在每个数据体中，当完成读操作和写操作时，可以通过根据已经施加的自动预充电命令而使自动预充电允许信号APCE(A)或APCE(B)变成活动的而将触发器58a(或58b)复位。图14A和14B中所示的结构基本上和第一实施例的、为存储体#A和#B中的每一个所提供的相同。因此，在把自动预充电命令加到存储体#A的情况下，当完成数据写操作和读操作时，自动预充电允许信号APCE(A)是活动的(在施加自动预充电命令的同时使写命令或读命令是有效的)，以便使读操作激活信号READ(A)和写操作激活信号WRITE(A)变成不活动的、并且把“或非”电路64a的输出信号激励到H电平。由“与”电路58aa提供的自动预充电操作触发信号PC2(A)被变成活动的，并且内部操作激活信号ACTIVE(A)被变成不活动的。相同的操作用于存储体#B。

在图14A和14B所示的结构中，不需要用于经过预定的时间周期(使自动预充电操作指定信号在预定的时间周期延迟)使自动预充电命令变成有效的的移位电路。利用数据写和数据读所需要的所述脉冲串长度计数器来建立自动预充电操作起始时间。这使得不需要用于使自动预充电命令延迟的专用的移位电路。因此，可以减小用于控制电路的版图面积。

第四实施例

图15示意地示出根据本发明的第四实施例的同步半导体存储器的内部操作激活信号产生部分的结构。参考图15，存储体#A和#B公用的、为使自动预充电命令延迟而提供的移位电路50a随着自动预充电操作指定信号APC的启动而被复位到起始值、以便开始计数操作。图8A中所示的结构可以用于这种移位电路50a。在图15的结构中，与为数据写和读预置的脉冲串长度无关地设定由移位电路50a提供的延迟时间(移位的时钟周期数)。

用于产生存储体#A的内部操作激活信号ACTIVE(A)的控制电路54a包括：触发器56a，它响应存储体#A的自动预充电操作指定信号APC(A)而置“1”、以便输出自动预充电允许信号APCE(A)；以及触发器58a，它响应存储体#A的内部操作激活起始指定信号ACT(A)的激活而置“1”、以便使内部操作激活信号ACTIVE(A)变成活动的。触发器56a响应内部操作驱动信号ACTIVE(A)的禁止而复位。触发器56a和58a的结构与第二和第三实施例中所示的相似。

控制电路54a还包括用来接收存储体#B的读操作指定信号R(B)、存储体#B的写操作指定信号W(B)和来自移位电路50a的自动预充电移位信号APCS的“或”电路70a。“或”电路70a的输出信号加到触发器58a中的“与”电路58aa。更具体地说，在控制电路54a中，当来自移位电路50a的移位信号APCS或者存储体#B的读操作指定信号R(B)和写操作指定信号W(B)中的一个被激活时，自动预充电允许信号APCE(A)变成有效的、从而把自动预充电操作触发信号PC2(A)置于激活状态。

控制电路54b包括：触发器56b，它响应存储体#B的自动预充电操作指定信号APCE(B)的激活而置“1”、从而使自动预充电允许信号APCE(B)变成活动的；触发器58b，它响应存储体#B的内部操作激活起始指定信号ACT(B)的激活而置“1”、从而使内部操作驱动信号ACTIVE(B)变成活动的。触发器56b和58b的结构与示于第二和第三实施例中的控制电路54b的相似。

控制电路54b还包括用来接收存储体#A的读操作指定信号R(A)、存储体#A的写操作指定信号W(A)和自动预充电移位信号APCS的“或”电路70b。“或”电路70b的输出信号加到触发器58b中的“与”电路58ba。在控制电路54b中，当存储体#A的指定信号R(B)、指定信号W(B)和移位信号APCS中的任一个被置于激活状态时，自动预充电允许信号APCE(B)变成有效的、并且自动预充电操作触发信号PC2(A)变成活动的。下面将参考图16的时序图描述示于图15中的控制电路的操作。

图16显示一种实施例，其中，在脉冲串长度为4的情况下，移位电路50a把外加的自动预充电操作指定信号APC移位4个时钟周期。

在时钟周期#0，施加存储体#A的激活命令，并且把内部操作起始指定信号ACT(A)置为激活状态的H电平。响应内部操作起始指定信号ACT(A)的激活，触发器54a被置“1”、从而把内部操作驱动信号ACTIVE(A)激励到激活状态的H电平。然后，在存储体#A中进行存储单元选择操作。

在时钟周期#2，施加存储体#B的激活命令。把内部操作起始指定信号ACT(B)置为激活状态的H电平。触发器58b被置“1”、从而把内部操作驱动信号ACTIVE(B)激励到激活状态的H电平。

在时钟周期#5，施加存储体#A的、和读命令或写命令(读/写命令：访问命令)一起的自动预充电命令。对此作出响应，自动预充电操作指定信号APC被激励到H电平的激活状态。移位电路50a被复位到初始值，并且被启动，以便进行移位操作。这时，触发器56a被置“1”、从而把自动预充电允许信号APCE(A)激励到H电平。根据访问命令，数据读指定信号R(A)或数据写指定信号W(A)被激励到激励状态的H电平(图16中把这两种信号都标记为信号RW(A)。根据这种访问命令，在存储体#A中进行访问操作。

在经过脉冲串长度之前的时钟周期#7，施加存储体#B的、和访问命令一起的自动预充电命令。在时钟周期#7中，随着自动预充电操作指定信号APC的激活，移位电路50a被复位到初始值、以便开始移位操作。来自触发器56a的自动预充电允许信号APCE(A)到达激励状态的H电平。因此，在时钟周期#7中，随着存储体#B的所述访问信号，“或”电路70a的输出信号被激励到H电平，来自触发器58a的“与”电路58aa的自动预充电触发信号PC2(A)被激励到H电平的激活状态，并且内部操作驱动信号ACTIVE(A)被激励到不活动状态的L电平。随着内部操作驱动信号ACTIVE(A)的禁止，触发器56a被复位，并且自动预充电允许信号APCE(A)被复位到L电平。这样，存储体#A返回到预充电状态。

根据在时钟周期#7中施加的访问命令而进行存储体#B的数据访问操作。经过所述脉冲串长度之后，在时钟周期#11，来自移位电路50a的自动预充电移位信号APCS上升到H电平，并且“或”电路70b的输出信号到达H电平。根据时钟周期#7的自动预充电命令、触发器56b被置“1”，并且自动预充电允许信号APCE(B)到达H电平。因此，在时钟周期#11，来自“与”电路58ba的自动预充电操作触发信号PC2(B)被置位于H电平的激活状态，并且内部操作驱动信号ACTIVE(B)被置位于L电平的不活动状态。响应内部操作驱动信号ACTIVE(B)的不活动状态，触发器56b被复位，并且自动预充电允许信号APCE(B)被复位到不活动状态的L电平。

当访问存储体#A期间在经过所述脉冲串长度之前将访问存储体#B时，可以根据对存储体#B的访问命令而对存储体#A预充电。因此，能够正常地从存储体#A和#B读出所需要的数据。仅仅在存储体#A到达预充电状态或者完成对存储体#A的访问时才进行对存储体#B的访问。因此，如上所述，即使当存储体#A根据对存储体#B的访问命令而返回预充电状态时，也能够读出所需要的全部数据。

当在所述脉冲串长度的时间间隔内进行对存储体#A和#B的访问时，实行类似于实施例2中所述的操作。当在大于所述脉冲串长度的时间间隔内施加访问命令时，根据移位信号APCS而实现对各个存储体#A和#B的内部操作激活信号ACTIVE(A)和ACTIVE(B)的禁止。

采用根据对另一个存储体的访问命令的激活/禁止状态而实行对一个存储体的内部操作驱动信号产生电路的控制的方法，甚至在访问中断的情况下(在短于所述脉冲串长度的时间间隔内施加访问命令)也能够正常地读出所需要的数据。在连续地实行存储体#A的中断操作的情况下，由于每次施加预充电命令时移位电路50a被复位，所以通过连续地施加自动预充电命令，能够使所述内部操作保持在激活状态、以便访问所需要的数据。

根据其中多个存储体共用移位电路的本发明的第四实施例，甚至当在短于所述脉冲串长度的时间间隔内访问另一个存储体时，采用附加用来利用另一个存储体的访问命令控制存储体的内部操作的激活/禁止状态的结构的方法，也能够以所需要的时序对每个存储体预充电。

第五实施例

图17示意地显示根据本发明的第五实施例的同步半导体存储器的控制电路的结构。参考图17，所述同步半导体存储器包括：读脉冲串长度计数器80a，它响应读操作指定信号R的激活而复位到初始值、以便开始计数操作；读发生器82a，它当读操作指定信号R被激励时置“1”、从而使读操作激活信号READ变成激活的，并且响应来自读脉冲串长度计数器80a的数完信号而复位、从而使读操作激活信号READ变成不活动的；写脉冲串长度计数器80b，它响应写操作指定信号W的激活而复位到初始值、以便开始计数操作；写发生器82b，它当写操作指定信号W被激励时置“1”、从而使写操作激活信号WRITE变成激活的，并且响应来自写脉冲串长度计数器80b的数完信号而复位、从而使写操作激活信号WRITE变成不活动的；“或”电路86，用来接收来自读发生器82a的读操作激活信号READ和来自写发生器82b的写操作激活信号WRITE；以及单稳脉冲发生器88，它响应“或”电路86的输出信号R/W的降落而产生H电平的单稳脉冲信号。

读脉冲串长度计数器80a，读发生器82a，写脉冲串长度计数器80b和写发生器82b的结构类似于参考第一实施例所描述的那些结构。为存储体#A和#B提供共用的读脉冲串长度计数器80a，读发生器82a，写脉冲串长度计数器80b和写发生器82b。

所述同步半导体存储器还包括：读选择电路84a，用来接收来自读发生器82a的读操作激活信号READ以及用于为存储体#A和#B提供读操作激活信号READ(A)和READ(B)的存储体地址信号BA；以及写选择电路84b，用来根据写操作激活信号WRITE和存储体地址信号BA而为存储体#A和#B6提供写操作激活信号WRITE(A)和WRITE(B)。仅仅对于由存储体地址信号BA指定的存储体，所述写/读操作激活信号被变成激活的。

所述同步半导体存储器还包括：控制电路54a，它响应存储体#A的内部操作激活起始指定信号ACT(A)而变成激活的，以便提供内部操作激活信号ACTIVE(A)；以及控制电路54b，它响应存储体#B的内部操作激活起始指定信号ACT(B)而变成激活的，以便提供内部操作激活信号ACTIVE(B)。

控制电路54a包括：触发器56a，它在自动预充电操作指定信号APC(A)激活时被置“1”以及在内部操作激活信号ACTIVE(A)不活动时复位；“或”电路72a，它接收来自单稳脉冲发生器88的脉冲信号APCSP、存储体#B的读操作指定信号R(B)和存储体#B的写操作指定信号W(B)；“与”电路58aa，用来接收来自触发器56a的自动预充电允许信号APCE(A)和“或”电路72ad的输出信号；“或”电路57a，用来接收预充电操作指定信号PC(A)和来自“与”电路58aa的自动预充电操作触发信号PC2(A)；以及触发器59a，它在内部操作激活起始指定信号ACT(A)激活时被置“1”以及在“或”电路57a的输出信号激活时(H电平)复位。由触发器59a提供内部操作激活信号ACTIVE(A)。

控制电路54b包括：触发器56b，它在自动预充电操作指定信号APC(B)激活时被置“1”以及在内部操作激活信号ACTIVE(B)不活动时复位；“或”电路72b，用来接收脉冲信号APCSP、存储体#A的读操作指定信号R(A)和存储体#A的写操作指定信号W(A)；“与”电路58ba，用来接收来自触发器56b的自动预充电允许信号APCE(B)和“或”电路72b的输出信号；“或”电路57b，用来接收预充电操作指定信号PC(B)和“与”电路58ba的输出信号；以及触发器59b，它在内部操作激活起始指定信号ACT(B)激活时被置“1”以及在“或”电路57b的输出信号激活时(H电平)复位。由触发器59b输出内部操作激活信号ACTIVE(B)。

根据图17中所示的结构，周读脉冲串长度计数器和写脉冲串长度计数器代替第四实施例的用来把自动预充电操作指定信号APC移位的移位电路。由单稳脉冲发生器88提供等效于自动预充电移位信号APCS的信号。下面将参考图18的时序图描述该第五实施例的同步半导体存储器的控制电路的操作。图18中示出在脉冲串长度为4的情况下的操作。

在时钟周期#1，施加存储体#A的激活命令。响应这种激活命令，触发器59a被置“1”、以便把内部操作激活信号ACTIVE(A)变成H电平的激活状态。

在时钟周期#3，施加存储体#B的激活命令。触发器59b被置“1”，并且内部操作激活信号ACTIVE(B)被置位于H电平的激活状态。

在时钟周期#5，施加存储体#A的读命令和自动预充电命令(自动PC)。响应这种读命令，读操作指定信号R被激励到H电平的激活状态。读脉冲串长度计数器80a开始计数操作。类似地，读发生器82a被置“1”、并且读操作激活信号READ被激励到H电平的激活状态。根据存储体#A的自动预充电命令，自动预充电操作指定信号APC(A)在预定的时间周期到达H电平。

触发器56A被置“1”，并且自动预充电允许信号APCE(A)被置于激活状态的H电平。根据所述读命令，在存储体#A中进行存储单元的数据读出。

在相当于经过所述脉冲串长度的4个时钟周期的时钟周期#9，再次施加存储体#A的读命令。根据这种读命令，读操作指定信号R再次变成激活的。读脉冲串长度计数器80a被复位、以便再次开始计数操作。读发生器82a也被置“1”，并且读操作激活信号READ继续被置位于H电平的激活状态。这样，再次在存储体#A中进行数据读出。

在时钟周期#12，施加存储体#B的写命令和自动预充电命令。根据这种写命令，写操作指定信号W被变成激活的。对此作出响应，写脉冲串长度计数器80b开始计数操作。写发生器82b也被置“1，以便把写操作激活信号WRITE变成H电平的激活状态。根据时钟周期#12中存储体#B的写命令，存储体#B的写操作指定信号W(B)被置位于H电平的激活状态，并且“或”电路72a的输出信号被激励到H电平。在这个时钟周期#12期间，来自触发器56a的自动预充电允许信号APCE(A)到达H电平。因此，来自“与”电路58aa的自动预充电操作触发信号PC2(A)被变成激活的。对此作出响应，触发器59a借助于“或”电路57a而复位，并且内部操作激活信号ACTIVE(A)被变成不活动的。响应对内部操作激活信号ACTIVE(A)的禁止，存储体#A被置位于预充电状态。触发器56a也被复位，并且允许信号APCE(A)被置位于L电平的不活动状态。

在这个时钟周期#12中，产生自动预充电操作指定信号APC(B)，从而，触发器56b被置“1”。自动预充电允许信号APCE(B)被置位于H电平的活动状态。

虽然在这个时钟周期#12中读操作激活信号READ到达H电平，但是，由于在数据读出之前等于存储体#A的脉冲串长度的一段时间、实行了存储体#B的访问操作，所以，可以把存储体#A置位于预充电状态、以便正常地读出所需要的数据。在以下情况下、即、在时钟周期#5预先提供自动预充电命令，与第一实施例相似，采用在脉冲串长度周期内施加下一个读命令或写命令的方法，把脉冲串长度计数器复位、以便把读操作激活信号READ保持在激活状态。因此，在页面方式操作中，可以连续地访问同一个存储体。

在时钟周期#13，提供来自读脉冲串长度计数器80a的数完信号，并且来自读发生器82a的读操作激活信号READ被置位于不活动状态。虽然在时钟周期#12把写操作激活信号WRITE置位于活动状态以及在时钟周期#13把读操作激活信号READ置位于不活动状态，但是，在时钟周期#13通过掩码信号而施加了关于所述读出数据的掩码，以便把优先权给予数据写操作(把数据写入存储单元)。因此，不存在数据之间的内部冲突。

在时钟周期#13施加写命令之后经过脉冲串长度而进行数据写入，接着，在时钟周期#16再次施加存储体#B的写命令。根据这种写命令，写脉冲串长度计数器80b再次被复位、以便开始计数操作，并且执行存储体#B的数据写入(通过选择电路84b，把写操作激活信号WRITE(B)变成激活的)。甚至在这种数据写入期间使用自动预充电命令，由于通过在所述脉冲串长度时间间隔施加访问命令而使脉冲串长度计数器复位，所以，内部预充电操作也将被禁止。因此，根据页面方式操作，可以连续地进行关于同一个存储体的访问。

当对所述脉冲串长度的时钟周期进行计数时，在时钟周期#20，写脉冲串长度计数器80b提供数完信号。写发生器82b被复位，并且写操作激活信号WRITE被变成不活动的。响应对写操作激活信号WRITE的禁止，来自“或”电路86的信号R/W被激励到L电平，并且，来自单稳脉冲发生器88的脉中信号APCSP被激励到H电平。根据被激活的脉冲信号APCSP，“或”电路72b的输出信号被置位于H电平，并且自动预充电允许信号APCE(B)被置位于H电平的激活状态。因此，通过“与”电路58ba和“或”电路57b而使触发器59b复位，并且内部操作激活信号ACTIVE(B)被复位。因此，甚至在具有外加的自动预充电命令的页面方式操作的情况下，在完成页面方式的数据写/读之后，也能够可靠地使内部存储单元阵列存储体返回到预充电状态。

根据第五实施例，利用脉冲串长度计数器把所述自动预充电命令延迟。提供存储体#A和#B公用的脉冲串长度计数器80a和80b。因此，没有必要提供用来在预定的时间周期把自动预充电命令延迟的移位电路。此外，由于采用了各存储体公用的措施，因此，能够显著地减小控制电路的版图面积。另外，在读操作激活信号READ和写操作激活信号WRITE两者都处在不活动的情况下，提供相当于自动预充电信号的脉冲信号APCSP、以便使自动预充电允许信号APCE变成有效状态(被“与”电路58aa和58ba允许)。因此，甚至在预先施加自动预充电命令时，也能够在完成页面方式操作时在内部把存储单元阵列(存储体)置位于预充电状态。

由于根据另一个存储体的访问操作指定信号(R(A)，R(B)，W(A)，W(B))使自动预充电允许信号变成有效的，因此，当需要的时候，每个存储体都能够返回预充电状态。

虽然在上述实施例中使用两个存储体，但是，即使对于3个或更多的存储体，也能够得到类似的效果。当提供3个或更多的存储体时，采用这样的结构，其中，在控制电路中，把所有其它存储体的读操作指定信号和写操作指定信号加到所述“或”电路，以便使自动预充电允许信号变成有效的。可以把第四或第五实施例的结构用于其它结构。

所述脉冲串长度不限于4这个值，而是任意的。

根据本发明，可以实现减小版图面积、改善对自动预充电命令的控制的同步半导体存储器。

虽然已经对本发明进行了详细的描述和举例说明，但是，显然，这些描述和举例仅仅作为说明和例子，而不是作为限制，本发明的精神和范围只受所附的权利要求书的各条款的限制。

Claims

1.一种与周期地外加的时钟信号同步地工作的同步半导体存储器，其特征在于包括：

内部激活信号产生装置(40，40d)，它响应外加的存储单元选择操作起始指定信号而把内部操作激活信号变成激活的，

访问操作激活信号产生装置(26，28)，它响应外加的访问指定信号而把内部访问操作激活信号变成激活的，

预充电激活信号产生装置(40a)，它响应与所述访问指定信号同时施加的预充电指定信号而把内部预充电激活信号变成激活的，以及

内部操作禁止装置(40b，40c，42)，它响应对所述访问操作激活信号和所述激活的内部预充电激活信号而把所述内部操作激活信号变成激活的。

2.根据权利要求1的同步半导体存储器，其特征在于：

所述访问指定信号包括：用来指定数据写入的数据写指定信号，以及用来指定数据读出的数据读指定信号，以及

所述内部访问操作激活信号包括：内部数据写操作激活信号，它在所述数据写指定信号被激活时被激活，用来激活内部数据写操作；以及内部数据读操作激活信号，它在所述数据读指定信号被激活时被激活，用来激活内部数据读操作，

所述访问操作激活信号产生装置(26，28)包括：

第一计数装置(28a)，它响应所述数据读指定信号而被复位到初始值、并且开始在第一预定值内对所述时钟信号计数，

读操作激活装置(28b)，用来随着所述数据读指定信号的激活而激活所述数据读操作激活信号，以及响应来自所述第一计数装置的数完信号而禁止所述数据读操作激活信号，

第二计数装置(26a)，它响应所述数据写指定信号而被复位到初始值、并且开始在第二预定值内对所述时钟信号计数，

写操作激活装置(26b)，用来随着所述数据写指定信号的激活而激活所述数据写操作激活信号，以及响应来自所述第二计数装置的数完信号而禁止所述数据写操作激活信号，

逻辑门(42)，它接收所述数据读操作激活信号和所述数据写操作激活信号，用来产生一种信号，这种信号当所述数据读操作激活信号和所述数据写操作激活信号两者都是不活动的时到达不活动的状态，以及

禁止装置(40b，40c)，它响应对所述逻辑门的输出信号的禁止而把所述内部激活信号产生装置(40d)变成不活动的，以及把所述内部操作激活信号变成不活动的。

3.根据权利要求2的同步半导体存储器，其特征在于：

所述第一计数装置(28a)包括读脉冲串长度计数器(28a)，后者用来响应所述数据读出操作指定信号的施加而对所述时钟信号的周期数计数，所述周期数相当于与所述时钟信号同步地连续读出的数据的数量，以及

所述第二计数装置(26a)包括写脉冲串长度计数器，后者用来响应所述数据写指定信号的施加而对所述时钟信号的周期数计数，所述周期数相当于能够与所述时钟信号同步地连续写入的数据的数量。

4.一种与周期地外加的时钟信号同步地工作的同步半导体存储器，其特征在于包括：

多个存储体，每个存储体包括多个存储单元、并且被彼此独立地激励到激活状态，

内部操作指定装置(52)，它响应外加的存储单元选择操作起始指定信号和指定所述多个存储体中的存储体的第一存储体地址信号而激活由所述第一存储体地址信号指定的存储体的内部操作指定信号，

内部访问激活装置(80a，80b～84a，84b)，它响应外加的访问指定信号和第二存储体地址信号而把激活由所述第二存储体地址信号指定的存储体的内部访问操作的内部访问操作激活信号变成激活的，

预充电指定装置(56a，56b)，它响应与所述访问指定信号同时施加的预充电指定信号而把由所述第二存储体地址信号指定的存储体的内部预充电指定信号变成激活的，

对应于所述多个存储体中的每一个而设置的多个内部操作激活装置(54a，54b)，它响应来自所述内部操作指定装置的内部操作指定信号而把内部操作激活信号变成激活的、从而把相应的存储体置为所述激活状态，

对应于所述多个存储体中的每一个而设置的预充电装置(70a，70b；58aa，58ba)，该装置中的每一个接收来自所述预充电指定装置的相应的预充电指定信号、相应的内部操作激活信号和来自所述内部访问激活装置的另一个存储体的内部访问操作激活信号，用来响应另一个存储体的所述内部访问操作激活信号的激活和每个所述内部访问操作激活信号的禁止中的一个、以及所述预充电指定信号的激活而禁止相应的存储体的所述内部操作激活信号。

5.根据权利要求4的同步半导体存储器，其特征在于：

所述内部访问操作激活信号包括：数据写操作触发信号，它在所述数据写指定信号被激活时被激活；内部数据写操作激活信号，它在所述数据写触发信号被激活时、在预定的时间周期变成激活的；内部数据读操作触发信号，它在所述数据读指定信号被激活时被激活；以及内部数据读操作激活信号，它在所述内部数据读触发信号被激活时变成激活的，

所述内部访问操作激活装置(80a，80b，82a，82b，84a，84b)包括：

第一计数装置，它响应所述读操作触发信号而被复位到初始值、并且开始在第一预定值内对所述时钟信号计数，

读操作激活装置(82a)，用来随着所述读操作触发信号的激活而激活所述内部数据读操作激活信号，以及响应来自所述第一计数装置的数完信号而禁止所述内部数据读操作激活信号，

第二计数装置(80b)，它响应所述数据写操作触发信号而被复位到初始值、并且开始在第二预定值内对所述时钟信号计数，

写操作激活装置(82b)，用来随着所述数据写操作触发信号的激活而激活所述内部数据写操作激活信号，以及响应来自所述第二计数装置的数完信号而把所述内部数据写操作激活信号变成不活动的，

逻辑门(86)，它接收所述内部数据读操作激活信号和所述内部数据写操作激活信号，用来产生一种信号，这种信号当所述内部数据读操作激活信号和所述内部数据写操作激活信号两者都是不活动的时到达不活动的状态，以及

装置(88)，它响应对所述逻辑门的输出信号的禁止而向所述预充电装置提供一种指示所述内部操作激活信号的禁止的信号。

6.根据权利要求5的同步半导体存储器，其特征在于：

所述第一计数装置包括读脉冲串长度计数器(80a)，后者用来响应所述外部数据读出指定信号的施加而对所述时钟信号的周期数计数，所述周期数相当于能够与所述时钟信号同步地连续读出的数据的数量，以及

所述第二计数装置(80b)包括写脉冲串长度计数器，后者用来响应所述外部数据写指定信号的施加而对所述时钟信号的周期数计数，所述周期数相当于能够与所述时钟信号同步地连续写入的数据的数量。

7.根据权利要求4的同步半导体存储器，其特征在于所述内部访问激活装置(80a，80b～84a，84b)包括：

装置(82a，82b)，它是为所述多个存储体的公用而设置的，它响应所述外部访问指定信号而激活主内部访问激活信号、使它在预定的时间周期内变成激活的，

装置(84a，84b)，它是对应于所述多个存储体中的每一个而设置的，用来根据所述第二存储体地址信号和所述主内部访问激活信号而把所述内部访问操作激活信号变成激活的，以及

装置(86，88)，用来检测所述主内部访问激活信号的禁止，并且把该禁止检测信号加到所述多个存储体的每一个的所述预充电装置。

8.根据权利要求7的同步半导体存储器，其特征在于：

所述主内部访问激活信号激活装置(82a，82b)包括脉冲串长度计数器(80a，80b)，后者在所述外部访问指定信号被激活时被激活、用来对所述时钟信号的周期数计数、所述周期数对应于表示能够被连续地访问的数据的数量的脉冲串长度。

9.根据权利要求4的同步半导体存储器，其特征在于还包括：

移位装置(50a)，它耦合接收所述预充电指定信号，并且响应所述接收到的预充电指定信号而对所述时钟信号计数、从而当计数到达预定数值时产生一种作为检测信号的、表示每个所述内部访问操作激活信号的禁止的数完信号，在每次施加所述预充电指定信号时、所述移位装置被复位到初始状态、以便重新开始计数操作，并且把所述数完信号加到每个所述预充电装置。

10.根据权利要求1的同步半导体存储器，其特征在于还包括：

多个存储体，它们被彼此独立地激励到所选择的状态，并且包含多个存储单元，以及

存储体指定装置(2)，它响应与所述时钟信号同步施加的存储体地址而产生指定存储体的存储体指定信号，以及其中

为所述多个存储体中的每一个提供一组所述内部激活信号产生装置、所述访问操作激活信号产生装置、预充电激活信号产生装置和内部操作禁止装置，为由所述存储体指定信号指定的存储体提供的一组被操作。

11.根据权利要求10的同步半导体存储器，其特征在于还包括：

为所述多个存储体公用而设置的移位装置(50)，用来响应所述预充电指定信号的施加而对所述时钟信号计数、以便当所述计数达到预定的数值时、产生表示每个存储体中内部访问操作激活信号的禁止、用来施加到为每个存储体设置的所述预充电装置的检测信号。