DE10004110B4 - Verfahren und Schaltungsanordnung zur Lese/Schreibsteuerung eines synchronen Speichers - Google Patents

Verfahren und Schaltungsanordnung zur Lese/Schreibsteuerung eines synchronen Speichers Download PDF

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Abstract

Verfahren zur Lese/Schreibsteuerung eines synchronen Speichers, insbesondere eines dynamischen SDRAMs oder SGRAMs, mittels Autoprecharge, dadurch gekennzeichnet, dass die Signalpfade für den Autoprecharge beim Lesen und Schreiben im Speicher getrennt geführt sind, indem die internen Laufzeiten des Autoprechargevorgangs für das Schreiben und für das Lesen unterschiedlich ausgelegt sind, um den Speicherzellen den Autoprecharge im Lesefall so früh wie möglich zuzuführen.

Description

  • Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Lese/Schreibsteuerung eines synchronen Speichers, insbesondere eines dynamischen SDRAMs oder SGRAMs mittels Autoprecharge.
  • Bei synchronen Speichern sind die Zeiten zwischen dem Anlegen der Steuerkommandos entscheidend für ihre Funktion. Innerhalb bestimmter Befehlsfolgen hat ein Speichercontroller ein bis mehrere Taktzyklen Wartezeit, die sogenannten NOPs, bis er von außen den nächsten Schreib- oder Lesebefehl an die Steuereingänge des Speichers senden kann. Diese Wartezeiten sind bedingt durch interne Laufzeiten des Speicherbausteins.
  • Bei der bisher verwendeten Lese/Schreibsteuerung synchroner Speicher waren die internen Laufzeiten während des Autoprecharge für den Schreib- und den Lesevorgang identisch. Dies führt dazu, dass in der von außen an den Speicher angelegten Befehlsfolge eine bestimmte Anzahl von Wartetaktzyklen, den sogenannten NOPs erforderlich ist, die, wie erwähnt bei den bekannten synchronen Speicherbausteinen für den Schreib- und Lesefall identisch waren.
  • Die Folge davon ist, dass Wartezeiten zwischen den Befehlen auch dort in Kauf genommen werden, wo sie aufgrund kürzerer interner Laufzeiten im Speicherbaustein nicht zwingend erforderlich sind.
  • Anhand der beigefügten 3 wird das oben beschriebene Speicherlese/Schreibansteuerverfahren bekannter SDRAMs oder SGRAMs mit Autoprecharge näher erläutert. Auf einer Signalleitung CAS liegt an dem Speicherbaustein zum Zeitpunkt to ein Signal WRA oder RDA ("Write mit Autoprecharge" oder "Read mit Autoprecharge") an. Nach dem Signal WRA oder RDA werden jeweils zwei NOPs eingehalten, bis das Aktiviersignal ACT auf einer Signalleitung RAS dem Speicherbaustein eingegeben wird. Daraus resultiert eine definierte Wartezeit von drei Taktzyklen (Zyklen des Signals CLK).
  • Die oben beschriebene und in 3 für das Schreiben und Lesen mit Autoprecharge definierte Wartezeit tWRA/RDA begründet sich durch die Verzögerung, die sich ergibt, bis die zu schreibende Information in die Zelle gelangt ist. Diese Wartezeit ist jedoch nur im Schreibfall, nicht aber im Lesefall erforderlich.
  • Es ist somit Aufgabe der Erfindung, die Anzahl der Taktzyklen für eine spezielle Befehlsfolge zur Ansteuerung eines SDRAMs oder SGRAMs zu reduzieren und damit den Lesevorgang aus einem solchen Speicherbaustein zu verkürzen, den Speicher also schneller zu machen.
    •
  • US 5,587,961 A1 beschreibt einen synchronen RAM-Speicher (SDRAM oder SGRAM), mit dem sich bei einer "Read Latency" von 3 ein Schreib-/Lesewechsel mit einer Erzeugung von Leseausgabedaten derselben Anzahl von Taktzyklen vom Ende der Schreiboperation wie bei einem Schreib-/Lesewechsel bei einer "Read Latency" von 2 durchführen lässt.
  • Dazu ist in dieser Druckschrift in Spalte 9, Zeilen 3 bis 6, ausgeführt und in 2 dargestellt, dass im Falle eines Auto prechargebefehls zur gewählten Bank des Speicherfelds solange nicht zugegriffen werden kann, bis die Zeitdauer tRP verstrichen ist. Als Beispiel ist in derselben Spalte angeführt, dass, wenn der Lesevorgang über zwei Zyklen erfolgt und drei Taktperioden nötig sind, um die Zeitdauer tRP auszufüllen, zur gewählten Bank des Speicherfeldes während den zwei Taktzyklen nicht zugegriffen werden kann, die dem Ende einer "Burst Operation" folgen. Wenn ein Burst von 4 eingestellt ist (Burst gibt die Anzahl von sequenziell ausgelesenen Datenpaketen an) und drei Taktperioden zur Erfüllung von tRP notwendig sind, kann zur gewählten Speicherbank während des einen dem Ende des Burst folgenden Taktzyklus nicht zugegriffen werden, vorausgesetzt, dass die "Read Latency" zwei oder mehr Takte beträgt.
  • US 5,748,560 beschreibt einen synchronen Halbleiterspeicher, der mit einer internen Schaltung ausgerüstet ist, die das Ende eines Lese-/Schreibvorgangs erfasst und daraufhin mittels eines One-Shots ein Impulssignal erzeugt, sobald ein Leseoperations-Aktiviersignal und ein Schreiboperations-Aktiviersignal in einen inaktiven Zustand versetzt werden. Das heißt, die Funktion dieser Schaltung ist, wie in Spalte 15, Zeilen 9 bis 17, dieser Druckschrift beschrieben, das Ende eines internen Zugriffs (Lese- oder Schreibzugriff) mittels der Schaltung 42 zu erkennen und während der Ausführung eines internen Speicherzugriffs einen Autoprecharge zu unterbinden. Dadurch kann ein Precharge automatisch unmittelbar nach dem Ende des Zugriffs bewirkt werden. Die Schaltung 42 der dortigen 1 enthält dazu einen "One-Shot", der auf jedes Signal R oder W einen kurzen Impuls abgibt, der seinerseits in der Schaltung 40, wenn das UND-Gatter 40b beim Anliegen von APCE (automatic precharge enable) freigegeben ist, durch das ODER-Glied 40c durchgreift und das zuvor durch den Impuls ACT gesetzte Flipflop 40d zurücksetzt, woraufhin das Signal ACTIVE verschwindet. Das ist gemäß dem Impulsdiagramm in der dortigen 2 zum Zeitpunkt des Taktes Nr. 24 der Fall.
  • Diese Druckschrift beschreibt die Wirkung des Verfahrens in Spalte 20, Zeilen 39 bis 45, dass ein Autoprechargebefehl gültig gesetzt wird, wenn eine interne Zugriffsoperation abgeschlossen ist, um die interne Prechargeoperation zu starten, sobald ein Autoprechargebefehl anliegt. Daher ist es unnötig, den letzten Befehl des Pagemodus zu identifizieren.
  • Es ist zu erwähnen, dass die so genannte Burst-Length, das heißt die Anzahl von Daten, die beim Anlegen eines Schreib- oder Lesebefehls kontinuierlich geschrieben bzw. gelesen werden können, gemäß den 1, 14a und 14b dieser Druckschrift jeweils durch getrennte Read- und Write-Burst-Längenzähler für den Lese- und Schreibvorgang separat gezählt wird. Diese Druckschrift offenbart jedoch an keiner Stelle und sie legt auch nicht nahe, die Signalpfade für den Autoprecharge beim Lesen und Schreiben im Speicher getrennt zu führen.
  • Ein diese Aufgabe lösendes Verfahren ist erfindungsgemäß dadurch gekennzeichnet, dass die Signalpfade für den Autoprecharge beim Lesen und Schreiben im Speicher getrennt geführt sind, in dem die internen Laufzeiten des Autoprechargevorgangs für das Schreiben und für das Lesen unterschiedlich ausgelegt sind, um den Speicherzellen den Autoprecharge im Lesefall so früh wie möglich zuzuführen.
  • Somit trifft man erfindungsgemäß Maßnahmen zur Optimierung der internen Laufzeiten des Speicherbausteins dahingehend, dass der Autoprecharge im Lesefall so früh wie möglich erfolgt. Dadurch verkürzt sich die in 3 dargestellte Wartezeit für den Lesefall gegenüber der Wartezeit für den Schreibfall.
  • Daraus entsteht der Vorteil, dass Wartezeiten zwischen den Befehlsfolgen nur dort in Kauf genommen werden, wo sie aufgrund der internen Laufzeiten im Speicherbaustein zwingend erforderlich sind. D. h., dass das Verfahren und die zu seiner Durchführung eingerichtete Schaltungsanordnung aufgrund der kürzeren internen Laufzeiten beim Lesen zu kürzeren Wartezeiten zwischen den von außen an den Speicherbaustein angelegten Befehlen im Lesefall gegenüber dem Schreibfall führen.
  • Eine Anwendung des erfindungsgemäßen Verfahrens besteht bei synchronen dynamischen Speichern, wie DRAMs oder SGRAMs, die in einer Speicherbank/Row/Wordline zusammengefasst sind. Bei solchen synchronen dynamischen Speicherbänken gibt es die Möglichkeit, nach einem Schreib- oder Lesezugriff diejenige Speicherbank, in der der Zugriff stattfand, automatisch zu schließen. Dies geschieht durch einen Lese- oder Schreibzugriff mit Autoprecharge, der die Bank/Row/Wordline nach dem Lese- oder Schreibzugriff automatisch wieder schließt. Bei herkömmlichen SDRAMs wird dieser interne Autoprechargebefehl immer nach einer festen Zeit nach dem Lese- oder Schreibbefehl ausgeführt.
  • Bei SDRAMs oder SGRAMs, die auf Double Data Rate (DDR) basieren, kann dieses bekannte Konzept nicht mehr verwendet werden, da sonst unnötige Verluste der Funktionalität die Folge wären (dies würde zwei Taktzyklen zusätzliche Wartezeit im Lesefall bedeuten). Somit bietet das erfindungsgemäße Lese/Schreibsteuerverfahren, das zwischen Lesevorgängen und Schreibvorgängen unterscheidet, für solche Speicherbänke/Row/Wordline den Vorteil, den automatischen Schließvorgang der Bank zu beschleunigen.
  • Die beiliegende Zeichnung veranschaulicht funktionell das erfindungsgemäße Lese/Schreibsteuerverfahren und zeigt ein Schaltschema eines bevorzugten Ausführungsbeispiels einer zur Durchführung des erfindungsgemäßen Verfahrens eingerichteten Schaltungsanordnung. Es zeigen:
  • 1A Ein Impuls-Zeitdiagramm zur Veranschaulichung der gemäß dem erfindungsgemäßen Verfahren vorgesehenen Zeit zwischen einem Lesen mit Autoprecharge bis zum zugehörigen Aktivierbefehl;
  • 1B veranschaulicht ebenfalls in Form eines Impuls-Zeitdiagramms die Zeit zwischen einem Schreibvorgang mit Autoprecharge zum zugehörigen Aktiviersignal;
  • 2 ein bevorzugtes Ausführungsbeispiel einer zur Durchführung des Verfahrens eingerichteten Schaltungsanordnung, die in einem SDRAM oder SGRAM integriert sein kann und
  • 3 das bereits beschriebene Impulsdiagramm zur Erläuterung der im Stand der Technik üblichen Lese/Schreibsteuerung mit Autoprecharge.
    •
  • Bei dem erfindungsgemäßen Verfahren zur Lese/Schreibsteuerung eines synchronen Speichers, insbesondere eines dynamischen SDRAMs oder SGRAMs, mittels Autoprecharge werden die Signalpfade für den Autoprecharge beim Lesen und Schreiben im Speicher getrennt geführt, indem die internen Laufzeiten des Autoprechargevorgangs für das Schreiben und für das Lesen unterschiedlich ausgelegt sind.
  • In 1A wird deutlich, dass beim erfindungsgemäßen Verfahren bei einem Lesevorgang kein Wartezyklus (NOP) zwischen einem Lesebefehlssignal RDA mit Autoprecharge (Signalleitung CAS) und dem zugehörigen Aktiviersignal ACT auf der Signalleitung RAS eingelegt wird, und dadurch kürzere Wartezeiten zwischen den von einem (nicht gezeigten) Speichercontroller an einen Speicherbaustein angelegten Lesebefehlen und den zugehörigen Aktiviersignalen gegenüber dem in 1B gezeigten Schreibfall entstehen.
  • Der in 1B gezeigte Schreibfall wird über den erfindungsgemäß vom Lesesignalpfad getrennt geführten Schreibsignalpfad gesteuert. Genau wie in dem in 3 gezeigten und oben erläuterten Fall der Lese/Schreibsteuerung bekannter SDRAMs oder SGRAMs werden im Schreibfall mehrere Wartezyklen (z. B. zwei Taktzyklen des Takts CLK) zwischen einem Schreibbefehlssignal WRA und dem jeweils zugehörigen Aktiviersignal ACT gelegt.
  • 2 zeigt ein erfindungsgemäßes Ausführungsbeispiel einer zur Durchführung des erfindungsgemäßen Verfahrens eingerichteten Schaltungsanordnung. An einem Schaltungsteil 1 zur Führung und Erzeugung des Autoprechargesignals für den Lesevorgang liegt ein Lesesignal RD und ein Steuersignal CONTROL an. Der Schaltungsteil 1 erzeugt daraus ein Signal b AUTOPRE_RD erfindungsgemäß ohne dazwischengeschaltete Wartezyklen NOP. Das Signal b AUOTPRE_RD liegt einem Multiplexer 3 an.
  • Ein zweiter Schaltungsteil 2 dient zur Führung und Erzeugung des Autoprechargesignals für den Schreibvorgang und erzeugt aus einem Schreibsignal WR auf die Zufuhr des Steuersignals CONTROL ein Schreibsignal b AUTOPRE_WR, welches ebenfalls dem Multiplexer 3 anliegt. Diese beiden getrennt geführten und erzeugten Signale werden vom Multiplexer 3 gesteuert vom Schreibsignal WR den jeweiligen Speicherzellen als Autoprechargesignal b AUTOPRE zugeführt. Zu erwähnen ist noch, dass die Signale RD, WR und CONTROL von dem bereits erwähnten, nicht gezeigten Speichercontroller erzeugt werden.
  • Die bei der in 2 gezeigten Schaltungsanordnung zur Durchführung des erfindungsgemäßen Lese/Schreibsteuerverfahrens zur schaltungstechnischen Trennung des Lese- und des Schreib pfades während des Autoprechargevorgangs nötigen zusätzlichen Schaltungskomponenten und Signalleitungen haben nur einen geringen Platzbedarf und können deshalb ohne weiteres in einem Speicherchip integriert werden.
  • Bei einer nicht in der Zeichnung dargestellten Verwendung des erfindungsgemäßen Lese/Schreibsteuerverfahrens bei synchronen dynamischen Speichern, die in Form einer Speicherbank/Row/Wordline zusammengeschlossen sind, wird diejenige Bank/Row/Wordline, in der ein Schreib- oder Lesezugriff stattfand, automatisch durch einen Lese- oder Schreibzugriff mit Autoprecharge geschlossen. Während bei herkömmlichen SDRAMs dieser Autoprechargebefehl immer nach einer festen Zeit nach dem Lese- oder Schreibbefehl ausgeführt wird, wird bei dem erfindungsgemäßen Konzept zwischen dem Lese- und Schreibvorgang unterschieden, so dass die Speicherbank/Row/Wordline nach einem Lesezugriff schneller wieder geschlossen werden kann und dadurch unnötige Performanceverluste vermieden werden.

Claims (6)

  1. Verfahren zur Lese/Schreibsteuerung eines synchronen Speichers, insbesondere eines dynamischen SDRAMs oder SGRAMs, mittels Autoprecharge, dadurch gekennzeichnet, dass die Signalpfade für den Autoprecharge beim Lesen und Schreiben im Speicher getrennt geführt sind, indem die internen Laufzeiten des Autoprechargevorgangs für das Schreiben und für das Lesen unterschiedlich ausgelegt sind, um den Speicherzellen den Autoprecharge im Lesefall so früh wie möglich zuzuführen.
  2. Verfahren zur Lese/Schreibsteuerung eines synchronen Speichers gemäß Anspruch 1, dadurch gekennzeichnet, dass für den Lesefall keine Wartetaktzyklen (NOPs) zwischen dem Lesebefehl (RDA) und dem zugeordneten Aktiviersignal (ACT) liegen.
  3. Verfahren zur Lese/Schreibsteuerung eines synchronen Speichers nach Anspruch 1, dadurch gekennzeichnet, dass für den Schreibfall mehrere Wartezyklen (NOPs) zwischen dem Schreibbefehl (WRA) und dem Aktiviersignal (ACT) liegen.
  4. Verwendung des Verfahrens nach einem der Ansprüche 1 bis 3 zum automatischen Schließen einer mehrere synchrone Speicher, insbesondere SDRAMs oder SGRAMs, enthaltenden Speicherbank, in der ein Lese/Schreibzugriff stattfand durch einen Lesebefehl mit dem frühest möglichen Autoprecharge.
  5. Schaltungsanordnung zur Lese/Schreibansteuerung eines synchronen Speichers, insbesondere SDRAM oder SGRAM, zur Durchführung des Verfahrens nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Speicher einen ersten Schaltungsteil (1) zur Führung und Erzeugung des Autoprechargesignals für den Lesevorgang und einen zweiten Schaltungsteil (2) zur Führung und Erzeugung des Autoprechargesignals für den Schreibvorgang und einen Multiplexer (3) aufweist, der die getrennt erzeugten und geführten Autoprechargesignale zum Lesen und Schreiben in zeitlich getrennter Lage vereinigt, um den Autoprecharge beim Lesen ohne Wartezyklen (NOPs) den Speicherzellen zuzuleiten.
  6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass ein Speichercontroller vorgesehen ist, der nur im Schreibfall Wartezyklen (NOPs) zwischen einem Schreibbefehlsignal (WRA) und dem zugehörigen Schreibaktivierungssignal (ACT) einlegt.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW561491B (en) * 2001-06-29 2003-11-11 Toshiba Corp Semiconductor memory device
KR100518543B1 (ko) * 2002-12-04 2005-10-04 삼성전자주식회사 프리차지 회로를 제어하는 프리차지 제어회로, 이를구비하는 반도체 메모리장치 및 프리차지 회로를제어하는 프리차지 제어신호를 생성하는 방법
DE102004020576B4 (de) * 2004-04-27 2007-03-15 Infineon Technologies Ag Datenverarbeitungsvorrichtung mit schaltbarer Ladungsneutralität und Verfahren zum Betreiben einer Dual-Rail-Schaltungskomponente
KR100746620B1 (ko) * 2006-06-29 2007-08-08 주식회사 하이닉스반도체 오토프리차지 신호 생성회로
CN102073604B (zh) * 2010-11-17 2014-09-10 中兴通讯股份有限公司 一种同步动态存储器读写控制方法、装置和系统
CN105302748A (zh) * 2015-11-03 2016-02-03 广州周立功单片机科技有限公司 Sdram控制方法及其系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587961A (en) * 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
US5748560A (en) * 1995-12-25 1998-05-05 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device with auto precharge operation easily controlled

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600605A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Auto-activate on synchronous dynamic random access memory
US5802581A (en) * 1995-12-22 1998-09-01 Cirrus Logic, Inc. SDRAM memory controller with multiple arbitration points during a memory cycle

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748560A (en) * 1995-12-25 1998-05-05 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device with auto precharge operation easily controlled
US5587961A (en) * 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions

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