DE19647135A1

DE19647135A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE19647135A1
Application number: DE19647135A
Authority: DE
Inventors: Hiroaki Nakano; Takehiro Hasegawa; Yukihito Oowaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-11-14
Filing date: 1996-11-14
Publication date: 1997-05-15
Also published as: KR970029766A; JPH09139071A; KR100272151B1; US5831928A

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine ultrahochintegrierte dynamische Halbleiterspeichervorrichtung (DRAM), die aus Speicherzelleneinheiten besteht, die jeweils mehrere in Reihe geschaltete dynamische Speicherzellen enthalten.

Vor kurzem erfolgten Verbesserungen von Speicherzellenaufbauten und Fortschritte bei Feinbearbeitungsverfahren und Schaltungsdesignverfahren haben die Packungsdichten dynamischer Speicher mit wahlfreiem Zugriff (DRAMs) wesentlich verbessert, welche Speicherzellen jenes Typs verwenden, bei denen ein Transistor und ein Kondensator vorgesehen sind. Dieser Fortschritt dauert an. Die hohen Packungsdichten von DRAMs haben auch zu einer Erhöhung der Anzahl an Datenbits geführt, die gleichzeitig eingeschrieben oder gelesen werden können.

Bei der Erhöhung der Anzahl an Bits tritt das Problem auf, wie die Daten aus Speicherzellenarrays entnommen werden. Fig. 1 zeigt ein typisches Beispiel für eine Zellenarraysteuerschaltung, die in einem Zellenarray (Zellenfeld) angeordnet ist. Die Zellenarraysteuerschaltung weist eine Zellenarrayauswahlschaltung 61 auf, eine Ausgleichsschaltung 62 zum Angleichen des Potentials einer Bitleitung BL auf das gewünschte Potential, einen Meßverstärker 63 zum Messen und Verstärken von Daten, die von einer Speicherzelle auf die Bitleitung BL ausgelesen werden, und eine Spaltenauswahlschaltung 64, die eine Verbindung zu einer Datenleitung DQ herstellt, um die Speicherzellendaten auf der Bitleitung BL nach außerhalb des Speicherzellenarrays zu übertragen.

Fig. 2 ist ein Zeitablaufdiagramm, welches den Betrieb der Zellenarraysteuerschaltung von Fig. 1 erklärt. Unter Bezugnahme auf Fig. 2 wird der Betrieb der Zellenarraysteuerschaltung kurz beschrieben. Wenn das Signal /RAS abgesenkt wird und der DRAM aktiv wird, wird ein Zellenarrayauswahltransistor für ein ausgewähltes Zellenarray eingeschaltet (ON), und werden Zellenarrayauswahltransistoren für nicht ausgewählte Zellenarrays ausgeschaltet (OFF). Die Ausgleichsschaltung, welche die Bitleitung BL auf dem gewünschten Potential gehalten hat, wird OFF geschaltet, wenn das Signal /EQL den niedrigen Pegel annimmt, was dazu führt, daß die Bitleitung BL auf unbestimmtem Potential liegt.

Als nächstes geht die Wortleitung WL auf den hohen Pegel, so daß die ausgewählten Speicherzellendaten auf die Bitleitung BL gelesen werden, und dann von dem Meßverstärker verstärkt werden. Wenn sich eine Potentialdifferenz mit bestimmter Größe zwischen den komplementären Bitleitungen ausgebildet hat, wird die Bitleitung BL, die durch das Signal CSL auf hohem Pegel ausgewählt wird, an die Datenleitung DQ auf hohem Pegel angeschlossen, um so die Daten in der ausgewählten Spalte nach außerhalb des Zellenarrays zu übertragen. Nachdem die Daten übertragen wurden, wird die Wortleitung WL auf den niedrigen Pegel gezwungen, um hierdurch Daten in die Speicherzelle einzuschreiben, und wird /EQL auf den hohen Pegel gesetzt, um hierdurch die Bitleitung BL anzugleichen. Daher befindet sich der DRAM im Bereitschaftszustand.

Fig. 3 zeigt ein Beispiel für die Ausbildung eines DRAM. Bei dem Beispiel gemäß Fig. 3 ist der DRAM aus Zeilendekodierern RD aufgebaut, welche eine Auswahl zwischen den Wortleitungen treffen und diese steuern, aus Spaltendekodierern CD, die eine Auswahl zwischen den CSL-Leitungen treffen und diese steuern, um eine Auswahl zwischen Spaltenauswahlschaltungen zu treffen, aus Zellenarraysteuerschaltungen SA und Speicherzellenarrays. Um die Energiedissipation und Rauschen zu verringern, ist jedes der Zellenarrays in mehrere Blöcke unterteilt. Im Betrieb werden einige der Blöcke aktiviert. Wenn nur eine Zellenarrayschaltung aktiviert ist, entspricht daher die Anzahl an Datenposten, die gleichzeitig gelesen oder geschrieben werden können, der Anzahl an Datenleitungen, welche die Zellenarrayschaltung aufweist.

Eine Erhöhung der Anzahl an Bits könnte dadurch erreicht werden, daß die Anzahl an Zellenarrays erhöht wird, die gleichzeitig aktiviert werden, oder die Anzahl an Datenleitungen der Zellenarraysteuerschaltung erhöht wird. Eine Erhöhung der Anzahl an Zellenarrays, die gleichzeitig aktiviert werden, würde allerdings zu einer Erhöhung des Rauschens und der Energiedissipation führen. Andererseits würde eine Erhöhung der Anzahl an Datenleitungen in der Zellenarraysteuerschaltung zu einer Vergrößerung der Chipfläche führen.

Als nächstes wird der Hochgeschwindigkeitsbetrieb in Spalten beschrieben. Wie voranstehend geschildert umfaßt der Betrieb eines DRAM die Vorgänge des Lesens, Verstärkens und erneuten Einschreibens von Daten, Angleichen von Bitleitungen, usw. Die erforderliche Zykluszeit des DRAM ist daher relativ lang, verglichen mit jener von SRAMs. Wenn jedoch zuerst die Wortleitung auf den hohen Pegel gesetzt wird, und dann zugelassen wird, daß der Meßverstärker Daten zwischenspeichert, so können Daten schnell gelesen oder eingeschrieben werden, und zwar aufeinanderfolgend, durch geeignete Steuerung der CSL-Leitung.

Fig. 4 ist ein Zeitablaufdiagramm der Operation des Auslesens von Daten, wobei die Spaltenadresse synchron mit einem externen Takt geändert wird. Bei diesem Beispiel wird die Spaltenadresse, welche das Spaltenauswahlsignal CSL steuert, auf der Vorderflanke des externen Takts erfaßt. Die Spaltenadresse kann von außen eingegeben werden, oder kann beispielsweise von einem Zähler innerhalb des DRAM erzeugt werden. Durch eine so erfaßte Spaltenadresse wird ein entsprechendes Spaltenadressenauswahlsignal CSL ausgewählt. Bei dem Beispiel von Fig. 4 wird CSL0 entsprechend der ersten Adresse aktiviert, und wird CSL1 entsprechend der nächsten Adresse ausgewählt. Durch eine aktivierte CSL- Leitung werden ein ausgewählter Meßverstärker und Datenleitung miteinander verbunden, so daß Daten nach außerhalb des Zellenarrays übertragen werden.

Wie voranstehend geschildert können in den Spalten aufeinanderfolgende Dateneingabe/Ausgabeoperationen synchron mit dem externen Takt durchgeführt werden. Wenn die Zeit, die zwischen dem Zeitpunkt, wenn der externe Takt ansteigt, bis zu dem Zeitpunkt vergeht, an welchem Daten ausgegeben werden, als die Taktzugriffszeit bezeichnet wird, dann umfassen Faktoren, welche die Taktzugriffszeit beeinflussen, verschiedene Zeittoleranzen, die für CSL und Datenleitungen erforderlich sind. Die Zeitsteuerung zur Erhöhung des Potentials einer CSL-Leitung, zum Verstärken von Daten auf einer Datenleitung, zur Verringerung des Potentials der CSL- Leitung, zum Angleichen der Datenleitung, usw. muß nämlich mit ausreichenden Toleranzen zum Ausgleich von Prozeßänderungen durchgeführt werden. Dies kann dazu führen, daß eine Erhöhung der Taktfrequenz unmöglich wird.

Bei dem konventionellen DRAM führt daher eine Erhöhung der Anzahl an Datenbits zu einer Erhöhung der Anzahl gleichzeitig zu aktivierender Zellenarrays, oder zur Erhöhung der Anzahl an Datenleitungen in der Zellenarraysteuerschaltung. Dies führt unvermeidlich zu einer Erhöhung der Energiedissipation und der Chipfläche.

Wenn die Datenleitungen allerdings in mehreren Schichten angeordnet werden, wird insbesondere der Teilungsabstand der Verdrahtungsleitungen auf der obersten Schicht strenger als üblicherweise. Um die Spalten bei hoher Geschwindigkeit mit einem externen Takt zu betreiben ist es darüber hinaus erforderlich, den Zeitpunkt der Potentialerhöhung der CSL- Leitungen zu steuern, die Verstärkung der Daten auf den Datenleitungen, die Potentialabsenkung der CSL-Leitungen, die Angleichung der Datenleitungen, usw., und zwar mit ausreichenden Toleranzen zum Ausgleich von Prozeßvariationen. Dies führt dazu, daß sich kein Hochgeschwindigkeitsbetrieb erzielen läßt.

Ein Ziel der vorliegenden Erfindung besteht in der Bereitstellung einer Halbleitervorrichtung, welche eine Multibitspeicherzelle zur Verfügung stellen kann, ohne die Anzahl gleichzeitig zu aktivierender Zellenarrays zu erhöhen, mit einer minimalen Erhöhung der Fläche der Zellenarraysteuerschaltungen.

Ein weiteres Ziel der vorliegenden Erfindung besteht in der Bereitstellung einer Halbleitervorrichtung, welche bei einer hohen Taktfrequenz arbeiten kann, wobei nur eine minimale Steuerung des Zeitpunkts der Potentialerhöhung von CSL- Leitungen, der Verstärkung von Daten auf Datenleitungen, der Potentialabsenkung der CSL-Leitungen und der Angleichung der Datenleitungen erforderlich ist.

Gemäß einer ersten Zielrichtung der Erfindung wird eine Halbleitervorrichtung zur Verfügung gestellt, welche aufweist: ein Speicherzellenarray, welches matrixförmig angeordnete Speicherzellen aufweist, mehrere Bitleitungen zur Übertragung von Information an die Speicherzellen, und mehrere die Bitleitungen kreuzende Wortleitungen, um eine Auswahl zwischen den Speicherzellen zu treffen; mehrere Meßverstärker zum Verstärken von auf die Bitleitungen ausgelesenen Daten; mehrere Datenleitungen zur Übertragung von Daten, die von den Meßverstärkern verstärkt werden, nach außerhalb des Zellenarrays, wobei die mehreren Datenleitungen erste und zweite Verdrahtungsschichten umfassen; mehrere Spaltenauswahlschaltungen zum Steuern von Verbindungen der mehreren Datenleitungen und der mehreren Meßverstärker; und mehrere Steuersignalleitungen, die an die mehreren Spaltenauswahlschaltungen angeschlossen sind, und dritte und vierte Verdrahtungsschichten umfassen.

Die Halbleitervorrichtung kann so ausgebildet sein, daß die Datenleitungen erste und zweite mehrere Verdrahtungsschichten umfassen, wobei die erste Verdrahtungsschicht an die Spaltenauswahlschaltungen und die zweite Verdrahtungsschicht zumindest an eine der ersten Verdrahtungsschichten angeschlossen ist, und die Datenleitungen erste und zweite Verdrahtungsschichten aufweisen, wobei mehrere der dritten Verdrahtungsschichten jeweils an die Spaltenauswahlschaltung angeschlossen sind, und mehrere der vierten Verdrahtungsschichten jeweils zumindest mit einer der dritten Verdrahtungsschichten verbunden sind.

Alternativ kann die Halbleiterspeichervorrichtung so ausgebildet sein, daß die Datenleitungen einschließlich der ersten Verdrahtungsschichten an eine zugehörige Spaltenauswahlschaltung unter den Spaltenauswahlschaltungen angeschlossen sind, die Datenleitungen einschließlich der zweiten Verdrahtungsschichten an eine jeweilige Datenleitung unter den Datenleitungen angeschlossen sind, welche die ersten Verdrahtungsschichten enthalten, und die Spaltenauswahlleitungen, welche die dritten Verdrahtungsschichten enthalten, an eine jeweilige Spaltenauswahlschaltung unter den mehreren Spaltenauswahlschaltungen angeschlossen sind, und die Spaltenauswahlleitungen einschließlich der vierten Verdrahtungsschichten an eine der Spaltenauswahlleitungen angeschlossen sind, welche die dritten Verdrahtungsschichten enthalten.

Bevorzugte Ausführungsformen der ersten Zielrichtung der Erfindung sind folgende:

(1) Die Datenleitungen und die Spaltenauswahlleitungen, die jeweils die ersten bzw. dritten Verdrahtungsschichten enthalten, sind parallel zu den Wortleitungen angeordnet, und die Datenleitungen und die Spaltenauswahlleitungen, die jeweils die zweiten bzw. vierten Verdrahtungsschichten enthalten, sind parallel zu den Bitleitungen angeordnet.
(2) Jede der Spaltenauswahlschaltungen weist einen MOS- Transistor auf, der mit einem Gate, einer Source und einem Drain versehen ist, wobei das Gate an eine der Spaltenauswahlleitungen einschließlich der dritten Verdrahtungsleitungen angeschlossen ist, entweder die Source oder der Drain an einen der Meßverstärker angeschlossen ist, und entweder der Drain bzw. die Source an eine der Datenleitungen einschließlich der ersten Verdrahtungsschichten angeschlossen ist.
(3) Jede der Spaltenauswahlleitungen einschließlich der dritten Verdrahtungsleitungen ist zumindest an zwei der Spaltenauswahlschaltungen angeschlossen.
(4) Jede der Datenleitungen einschließlich der ersten Verdrahtungsleitungen ist mit zumindest zwei der Spaltenauswahlschaltungen verbunden, die an unterschiedliche Spaltenauswahlschaltungen einschließlich der dritten Verdrahtungsleitungen angeschlossen sind.
(5) Die Halbleiterspeichervorrichtung ist eine Halbleiterspeichervorrichtung, bei welcher, in einem Zustand, in welchem die Wortleitung WL ausgewählt ist, und Daten von durch die Wortleitung ausgewählten Speicherzellen von den Meßverstärkern zwischengespeichert werden, Daten nacheinander dadurch gelesen oder eingeschrieben werden, daß Spaltenauswahlsignale synchron mit einem extern angelegten Signal gesteuert werden, wobei eine momentan ausgewählte Steuersignalleitung und eine Steuersignalleitung, die als nächste ausgewählt werden soll, so ausgewählt werden, daß eine Spaltenauswahlschaltung ausgewählt wird, die an eine Datenleitung angeschlossen ist, die sich von einer Datenleitung unterscheidet, an welche eine momentan ausgewählte Spaltenauswahlschaltung angeschlossen ist.
(6) Die ersten Verdrahtungsschichten und die zweiten Verdrahtungsschichten bestehen aus einem ersten Material, und die zweiten Verdrahtungsschichten und die vierten Verdrahtungsschichten bestehen aus einem zweiten Material.
(7) Die erste Verdrahtungsschicht und die zweite Verdrahtungsschicht bestehen aus derselben Verdrahtungsschicht, und die zweite Verdrahtungsschicht und die vierte Verdrahtungsschicht bestehen aus derselben Verdrahtungsschicht.
(8) Es sind eine erste Steuerschaltung zum Steuern von Steuersignalleitungen der Spaltenauswahlschaltungen und eine zweite Steuerschaltung zum Steuern der Datenleitungen vorgesehen, wobei die erste und zweite Steuerschaltung nebeneinander angeordnet sind, und ein Teil der Signale, welche die zweite Steuerschaltung steuern, werden von der ersten Steuerschaltung erzeugt.

Gemäß der ersten Zielrichtung der Erfindung werden die Steuersignalleitungen der Spaltenauswahlschaltungen durch erste und zweite Verdrahtungsschichten gebildet, und werden die Datenleitungen durch dritte und vierte Verdrahtungsschichten gebildet. Durch eine derartige Anordnung und Verbindung der Verdrahtungsschichten kann die Anzahl gleichzeitig aktivierter Zellenarrays verringert werden, und eine Erhöhung der Chipfläche auf ein Minimum begrenzt werden, um die Anzahl an Datenbits zu erhöhen.

Bei der ersten Zielrichtung der Erfindung können eine Datenleitung, die an eine Spaltenauswahlschaltung angeschlossen ist, die durch eine Spaltensteuersignalleitung ausgewählt wird, und eine Datenleitung, die an eine Spaltenauswahlschaltung angeschlossen ist, die gleichzeitig ausgewählt wird, getrennte Schaltungen bilden. Durch Einstellung der Längen der Steuersignalleitungen auf der ersten Verdrahtungsschicht und der Datenleitungen auf der dritten Verdrahtungsschicht kann darüber hinaus die Anzahl an Datenleitungen zum gleichzeitigen Ausgeben von Daten einfach eingestellt werden, ohne daß es erforderlich ist, strikte Layoutregeln für die ersten und dritten Verdrahtungsschichten vorzusehen. Daher kann die Anzahl gleichzeitig aktivierter Zellenarrays verringert werden, und eine Erhöhung der Chipfläche auf ein Minimum begrenzt werden, wenn die Anzahl an Datenbits erhöht wird.

Gemäß einer zweiten Zielrichtung der Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt, welche aufweist: ein Speicherzellenarray mit Speicherzellen, die matrixförmig angeordnet sind, mehreren Bitleitungen zur Übertragung von Information an die Speicherzellen, und mehreren die Bitleitungen kreuz enden Wortleitungen, um eine Auswahl zwischen den Speicherzellen zu treffen; mehrere Meßverstärker zum Verstärken von Daten, die auf die Bitleitungen ausgelesen werden; mehrere Datenleitungen zur Übertragung von Daten, die von den Meßverstärkern verstärkt werden, nach außerhalb des Zellenarrays; mehrere Spaltenauswahlschaltungen zum Steuern von Verbindungen der mehreren Datenleitungen und der mehreren Meßverstärker; wobei die Halbleiterspeichervorrichtung eine Halbleiterspeichervorrichtung ist, bei welcher in einem Zustand, in welchem die Wortleitung WL ausgewählt wird, und Daten von durch die Wortleitung ausgewählten Speicherzellen durch die Meßverstärker zwischengespeichert werden, Daten nacheinander gelesen oder eingeschrieben werden, daß Spaltenauswahlsignale synchron mit einem extern angelegten Signal gesteuert werden, wobei eine momentan ausgewählte Steuersignalleitung und eine als nächste auszuwählende Steuersignalleitung so ausgewählt werden, daß eine Spaltenauswahlschaltung ausgewählt wird, die an eine Datenleitung angeschlossen ist, die sich von einer Datenleitung unterscheidet, an welche eine momentan ausgewählte Spaltenauswahlschaltung angeschlossen ist.

Gemäß der zweiten Zielrichtung kann ein Hochgeschwindigkeitsbetrieb unabhängig von verschiedenen Zeittoleranzen durchgeführt werden, nämlich durch Steuern der Spaltenauswahlsignalleitungen auf solche Weise, daß eine Spaltenauswahlsignalleitung, die als nächste ausgewählt werden soll, eine Spaltenauswahlschaltung auswählt, die an eine Datenleitung angeschlossen ist, die sich von einer Datenleitung unterscheidet, mit welcher eine momentan ausgewählte Spaltenauswahlschaltung verbunden ist. Daher läßt sich eine dynamische Halbleiterspeichervorrichtung verwirklichen, die mit hoher Taktfrequenz arbeitet.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen sich weitere Vorteile und Merkmale ergeben.

Die beigefügten Zeichnungen, die einen Teil der Beschreibung bilden, zeigen momentan bevorzugte Ausführungsformen der vorliegenden Erfindung, und dienen zusammen mit der voranstehenden allgemeinen Beschreibung und der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführungsformen zur Erläuterung der Grundlagen der vorliegenden Erfindung. Es zeigt:

Fig. 1 ein typisches Beispiel für eine konventionellen Zellenarraysteuerschaltung;

Fig. 2 ein Beispiel für ein Zeitablaufdiagramm des Betriebs des konventionellen DRAM;

Fig. 3 ein Beispiel für die Ausbildung des konventionellen DRAM;

Fig. 4 ein Zeitablaufdiagramm für einen aufeinanderfolgenden Datenlese/Schreibvorgang, entsprechend einem externen Takt, in dem konventionellen DRAM;

Fig. 5 eine Anordnung der Kernschaltung eines DRAM gemäß einer ersten Ausführungsform der Erfindung;

Fig. 6 eine Anordnung der Kernschaltung eines DRAM gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 7 eine Anordnung der Kernschaltung eines DRAM gemäß einer dritten Ausführungsform der Erfindung;

Fig. 8 eine Anordnung der Kernschaltung eines DRAM gemäß einer vierten Ausführungsform der Erfindung;

Fig. 9 ein Zeitablaufdiagramm für einen Hochgeschwindigkeitsleseoperation des DRAM von Fig. 8;

Fig. 10 eine Anordnung der Kernschaltung eines DRAM gemäß einer fünften Ausführungsform der Erfindung;

Fig. 11 eine Anordnung der Spalten-Kernschaltung eines DRAM gemäß einer sechsten Ausführungsform der Erfindung; und

Fig. 12 eine Anordnung der Kernschaltung eines DRAM gemäß einer siebten Ausführungsform der Erfindung.

(Ausführungsform 1)

In Fig. 5, die eine Anordnung der Kernschaltung eines DRAM gemäß einer ersten Ausführungsform der Erfindung zeigt, bezeichnen Bezugszeichen SAi (i = 1 bis 7) Zellenarraysteuerschaltungen, die jeweils einen Meßverstärker, eine Bitleitungsausgleichsvorrichtung, usw. aufweisen. In Fig. 5 sind Spaltenauswahlschaltungen allein getrennt von den Zellenarraysteuerschaltungen dargestellt, um das Verständnis der Merkmale der ersten Ausführungsform zu erleichtern. In der nachfolgenden Beschreibung kann die Zellenarraysteuerschaltung als der Meßverstärker bezeichnet werden.

Bei der vorliegenden Ausführungsform ist eine Spaltenauswahlschaltung für alle vier Bitleitungen vorgesehen. Eine Spaltenauswahlschaltung ist an zwei der vier Bitleitungen (komplementäres Bitleitungspaar) angeschlossen. In Fig. 5 sind die Bitleitungen so dargestellt, daß sie nur von der linken Seite aus mit dem Meßverstärker verbunden sind. Der Meßverstärker (der sogenannte gemeinsam genutzte Meßverstärker) kann gemeinsam von Bitleitungen auf beiden Seiten benutzt werden.

Die Schicht LDQ (die dritte Verdrahtungsschicht) der lokalen DQ-Leitungen verläuft in derselben Richtung wie eine Wortleitung WL in dem Zellenarray. Bei der vorliegenden Ausführungsform ist die Länge der Wortleitung gleich der Länge eines Arrays aus vier Zellenarraysteuerschaltungen SA. Eine Gruppe eines lokalen DQ-Leitungspaares (LDQ, /LDQ) wird gemeinsam zwischen zwei Zellenarraysteuerschaltungen SA benutzt. Beispielsweise wird das lokale DQ-Leitungspaar LDQ0, /LDQ0 gemeinsam zwischen Zellenarraysteuerschaltungen SA0 und SA2 genutzt, und wird das lokale Leitungspaar LDQ1, /LDQ1 gemeinsam zwischen den Zellenarraysteuerschaltungen SA1 und SA3 benutzt. Um eine Auswahl zwischen zwei Zellenarraysteuerschaltungen SA zu treffen, welche sich ein lokales DQ-Leitungspaar teilen, ist eine lokale Spaltenauswahlsignalleitung (erste Verdrahtungsschicht) LCSL in derselben Richtung angeordnet wie die lokalen DQ-Leitungen LDQ. Die lokalen CSL-Leitungen LCSL und die lokalen DQ- Leitungen LDQ sind aus derselben Verdrahtungsschicht ausgebildet.

Wenn bei der vorliegenden Ausführungsform die lokale CSL- Leitung LCSL0 aktiviert wird, werden die Zellenarraysteuerschaltungen SA0, SA1, SA4 und SA5 ausgewählt, so daß Daten auf den lokalen DQ-Leitungen LDQ0 bis LDQ3 ausgegeben werden. Die lokalen DQ-Leitungen LDQ0 bis LDQ3 sind jeweils an Haupt-DQ-Leitungen MDQ0 bis MDQ3 angeschlossen, die aus einer Verdrahtungsschicht (vierten Verdrahtungsschicht) gebildet sind, die sich von jener (der dritten Verdrahtungsschicht) der lokalen DQ-Leitungen LDQ unterscheidet, und in derselben Richtung angeordnet ist wie die Bitleitungen BL.

Dies Spaltenauswahlsignalleitungen weisen ebenso einen Mehrschichtaufbau auf wie die Datenleitungen. Bei der vorliegenden Ausführungsform sind die lokalen CSL-Leitungen LCSL0 und LCSL1 jeweils an eine Haupt-CSL-Leitung MCSL0 bzw. MCSL1 (zweite Verdrahtungsschicht) angeschlossen, die aus derselben Verdrahtungsschicht gebildet sind wie die Haupt-DQ- Leitungen MDQ, und in derselben Richtung angeordnet sind wie die Bitleitungen BL.

Wenn bei der vorliegenden Ausführungsform eine Spalte (beispielsweise die Haupt-CSL-Leitung MCSL0, die lokale CSL- Leitung LCSL0) von der Spaltenauswahlschaltung ausgewählt wird, können vier DQ-Leitungspaare der Haupt-DQ-Leitungen MDQ0 und /MDQ0 bis MDQ3 und /MDQ3 Zellendaten nach außen übertragen. Betrachtet man die Zellenarraysteuerschaltungen SA0 bis SA3 als einen Block, kann die Anzahl der lokalen DQ- Leitungen LDQ und der Haupt-DQ-Leitungen MDQ frei wählbar erhöht werden. Dies gestattet die Verarbeitung einer Anzahl an Datenposten zum gleichen Zeitpunkt, ohne die Zellenarrayfläche zu erhöhen, oder die Anzahl gleichzeitig zu aktivierender Zellenarrays.

Bei der vorliegenden Ausführungsform ist daher jede lokale CSL-Leitung LCSL als mehr an eine Spaltenauswahlschaltung angeschlossen, und ist jedes lokale DQ-Leitungspaar LDQ an mehr als eine Spaltenauswahlschaltung angeschlossen, von denen jede mit einer getrennten lokalen CSL-Leitung LCSL verbunden ist. Daher werden Spaltenauswahlschaltungen, die gemeinsam an eine lokale CSL-Leitung LCSL angeschlossen sind, nicht gleichzeitig ausgewählt. Wenn zwei oder mehr Spaltenauswahlschaltungen durch eine lokale CSL-Leitung LCSL ausgewählt werden, werden darüber hinaus Daten auf sämtlichen lokalen DQ-Leitungspaaren LDQ ausgegeben.

Eine lokale DQ-Leitung LDQ, die an eine Spaltenauswahlschaltung angeschlossen ist, die von einer lokalen CSL-Leitung LCSL ausgewählt wird, und eine lokale DQ-Leitung LDQ, die an eine gleichzeitig ausgewählte Spaltenauswahlschaltung angeschlossen ist, können daher getrennte Schaltungen bilden. Durch Einstellung der Längen der lokalen CSL-Leitungen LCSL und der lokalen DQ-Leitungen LDQ können darüber hinaus die Anzahl an Datenleitungen, welche gleichzeitig Daten herausführen, einfach ohne strenge Layoutregeln eingestellt werden. Dies führt dazu, daß die Anzahl gleichzeitig aktivierter Zellenarrays verringert werden kann, und eine Vergrößerung der Chipfläche auf ein Minimum unterdrückt werden kann, um einen Mehrfach-Bitbetrieb zu realisieren.

(Ausführungsform 2)

Fig. 6 zeigt eine Anordnung eines DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, bei welcher die Meßverstärkerfläche in mehrere Unterflächen unterteilt ist. Lokale CSL-Leitungen LCSL0 bis LCSL3 und lokale DQ- Leitungspaare LDQ0, /LDQ0 bis LDQ7, /LDQ7 sind für die gleichen Verstärkerunterflächen 1 und 2 vorgesehen. Die lokalen CSL-Leitungen LCSL0, LCSL1, LCSL2 und LCSL3 sind an Hauptleitungen MCSL0, MCSL1, MCSL2 bzw. MCSL3 angeschlossen. Anders als bei der allgemeinen Beziehung zwischen lokalen und Haupt-CSL-Leitungen stehen die lokalen CSL-Leitungen in einer Beziehung von Eins-zu-Eins zu den Haupt-CSL-Leitungen. Dies liegt daran, daß die Haupt- und lokalen CSL-Leitungen aus unterschiedlichen Verdrahtungsschichten ausgebildet werden.

Lokale DQ-Leitungspaare LDQ0, /LDQ0 bis LDQ7, /LDQ7 sind an Haupt-DQ-Leitungspaare MDQ0, /MDQ0 bis MDQ3, /MDQ3 in einer Beziehung von mehreren zu Eins angeschlossen. Beispielsweise ist bei der vorliegenden Ausführungsform die Haupt-DQ-Leitung MDQ0 an die lokalen DQ-Leitungen LDQ0 und LDQ4 angeschlossen, und ist die Haupt-DQ-Leitung MDQ1 mit den lokalen DQ- Leitungen LDQ1 und LDQ5 verbunden. Wenn die lokale DQ-Leitung LDQ0 dadurch mit der Haupt-DQ-Leitung MDQ0 verbunden wird, daß die lokale CSL-Leitung LCSL0 auf dem hohen Pegel liegt, befindet sich die lokale CSL-Leitung LCSL1, welche die Steuerleitung für die lokale DQ-Leitung LDQ4 bildet, auf niedrigem Pegel. Selbst wenn eine Haupt-DQ-Leitung mit zwei oder mehreren lokalen DQ-Leitungen verbunden ist, kann daher ein ordnungsgemäßer Betrieb sichergestellt werden.

Darüber hinaus ist auch eine Ausdehnung der vorliegenden Ausführungsform auf eine Anordnung einfach möglich, bei welcher die Zellenarrayfläche in Unterflächen unterteilt ist. Dies liegt an folgenden Merkmalen der vorliegenden Ausführungsform:

(1) Eine Haupt-CSL-Leitung MCSL ist nur an eine lokale CSL- Leitung LCSL angeschlossen.
(2) Die Haupt-DQ-Leitung MDQ kann an zwei oder mehr lokale DQ-Leitungen LDQ angeschlossen sein.
(3) Die Haupt-CSL-Leitungen MCSL und die Haupt-DQ-Leitungen MDQ sind in derselben Richtung angeordnet wie die Bitleitungen BL, und die lokalen CSL-Leitungen LCSL und die lokalen DQ-Leitungen LDQ sind in derselben Richtung angeordnet wie die Wortleitungen WL. Diese Merkmale verhindern keine Unterteilung eines DRAM-Arrays.

(Ausführungsform 3)

Fig. 7 zeigt eine Anordnung eines DRAM gemäß einer dritten Ausführungsform der vorliegenden Erfindung, bei welcher die Meßverstärkerfläche in Unterflächen unterteilt ist. Es wird darauf hingewiesen, daß jedes lokale DQ-Leitungspaar (LDQ, /LDQ) durch eine einzige Linie dargestellt ist, um die Figur zu vereinfachen. Bei der vorliegenden Ausführungsform sind zwei oder mehr lokale CSL-Leitungen mit einer Haupt-CSL- Leitung verbunden.

Bei der vorliegenden Ausführungsform sind die lokalen CSL- Leitungen LCSL0 und LCSL2 an die Haupt-CSL-Leitung MCSL0 angeschlossen, und sind die lokalen CSL-Leitungen LCSL1 und LCSL3 an die Haupt-CSL-Leitung MCSL1 angeschlossen. Die lokalen DQ-Leitungspaare LDQ und die Haupt-DQ-Leitungspaare MDQ stehen in einer Beziehung von Eins-zu-Eins. Bei der vorliegenden Ausführungsform sind die in dem Meßverstärkerbereich 1 angeordneten lokalen DQ-Leitungspaare LDQ0 bis LDQ3 jeweils an die Haupt-DQ-Leitungspaare MDQ0 bis MDQ13 angeschlossen. Die lokalen DQ-Leitungspaare LDQ4 bis LDQ7 sind mit den Haupt-DQ-Leitungspaaren MDQ4 bis MDQ7 verbunden. Die vorliegende Ausführungsform hat folgende Merkmale:

(1) Eine Haupt-CSL-Leitung MCSL kann an zwei oder mehr lokale CSL-Leitungen LCSL angeschlossen werden.
(2) Eine Haupt-DQ-Leitung MDQ ist an nur eine lokale DQ- Leitung LDQ angeschlossen.
(3) Die Haupt-CSL-Leitungen MCSL und die Haupt-DQ-Leitungen MDQ sind in derselben Richtung angeordnet wie die Bitleitungen BL, und die lokalen CLS-Leitungen LCSL und die lokalen DQ-Leitungen LDQ sind in derselben Richtung angeordnet wie die Wortleitungen WL.

(Ausführungsform 4)

Als nächstes wird eine vierte Ausführungsform der Erfindung beschrieben, welche ein Betriebsverfahren betrifft, welches es dem DRAM ermöglicht, der die im Zusammenhang mit der ersten und zweiten Ausführungsform der Erfindung beschriebene Kernanordnung aufweist, mit hoher Geschwindigkeit zu arbeiten. Fig. 8 zeigt eine Kernanordnung gemäß der vierten Ausführungsform. Diese Figur zeigt die Kernanordnung, die in Fig. 5 als die erste Ausführungsform gezeigt wurde, in einem größeren Abschnitt, so daß vier lokale CSL-Leitungen LCSL und acht lokale DQ-Leitungspaare LDQ dargestellt sind.

Wenn bei der Kernanordnung von Fig. 8 die Haupt-CSL-Leitung MCSL0 oder MCSL1 ausgewählt wird, werden tatsächlich nur vier Haupt-DQ-Leitungspaare MDQ0 bis MDQ3 zur Übertragung von Daten verwendet. Andererseits werden, wenn die Haupt-CSL- Leitung MCSL2 oder MCSL3 ausgewählt ist, nur vier Haupt-DQ- Leitungspaare MDQ0 bis MDQ3 tatsächlich zur Übertragung von Daten eingesetzt. Wenn eine Spaltenauswahlleitung ausgewählt wird, sind daher DQ-Leitungspaare vorhanden, über welche keine Daten übertragen werden. Daher ist es bei der Kernanordnung gemäß Fig. 8 auch möglich, zwei oder mehr CSL- Leitungen auszuwählen.

Fig. 9 ist ein Zeitablaufdiagramm mit einer Darstellung jenes Zustands, wenn die Kernanordnung gemäß Fig. 8 eine Hochgeschwindigkeitsleseoperation durchführt. Diese Operation wird so durchgeführt, daß in einem Zustand, in welchem eine Wortleitung WL ausgewählt ist, und Daten von Speicherzellen, welche durch die Wortleitung ausgewählt werden, durch Meßverstärker SA zwischengespeichert werden, Daten aufeinanderfolgend dadurch gelesen oder eingeschrieben werden, daß Spaltenauswahlsignale synchron zu einem von außen angelegten Signal gesteuert werden.

In Fig. 9 wird die Haupt-CSL-Leitung MCSL0 zuerst ausgewählt (t = t1), so daß Daten auf die Haupt-DQ-Leitungspaare MDQ0 bis MDQ3 ausgelesen werden. In dem nächsten Zyklus vom Zeitpunkt t = t2 bis t = t3 wird die Haupt-CSL-Leitung MCSL2 ausgewählt, welche sich keine DQ-Leitungen mit der Leitung MCSL0 teilt, so daß Daten auf die Haupt-DQ-Leitungspaare MDQ4 bis MDQ7 ausgelesen werden. Während des Intervalls von t = t2 bis t = t3 wird die Haupt-CSL-Leitung MCSL0 in einen nicht ausgewählten Zustand versetzt, und werden die Haupt-DQ- Leitungen MDQ0 bis MDQ3 auf ein vorher ausgewähltes Potential vorgeladen. Während des dritten Zyklus wird, während die Haupt-CSL-Leitung MCSL1 ausgewählt wird, und Daten auf die Haupt-DQ-Leitungen MDQ0 bis MDQ3 ausgelesen werden, die Haupt-CSL-Leitung MCSL2, die in dem vorherigen Zyklus ausgewählt wurde, in den nicht ausgewählten Zustand zurückversetzt, und werden die Haupt-DQ-Leitungen MDQ4 bis MDQ7 vorgeladen.

Bei der vorliegenden Ausführungsform wird daher durch abwechselnde Auswahl der CSL-Leitungen, die keine DQ- Leitungspaare gemeinsam benutzen, das Erfordernis von Toleranzen für den Zeitpunkt der Potentialerhöhung der CSL- Leitungen, der Vorladung der DQ-Leitungspaare und dergleichen ausgeschaltet, wodurch ein Hochgeschwindigkeitsbetrieb durchgeführt werden kann.

(Ausführungsform 5)

Fig. 10 ist eine schematische Darstellung eines Zellenarrays gemäß einer fünften Ausführungsform der Erfindung. In Fig. 10 ist die in Fig. 8 dargestellte DRAM-Kernanordnung so dargestellt, daß sie mehrere Meßverstärkerbereiche abdeckt. Weiterhin sind Spaltendekodierer CDC zum Dekodieren der Spaltensteuersignalleitungen (Haupt-CSL-Leitungen MCSL und lokale CSL-Leitungen LCSL) und DQ-Puffer DQB zum Anschließen der Datenleitungspaare MDQ nach außerhalb des Zellenarrays dargestellt.

Lokale DQ-Leitungspaare LDQ0 bis LDQ3 und lokale CSL- Leitungen LCSL0 bis LCSL7 sind auf den Meßverstärkerbereichen 1 und 2 angeordnet. Als globale Leitungen (Leitungspaare) sind Haupt-DQ-Leitungen MDQ0 bis MDQ7 und Haupt-CLS-Leitungen MCSL0 bis MCSL7 vorgesehen, welche jeweils an die DQ-Puffer DQB0 bis DQB7 und die Spaltendekodierer CDC0 bis CDC7 angeschlossen sind. Die Indizes, die bei den Spaltendekodierern CDC angegeben sind, geben die Reihenfolge an, in welcher diese aktiviert werden, wenn die Spaltenadresse schrittweise im Hochgeschwindigkeitsbetrieb der Spaltenanordnung erhöht wird.

Obwohl die Beschreibung der vierten Ausführungsform teilweise wiederholt werden kann, tauchen in einem Zustand, in welchem die Spaltendekodierer CDC0, CDC2, CDC4 und CDC6 ausgewählt werden, Daten auf den Haupt-DQ-Leitungen MDQ0 bis MDQ3 auf, und werden dann über die DQ-Puffer DQB0 bis DQB3 an externe Datenleitungspaare RWD übertragen. Wenn andererseits die Spaltendekodierer CDC1, CDC3, CDC5 und CDC7 ausgewählt werden, tauchen Daten auf den Haupt-DQ-Leitungen MDQ4 bis MDQ7 auf, und werden dann an die externen Datenleitungspaare RWD über die DQ-Puffer DQB4 bis DQB7 übertragen. Aus diesem Grund wird dieselbe Haupt-DQ-Leitung MDQ nicht ständig für die Datenübertragung eingesetzt, und kann jede Haupt-DQ- Leitung MDQ, auf welche Daten in einem Zyklus ausgelesen werden, in dem nächsten Zyklus Vorbereitungen für die nächste Operation treffen, beispielsweise eine Vorladung. Bei der vorliegenden Ausführungsform können die entsprechenden DQ-Puffer, beispielsweise DQB0 und DQB4, durch einen gemeinsamen Puffer ersetzt werden.

(Ausführungsform 6)

Als sechste Ausführungsform der Erfindung wird die Steuerung der DQ-Puffer in der im Zusammenhang mit der fünften Ausführungsform beschriebenen Kernanordnung beschrieben. Im allgemeinen erfolgt eine Entscheidung, ob ein DQ-Puffer in Betrieb gesetzt werden soll, auf der Grundlage der Spaltenadresse. Streng genommen ist es daher für die DQ- Puffer erforderlich, daß sie eine Vorrichtung zum Dekodieren der Spaltenadresse aufweisen. Bei dem in Fig. 10 gezeigten Layout ist jedoch jeder der Spaltendekodierer CDC mit einer Vorrichtung zum Dekodieren der Spaltenadresse in der Nähe eines jeweils zugehörigen DQ-Puffers angeordnet, so daß sich der entsprechende DQ-Puffer und der Spaltendekodierer eine Vorrichtung zum Dekodieren der Spaltenadresse teilen können. In dem Beispiel von Fig. 10 ist es nur erforderlich, daß die DQ-Puffer DQB0 bis DQB3 nur dann aktiviert werden, wenn die Spaltendekodierer CDC0, CDC2, CDC4 und CDC5 ausgewählt werden, wogegen die DQ-Puffer DQB4 bis DQB7 nur dann aktiviert werden, wenn die Spaltendekodierer CDC1, CDC3, CDC5 und CDC7 ausgewählt werden.

In Fig. 11 ist als Blockschaltbild eine Anordnung zum Steuern der DQ-Puffer mit Hilfe der Spaltendekodierer dargestellt. Der Ausgang jeder der NAND-Schaltungen 71 bis 74, die in den jeweiligen Spaltendekodierern CDC0, CDC2, CDC4 und CDC6 vorgesehen ist, die jeweils eine entsprechenden Spaltenauswahlleitung CSL auswählen, ist an eine NAND- Schaltung 75 angeschlossen, deren Ausgang an eine Steuerschaltung 76 zur Erzeugung von Steuersignalen zum Steuern der DQ-Puffer angeschlossen ist.

Wenn bei der vorliegenden Ausführungsform keiner der Spaltendekodierer CDC0, CDC2, CDC4 und CDC6 ausgewählt wird, liegt der Ausgang der NAND-Schaltung 75 auf dem niedrigen Pegel. Wird irgendeiner der Spaltendekodierer ausgewählt, geht der Ausgang der NAND-Schaltung 75 auf den hohen Pegel. Die vorliegende Ausführungsform kann daher an den Betriebsablauf angepaßt werden, wie im Zusammenhang mit der fünften Ausführungsform geschildert wurde. Darüber hinaus ist es nicht mehr erforderlich, daß die DQ-Puffer von außerhalb der Kernanordnung gesteuert werden, was es gestattet, die Anzahl an Steuerschaltungen und die Chipfläche zu verringern.

(Ausführungsform 7)

Wie voranstehend erwähnt besteht eines der Merkmale der vorliegenden Erfindung darin, daß in einem Bereich, der durch die Anordnung der Spaltenauswahlleitungen (CSL-Leitungen) und der Datenleitungspaare (DQ-Leitungspaare) festgelegt ist, mehrere Meßverstärkerflächen, die in diesem Bereich angeordnet sind, nicht sowohl die CSL-Leitungen als auch die DQ-Leitungspaare gemeinsam nutzen. Die Anzahl an CSL- Leitungen oder DQ-Leitungen zur vorbestimmten Fläche nimmt daher im Vergleich zu jenem Fall zu, in welchem diese Leitungen gemeinsam genutzt werden. Dies führt dazu, daß in der Hinsicht eine Schwierigkeit entsteht, daß Designregeln für Verdrahtungsschichten zur Ausbildung dieser Leitungen streng werden. Eine derartige Schwierigkeit kann in gewissem Ausmaß dadurch vermieden werden, daß die lokalen DQ-Leitungen oder die lokalen CSL-Leitungen länger ausgebildet werden. Wenn allerdings die Anzahl an Unterteilungen des Zellenarrays weiter zunimmt, wenn die Integrationsdichte von Speichern zunimmt, dann nimmt die Anzahl der CSL-Leitungen oder der DQ-Leitungen zu der vorbestimmten Fläche zu.

Eine siebte Ausführungsform der vorliegenden Erfindung, die so ausgebildet ist, daß sie diese Schwierigkeit überwindet, ist in Fig. 12 dargestellt, welche eine Anordnung zeigt, bei welcher Spaltendekodierer, die konventionellerweise außerhalb eines Bereiches angeordnet werden, der durch die Anordnung der CSL-Leitungen und der DQ-Leitungspaare festgelegt wird, in dem Zentrum dieses Bereiches angeordnet werden. Hierdurch können selbst dann, wenn der Bereich in acht Zellenarraybereiche unterteilt ist, Verdrahtungsregeln, welche im wesentlichen die gleichen sind in jenem Fall, in welchem der Bereich in vier Teile unterteilt ist, eingesetzt werden, und kann auf diese Weise eine wesentliche Lockerung der Designregeln erwartet werden.

Die vorliegende Erfindung ist nicht auf die voranstehend geschilderten, bevorzugten Ausführungsformen beschränkt. Das Speicherzellenarray kann Speicherzellen mit einem Transistor und einem Kondensator aufweisen, oder Speicherzelleneinheiten mit jeweils mehreren derartigen, in Reihe geschalteten Speicherzellen. Darüber hinaus kann die vorliegende Erfindung bei einem taktgesteuerten DRAM (synchronen DRAM) eingesetzt werden. Schließlich kann der Speicher ein EEPROM sein, der nicht-flüchtige Speicherzellen verwendet.

Die vorliegende Erfindung läßt sich, ohne vom Wesen und Umfang der Erfindung abzuweichen, auf noch weitere Arten und Weisen durchführen oder verwirklichen.

Zusätzliche Vorteile und Abänderungen der Erfindung werden Fachleuten auf diesem Gebiet sofort auffallen. Daher ist die vorliegende Erfindung in ihren Gesamtaspekten nicht auf die spezifischen Einzelheiten, beispielhaften Geräte, und dargestellten Beispiele beschränkt, die hier gezeigt und geschildert wurden. Es lassen sich daher verschiedene Abänderungen vornehmen, ohne vom Wesen und Umfang des allgemeinen erfinderischen Konzepts abzuweichen, welches sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergibt und von den beigefügten Patentansprüchen umfaßt sein soll.

Claims

1. Halbleitervorrichtung mit:
einem Speicherzellenarray, welches matrixförmig angeordnete Speicherzellen aufweist, mehrere Bitleitungen (BL) zur Übertragung von Information an die Speicherzellen, und mehrere die Bitleitungen kreuzende Wortleitungen (WL), um eine Auswahl unter den Speicherzellen zu treffen;
mehreren Meßverstärkern (SA) zur Verstärkung von Daten, die auf die Bitleitungen (BL) ausgelesen werden;
mehreren Datenleitungen (LDQ, MDQ) zur Übertragung von Daten, die von den Meßverstärkern (SA) verstärkt wurden, zur Außenseite des Zellenarrays hin, wobei die mehreren Datenleitungen (LDQ, MDQ) erste und zweite Verdrahtungsschichten enthalten;
mehreren Spaltenauswahlschaltungen zum Steuern von Verbindungen der mehreren Datenleitungen (LDQ, MDQ), und der mehreren Meßverstärker (SA); und
mehreren Steuersignalleitungen (LCSL, MCSL), die an die mehreren Spaltenauswahlschaltungen angeschlossen sind, wobei die mehreren Steuerleitungen (LCSL, MCSL) dritte und vierte Verdrahtungsschichten enthalten.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Datenleitungen mehrere erste und zweite Verdrahtungsschichten aufweisen, wobei die erste Verdrahtungsschicht an eine der Spaltenauswahlschaltungen angeschlossen ist, und die zweite Verdrahtungsschicht an zumindest eine der ersten Verdrahtungsschichten angeschlossen ist, und
die Datenleitungen erste und zweite Verdrahtungsschichten aufweisen, wobei mehrere dritte Verdrahtungsschichten jeweils an die Spaltenauswahlschaltungen angeschlossen sind, und mehrere der vierten Verdrahtungsschichten jeweils an zumindest eine der dritten Verdrahtungsschichten angeschlossen sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenleitungen (LDQ), welche die ersten Verdrahtungsschichten enthalten, an eine zugehörige der Spaltenauswahlschaltungen angeschlossen sind, die Datenleitungen (MDQ), welche die zweiten Verdrahtungsschichten enthalten, an eine zugehörige der Datenleitungen angeschlossen sind, welche die ersten Verdrahtungsschichten enthalten, und
die Spaltenauswahlleitungen (LCSL), welche die dritten Verdrahtungsschichten enthalten, an eine jeweilige der Spaltenauswahlschaltungen angeschlossen sind, und die Spaltenauswahlleitungen (MCSL), welche die vierten Verdrahtungsschichten enthalten, an eine der Spaltenauswahlleitungen (LCSL) angeschlossen sind, welche die dritten Verdrahtungsschichten enthalten.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Datenleitungen und die Spaltenauswahlleitungen, die jeweils die ersten bzw. dritten Verdrahtungsschichten enthalten, parallel zu den Wortleitungen angeordnet sind, und die Datenleitungen und Spaltenauswahlleitungen, die jeweils die zweiten und vierten Verdrahtungsschichten enthalten, parallel zu den Bitleitungen angeordnet sind.

5. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jede der Spaltenauswahlschaltungen einen MOS-Transistor enthält, der ein Gate, eine Source und einen Drain aufweist, wobei das Gate an eine der Spaltenauswahlleitungen angeschlossen ist, welche die dritten Verdrahtungsleitungen enthalten, entweder die Source oder der Drain an eine der Meßverstärker angeschlossen ist, und entweder der Drain oder die Source an eine der Datenleitungen angeschlossen ist, welche die ersten Verdrahtungsschichten umfassen.

6. Halbleiterspeichervorrichtung nach einem der Ansprüche 2, 3 oder 5, dadurch gekennzeichnet, daß jede der Spaltenauswahlleitungen, welche die dritten Verdrahtungsleitungen enthalten, an zumindest zwei der Spaltenauswahlschaltungen angeschlossen ist.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß jede der Datenleitungen, welche die ersten Verdrahtungsleitungen enthalten, an zumindest zwei der Spaltenauswahlschaltungen angeschlossen ist, die an unterschiedliche Spaltenauswahlschaltungen angeschlossen sind, welche die dritten Verdrahtungsleitungen enthalten.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung eine Halbleiterspeichervorrichtung ist, bei welcher dann, wenn die Wortleitung (WL) ausgewählt ist, und Daten von Speicherzellen, die durch die Wortleitung ausgewählt werden, durch die Meßverstärker zwischengespeichert werden, Daten nacheinander dadurch gelesen oder eingeschrieben werden, daß Spaltenauswahlsignale synchron mit einem von außen angelegten Signal gesteuert werden, und daß eine momentan ausgewählte Steuersignalleitung und eine Steuersignalleitung, die als nächst ausgewählt werden soll, so ausgewählt werden, daß eine Spaltenauswahlschaltung ausgewählt wird, die an eine Datenleitung angeschlossen ist, welche sich von einer Datenleitung unterscheidet, an welche eine momentan ausgewählte Spaltenauswahlschaltung angeschlossen ist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die ersten Verdrahtungsschichten und die zweiten Verdrahtungsschichten aus einem ersten Material ausgebildet sind, und daß die zweiten Verdrahtungsschichten und die vierten Verdrahtungsschichten aus einem zweiten Material ausgebildet sind.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die ersten Verdrahtungsschicht und die zweite Verdrahtungsschicht aus derselben Verdrahtungsschicht ausgebildet sind, und daß die zweite Verdrahtungsschicht und die vierte Verdrahtungsschicht aus derselben Verdrahtungsschicht ausgebildet sind.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß eine erste Steuerschaltung zum Steuern von Steuersignalleitungen der Spaltenauswahlschaltungen und eine zweite Steuerschaltung zum Steuern der Datenleitungen vorgesehen sind, wobei die ersten und zweiten Steuerschaltungen nebeneinander angeordnet sind, und ein Teil der Signale, welche die zweite Steuerschaltung steuern, von der ersten Steuerschaltung erzeugt werden.

12. Halbleiterspeichervorrichtung mit:
einem Speicherzellenarray, das Speicherzellen aufweist, die matrixartig angeordnet sind, mehrere Bitleitungen (BL) zur Übertragung von Information an die Speicherzellen, und mehrere die Bitleitungen kreuzende Wortleitungen (WL), um eine Auswahl zwischen den Speicherzellen zu treffen;
mehreren Meßverstärkern (SA) zum Verstärken von Daten, die auf die Bitleitungen (BL) ausgelesen werden;
mehreren Datenleitungen (LDQ, MDQ) zum Übertragen von Daten, die von den Meßverstärkern verstärkt werden, nach außerhalb des Zellenarrays;
mehreren Spaltenauswahlschaltungen zum Steuern von Verbindungen der mehreren Datenleitungen und der mehreren Meßverstärker;
wobei die Halbleiterspeichervorrichtung eine solche Halbleiterspeichervorrichtung ist, bei welcher in einem Zustand, in welchem die Wortleitung (WL) ausgewählt wird, und Daten von Speicherzellen, die durch die Wortleitung ausgewählt werden, durch die Meßverstärker zwischengespeichert werden, Daten nacheinander dadurch gelesen oder eingeschrieben werden, daß Spaltenauswahlsignale synchron zu einem von außen angelegten Signal gesteuert werden, und wobei eine momentan ausgewählte Steuersignalleitung und eine Steuersignalleitung, die als nächste ausgewählt wird, so ausgewählt werden, daß eine Spaltenauswahlschaltung ausgewählt wird, die an eine Datenleitung angeschlossen ist, die sich von einer Datenleitung unterscheidet, mit welcher eine momentan ausgewählte Spaltenauswahlschaltung verbunden ist.