KR100272151B1 - 반도체 메모리장치 - Google Patents

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KR100272151B1
KR100272151B1 KR1019960053893A KR19960053893A KR100272151B1 KR 100272151 B1 KR100272151 B1 KR 100272151B1 KR 1019960053893 A KR1019960053893 A KR 1019960053893A KR 19960053893 A KR19960053893 A KR 19960053893A KR 100272151 B1 KR100272151 B1 KR 100272151B1
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니시무로 타이죠
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Abstract

본 발명의 반도체장치는, 매트릭스 형태로 배열된 메모리셀과, 이 메모리셀과 정보를 통신하기 위한 다수의 비트선 및, 상기 메모리셀을 선택하기 위하여 상기 비트선을 교차하는 다수의 워드선을 갖춘 메모리셀 어레이와;
상기 비트선상으로 독출된 데이터를 증폭시키기 위한 다수의 감지증폭기;
제1 및 제2배선층을 포함하고 상기 감지증폭기에 의해 증폭된 데이터를 상기 셀어레이의 외부로 전송시키기 위한 다수의 데이터선;
상기 다수의 데이터선과 상기 다수의 감지증폭기의 연결을 제어하기 위한 다수의 열선택회로 및;
제3 및 제4배선층을 포함하고, 상기 다수의 열선택회로에 연결된 다수의 제어신호선을 포함하는 것을 특징으로 하고 있다.

Description

반도체 메모리장치
제1도는 종래의 셀어레이 제어회로의 전형적인 예를 도시한 도면.
제2도는 종래의 DRAM의 동작에 대한 타이밍차트의 예를 도시한 도면.
제3도는 종래의 DRAM의 구성의 예를 도시한 도면.
제4도는 종래 DRAM에 있어서 외부 클럭으로 로크된 연속적인 데이터 독출/기록 동작에 대한 타이밍차트.
제5도는 본 발명의 실시예 1에 따른 DRAM의 코어회로의 구성을 도시한 도면.
제6도는 본 발명의 실시예 2에 따른 DRAM의 코어회로의 구성을 도시한 도면.
제7도는 본 발명의 실시예 3에 따른 DRAM의 코어회로의 구성을 도시한 도면.
제8도는 본 발명의 실시예 4에 따른 DRAM의 코어회로의 구성을 도시한 도면.
제9도는 제8도에 도시된 DRAM의 고속 독출 동작에 대한 타이밍차트.
제10도는 본 발명의 실시예 5에 따른 DRAM의 코어회로의 구성을 도시한 도면.
제11도는 본 발명의 실시예 6에 따른 DRAM의 열코어회로의 구성을 도시한 도면.
제12도는 본 발명의 실시예 7에 따른 DRAM의 코어회로의 구성을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
BL : 비트선 WL : 워드선
SA : 셀어레이 제어회로 LCSL : 국부 열선택회로
MCSL : 주 열선택선 LDQ : 국부 데이터선
MDQ : 주 데이터선 DQB : 데이터선 버퍼
CDC : 열 디코더 RDW : 외부 데이터선
71,72,73,74,75 : NAND회로 76 : 제어회로
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 메모리장치에 관한 것으로, 특히, 각 메모리셀 유닛이 직렬로 연결된 다수의 다이내믹 메모리셀을 포함하는 메모리셀 유닛으로 이루어진 초 고밀도 다이내믹 반도체 메모리장치(DRAM)에 관한 것이다.
메모리셀 구조에 있어서의 최근의 개선과 미세 가공 기술 및 회로설계 기술 상의 진보에 따라 1트랜지스터/1커패시터(IT/IC) 형태의 메모리셀을 사용하는 DRAM의 집적밀도가 크게 증가되어 왔고, 이러한 추세는 계속될 것이다. DRAM의 고집적 밀도는 또한 기록 및 독출이 동시에 이루어질 수 있는 데이터 비트수의 증가를 가져왔다.
데이터 비트수를 증가시키는데 직면하게 되는 문제는 데이터를 메모리셀 어레이로부터 어떻게 취출하느냐 하는 것이다. 제1도는 셀어레이 내에 위치된 셀어레이 제어회로의 전형적인 예를 도시하고 있다. 이 셀어레이 제어회로는 셀어레이 선택회로(61), 비트선(BL)의 전위를 소정의 전위로 등화시키기 위한 등화기 회로(62), 메모리셀로부터 비트선(BL)상으로 독출된 데이터를 감지 및 증폭시키기 위한 감지증폭기(63) 및, 비트선(BL)상의 메모리셀 데이터를 메모리셀 어레이 외부로 전송시키기 위하여 데이터선(DQ)에 연결된 열선택회로(64)로 구성되어 있다.
제2도는 제1도의 셀어레이 제어회로의 동작을 설명하는 타이밍 차트이다. 셀어레이 제어회로의 동작은 제2도를 참조하여 간단히 기술될 것이다. 신호(/RAS)가 “로우(LOW)”로 되어 DRAM이 활성화될 때, 선택된 셀어레이에 대한 셀어레이 선택트랜지스터는 “온(ON)”상태가 되고, 선택되지 않은 셀어레이에 대한 셀어레이 선택트랜지스터는 “오프(OFF)”상태가 된다. 비트선(BL)을 소정의 전위로 유지하고 있는 등화기 회로는 신호(/EBQL)가 “로우”로 될 때 “오프”상태로 되는데, 이는 비트선(BL)을 부유상태로 만든다.
다음에 워드선(WL)이 “하이(HIGH)”로 되어 선택된 메모리셀 데이터가 비트선(BL)상에서 독출되고, 그 후 감지증폭기에 의해 증폭된다. 어느 정도 크기의 전위 차가 상보 비트선 사이에 발생하면, “하이”레벨에서 신호(CSL)에 의해 선택된 비트선(BL)이 선택된 열상의 데이터를 셀어레이의 외부로 전송하기 위해 데이터선(DQ)에 연결된다. 데이터가 전송된 후 워드선(WL)이 “로우”로 됨으로써 메모리셀 내에 데이터를 기록하고, /EQL가 “하이”로 됨으로써 비트선(BL)을 등화시킨다. 따라서, DRAM이 대기 상태가 된다.
제3도는 DRAM의 구성의 예를 도시한 것이다. 제3도의 예에 있어서, DRAM은 워드선을 선택 및 제어하는 행디코더(RD)와, 열선택회로를 선택하기 위하여 CSL선을 선택 및 제어하는 열디코더(CD), 셀어레이 제어회로(SA) 및, 메모리셀 어레이로 구성된다. 전력 손실 및 잡음을 줄이기 위해 각각의 셀어레이는 다중 블록으로 나누어져 있다. 동작시에, 몇 개의 블록이 활성화된다. 따라서, 단 하나의 셀어레이 회로만이 활성화될 때 독출 또는 기록이 동시에 이루어질 수 있는 데이터 항목수는 셀어레이 제어회로의 데이터선의 수와 일치한다.
비트수의 증가는 동시에 활성화되는 셀어레이 수를 증가시키거나 또는 셀어레이 제어회로의 데이터선 수를 증가시킴으로써 달성될 수 있다. 그러나, 동시에 활성화되는 셀어레이 수를 증가시키는 것은 잡음 및 전력 손실의 증가를 가져온다.
반면에, 셀어레이 제어회로의 데이터선 수를 증가시키는 것은 칩면적의 증가를 가져온다.
다음에는 열에서의 고속동작이 기술될 것이다. 앞에서 기술한 바와 같이, DRAM의 동작은 독출처리와, 데이터의 증폭 및 재기록, 비트선의 등화 등을 구비한다. 따라서, DRAM의 요구되는 사이클 시간은 SRAM의 사이클 시간과 비교해서 상당히 길다. 그러나, 만일 워드선이 먼저 상승하고, 이때 감지증폭기가 데이터를 래치하도록 허용된다면, 데이터는 CSL선을 적절히 제어함으로써 고속으로 그리고 연속적으로 독출 또는 기록될 수 있다.
제4도는 외부 클럭과 동기적으로 변화되는 열어드레스를 갖는 데이터를 독출하는 동작의 타이밍 차트이다. 이러한 예에서, 열선택신호(CSL)를 제어하는 열어드레스는 외부 클럭의 리딩엣지(leading edge)에서 획득된다. 열어드레스는 외부에서 입력되거나 또는 예컨대 DRAM 내의 카운터에 의해 발생될 수 있다. 따라서, 열어드레스가 획득됨에 따라 대응하는 열어드레스 선택신호(CSL)가 선택된다. 제4도의 예에 있어서, CSL0은 제1어드레스에 대응하여 활성화되고, CSL1은 그 다음 어드레스에 대응하여 활성화된다. CSL선이 활성화됨으로써 선택된 감지증폭기 및 데이터선이 함께 연결되어 데이터가 셀어레이 외부로 전송된다.
상기한 바와 같이, 열 내에서의 연속적인 데이터 입력/출력 동작은 외부 클럭과 동기적으로 이루어질 수 있다. 만일, 외부 데이터가 상승한 때부터 시간 데이터가 출력될 때까지 경과한 시간을 클럭 액세스 시간으로 칭한다면, 이러한 클럭 액세스 시간에 영향을 미치는 요인들은 CSL선 및 데이터선 간에 필요한 다양한 타이밍 마진을 포함한다. 즉, CSL선을 상승시키기 위한 타이밍 제어, 데이터선 상의 데이터 증폭, CSL선을 하강시키는 것, 데이터선을 등화시키는 것 등은 프로세스 변동에 대응하는데 충분한 마진을 가지고서 수행되어져야만 한다. 이것은 클럭 주파수의 증가를 불가능하게 한다.
따라서, 종래의 DRAM에서는 데이터 비트수의 증가는 동시에 활성화될 셀어레이 수를 증가시키거나 또는 셀어레이 제어회로 내의 데이터선 수를 증가시키는 것을 포함한다. 이것은 필연적으로 전력 손실 및 칩면적을 증가시킨다.
더욱이, 데이터선이 다층으로 되어 있는 경우, 특히 최상층 상에 있는 배선의 선들의 피치는 종래보다 더욱 좁아지게 된다. 또한, 열을 외부 클럭에 따라 고속으로 동작시키기 위해서는 프로세스 변동에 대응하는데 충분한 마진을 갖고서 CSL선을 상승시키는 타이밍을 제어하고, 데이터선 상의 데이터를 증폭하며 , CSL선을 하강시키고, 데이터선을 등화시키는 것 등이 요구된다. 이는 고속동작을 방해하는 요인이 된다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상기한 점을 감안하여 발명된 것으로, 동시에 활성화될 셀어레이의 수를 증가시키지 않으며, 또한 셀어레이 제어회로의 최소의 증가 면적을 갖는 다중 비트 메모리셀을 실현할 수 있는 반도체장치를 제공함에 그 목적이 있다.
또한 본 발명은, 상승하는 CSL선의 타이밍의 최소 제어를 갖는 높은 클럭주파수에서 동작하고, 데이터선 상의 데이터를 증폭하며, CSL선을 하강시키고, 데이터선을 등화시킬 수 있는 반도체장치를 제공함에 또 다른 목적이 있다.
[발명의 구성 및 작용]
본 발명의 제1특징에 따르면, 매트릭스 형태로 배열된 메모리셀, 상기 메모리셀에 정보를 통신하기 위한 다수의 비트선 및 상기 메모리셀을 선택하기 위하여 상기 비트선을 교차하는 다수의 워드선을 갖는 메모리셀 어레이; 상기 비트선상으로 독출된 데이터를 증폭시키기 위한 다수의 감지증폭기; 제1 및 제2배선층을 포함하고 상기 감지증폭기에 의해 증폭된 데이터를 상기 셀어레이의 외부로 전송시키기 위한 다수의 데이터선; 상기 다수의 데이터선과 상기 다수의 감지증폭기의 연결을 제어하기 위한 다수의 열선택회로 및; 제3 및 제4배선층을 포함하고 상기 다수의 열선택회로에 연결되는 다수의 제어신호선을 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
상기 반도체장치는 상기 데이터선이 다수의 제1 및 제2배선층을 포함하고, 상기 제1배선층은 상기 열선택회로에 연결되며, 상기 제2배선층은 상기 제1배선층의 적어도 하나에 연결되고, 상기 데이터선은 제1 및 제2배선층을 포함하고, 다수의 상기 제3배선층은 각각 상기 열선택회로에 연결되며, 다수의 상기 제4배선층은 각각 상기 제3배선층의 적어도 하나에 연결되도록 배열될 수도 있다.
또 다른 방법으로, 상기 반도체장치는 상기 제1배선층을 포함하는 상기 데이터선이 상기 각 열선택회로에 연결되고, 상기 제2배선층을 포함하는 상기 데이터선은 상기 제1배선층을 포함하는 상기 각 데이터선에 연결되며, 상기 제3배선층을 포함하는 상기 열선택선은 상기 각 열선택회로에 연결되고, 상기 제4배선층을 포함하는 상기 열선택선은 상기 제3배선층을 포함하는 상기 열선택선에 연결되도록 배열 될 수도 있다.
본 발명 제1특징의 바람직한 방법은 다음과 같다.
(1) 제1 및 제3배선층을 포함하는 데이터선 및 열선택선 각각은 워드선에 나란히 배열되고, 제2 및 제4배선층을 포함하는 데이터선 및 열선택선 각각은 비트선에 나란히 배열된다.
(2) 각 열선택회로는 게이트, 소스 및 드레인을 갖는 MOS트랜지스터를 포함하고, 상기 게이트는 상기 제3배선의 선들을 포함하는 상기 열선택선 중의 하나에 연결되고, 상기 소스 및 드레인 중의 하나는 감지증폭기 중의 하나에 연결되며, 상기 소스 및 드레인 중의 다른 하나는 제1배선층을 포함하는 데이터선 중의 하나에 연결된다.
(3) 상기 제3배선의 선들을 포함하는 상기 각 열선택선은 최소한 2개의 열선택회로에 연결된다.
(4) 상기 제1배선의 선들을 포함하는 상기 각 데이터선은 상기 제3배선의 선들을 포함하는 상기 열선택회로의 서로 다른 선들에 연결되는 최소한 2개의 상기 열선택회로에 연결된다.
(5) 본 발명의 반도체 메모리장치는 워드선(WL)이 선택되고 또한 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 감지증폭기에 의해 래치된 상태에서 열선택신호를 외부적으로 인가된 신호와 동기적으로 제어함으로써 데이터가 연속적으로 독출 또는 기록되는 반도체 메모리장치이고, 현재 선택된 제어신호선과 다음에 선택될 제어신호선은 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결되는 열선택회로를 선택하도록 선택된다.
(6) 제1배선층 및 제2배선층은 제1물질로 형성되고, 제3배선층 및 제4배선층은 제2물질로 형성된다.
(7) 제1배선층 및 제2배선층은 동일한 배선층으로 형성되고, 제3배선층 및 제4배선층도 동일한 배선층으로 형성된다.
(8) 제1 및 제2제어회로는 서로 이웃하여 위치하고 상기 제2제어회로를 제어하는 신호의 일부분은 상기 제1제어회로에 의해 생성되는 상기 열선택회로의 제어신호선을 제어하기 위한 제1제어회로 및 상기 데이터선을 제어하기 위한 제2제어회로가 더 제공된다.
본 발명의 제1특징에 따르면, 열선택회로의 제어신호선이 제1 및 제2배선층으로 형성됨과 더불어 데이터선이 제3 및 제4배선층으로 형성되어 있다. 배선층의 구성 및 연결을 발명함으로써, 동시에 활성화되는 셀어레이의 수가 감소될 수 있으며, 또한 칩면적의 증가가 데이터 비트수를 증가시키기 위해 최소로 억제될 수 있다.
본 발명의 제1특징에 따르면, 열제어신호에 의해 선택된 열선택회로에 연결된 데이터선과 동시에 선택되는 열선택회로에 연결된 데이터선이 분리되는 회로를 형성할 수 있다. 더욱이, 제1배선층 상의 제어신호선과 제3배선층 상의 데이터선의 길이를 조절함으로써 데이터를 동시에 취출하기 위한 데이터선의 수가 제1 및 제3배선층에 대한 레이아웃 규칙을 엄격하게 할 필요없이 용이하게 조정될 수 있다. 그 결과, 동시에 활성화되는 셀어레이의 수가 감소되고, 칩면적의 증가가 데이터 비트수를 증가시키기 위해 최소로 억제될 수 있다.
본 발명의 제2특징에 따르면, 매트릭스 형태로 배열된 메모리셀, 상기 메모리셀에 정보를 통신하기 위한 다수의 비트선 및 상기 메모리셀을 선택하기 위하여 상기 비트선을 교차하는 다수의 워드선을 갖는 메모리셀 어레이; 상기 비트선상으로 독출된 데이터를 증폭시키기 위한 다수의 감지증폭기; 상기 감지증폭기에 의해 증폭된 데이터를 상기 셀어레이의 외부로 전송하기 위한 다수의 데이터선 및; 상기 다수의 데이터선과 상기 다수의 감지증폭기의 연결을 제어하기 위한 다수의 열선택 회로를 포함하는 반도체 메모리장치가 제공되는데, 상기 반도체 메모리장치는 워드선(WL)이 선택되고 또한 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 감지증폭기에 의해 래치된 상태에서 열선택신호를 외부적으로 인가된 신호와 동기적으로 제어함으로써 데이터가 연속적으로 독출 또는 기록되는 반도체 메모리장치 이고, 현재 선택된 제어신호선과 다음에 선택될 제어신호선은 현재 선택된 신호회로가 연결된 데이터선과는 다른 데이터선에 연결되는 열선택회로를 선택하도록 선택된다.
본 발명의 제2특징에 따르면, 다음에 선택될 열선택신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결되는 열선택회로를 선택하도록 열선택신호선을 제어함으로써 여러 가지 타이밍 마진과 관계없이 고속의 동작이 수행될 수 있다. 따라서, 높은 클럭 주파수에서 동작하는 다이나믹 반도체 메모리 장치가 실현될 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
[실시예 1]
본 발명의 제1실시예에 따른 DRAM의 코어회로의 구성을 제5도를 참조하여 설명하는 바, 여기서 참조부호 SAi(i = 1 ∼ 7)는 셀어레이 제어회로를 나타내고 있으며, 각각 감지증폭기, 비트선 등화기 등으로 구성되어 있다. 제5도에는 본 발명의 제1실시예의 특징을 쉽게 이해할 수 있도록 하기 위하여 셀어레이 제어회로와 분리되어 있는 열선택회로만을 나타내고 있다는 점을 유의하여야 한다. 이하의 설명에 있어서, 셀어레이 제어회로는 감지증폭기로서 언급될 수도 있다.
본 발명의 제1실시예에 있어서, 하나의 열선택회로에는 각 4개의 비트선이 제공된다. 하나의 열선택회로는 4개의 비트선 중 2개(상보 비트선방)와 연결된다. 제5도에 있어서, 비트선은 단지 좌측으로부터 감지증폭기에 연결된 것을 나타내고 있다. 감지증폭기(소위, 공유 감지증폭기)는 양쪽 측면상에서 비트선 간에 공유될 수 있다.
국부 DQ선(LDQ; 제3배선층)은 셀어레이 내의 워드선(WL)과 동일한 방향으로 연장된다. 본 발명의 제1실시예에 있어서, 워드선의 길이는 4개의 셀어레이 제어회로(SA)의 어레이 길이와 같다. 국부 DQ선쌍(LDQ, /LDQ)의 세트는 2개의 셀어레이 제어회로(SA) 사이에서 공유된다. 예컨대, 국부 DQ선쌍(LDQO, /LDQO)은 셀어레이 제어회로(SAO와 SA2) 사이에서 공유되고, 국부 DQ선쌍(LDQ1, /LDQ1)은 셀어레이 제어회로(SA1와 SA3) 사이에서 공유된다. 국부 DQ선쌍을 공유하는 2개의 셀어레이 제어회로(SA) 사이에서 선택하기 위하여 국부 열선택신호선(제1배선층)(LCSL)이 국부 DQ선(LDQ)과 동일한 방향으로 배열되어 있다. 국부 CSL선(LCSL)과 국부 DQ선(LDQ)은 동일한 배선층으로 형성되어 있다.
본 실시예에 있어서, 국부 CSL선(LCSL1)이 활성화될 때, 셀어레이 제어회로(SA0, SA1, SA4, SA5)가 선택되어, 데이터가 국부 DQ선(LDQO 내지 LDQ3) 상으로 출력된다. 국부 DQ선(LDQ0 내지 LDQ3)은 국부 DQ선(LDQ)의 배선층(제3배선층)과 다른 배선층(제4배선층)으로 형성되고, 비트선(BL)과 동일한 방향으로 배열되어 있는 주(main) DQ선(MDQ0 내지 MDQ3)에 각각 연결된다.
열선택신호선은 데이터선과 같이 다층으로 되어 있다. 본 실시예에 있어서, 국부 CSL선(LCSL0 및 LSCL1)은 주 DQ선(MDQ)과 동일한 배선층으로 형성되고, 비트선(BL)과 동일한 방향으로 배열되어 있는 주 CSL선(MCSL0 및 MCSL1 ; 제2배선층)에 각각 연결된다.
본 실시예에 있어서, 하나의 열[예컨대, 주 CSL선(MCSL0), 국부 CSL(LCSL0)]이 열선택회로에 의해 선택될 때, 주 DQ선(MDQ0와 /MDQ 내지 MDQ3와 /MDQ3)의 4개의 DQ선쌍은 셀데이터를 외부로 전송하는 것이 허용된다. 셀어레이 제어회로(SAO 내지 SA3)를 하나의 블록으로 생각함으로써, 국부 DQ선(LDQ)과 주 DQ선(50)의 수는 자유롭게 증가될 수 있다. 이는 셀어레이 면적이나 또는 셀어레이 수의 증가없이 동시에 처리될 다수의 데이터 항목이 동시에 활성화될 수 있도록 해준다.
따라서, 본 발명에 따르면 각 국부 CSL선(LCSL)은 하나 이상의 열선택회로에 연결되고, 각 국부 DQ선쌍(LDQ)은 각각이 별도의 국부 CSL선(LCSL)에 연결되는 하나 이상의 열선택회로에 연결된다. 따라서, 국부 CSL선(LCSL)에 공통으로 연결된 열선택회로는 동시에 선택되지 않는다. 더욱이, 2개 이상의 열선택회로가 국부 CSL선(LCSL)에 의해 선택될 때, 데이터는 모든 국부 DQ선쌍(LDQ) 상으로 출력된다.
즉, 하나의 국부 CSL선(LCSL)에 의해 선택된 하나의 열선택회로에 연결된 하나의 DQ선(LDQ)과 동시에 선택된 열선택회로에 연결된 하나의 국부 DQ선(LDQ)은 분리회로를 형성할 수 있다. 또한, 국부 CSL선(LCSL)과 국부 DQ선(LDQ)의 길이를 조절함으로써 데이터를 동시에 취출하는 데이터선의 수는 엄격한 레이아웃 규칙에 따르지 않고도 쉽게 조정이 가능하다. 그 결과, 동시에 활성화되는 셀어레이의 수가 감소될 수 있고, 또한 칩면적의 증가가 다중 비트를 실현하기 위해 최소로 억제될 수 있다.
[실시예 2]
제6도는 감지증폭기 영역이 다수의 부영역(副領域)으로 나누어지는 본 발명의 제2실시예에 따른 DRAM의 구성을 도시하고 있다. 국부 CSL선(LCSL0 내지 LCSL3) 및 국부 DQ선쌍(LDQO, /LDQO 내지 LDQ7, /LDQ7)은 감지증폭기 부영역(1 및 2)을 위해 제공된다. 국부 CSL선(LCSL0, LCSL1, LCSL2, LCSL3)은 각각 주 CSL선(MCSL0, MCSL1, UCSL2, MCSL3)에 연결된다. 국지 CSL 및 주 CSL선 간의 일반적인 관계와는 달리 국부 CSL선은 주 CSL선과 1 대 1의 관계를 갖는다. 이것은 주 CSL선과 국부 CSL선이 서로 다른 배선층으로 형성되어 있기 때문이다.
국부 DQ선쌍(LDQO,/LDQO 내지 LDQ7,/LDQ7은) 주 DQ선쌍(MDQ0,/MDQ 내지 MDQ3,/MDQ3)에 다(多) 대 1(many-to-one)의 관계로 연결된다. 예컨대, 본 발명의 실시예에 있어서, 주 DQ선(MDQO)은 국부 DQ선(LDQO 및 LDQ4)과 연결되고, 주 DQ선(MDQ1)은 국부 DQ선(LDQ1 및 LDQ5)에 연결된다. 국부 DQ선(LDQO)이“하이”레벨에 있는 국부 CSL선(LSCLO)에 의해 주 DQ선(MDQ0)에 연결될 때, 국부 DQ선(LDQ4)에 대한 제어선인 국부 CSL선(LCSL1)은 “로우”레벨 상태에 있다. 따라서, 주 DQ선이 2개 이상의 국부 DQ선에 연결되더라도 정상 동작이 보장될 수 있다.
또한, 본 발명의 실시예를 셀어레이 영역이 여러개의 부영역으로 나누어지는 구성에까지 연장하는 것도 또한 쉽게 이루어질 수 있다. 이는 본 발명이 다음과 같은 특징이 있기 때문이다.
(1) 주 CSL선(MCSL)은 단지 하나의 국부 CSL선(LCSL)에만 연결된다.
(2) 주 DQ선(80)은 2개 이상의 국부 DQ선(LDQ)에 연결된다.
(3) 주 CSL선(MCSL)과 주 DQ선(MDQ)은 비트선(BL)과 동일한 방향으로 배열되고, 국부 CSL선(LCSL)과 국부 DQ선(LDQ)은 워드선(WL)과 동일한 방향으로 배열된다. 이러한 특징은 DRAM 어레이가 분할되는 것을 방해하지 않는다.
[실시예 3]
제7도은 감지증폭기 면적이 다수의 부영역(副領域)으로 나누어지는 본 발명의 제3실시예에 따른 DRAM의 구성을 도시하고 있다. 각 국부 DQ선쌍(LDQ, /LDQ)은 단순화하여 예시할 목적으로 단일 선으로 표시되어 있다. 본 발명의 실시예에 있어서, 2개 이상의 국부 CSL선은 하나의 주 CSL선에 연결됨을 유의하여야 한다.
본 실시예에 있어서, 국부 CSL선(LCSL0 및 LCSL2)은 주 CSL선(MCSL0)에 연결되고, 국부 CSL선(LCSL1 및 LCSL3)은 주 CSL선(MCSL1)에 연결된다. 국부 DQ선쌍(LDQ)과 주 DQ선쌍(MDQ) 사이에는 1 대 1 대응이 존재한다. 본 실시예에 있어서, 감지증폭기 영역(1) 내에 배열된 국부 DQ선쌍(LDQO 내지 LDQ3)은 각각 주 DQ선쌍(MDQO 내지 MDQ3)에 연결된다. 국부 DQ선쌍(LDQ4 내지 LDQ7)은 각각 주 DQ선쌍(MDQ4 내지 MDQ7)에 연결된다. 본 실시예는 다음의 특징을 포함한다.
(1) 주 CSL선(MCSL)은 2개 이상의 국부 CSL선(LCSL)에 연결된다.
(2) 주 DQ선(MDQ)은 단지 하나의 국부 DQ선(LDQ)에 연결된다.
(3) 주 CSL선(MCSL)과 주 DQ선(MDQ)은 비트선(BL)과 동일한 방향으로 배열되고, 국부 CSL선(LCSL)과 국부 DQ선(LDQ)은 워드선(WL)과 동일한 방향으로 배열된다.
[실시예 4]
이하, 본 발명의 제4실시예에 대해 설명하는 바, 본 발명의 제1 및 제2실시예와 관련하여 기술된 코어 배열을 갖는 DRAM이 고속으로 동작하는 것을 가능하게 해주는 동작 방법과 관계된다. 제8도는 본 발명의 제4실시예에 따른 코어 배열을 도시하고 있다. 제8도는 4개의 국부 CSL선과 8개의 국부 DQ선쌍(LDQ)이 예시되도록 제5도에서 제1실시예로 도시된 코어 구성을 더 넓은 영역내에서 도시하고 있다.
제8도의 코어 구성에 있어서, 주 CSL선(MCSL0 또는 MCSL1)이 선택될 때는 단지 4개의 주 DQ선쌍(MDQ0 내지 MDQ3)만이 데이터를 전송하기 위해 실제로 사용된다. 반면에, 주 CSL선(MCSL2 또는 MCSL3)이 선택될 때는 단지 4개의 주 DQ선쌍(MDQO 내지 MDQ3)만이 데이터를 전송하기 위해 실제로 사용된다. 즉, 열선택선이 선택될 때 DQ선쌍은 데이터가 전송되지 않는 선상에 걸쳐 존재한다. 따라서, 제8도의 코어 구성에 의해 2개 이상의 CSL선을 선택하는 것이 가능하다.
제9도는 제8도의 코어 구성이 고속 동작을 수행할 때의 타이밍 차트이다. 이러한 동작은 워드선(WL)이 선택되고, 이 워드선에 의해 선택된 메모리셀로부터의 데이터가 감지증폭기(SA)에 의해 래치된 상태에서 열선택신호를 외부적으로 인가된 신호와 동기적으로 제어함으로써 데이터가 연속적으로 독출 또는 기록되도록 수행된다.
제9도에 있어서, 주 CSL선(MCSL0)이 먼저 선택되어(t = t1) 데이터가 주 DQ선쌍(MDQ0 내지 MDQ3) 상으로 독출된다. 시간 t = t2에서 t = t3까지의 다음 사이클에서, 선(MCSL0)과 DQ선을 공유하지 않는 주 CSL선(MCSL2)이 선택되어 데이터가 주 DQ선쌍(MDQ4 내지 MDQ7) 상으로 독출된다. t = t2에서 t = t3까지의 시간 간격 동안 주 CSL선(MCSL0)은 선택되지 않은 상태로 위치되어 있고, 주 DQ선(MDQ0 내지 MDQ3)은 소정의 전위로 미리 충전된다. 제3사이클 동안, 주 CSL선(MCSL1)이 선택되고 데이터가 주 DQ선(MDQ0 내지 MDQ3)상으로 독출되는 반면에, 이전 사이클에서 이미 선택된 주 CSL선(MCSL2)은 비선택 상태로 복귀되고, 주 DQ선(MDQ4 내지 MDQ7)이 프리차지 된다.
따라서, 본 실시예에 따르면, DQ선쌍을 공유하지 않는 CSL선을 교대로 선택함으로써 CSL선을“하이”로 만드는 타이밍 마진, DQ선쌍을 프리차지하는 등의 필요성이 회피되어 고속동작이 달성될 수 있다.
[실시예 5]
제10도는 본 발명의 제5실시예에 따른 셀어레이의 개략적인 다이아그램이다. 제10도에 있어서, 제8도에 도시된 DRAM 코어 구성이 다수의 감지증폭기 영역을 포함하도록 도시되어 있다. 더욱이, 열 제어신호선[주 CSL선(MCSL) 및 국부 CSL선(LCSL)]을 디코딩하기 위한 열디코더(CDC) 및 데이터선 쌍(MDQ)을 셀어레이 외부로 연결하기 위한 DQ버퍼(DQB)가 예시되어 있다.
국부 DQ선쌍(LDQO 내지 LDQ15)과 국부 CSL선(LCSL0 내지 LCSL7)은 감지증폭기 영역(1 및 2) 상에 배열되어 있다. 전체선(선 쌍)으로서 주 DQ선(MDQ0 내지 MDQ7)과 주 CSL선(MCSL0 내지 MCSL7)이 배열되어 있고, 이들은 각각 DQ버퍼(DQBO내지 DQB7)와 열디코더(CDCO 내지 CDC7)에 연결되어 있다. 열디코더(CDC)에 붙여진 첨자는 이들 디코더가 열 배열이 고속으로 동작할 때에 열어드레스가 증가됨에 따라 활성화되는 순서를 표시한다.
비록 제4실시예의 설명이 부분적으로 반복될 수도 있으나, 열디코더(CDC0, CDC2, CDC4, CDC6)가 선택된 상태에서 데이터는 주 DQ선(MDQ0 내지 MDQ3) 상에 나타나고, 그 후 DQ버퍼(DQBO 내지 DQB3)를 통해 외부 데이터선 쌍(RWD)에 전송된다. 반면에, 열디코더(CDC1, CDC3, CDC5, CDC7)가 선택될 때, 데이터는 주 DQ선(MDQ4 내지 MDQ7) 상에 나타나고, 그 후 DQ버퍼(DQB4 내지 DQB7)를 통해 외부 데이터선 쌍(RWD)에 전송된다. 이러한 이유로 동일한 주 DQ선(MDQ)은 데이터 전송에 계속해서 사용되지 않으며, 한 사이클 동안 데이터가 독출되는 각 주 DQ선(MDQ)은 그 다음 사이클에서 프리차지와 같은 다음 동작을 위한 준비를 할 수 있도록 해준다. 본 발명의 실시예에 있어서, 예컨대 DQBO 및 DQB4와 같은 대응 DQ버퍼는 통상의 버퍼로 대치될 수도 있다.
[실시예 6]
이하, 본 발명의 제6실시예로서, 제5실시예와 관련하여 기술된 코어 구성 내의 DQ버퍼의 제어를 설명한다. 일반적으로, DQ버퍼가 동작되는지의 여부에 대한 결정은 열어드레스에 기초해서 이루어진다. 그러므로, 엄밀히 말하자면 DQ버퍼는 열어드레스를 디코딩하기 위한 수단을 가져야 할 필요가 있다. 그러나, 제10도에 도시된 레이아웃에 있어서, 열어드레스를 디코딩하기 위한 수단을 갖춘 각 열디코더(CDC)는 각각의 대응하는 하나의 DQ버퍼 근처에 위치되는데, 이것은 대응 DQ버퍼와 열디코더가 열어드레스를 디코딩하기 위한 수단을 공유하도록 해준다. 제10도의 예에 있어서, DQ버퍼(DQO 내지 DQ3)는 열디코더(CSCO, CSC2, CSC4, CSC6)가 선택될 때만 활성화되고, DQ버퍼(DQ4 내지 DQ7)는 열디코더(CSC1, CSC3, CSC5, CSC7)가 선택될 때만 활성화되는 것만이 요구된다.
제11도는 열디코더 수단에 의해 DQ버퍼를 제어하기 위한 구성이 블록 다이아 그램 형태로 예시되어 있다. 각각이 대응 열선택선(CSL)을 선택하는 각 열디코더(CDC0, CDC2, CDC4, CDC6) 내에 포함된 NAND회로(71 내지 74) 각각의 출력은 NAND회로(75)에 결합되고, 이 NAND회로(75)의 출력은 DQ버퍼를 제어하기 위하여 제어신호를 발생시키기 위한 제어회로(76)에 결합된다.
본 발명의 실시예에 있어서, 열디코더(CDCO, CDC2, CDC4, CDC6) 중 어느 하나도 선택되지 않을 때 NAND회로(75)의 출력은 “로우(LOW)”레벨에 있다. 상기 열 디코더 중의 어느 하나라도 선택될 때는 NAND회로(75)의 출력은“하이”로 된다. 따라서 본 발명의 실시예는 제5실시예와 관련하여 기술된 동작에 적합하게 될 수 있다. 또한, 코어 구성의 외부로부터 DQ버퍼를 제어하기 위한 필요성이 제거되고, 이는 제어회로의 수와 칩면적을 감소시키도록 해준다.
[실시예 7]
상기한 바와 같이, 본 발명의 특징 중의 하나는 열선택선(CSL선)과 데이터선방(DQ선쌍)의 배열에 의해 정의되는 영역에 있어서, 그 영역 내에 배열된 다수의 감지증폭기가 CSL선 및 DQ선쌍 모두를 공유하지 않는다. 따라서, 미리 정해진 영역에 대한 CSL선 또는 DQ선의 수는 이들 선이 공유되는 경우와 비교하여 증가한다. 그 결과, 이들 선들을 형성하기 위한 배선층에 대한 설계 규칙은 엄격해진다는 문제가 발생한다. 이러한 문제는 국부 DQ선 또는 국부 CSL선을 좀 더 길게함으로써 어느 정도 회피될 수 있다. 그러나, 만일 메모리의 집적밀도가 증가함에 따라 셀어레이의 구획수가 더 증가하는 경우에는 미리 정해진 면적에 대한 CSL선 또는 DQ선의 수도 증가할 것이다.
이러한 문제를 회피하도록 배열된 본 발명의 제7실시예가 제12도에 예시되어 있는 바, 제12도는 CSL선 또는 DQ선쌍을 배열하여 정의되는 영역 외부에 통상적으로 위치되는 열디코더가 그 영역의 중심에 위치하는 배열을 도시하고 있다. 이렇게 함으로써, 8개의 셀어레이 면적으로 분할된 영역을 갖게 됨에도 불구하고 그 영역이 4개로 분할될 때의 배선 규칙과 실질적으로 동일한 배선 규칙이 실현될 수 있으며, 또한 그 만큼 상기 실질적인 설계 규칙의 완화가 기대될 수 있다.
본 발명은 상기 기술한 바람직한 실시예에만 제한되는 것은 아니다. 메모리 셀 어레이는 1트랜지스터/1커패시터를 갖는 메모리셀 또는 각각이 직렬로 연결된 다수의 이들 메모리셀을 갖는 메모리셀 유닛을 포함할 수도 있다. 더욱이, 본 발명은 클럭-잠김 DRAM(동기 DRAM)에 응용될 수도 있다. 또한, 메모리는 휘발성 메모리 셀을 이용한 EEPROM이 될 수도 있다.
한편, 본 발명은 상기 실시예로 한정되는 것은 아니고, 발명의 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.

Claims (20)

  1. 매트릭스 형태로 배열된 메모리셀을 갖춘 메모리셀 어레이와; 이 메모리셀과 정보를 통신하는 다수의 비트선; 상기 메모리셀 사이를 선택하도록 상기 다수의 비트선을 가로지르는 다수의 워드선; 상기 비트선으로 독출되는 데이터를 증폭하는 제1 내지 제4감지증폭기; 상기 감지증폭기에 의해 증폭된 데이터를 상기 셀 어레이의 외부로 전송하는 제1 및 제2주(main)데이터선쌍; 각각 상기 제1 및 제2주데이터선쌍에 연결된 제1 및 제2국부(local)데이터선쌍; 제1열선택회로가 상기 제1감지증폭기 및 상기 제1국부데이터선 사이에 배치되고, 제2열선택회로가 상기 제2감지증폭기와 상기 제2국부데이터선 사이에 배치되며, 제3열선택회로가 상기 제3감지증폭기와 상기 제1국부데이터선 사이에 배치되고, 제4열선택회로가 상기 제4감지증폭기와 상기 제2국부데이터선 사이에 배치된 제1 내지 제4열선택회로; 상기 제1 내지 제4열선택회로에 연결된 제1 및 제2국부제어신호선 및; 상기 제1 및 제2국부제어신호선에 각각 연결된 제1 및 제2주제어신호선을 구비하여 구성되고; 상기 제1 및 제2열선택회로가 상기 제2국부신호선상의 활성화신호에 따라 상기 제3 및 제4감지증폭기를 상기 제1 및 제2국부데이터선쌍에 각각 연결하고; 상기 제3 및 제4열선택회로가 상기 제1국부신호선상의 활성화신호에 따라 상기 제1 및 제2감지증폭기를 상기 제1 및 제2국부데이터선쌍에 각각 연결하며; 상기 제1 및 제2국부제어신호선이 서로 및 상기 워드선에 대해 평행하고; 상기 제1 및 제2국부데이터선쌍이 서로 및 상기 워드선에 대해 평행하며; 상기 제1 및 제2주데이터선쌍이 서로 평행함과 더불어 상기 워드선에 대해 수직이고; 상기 제1 및 제2주제어신호선이 서로 평행함과 더불어 상기 워드선에 대해 수직이며; 상기 국부제어신호선과 상기 국부데이터선쌍이 제1층에 형성되고; 상기 주데이터선쌍과 상기 주제어신호선이 제2층에 형성되는 것을 특징로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 워드선들이 선택됨과 더불어 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 상기 감지증폭기에 의해 래치되는 상태가 존재하고, 데이터가 외부적으로 인가된 신호와 동기되어 열선택신호를 제어함으로써 연속적으로 독출 또는 기록되며, 현재 선택된 제어신호선과 다음에 선택되어질 제어신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결된 열선택회로를 선택하기 위해 선택되어지는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제1층이 제1재료로 형성되고, 상기 제2층이 제2재료로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 열선택회로의 상기 다수의 제어신호선을 제어하는 제1제어 회로와; 상기 다수의 데이터선을 제어하는 제2제어회로를 더 구비하여 구성되고, 상기 제1 및 제2제어회로가 서로 인접하게 위치하고, 상기 제1제어회로를 제어하는 신호의 부분이 상기 제1제어회로에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1 내지 제4열선택회로의 각각이 게이트와 소스 및 드레인을 갖춘 MOS트랜지스터를 포함하고, 상기 게이트가 상기 제1층에 연결되며, 상기 소스 및 드레인중 하나가 상기 제1 내지 제4감지증폭기중 하나에 연결되고, 상기 소스 및 드레인중 다른 하나가 상기 제1층에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 워드선이 선택됨과 더불어 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 상기 감지증폭기에 의해 래치되는 상태가 존재하고, 데이터가 외부적으로 인가된 신호와 동기되어 열선택신호를 제어함으로써 연속적으로 독출 또는 기록되며, 현재 선택된 제어신호선과 다음에 선택되어질 제어신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터 선에 연결된 열선택회로를 선택하기 위해 선택되어지는 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 제1층이 상기 열선택회로의 적어도 2개에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  8. 매트릭스 형태로 배열된 메모리셀을 갖춘 메모리셀 어레이와, 이 메모리셀과 정보를 통신하는 다수의 비트선; 상기 메모리셀 사이를 선택하도록 상기 다수의 비트선을 가로지르는 다수의 워드선; 상기 비트선으로 독출되는 데이터를 증폭하는 제1 내지 제8감지증폭기; 상기 감지증폭기에 의해 증폭된 데이터를 상기 셀 어레이의 외부로 전송하는 제1 및 제4주(main)데이터선쌍; 각각 상기 제1 내지 제4주데이터선쌍에 연결된 제1 내지 제4국부(local)데이터선쌍; 제1열선택회로가 상기 제1감지증폭기 및 상기 제1국부데이터선 사이에 배치되고, 제2열선택회로가 상기 제2감지증폭기와 상기 제2국부데이터선 사이에 배치되며, 제3열선택회로가 상기 제3감지증폭기와 상기 제1국부데이터선 사이에 배치되고, 제4열선택회로가 상기 제4감지증폭기와 상기 제2국부데이터선 사이에 배치되며, 제5열선택회로가 상기 제5감지증폭기 및 상기 제3국부데이터선 사이에 배치되고, 제6열선택회로가 상기 제6감지증폭기와 상기 제4국부데이터선 사이에 배치되며, 제7열선택회로가 상기 제7감지증폭기와 상기 제3국부데이터선 사이에 배치되고, 제8열선택회로가 상기 제8감지증폭기와 상기 제4국부데이터선 사이에 배치된 제1 내지 제8열선택회로; 상기 제1 내지 제4열선택회로에 연결된 제1 및 제2국부제어신호선 및; 상기 제1 및 제2국부제어신호선에 각각 연결된 제1 및 제2주제어신호선을 구비하여 구성되고; 상기 제1, 제2, 제5 및 제6열선택회로가 상기 제2국부신호선상의 활성화신호에 따라 상기 제1, 제2, 제5 및 제6감지증폭기를 상기 제1 내지 제4국부데이터선쌍에 각각 연결하고; 상기 제3, 제4, 제7 및 제8열선택회로가 상기 제1국부신호선상의 활성화신호에 따라 상기 제3, 제4, 제7 및 제8감지증폭기를 상기 제1 및 제4국부데이터선쌍에 각각 연결하며; 상기 제1 및 제2국부제어신호선이 서로 및 상기 워드선에 대해 평행하고; 상기 제1 및 제4국부데이터선쌍이 서로 및 상기 워드선에 대해 평행하며; 상기 제1 및 제4주데이터선쌍이 서로 평행함과 더불어 상기 워드선에 대해 수직이고; 상기 제1 및 제2주제어신호선이 서로 평행함과 더불어 상기 워드선에 대해 수직이며; 상기 제1 및 제2국부제어신호선과 상기 제1 내지 제4국부데이터선쌍이 제1층에 형성되고; 상기 제1 및 제2주데이터선쌍과 상기 제1 및 제2주제어신호선이 제2층에 형성되는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 워드선들이 선택됨과 더불어 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 상기 감지증폭기에 의해 래치되는 상태가 존재하고, 데이터가 외부적으로 인가된 신호와 동기되어 열선택신호를 제어함으로써 연속적으로 독출 또는 기록되며, 현재 선택된 제어신호선과 다음에 선택되어질 제어신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결된 열선택회로를 선택하기 위해 선택되어지는 것을 특징으로 하는 반도체 메모리장치.
  10. 제8항에 있어서, 상기 제1층이 제1재료로 형성되고, 상기 제2층이 제2재료로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제8항에 있어서, 상기 열선택회로의 상기 다수의 제어신호선을 제어하는 제1제어 회로와; 상기 다수의 데이터선을 제어하는 제2제어회로를 더 구비하여 구성되고, 상기 제1 및 제2제어회로가 서로 인접하게 위치하고, 상기 제1제어회로를 제어하는 신호의 부분이 상기 제1제어회로에 의해 발생되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제8항에 있어서, 상기 제1 내지 제8열선택회로의 각각이 게이트와 소스 및 드레인을 갖춘 MOS트랜지스터를 포함하고, 상기 게이트가 상기 제1층에 연결되며, 상기 소스 및 드레인중 하나가 상기 제1 내지 제4감지증폭기중 하나에 연결되고, 상기 소스 및 드레인중 다른 하나가 상기 제1층에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제8항에 있어서, 상기 제1층이 상기 열선택회로의 적어도 4개에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제8항에 있어서, 상기 워드선이 선택됨과 더불어 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 상기 감지증폭기에 의해 래치되는 상태가 존재하고, 데이터가 외부적으로 인가된 신호와 동기되어 열선택신호를 제어함으로써 연속적으로 독출 또는 기록되며, 현재 선택된 제어신호선과 다음에 선택되어질 제어신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결된 열선택회로를 선택하기 위해 선택되어지는 것을 특징으로 하는 반도체 메모리장치.
  15. 제8항에 있어서, 상기 제1층이 상기 열선택회로의 적어도 2개에 연결결되는 것을 특징으로 하는 반도체 메모리장치.
  16. 매트릭스 형태로 배열된 메모리셀을 갖춘 메모리셀 어레이와; 이 메모리셀과 정보를 통신하는 다수의 비트선; 상기 메모리셀 사이를 선택하도록 상기 다수의 비트선을 가로지르는 다수의 워드선; 상기 비트선으로 독출되는 데이터를 증폭하는 적어도 2개의 감지증폭기; 상기 감지증폭기에 의해 증폭된 데이터를 상기 셀 어레이의 외부로 전송하는 적어도 2개의 주(main)데이터선쌍; 각각 상기 주데이터선쌍에 연결된 적어도 2개의 국부(local)데이터선쌍; 각각 상기 감지증폭기에 연결된 적어도 2개의 국부제어신호선 및; 상기 적어도 2개의 국부제어신호선에 각각 연결된 주제어신호선을 구비하여 구성되고; 상기 국부제어신호선이 서로 평행함과 더불어 상기 워드선에 수직이고, 상기 국부데이터선쌍이 서로 및 상기 워드선에 평행하며, 상기 주데이터선쌍이 서로 평행함과 더불어 상기 워드선에 대해 수직이고, 상기 주제어신호선이 상기 워드선에 대해 수직이며, 상기 국부제어신호선 및 상기 국부데이터선쌍이 제1층에 형성되고, 상기 주데이터선쌍과 상기 주제어신호선이 제2층에 형성되는 것을 특징으로 하는 반도체 메모리장치.
  17. 제16항에 있어서, 상기 워드선들이 선택됨과 더불어 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 상기 감지증폭기에 의해 래치되는 상태가 존재하고, 데이터가 외부적으로 인가된 신호와 동기되어 열선택신호를 제어함으로써 연속적으로 독출 또는 기록되며, 현재 선택된 제어신호선과 다음에 선택되어질 제어신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결된 열선택회로를 선택하기 위해 선택되어지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제1층이 제1재료로 형성되고, 상기 제2층이 제2재료로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  19. 제16항에 있어서, 상기 열선택회로의 상기 다수의 제어신호선을 제어하는 제1제어 회로와; 상기 다수의 데이터선을 제어하는 제2제어회로를 더 구비하여 구성되고, 상기 제1 및 제2제어회로가 서로 인접하게 위치하고, 상기 제1제어회로를 제어하는 신호의 부분이 상기 제1제어회로에 의해 발생되는 것을 특징으로 하는 반도체 메모리장치.
  20. 제16항에 있어서, 상기 워드선들이 선택됨과 더불어 상기 워드선에 의해 선택된 메모리셀로부터의 데이터가 상기 감지증폭기에 의해 래치되는 상태가 존재하고, 데이터가 외부적으로 인가된 신호와 동기되어 열선택신호를 제어함으로써 연속적으로 독출 또는 기록되며, 현재 선택된 제어신호선과 다음에 선택되어질 제어신호선이 현재 선택된 열선택회로가 연결된 데이터선과는 다른 데이터선에 연결된 열선택회로를 선택하기 위해 선택되어지는 것을 특징으로 하는 반도체 메모리장치.
KR1019960053893A 1995-11-14 1996-11-14 반도체 메모리장치 KR100272151B1 (ko)

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