CN1184330A - 半导体存储器 - Google Patents

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Abstract

提供与存储单元阵列的构成无关的、能够缩短试验时间并能够在晶片状态下进行老化试验的半导体存储器。环形振荡器128根据来自外部的老化试验指定信号SBT而激活,基于其输出从内部行地址发生电路122输出的行地址信号在用运算电路124进行了加扰处理以后提供给行译码器102。另一方面,根据信号SBT的激活对从数据输出电路174输出的信号用数据加扰器176进行加扰处理,把校验结构的数据对应于存储单元阵列的物理地址提供给存储单元阵列。

Description

半导体存储器
本发明涉及半导体存储器，特别是涉及用于能高速进行半导体存储器的测试的半导体存储器。
伴随着半导体存储器，特别是动态RAM(下面，称为DRAM)中存储容量的大容量化，半导体存储器测试所需的时间也迅速增加了。
产生这一问题的原因是，随着半导体存储器存储容量的增大、半导体存储器中所包括的字线数目增多，因此，一边使字线依次成为选择状态一边进行存储单元信息的写入及读出工作的时间变得很长。
上述问题在老化试验等中尤为严重。在这种老化试验中，使半导体存储器在高温高电压条件下工作，从而使作为构成元件的MOS晶体管栅极的绝缘膜性能不良、布线间的层间绝缘膜性能不良、布线性能不良以及在制作工序中混入粒子所引起的性能不良等潜在的初始性能不良状态变得明显，这样就能在装运前把废品排除。
上述那样的老化试验是保证装运产品的质量所必需的试验，这种试验所需时间的增加与半导体存储器制作成本的增加直接相关。
还有，这种试验时间增加的问题，在寿命试验等可靠性试验中也同样地产生。
在上述那样的老化试验中，借助于预先把给定的存储信息写入各存储单元内，通过使字线依次成为选择状态而依次读出该存储信息，与进行写入的信息即期待值相比较，检出数据位的差错，借此发现不合格的产品。为此，这样的老化试验一般是在把芯片分离开来从而能从外部把给定的存储信息写入给定地址的存储单元内以后，在进行存取的基础上对各个半导体存储器来执行的。即，例如对封入于模塑封壳的、与最终产品的形状相同的、组装已经完了之后的半导体存储器，进行上述那样的老化试验。
可是，在DRAM等中，由于存储单元、字线以及位线对的配置方法的缘故，有时对应于半导体存储器上实际存储单元配置的物理地址与从外部提供的地址值不一定一致。
下面，更详细地说明有关向需要地址加扰(scramble)处理的半导体存储器的数据写入，特别是，校验结构状的数据写入。
图28为示出现有DRAM 2000数据写入系统电路构成的概略方框图。
现有的DRAM 2000包括：存储单元为行列状配置的存储单元阵列100；根据从外部提供的行地址信号选择对应字线(行)的行译码器102；根据从外部提供的列地址信号选择对应的位线对(列)的列译码器104；接收来自外部的行地址选通信号/RAS及列地址选通信号/CAS来输出内部控制信号的控制电路118；借助于控制电路118控制的、接收来自外部的写允许信号/WE来控制写入工作的写控制电路136；接收提供到外部数据输入/输出端子160上的外部写入数据ext.DQO～ext.DQn并进行缓冲处理后输出的数据输入缓冲器162；借助于写控制电路136的控制的、接收数据输入缓冲器162的输出把所选择位线对的电位电平驱动到对应于写入数据电位电平的写驱动器电路164。
提供到外部控制信号输入端子154的信号/WE，是指定数据写入的写允许信号。提供到外部控制信号输入端子152的信号/RAS，是使半导体存储器的内部工作开始，同时决定内部工作激活时间的行地址选通信号。
该信号/RAS激活时，使与选择行译码器102等的存储单元阵列100的行的工作相关连的电路呈激活状态。提供到外部控制信号输入端子150的信号/CAS是列地址选通信号，使选择存储单元阵列100中的列的电路呈激活状态。
图29为表示从外部提供的行地址与在存储单元内部的内部行地址信号的对应关系的概念图。
在图29所示例子中示出，借助于地址加扰，在从外部提供的行地址信号中对AOR及AIR进行改组的情况。
异或(exclusive OR)电路142接收从外部提供的行地址信号中从最低位起第2位的信号AIR及从最低位起第3位的信号A2R，输出内部行地址信号中从最低位起第2位的信号RA1。
另一方面，异或电路140接收从外部提供的行地址信号的最低位二进制数AOR及异或电路142的输出，输出内部行地址信号的最低位二进制数的信号RA0。
一般，根据字线和位线的配置方法，从外部提供的地址与在存储单元阵列100上所选择存储单元的物理地址及与进行了某些逻辑处理的地址有着同等的对应关系。
这样，在从外部提供的地址信号与在内部写入数据时所选择的地址信号之间如进行改组则产生下面所说明那样的问题。
首先，在说明有关该问题之前，简单地说明有关典型DRAM中存储单元部分的结构。
图30为示出典型DRAM中存储单元部分的结构的剖面图。图30中，DRAM存储单元614包括：由位线611连接的N型高浓度层606、字线605和存储节点609连接的N型高浓度层606所形成的存储单元晶体管；和由存储电荷的存储节点609、电介质膜615以及电容器的对向电极即单元板610所形成的存储单元电容器。还有，用分离氧化膜604把各个元件间分离开来在衬底那一边，在衬底1上形成P型阱603和N型阱602。为了固定该电位，P型阱603接收从布线613通过P型高浓度层供给的电位。
图31为图30存储单元部分的等效电路图。图31中，存储单元存储电荷的电容器电极，即存储节点609，借助于二极管结构与P阱603连接起来。
在这里，考虑图30中有关在相邻存储单元的存储单元电容器之间存储着漏泄电流或者潜藏着产生那样漏泄电流的不良情况。
这时，为了检测出存在着这样的电流漏泄的性能不良，如果使相邻的两个存储节点609保持为互相不同的电位电平，例如“H”电平和“L”电平上即可。借此，当存储单元间存在着漏电时，读出数据就成为与期待值不同的不合格数据而读出。另一方面，通过施加电压应力，当该相邻存储单元间潜藏着不良情况时，随着施加应力的时间变长，这样的不良情况也变得明显了。
图32为示出对这样的物理上相邻的存储单元，把互相不同的电位电平的数据写入时数据二维排列的概念图。
图32中，假定对X方向(行方向)可配置2K个(正确地说，为2048个)存储单元。
如上所述，对物理上相邻的存储单元把互相不同的电位电平的数据写入时，写入数据的结构最终将是所谓校验标志的结构(下面，称为校验结构)。即，对应于校验标志的黑方块写入“L”电平；对应于白方块写入“H”电平。
可是，如上所述，在从外部已经把这样的校验结构数据写入了的情况下，因为存在着在从外部提供的行地址信号与在DRAM 2000中实际选择的内部地址之间的改组，所以，在从外部已经把这样的校验结构写入了的情况下，必须在预先考虑与内部地址的对应关系的基础上从外部提供地址信号。
进而，在写入图32所示那样的校验结构数据时，不仅要考虑对地址信号加扰处理的影响，而且还必须考虑有关下面所说明那样的数据加扰的影响。
图33为示出对应于存储单元阵列100中特定列的位线对、字线和存储单元，以及连接到位线对上的读出放大器的构成的电路图。
字线WL假定有nt1条，依次分配的号码为0-n。
把存储单元连接于对应于位线对BL及/BL与字线WL的交点。各个存储单元连接于在一端提供单元板电位的存储单元电容器MC与对应于存储单元电容器MC另一端的位线之间，各单元分别包括连接到栅极所对应的字线WL的存储单元晶体管MT。把字线WL的号码为偶数的存储单元连接到位线BL上。把对应的字线WL的号码为奇数的存储单元连接到位线/BL上。
因而，例如在已经把“H”电平写入了全部存储单元内的情况下，在位线对BL及/BL上施加的电位电平根据该存储单元是连接到第偶数字线WL上还是连接到第奇数字线WL上而不同。
图34为示意性地示出，对于把数据写入这样的存储单元和从该存储单元读出数据，应该写入的数据，即例如提供到位线BL上的电位电平与在位线BL上输出的电位电平的关系的图。在这里，如上所述，根据把数据写入的存储单元是连接到第偶数的字线(第偶数的行)上还是连接到第奇数的字线(第奇数的行)上，即使在写入同一数据的情况下，提供到位线BL上的电位电平也不同。
因此，下面，以/η表示对从外部提供的写入数据Din，决定提供到位线BL上的电位电平(逻辑电平)的逻辑运算。在这里，/表示逻辑运算的翻转运算，运算/η表示把运算η翻转了的逻辑运算。
参照图34，该逻辑运算/η相当于字线WL的物理地址中最低位二进制数AOR与写入数据Din的异或运算。即，物理地址的最低位二进制数AOR为“L”电平，即为第偶数字线时，使从外部提供的写入数据Din，通过接收信号AOR及信号Din的异或运算电路144按原样提供到存储单元上。与此相反，在信号AOR为“H”电平的情况下，即相当于第奇数字线时，使写入数据Din借助于异或运算电路144翻转后提供到存储单元上。
读出时的情况完全相同，把同时接收存储单元输出的数据和信号AOR的异或运算电路146的输出作为读出数据Dout而输出。
图35为示意性地示出，在写入这样的数据时对地址及写入数据进行加扰处理的过程的方框图。
图35中，用/φ表示进行从图28所示那样的物理地址向内部地址变换的逻辑运算。
提供到外部地址输入端子110上的Ao～Ai在进行了逻辑运算/φ以后，被提供到存储单元阵列100上。另一方面，提供到数据输入端子160上的写入数据Din，在进行了逻辑运算/η以后被提供到存储单元阵列100上。
实际上，进行/φ或/η这样运算的电路并不存在，而只不过是根据字线及位线配置的排列，作为结果来说与执行了这样运算的结果相同。但是，下面，为了说明简单起见，考虑成通过对从外部提供的地址信号Ao～Ai及从外部提供的写入数据Din执行这样的逻辑运算，进行存储单元的选择和数据的输入等。
如上所述，在向存储单元的数据写入中，从外部提供的地址信号与在存储单元上实际选择的地址之间进行具有一定对应关系的改组运算是等价的。进而，在数据写入中，与把进行了一定逻辑运算的结果写入也是等价的。因而，为了对存储单元阵列写入图32所示校验结构状的数据，在从外部提供地址信号及写入数据的情况下，必须考虑在内部进行逻辑运算/φ及/η，预先进行这些运算的逆运算，即对地址信号为运算φ，对写入数据为运算η，在DRAM 2000内部通过对地址信号进行运算/φ，对写入数据进行运算/η，把所需数据写入所需存储单元。
即，必须根据DRAM的构成分别作成固有的数据写入用的软件。
过去，在老化试验等中，把试验装置连接到作为对象的半导体存储器上，以存储单元为单位，进行数据的读出/写入处理。
这时，试验装置备有失效二进制数图，把各存储单元的失效/通过等试验结果记录到上述失效二进制数图上的对应二进制数内。
上述试验装置使所供给的地址值装于对应于成为试验对象的半导体存储器的地址映象(mapping)进行地址加扰的软件上。借助于上述那样的软件功能，上述存储单元的试验结果在上述失效二进制数图上没有记录到对应于基于该半导体存储器地址译码逻辑的地址值的二进制数上，而是记录到位于物理对应位置上的二进制数上。借此，通过对上述失效二进制数图进行分析，可以确定存储单元阵列上不合格二进制数的物理位置。例如可以弄清存储单元互相之间干扰等性能不良的原因。
但是，在试验装置那一边，在进行软件加扰处理的现有技术中，在确定和分析不合格二进制数的位置方面，有下述的问题。
第1，必须作成分别对应于存储阵列的每一个地址映象的软件。即，如果成为试验对象的半导体存储器的功能和构成不同，则各存储单元的物理配置顺序和译码器逻辑中规定的地址映象也不同。为此，必须作成备有对应于半导体存储器所固有每一个地址映象的半导体存储器的地址加扰逻辑的软件。
第2，根据试验装置的处理能力，以软件方式所能实现的地址加扰处理是有限度的。例如，在试验分层的地址映象结构等复杂的地址配置的半导体存储器的情况下，用于进行地址加扰处理的软件变得复杂。为此，产生了由于试验装置的规格之故处理能力变得不足，不能进行半导体存储器的性能鉴定试验的情况。
第3，在老化试验等中，如前所述，为了使存储单元间漏泄电流所引起的初始不良情况明显化，对行列状配置的存储单元，将数据以所谓校验结构状写入。即，以二维方式把“H”电平及“L”电平交互地写入物理上相邻的存储单元内。由此，可在物理上相邻的存储单元之间施加电压应力。
但是，在把这样的校验结构写入存储单元的情况下，考虑到上述那样的地址加扰处理，必须对各半导体存储器分别开发用于把这样的数据写入的软件。
进而，除了必须进行上述那样的地址加扰处理从而产生试验装置那一边的软件问题之外，还存在着下面这样的问题。
即，在现有的老化试验中，对模塑封装等最终组装工序完了以后的半导体存储器进行老化试验。但是，因为在这样的老化试验中，由于发现初始不良状态的半导体存储器最终不作为成品装运，所以，对这样的芯片进行组装的制作成本成为无效的浪费。
因而，如果能够例如在晶片状态下进行老化试验，在组装工序以前使不合格的芯片变得明显而将其排除，就能够降低制作成本。
但是，为了在晶片状态下进行老化试验等，通常必须对每一个芯片提供地址信号、控制信号和写入数据等，必须使相当个数的探针在与每一个芯片接触的状态下进行试验。
可是，在晶片的整个面上使这样的探针与各芯片接触，不仅在机械上是困难的，而且进行这种并列试验处理的试验装置负担也过重。
本发明就是为了解决上面那样的问题而提出的，其目的在于，提供一种在不考虑存储单元阵列的结构的情况下，通过进行老化试验可以谋求缩短试验时间的半导体存储器。
本发明的另一目的在于，提供一种在不考虑存储单元阵列的结构的情况下，能够对存储单元阵列写入校验结构数据的半导体存储器。
本发明的再一个目的在于，提供一种在老化试验时能够削减从外部对各半导体存储器供给的信号数，在晶片状态下也能够削减每一个芯片所需探针个数的半导体存储器，即能够在晶片状态下进行老化试验的半导体存储器。
本发明的又一个目的在于，提供一种在晶片状态下的老化试验中能够对存储单元阵列写入校验结构数据的半导体存储器。
本发明第1方面所述的半导体存储器备有：多个位线对；多个与位线对交叉的字线；包括对应于位线对与字线的交点以行列状配置，各自保存某一个二进制数据的多个存储单元的存储单元阵列；根据来自外部的指令，把第1工作方式信号激活的工作方式设定装置；根据第1工作方式信号的激活，循环地输出依次选择存储单元的内部地址使其对应于物理地址的内部地址发生装置；根据内部地址信号选择对应的存储单元，进行数据写入的存储单元选择装置；对根据多个位线对、多个字线和多个存储单元的排列通过内部地址信号依次选择的存储单元，把内部写入数据输出到存储单元选择装置上以便把二进制数据以校验结构状写入的内部数据发生装置。
本发明第2方面所述的半导体存储器是在本发明第1方面所述的半导体存储器的构成中，内部地址发生装置包括：根据第1工作方式信号的激活输出依次选择存储单元阵列的行的内部行地址信号使其对应于物理地址的内部行地址发生装置；对内部行地址发生装置进行的行选择的每一次循环输出对依次选择的内部列地址进行更新的内部列地址信号的内部列地址发生装置，存储单元选择装置包括：根据内部行地址信号选择对应的字线的行选择装置；根据内部列地址信号选择对应的位线对并进行数据写入的列选择装置。
本发明第3方面所述的半导体存储器除了本发明第2方面所述的半导体存储器的构成之外，还备有根据所选择的存储单元的存储信息对对应位线对的电位进行互补驱动的多个读出放大器，内部行地址发生装置包括：内部时钟发生装置；根据内部时钟发生装置的输出循环地输出内部行地址信号的行地址行数装置，工作方式设定装置根据来自外部的指令使第1工作方式信号及第2工作方式信号中的某一个信号激活，根据第1工作方式信号的激活，对由行选择装置及列选择装置所选择的存储单元写入内部数据发生电路的输出，根据第2工作方式信号的激活，使列选择装置去激活，行选择装置根据内部地址信号选择对应的字线，而且，读出放大装置向连接到所选择字线上的多个存储单元进行存储信息的再写入。
本发明第4方面所述的半导体存储器是在本发明第3方面所述的半导体存储器的构成中，内部时钟发生装置还包括：使第1工作方式信号激活时输出的内部时钟信号的周期短于在第2工作方式信号激活时输出的内部时钟信号的周期的分频装置。
本发明第5方面所述的半导体存储器除了本发明第1方面所述的半导体存储器的构成之外，进而备有：把来自外部的指令作为电压信号接收的试验端子；把提供到试验端子上的电位作为电源电压供给半导体存储器的电源电位供给装置，工作方式设定装置根据提供到试验端子上的电位使第1工作方式信号激活。
本发明第6方面所述的半导体存储器是一种从所形成的半导体衬底上作为芯片分离出来的半导体存储器，备有：存在于芯片表面最外周部上的分离加工时的加工裕量区域；配置在加工裕量区域周围芯片表面的内部区域上的从外部供给电源电位的电源端子；从电源端子延伸到加工裕量区域上的布线。
本发明第7方面所述的半导体存储器是从所形成的半导体衬底上分离作为芯片下来的，备有：存在于芯片表面最外周部上的、分离加工时的加工裕量区域；配置到加工裕量区域周围芯片表面的内部区域上从外部供给电源电位的多个电源端子；从各电源端子一直延伸到加工裕量区域上的布线。
本发明第8方面所述的半导体存储器是在本发明第7方面所述的半导体存储器的构成中，布线为多晶硅布线的半导体存储器。
本发明第9方面所述的半导体存储器是从所形成的半导体衬底上作为芯片分离下来的，除了本发明第5方面所述的半导体存储器的构成之外，进而备有：存在于芯片表面最外周部上的分离加工时的加工裕量区域；配置在加工裕量区域周围的芯片表面的内部区域的、从外部供给电源电位的多个电源端子；从各个电源端子延伸到加工裕量区域上的布线；多个电源端子包括试验端子。
本发明第10方面所述的半导体存储器是在本发明第9方面所述的半导体存储器的构成中，布线为多晶硅布线的半导体存储器。
图1为示出本发明实施例1的半导体存储器1000的构成的概略方框图；
图2为示出图1所示计数器电路130的构成的概略方框图；
图3为示出图2所示2位计数器的构成的电路图；
图4为示出图1所示环形振荡器128的构成之一例的概略方框图；
图5为示出图1所示环形振荡器128的构成之另一例的概略方框图；
图6为示出相当于地址加扰处理的逻辑电路的电路图；
图7为用于说明图6所示逻辑电路的工作的图；
图8为示出对应于地址加扰处理的逆运算处理的逻辑电路的电路图；
图9为用于说明图8所示逻辑电路的工作的图；
图10为示出对应于数据加扰处理的逻辑电路的电路图；
图11为用于说明图10所示逻辑电路的工作的图；
图12为示出对应于数据加扰处理的逆运算处理的逻辑电路的构成的电路图；
图13为用于说明图12所示逻辑电路的工作的图；
图14为示出写入存储单元的数据Dcell与从外部提供的写入数据Din之关系的第1对应图；
图15为示出数据Dcell与数据Din之对应关系的第2对应图；
图16为示出输入控制电路172、数据输出电路174、数据加扰电路176和切换开关178的构成的概略方框图；
图17为示出图16所示2位计数器的构成的概略方框图；
图18为用于说明图17所示2位计数器的工作的时间图；
图19为用于说明在老化方式下半导体存储器1000的工作的时间图；
图20为示出图1所示试验方式设定电路120之一例的电路图；
图21为示出本发明实施例2的试验方式设定电路121的构成的电路图；
图22为示出对于实施例2的半导体存储器的探针卡的构成的平面图；
图23为图22所示探针卡的侧视图；
图24为示出在把本发明的实施例3的半导体存储器配置于晶片上的情况下的平面图；
图25为图24的局部放大图；
图26为示出图24所示的半导体芯片分离后的构成的平面图；
图27为沿图26中AA’线的剖面图；
图28为示出现有的半导体存储器2000中数据输入电路的构成的概略方框图；
图29为示出现有的半导体存储器中地址加扰之一例的概念图；
图30为示出过去的半导体存储器中存储单元剖面结构的剖面图；
图31为图30所示剖面图的等效电路；
图32为示出老化试验时写入 存储单元中的校验结构的图；
图33为示出存储单元、字线和位线对的配置的概略方框图；
图34为用于说明数据加扰的概念图；
图35为用于示出在将数据写入存储单元的工作时的加扰处理的概念图。
〔实施例1〕
图1为示出本发明实施例1的半导体存储器1000的构成的概略方框图。
参照图1，半导体存储器1000包括：接收外部控制信号EXT./WE、EXT/RAS和EXT/CAS以产生各种内部控制信号的控制电路118；存储单元以行列状排列的存储单元阵列100；在控制电路118的控制下，产生内部行地址信号的内部行地址发生电路122，该内部行地址信号在更新工作时或老化试验工作时指定所选择的行；接收内部行地址发生电路122的输出，进行运算φ并输出的运算电路124；地址切换电路126，该电路在控制电路118的控制下，接收通过地址信号输入端子110提供的外部地址信号Ao～Ai、内部行地址发生电路122的输出以及运算电路124的输出，分别对通常工作时提供给地址信号输入端子110上的地址信号、在用信号SBT指定老化试验方式的情况下来自运算电路124的输出以及在从控制电路118输出的自更新方式指定信号SRF处于激活的期间内从内部行地址发生电路122输出的信号进行切换，从而提供给行译码器102。
半导体存储器1000还包括：在指定老化方式的情况或者在指定自更新方式的情况下，输出给定频率的内部时钟int.CLK的环形振荡器128；接收内部时钟int.CLK，对给定个数的周期进行计数的计数器130；接收计数器130的输出及来自外部的行地址选通信号EXT.RAS，在通常工作中输出响应于信号EXT./RAS的内部行地址选通信号int./RAS，在指定老化试验方式或自更新方式的情况下输出响应于来自计数器130的输出的信号int./RAS的内部RAS发生电路132；接收从外部提供的EXT.CAS及来自计数器130的输出，在通常工作时输出响应于信号EXT./CAS的内部列地址选通信号int./CAS，在指定老化方式的情况下输出响应于来自计数器130的输出的信号int./CAS的内部CAS发生电路134；接收来自外部的写允许信号EXT./WE，输出使写工作激活的内部写允许信号int./WE的内部/WE发生电路136；在控制电路118的控制下激活，对从地址切换电路126提供的行地址信号进行译码，选择存储单元阵列100的行的行译码器102。
在这里，信号EXT./WE为指定数据写入的写允许信号，信号/RAS为启动半导体存储器1000的内部工作并决定内部工作激活时间的行地址选通信号。
当该信号EXT./RAS激活时，与选择行译码器102等的存储单元阵列100的行的工作有关连的电路呈激活状态。信号EXT./CAS为列地址选通信号，使选择存储单元阵列100中的列的电路呈激活状态。
半导体存储器1000还包括：在控制电路118的控制下激活，对来自地址切换电路126的列地址信号进行译码从而产生选择存储单元阵列100的列的列选择信号的列译码器104；在控制电路118的控制下，接收在数据写入时向数据输入端子160提供的外部写入数据EXT.DQ而输出的输入控制电路172。使输入控制电路172在信号SBT为激活状态下并指定老化方式的期间内处于去激活状态。
半导体存储器1000还包括：在指定老化方式时输出外部写入数据的数据输出电路174；对数据输出电路的数据进行给定逻辑运算的数据加扰器176；接收来自输入控制电路172及数据加扰器176的输出，分别对在老化方式下来自数据加扰器176的输出和在通常工作下来自输入控制电路172的输出进行切换而输出的切换开关178；接收切换开关178的输出，进行缓冲处理而输出的数据输入缓冲器162；接收数据输入缓冲器162的输出，根据信号int./WE而激活，对存储单元阵列100输出内部写入数据的写驱动器164。
再者，从外部把外部电源电压ext.Vcc及地电位GND提供给半导体存储器1000。
还有，如图35已说明的那样，对存储单元阵列100来说，所提供的地址信号与进行了逻辑运算/φ的信号是等价的；对写入数据来说，与进行了逻辑运算/η的信号等价。
因而，在指定老化试验方式时，在运算电路124中对从内部行地址发生电路122输出的内部行地址信号根据进行了逻辑运算φ的数据进行存储单元的选择的情况下，决定在存储单元阵列100内选择把内部行地址发生电路中产生的地址作为物理地址的存储单元。
另一方面，因为在数据加扰器176中根据写入的数据结构，对数据输出电路174的输出进行逻辑运算，所以能够在对存储单元阵列100进行数据写入时，在进行了逻辑运算/η后把所需数据结构(例如，校验结构)对应于存储单元阵列的物理地址而写入。
图2为示出图1所示环形振荡器128和计数器130的构成的概略方框图。
如后面将说明那样地，环形振荡器128根据信号SBT或信号SRF的激活而激活，并输出给定的内部时钟信号int.CLK。
计数器130包括互相串联连接的、接收来自环形振荡器128的输出依次输出行地址信号的2位计数器1300.1～1300.n+1。1300.1通过根据信号SBT或信号SRF的激活而成为导通状态的晶体管2000接收来自环形振荡电路128的输出，把信号RA0提供给内部RAS发生电路132。在2位计数器1300.1上连接的2位计数器1300.2，把信号RA1提供给内部RAS发生电路132。下面与此同样，2位计数器1300.n输出信号RAn。
2位计数器1300.n+1输出进位信号RAP。计数器130还包括一个接收进位信号RAP并在信号SBT激活时把进位信号RAP再输出给下一级2位计数器1302.0的切换开关202。
计数器电路130还包括互相串联连接的2位计数器1302.2～1302.m+1。从2位计数器1302.0和连接于其上的2位计数器1302.2分别输出列地址信号CA0和CA1。下面与此同样，从2位计数器1300.m输出列地址信号CAm。
2位计数器1300.m+1还输出进位信号CAP。
因而，在未指定自老化试验方式的情况下，根据来自环形振荡器128的输出，由计数器电路130依次对行地址RA0～RAn进行计数，并将其输出。
另一方面，在指定了老化方式的情况下，对行地址依次进行计数，在选择了全部字线后使列地址增加1。
通过这样的构成，可在老化方式下依次选择全部存储单元。这时，在行选择的一次循环期间内，使列地址固定。
图3为示出图2所示2位计数器1300.0～1300.n+1或1302.0～1302.m+1的构成的电路图。
2位计数器把信号Qn-1作为输入来接收，信号Qn-1每改变2个周期，使输出信号Qn的电平翻转。基本上把两个锁存器电路302和300串联连接起来，通过根据输入信号Qn-1依次翻转第1级锁存器电路302和第2级锁存器电路300，输出对应的输出信号Qn。
因为这样的2位计数器的构成是众所周知的，所以省略有关其构成和工作的说明。
图4为示出图2所示环形振荡器的构成的一例的电路图。
环形振荡器128包括：把信号SBT及信号SRF的“或”作为一个输入而接收的NAND电路1282；接收NAND电路1282的输出并互相串联连接起来的倒相器1284～1290。1290的输出相当于内部时钟信号int.CLK。另一方面，倒相器1290的输出与NAND电路1282的另一输入节点连接起来。
因而，在图4所示那样的构成中，根据信号SBT的激活来输出内部时钟信号int.CLK。
再者，为了使内部时钟信号int.CLK的周期为给定值，可以增减倒相器的级数。
图5为示出图2所示环形振荡器128之另一构成例的概略方框图。
与图4所示环形振荡器之构成的不同点在于包括：接收倒相器电路1290的输出，进行分频的分频器1292；接收倒相器1290的输出及分频器1292的输出，对信号SBT为激活状态并指定老化方式的情况下输出分频器1292的输出，在信号为SRF激活状态并指定自更新方式的情况下直接输出倒相器1290的输出的切换电路1294。
因而，在图5所示那样的环形振荡器的构成中，结果在老化方式试验期间内的情况下，内部地址以更高的速度变化。
即，在老化试验期间内，根据高速变化的地址信号来选择存储单元阵列100中的存储单元，把从数据输出电路174输出的数据写入对应的存储单元内。另一方面，在自更新方式下，根据从倒相器1290输出的振荡频率依次选择存储单元阵列100的各行，执行对存储单元阵列100的更新工作。
图6为示出在行译码器102中进行根据从外部提供的地址信号产生实际选择存储单元阵列的地址信号的运算/φ的逻辑运算电路之构成的电路图。图6中，只示出有关产生地址改组的低位3位。即，把接收从所提供的地址信号中的低位起第2位的信号A1R及从低位起第3位的信号A2R的异或电路142的输出作为进行存储单元选择的地址RA1而输出。结果把接收信号RA1及从外部提供的地址信号A0R的异或电路140的输出作为信号RA0而输出。
图7为示出这样的低位3位地址信号改组情况的对应图。
如图7所示，借助于运算/φ，把数据0、1、2、3、4、5、6、7分别置换成0、1、3、2、7、6、4、5。
图8为示出进行图6所示逻辑运算/φ的逆运算，即φ的电路的电路图。把接收输入信号最低位二进制数的信号RA0及从低位起第2位的信号RA1的异或电路310的输出作为信号A0R而输出。另一方面，把接收信号RA2及信号RA1的异或电路3 12的输出作为信号A1R而输出。
图9为示出图8所示逻辑运算φ的输入与输出对应关系的对应图。
借助于逻辑运算φ，把输入数据0、1、2、3、4、5、6、7分别置换成0、1、3、2、6、7、5、4。
结果图1所示的运算电路124执行该图9所示那样的逻辑运算φ而输出。再者，因为在逻辑运算/φ中进行置换的只是地址信号的低位3位，所以，在图9中，也只示出有关对其逆运算的低位3位。
如图1所示，在自老化(self burn-in)试验方式中，因为是从地址切换电路126对行译码器102提供来自运算电路124的输出，所以，对存储单元的选择来说，结果是等价地进行运算/φ。因而，如果从内部行地址发生电路122来看，结果是输出的地址信号在运算电路124中进行了逻辑运算φ以后，在实际的存储单元的选择工作中进行逻辑运算φ的逆运算，即，/φ，从而进行存储单元的选择。因而，结果是从内部行地址发生电路122输出的地址与在存储单元阵列100中选择的存储单元的物理地址一致。
图10示出对存储单元阵列写入数据时，对应于逻辑运算/η的逻辑电路的构成，该逻辑运算/η与对从外部有效地提供的写入数据Din进行的数据加扰处理相对应。即，对于写入数据Din进行与地址信号AOR的异或运算的结果，成为对存储单元写入的数据Dcell。
图11为说明图10所示/η逻辑运算电路的工作的图。即，在行地址最低位二进制数AOR为0的情况下，从外部提供的写入数据Din与存储单元中写入的数据Dcell一致。另一方面，在行地址信号最低位二进制数AOR为1的情况下，对于从外部提供的写入数据Din来说，成为把存储单元中写入的数据Dcell翻转了的数据。
图11为示出进行图10所示逻辑运算/η的翻转逻辑运算η的电路的图。
即，行地址信号最低位二进制数的信号AOR与向存储单元的写入数据Dcell的异或运算结果，对应于从外部提供的写入数据Din。
图13为说明图12所示逻辑运算电路η的工作的图。在信号AOR为1的情况下，因为信号Dcell翻转后的信号为信号Din，所以通过与图11对比可知，图12的电路工作成为逻辑运算/η的翻转逻辑运算。
图14为示出在把图32所示那样的校验结构写入存储单元的情况下，应该从外部提供的写入数据的图。即，图14中示出了有关对第奇数字线上连接的存储单元写入“L”电平的数据Dcell，对第偶数字线上连接的存储单元写入“H”电平的数据Dcell的情况。如图12中说明了的那样，对信号Dcell进行逻辑运算η的结果，成为作为外部数据应该写入的数据Din。参照图13可知，如果对Dcell进行这样的逻辑运算，则作为写入数据Din对全部字线上连接的存储单元固定为“L”电平即可。
与图14的情况相反，图15为示出有关对第偶数字线上连接的存储单元写入“H”电平的数据Dcell，对第奇数字线上连接的存储单元写入“L”电平的数据Dcell的情况下的数据Dcell与数据Din之对应关系的图。
与图14相同，如果对数据Dcell进行逻辑运算η，则作为写入数据Din固定为“H”电平即可。
即，为了对存储单元写入图32所示那样的校验结构，如果对每一列使写入数据交替地固定为“H”电平或固定为“L”电平即可。
再者，上面所说明那样的逻辑运算φ或η，根据存储单元阵列中的存储单元、字线及位线对的配置方法而改变。
因而，在把图32所示那样的校验结构写入存储单元的情况下，作为写入数据提供的数据电平必须根据各半导体存储器的构成而改变。
图16为示出图1所示输入控制电路172、数据输出电路174、数据加扰器176和切换电路178的构成的概略方框图。
输入控制电路172包括：NAND电路1724，在其一个输入端上接收从外部提供的写入数据Din，借助于倒相器1722把信号SBT翻转后的信号作为其另一个输入而接收；把NAND电路1724的输出翻转后输出的倒相器1726。
因而，在信号SBT为去激活的期间内，NAND门1724呈关闭状态。
另一方面，数据输出电路174包括2位计数器1742，该计数器1742接收从计数器电路130输出的行地址信号最高位二进制数RAn。
数据加扰电路176包括接收2位计数器1742的输出信号ZAQO及行地址信号最低位二进制数AOR的异或电路1762。切换开关178包括：根据信号SBT的激活(向“H”改变)使写驱动器电路182与倒相器电路1726的连接呈切断状态的P沟道MOS晶体管1782；根据信号SBT的激活使数据加扰器176的输出与写驱动器电路182呈导通状态的n沟道MOS晶体管1784。
因而，在信号SBT为去激活期间内，把从外部提供的写入数据Din提供给写驱动器电路182。与此相反，在信号SBT为激活期间内，把来自数据输出电路174的数据提供给写驱动器电路182。
图17为示出图16所示2位计数器1742的构成的概略方框图。
图17所示的2位计数器基本上也是把第1级锁存器电路1744和第2级锁存器电路1746串联连接起来的结构。该2位计数器电路的构成中除了对信号RAn的变化进行计数的构成及激活信号SBT(其翻转信号，即信号/SBT变成“L”电平)的构成以外是众所周知的构成，所以省略有关其构成和工作的说明。
把从第1锁存器电路1744输出的信号ZAQ0，从数据输出电路174对数据加扰器176输出。
图18为说明图17所示2位计数器的工作的时间图。
在瞬间t1，根据信号/SBT变成“L”电平(对应于信号SBT激活。即，对应于进入老化方式)。锁存器电路1744及锁存器电路1746激活，锁存器电路1744的输出信号AQ0及信号ZAQ0分别翻转其状态。即，信号AQ0从“L”电平向“H”电平改变，信号ZAQ0从“H”电平向“L”电平改变。
另一方面，借助于进入老化方式，从计数器130使行地址信号RA0～RAn依次激活并输出。在图2所示计数器电路中，在全部行选择终了后，根据进位信号RAP变成激活(“H”电平)，在瞬间t2，信号Q0的电平翻转。进而，从瞬间t2起经过给定时间后，根据信号RAP再次变成去激活状态(“L”电平)，信号AQ0及ZAQ0的电平翻转。因而，结果信号ZAQ0的电平在老化试验方式下对全部行的选择工作的每一次循环被翻转。
因为在对全部行的选择工作的一次循环期间内列地址是固定的，所以，例如借助于在瞬间t1～瞬间t2的期间内从数据输出电路输出“L”电平的数据，结果如图14所示那样，在存储单元中写入的Dcell交替地重复“L”电平和“H”电平。
在行选择工作进行了一次循环以后，再次开始从最初行的选择工作时，如图2所说明的那样，把列地址增加1。另一方面，如图18所说明的那样，写入信号Din在其电平翻转以后成为“H”电平。
因而，如图15所说明的那样，把写入最初第1列的数据翻转以后的数据依次写入第2列存储单元。
如上所述，把图32所示那样的校验结构写入存储单元成为可能。
图19为说明在老化方式下半导体存储器1000的工作的时间图。
在瞬间t1，根据老化方式指定信号SBT变成激活状态(“H”电平)，如图18所说明的那样，数据输出电路174的输出电平在瞬间t2变成“L”电平。另一方面，环形振荡器128开始振荡工作，计数器130接收内部时钟信号int.CLK进行计数工作。首先，根据来自计数器电路130的输出，从内部行地址发生电路122输出选择第0行的行地址信号。另一方面，从计数器130输出的列地址信号，成为对应于第0列的信号。
如上所述，一直到对全部行的选择工作进行了一次循环，列地址保证该CA＝0的状态。
另一方面，在给定的时间期间，例如1μs内，从内部行地址发生电路122输出变化的内部/RAS信号。在瞬间t3，根据内部/RAS信号变成激活状态(“L”电平)，对应行的字线WL变成选择状态(“H”电平)。另一方面，根据在瞬间t2的内部/RAS信号的激活，从内部CAS发生电路134输出的内部/CAS信号也变为激活(“L”电平)状态。另一方面，选择列地址CA＝0的列选择信号CSL也变成激活状态(“H”电平)，对连接到对应列上的存储单元写入来自数据输出电路174的输出数据。
在瞬间t4，根据内部/RAS变成去激活状态(“H”电平)，内部/CAS信号变为去激活状态(“H”电平)。另一方面，根据在该瞬间t4内部/RAS信号的上升沿，即根据从环形振荡器128输出的内部时钟信号int.CLK的上升，从计数器130输出的行地址信号增加1。伴随着内部/RAS的去激活，字线WL0变成非选择状态，列选择信号CSL也变成去激活。
下面与此同样，根据内部/RAS信号的激活(变成“L”电平)，进行对应字线WL的选择，激活选择对应列(在图19所示范围内，列地址CA＝0)的列选择信号CSL。
如图18所说明的那样，一直到对全部行的选择工作进行了一次循环，来自数据输出电路174的输出数据都保持为“L”电平。
在老化试验方式下，根据来自外部的指令，对与半导体存储器1000内产生的内部地址对应的存储单元依次写入从数据输出电路174输出的数据，进行图32所示那样校验结构的写入。
因而，通过从外部对半导体存储器1000只提供外部电源电位ext.Vcc、地电位GND和试验方式信号TS这三者，就能够进行老化试验工作。
图20为示出图1所示试验方式设定电路120中一部分构成的电路图。
如图20所示，从试验方式信号输入端子开始，设置几个互相串联连接并分别连接成二极管的n沟道MOS晶体管。对试验方式输入端子满足下列关系时，n个串联连接的n沟道MOS晶体管的末级1206的源电位变成大于电源电位Vcc。
VTS＞Vcc+nVth在这里，VTS为提供到试验方式信号输入端子上的信号电压。
通过把该串联连接的n沟道MOS晶体管中的末级晶体管1206的源电位作为信号SBT使用，还可以做成例如使该试验信号输入端子与其它信号输入端子共用的结构。
如上所说明的那样，在实施例1的半导体存储器1000中，通过从外部只提供外部电源电位ext.Vcc、地电位GND和试验方式指定信号TS，就能够对存储单元阵列进行写入校验结构的老化试验。
因而，在进行老化试验时，就不需要在试验装置那一边产生考虑了以软件方式的加扰处理的地址信号和产生写入数据。
即，能够高速且容易地进行半导体存储器1000的老化试验。
进而，因为利用从外部提供的上述3个信号即可，所以，例如在晶片状态下，每一个芯片所需要的探针个数是3个即可，这样在晶片状态下也能够进行老化试验。
实施例2
图21为示出本发明实施例2中试验方式设定电路121的构成的电路图。
与实施例1的半导体存储器1000的构成之不同点在于，除了外部电源电位输入端子以外，还能够通过试验方式信号输入端子把电源电位供给内部电路。
试验方式设定电路121包括：连接到试验方式信号输入端子与地电位GND之间的高阻元件R1；连接到设置在试验方式输入端子与地电位之间的晶体管TD；以及连接到试验方式信号输入端子与电源供给线之间的二极管D1。
通过把大于外部电源电位ext.Vcc的电位提供给试验方式信号输入端子，使信号SBT变成激活状态的“H”电平；通过试验方式信号输入端子把比提供到该端子上的电位降低了二极管D1的阈值电压的内部电源电位int.Vcc提供给把电源电位供给半导体存储器1000的内部电路的电源供给线。
其它方面与图1所示半导体存储器1000的构成相同。
通过上述那样的构成，在进行老化试验时，可从外部只把给定的电位供给试验方式信号输入端子及地电位供给端子这两个端子。
因而，在老化试验时可以进一步削减每一个芯片所需探针的个数。
图22为在上述那样的沿着各芯片使用2个探针的情况下，从探针的方向看探针卡时的平面图；图23为探针卡的侧视图。
如图22所示，探针卡的结构为：对应于在晶片上排列的芯片位置，每一个芯片上有供给地电位的探针(图中黑圆点)和把电源电位供给试验方式信号输入端的探针(图中白圆点)。
为了对现有的半导体存储器实现同样的结构，必须具有例如，电源供给用的探针、接地电位供给用的探针、试验方式信号用的探针、地址信号供给用的探针、用于供给信号ext.RAS等控制信号的探针等，每一个芯片上所需探针的个数与本实施例的情况相比显著增多。
通过上述那样的构成，则在晶片状态下能够进行老化试验，因为能够并列地对多个芯片进行试验，所以可以谋求缩短试验时间和削减试验成本。
而且，通过在晶片状态下进行老化试验，也能够削减用于对不合格芯片模塑封装的成本。
实施例3
图24为示出本发明实施例3的半导体存储器在晶片上形成时的构成的平面图。
图24中，对晶片内以二维方式排列的各半导体存储器芯片，在用切割器对这些芯片进行分离加工时的裕量区域，即切割部分上设置供给电源电位及地电位的布线。
即，在实施例3的半导体存储器中，在晶片状态下把芯片分离开来以前，在晶片表面上的例如解离面(facet)上备有电源电位供给用的压焊区400及地电位供给用的压焊区402而构成。从电源电位供给压焊区通过存在于各芯片之间的切割部分设置把电源电位供给到各芯片上的布线，同样地，从地电位供给压焊区402对各芯片设置用于把地电位供给到切割部分上的布线。
图25为图24所示平面图中，把虚线圆内放大后的部分放大图。
从电源电位供给用的压焊区400经由切割部分设置对各芯片供给电源电位的电源电位供给布线。
另一方面，从地电位供给用压焊区402经由切割部分设置用于把地电位供给到各芯片上的地电位供给布线。
通过这样的构成，在晶片状态下的老化试验中，没有必要对每一个芯片上供给电源电位或地电位。
在把实施例1的半导体存储器1000如图24所示配置到晶片上的情况下，为了进行在晶片状态下的老化试验，在探针卡上对于每一个芯片逐个配置一个供给试验方式指定信号的探针即可。
另一方面，在把实施例2中的半导体存储器如图24所示那样地配置到晶片上的情况下，通过分别只从电源电位供给用压焊区400及地电位供给用压焊区402提供外部电源电位和地电位，就能够在晶片状态下进行老化试验。
因而，在该情况下不需要把信号从探针供给到芯片上。
通过上述那样的构成，在晶片状态下也能够很容易地进行每一个芯片的老化试验，可以谋求缩短试验时间和削减试验成本。
图26为示出在晶片状态下，在把如图25所示那样地配置的半导体存储器的芯片用切割器分离加工以后的芯片构成的俯视图。
在芯片周围存在着芯片分离加工后还残留着的切割部分(芯片分离加工时的加工裕量区域)。借助于图25那样的构成，在芯片分离以后、在半导体存储器芯片中从电源供给端子至试验方式指定信号输入端子412残留着朝向切割部分的布线，在从地电位供给用的端子410朝向切割部分的表面上也残留着布线。
图27为示出沿着图26所示AA’线的剖面的剖面图。
图27中，将试验方式指定信号输入端子至电源电压输入端子作成用第2层铝布线形成的结构。在第2层铝布线的下层上，通过绝缘层存在着第1层铝布线，这两者通过在层间绝缘膜上开口的连接孔连接起来。另一方面，在第1层铝布线的下层上，通过层间绝缘膜还存在着多晶硅布线层PS。该多晶硅布线层PS形成到切割部分的布线。
当然，虽然到这样的到切割部分的布线也可以由铝布线形成，但是，通过使用这样的多晶硅布线，能够确保在进行老化试验等时芯片的耐湿性。
因而，在图27所示半导体芯片按照图25所示那样地排列的情况下，到电源供给用的压焊区400的布线可以用该多晶硅布线层来形成。
但是，在多晶硅布线部分的电阻层成为问题的情况下，可以例如通过在多个部位配置电源电位供给用的压焊区400和地电位供给用的压焊区402、以减少从这些压焊区到半导体存储器芯片的实际距离。
本发明第1和第2方面所述的半导体存储器中，因为根据来自外部的指令把二进制数据以校验结构状写入存储单元，所以能够不从外部考虑存储单元阵列的构成的情况下进行老化试验。因而，可以谋求缩短试验时间和削减试验成本。
本发明第3方面所述的半导体存储器中，因为共用进行自更新工作的电路及根据来自外部的指令把校验结构写入存储单元的电路而构成，所以可以谋求削减芯片面积，可以谋求降低制作成本。
本发明第4方面所述的半导体存储器中，因为缩短了在本发明第3方面所述的半导体存储器的构成中内部时钟信号的周期，所以，在老化试验周期内可以更加高速地进行老化试验。
本发明第5方面所述的半导体存储器中，因为其构成是从同一试验端子进行工作方式的设定及向内部电路的电源电位的供给，所以，能够削减老化试验时每一个芯片所需探针的个数。
因而，即使在晶片状态下也能够进行老化试验，也能够通过并列试验谋求削减试验成本，也能谋求削减对不合格芯片的组装成本。
本发明第6方面和第7方面所述的半导体存储器中，能够借助于配置于芯片分离时加工裕量区域(切割部分)中的布线对各芯片供给电源电位和地电位，故能够削减在老化试验中每一个芯片所需探针的个数。因而，容易进行芯片状态下的试验。
本发明第8方面所述的半导体存储器中，因为一直延伸到加工裕量区域的布线为多晶硅布线，所以，在设置了这样布线的情况下耐湿性也不下降。
本发明第9方面所述的半导体存储器中，在晶片状态下能够从配置于切割部分上的布线把电源电位等供给到各芯片上，而且，因为是共用电源电位供给端子和试验方式信号输入端子的结构，所以，还能够削减每一个芯片的探针个数。
本发明第10方面所述的半导体存储器中，因为一直延伸到加工裕量区域的布线为多晶硅布线，所以，在设置了这样布线的情况下，耐湿性也不下降。

Claims (10)

1、一种半导体存储器，其特征在于备有：
多个位线对；
多个与所述位线对交叉的字线；
包括对应于所述位线对与字线的交点以行列状配置、各自保存某一个二进制数据的多个存储单元的存储单元阵列；
根据来自外部的指令把第1工作方式信号激活的工作方式设定装置；
根据所述第1工作方式信号的激活，循环地输出依次选择所述存储单元的内部地址使其对应于物理地址的内部地址发生装置；
根据所述内部地址信号选择对应的存储单元并进行数据写入的存储单元选择装置；
对根据所述多个位线对、多个字线和多个存储单元的配置，通过所述内部地址信号依次选择的存储单元，把内部写入数据输出到所述存储单元选择装置以便把所述二进制数据以校验结构状写入的内部数据发生装置。
2、根据权利要求1中所述的半导体存储器，其特征在于：
所述内部地址发生装置包括：
根据所述第1工作方式信号的激活，输出依次选择所述存储单元阵列的行的内部行地址信号使其对应于物理地址的内部行地址发生装置；
对所述内部行地址发生装置的行选择的每一次循环，输出对依次选择的内部列地址进行更新的内部列地址信号的内部列地址发生装置，
所述存储单元选择装置包括：
根据所述内部行地址信号选择对应字线的行选择装置；
根据所述内部列地址信号选择对应位线对并进行数据写入的列选择装置。
3、根据权利要求2中所述的半导体存储器，其特征在于：
还备有根据所选择存储单元的存储信息，对对应的位线对的电位进行互补驱动的多个读出放大器；
所述内部行地址发生装置包括：
内部时钟发生装置；
根据所述内部时钟发生装置的输出循环地输出内部行地址信号的行地址计数装置，
所述工作方式设定装置根据来自外部的指令使所述第1工作方式信号及第2工作方式信号中的某一个信号激活，
根据所述第1工作方式信号的激活，对用所述行选择装置及列选择装置所选择的存储单元写入所述内部数据发生电路的输出，
根据所述第2工作方式信号的激活，使所述列选择装置去激活，所述行选择装置根据所述内部地址信号选择对应的字线，而且，所述读出放大器向连接到所选择的所述字线上的多个存储单元进行存储信息的再写入。
4、根据权利要求3中所述的半导体存储器，其特征在于：
所述内部时钟发生装置还包括使在所述第1工作方式信号激活时输出的内部时钟信号的周期短于在所述第2工作方式信号激活时输出的内部时钟信号的周期的分频装置。
5、根据权利要求1中所述的半导体存储器，其特征在于，还备有：
把来自所述外部的指令作为电压信号接收的试验端子；
把提供到所述试验端子上的电位作为电源电压供给到所述半导体存储器上的电源电位供给装置，
所述工作方式设定装置根据提供给所述试验端子的电位，使所述第1工作方式信号激活。
6、一种从所形成的半导体衬底上作为芯片分离下来的半导体存储器，其特征在于备有：
存在于所述芯片表面最外周部上的分离加工时的加工裕量区域；
配置在所述加工裕量区域周围芯片表面的内部区域上从外部供给电源电位的电源端子；
从所述电源端子延伸到所述加工裕量区域上的布线。
7、根据权利要求1中所述的半导体存储器，其特征在于：
所述半导体存储器从所形成的半导体衬底上作为芯片分离下来，还备有：
存在于所述芯片表面最外周部上的分离加工时的加工裕量区域；
配置到所述加工裕量区域周围芯片表面的内部区域上从外部供给电源电位的多个电源端子；
从所述各电源端子延伸到所述加工裕量区域上的布线。
8、根据权利要求7中所述的半导体存储器，其特征在于：所述布线为多晶硅布线。
9、根据权利要求5中所述的半导体存储器，其特征在于：
所述半导体存储器从所形成的半导体衬底上作为芯片分离下来，还备有：
存在于所述芯片表面最外周部上的分离加工时的加工裕量区域；
配置到所述加工裕量区域周围芯片表面的内部区域上从外部供给电源电位的多个电源端子；
从所述各电源端子延伸到所述加工裕量区域上的布线，
所述多个电源端子包括所述试验端子。
10、根据权利要求9中所述的半导体存储器，其特征在于：所述布线为多晶硅布线。
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