JPH02278847A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置に関し、 ウェハ単位にバーンインを行うことのできる半導体装置
を提供することを目的とし、 ウェハ上のＸ方向スクライブライン内に形成された第１
の電源線と、Ｘ方向スクライブライン内に形成された第
２の電源線とを、両スクライブラインで囲まれたＩＣチ
ップの電源端子若しくは電源線に接続する半導体装置で
あって、前記第１、第２の電源線を多層形成す名ととも
に、上層側の電源線を絶縁層に埋設して構成している。

〔産業上の利用分野〕

本発明は、半導体装置に関し、特に、ウェハ単位でバー
ンイン（ｂｕｒｎ−ｉｎ）を行うことを可能にした半導
体装置に関する。

一般に、潜在的な欠陥を含むデバイスを除去するために
行われるスクリーニング（Ｓｃｒｅｅｎｔｎｇ）の１つ
としていわゆるバーンインがある。バーンインは、定格
またはそれよりも厳しい動作条件（電圧や周囲温度など
）のもとで、一定時間の動作試験を行うものであり、初
期動作不良を起こす可能性のあるデバイス発見に有効で
ある。

〔従来の技術〕

従来のこの種のバーンインとしては、パンケージングの
完了した半導体装置を恒温部に入れて動作試験を行うも
のが一般的であり、これは、試験用基板に必要数の半導
体装置をセットし、高温環境下で動作試験を行ったあと
、各々の半導体装置の良否を判定するものである。

〔発明が解決しようとする課題〕

しかしながら、このような従来のバーンインにあっては
、パッケージングの完了した半導体装置毎、すなわちＩ
Ｃチップ単位に試験を行う構成となっていたため、 ｉ）試験用基板へのセット（押入）や抜去等に手間がか
かる。したがって、−度に試験するＩＣチップの数が増
える程、工数増大を招くといった問題点や、 ｉｉ　）たくさんの半導体装置を試験するためには、恒
温部を大型化しなければならない。これは同時に消費電
力の増大を招く、といった問題点があった。

本発明は、このような諸問題点に鑑みてなされたもので
、ウェハ単位にバーンインを行うことのできる半導体装
置を提供することを目的としている。

〔課題を解決するための手段〕

本発明に係る半導体装置は上記目的を達成するために、
ウェハ上のＸ方向スクライブライン内に形成された第１
の電源線と、Ｙ方向スクライブライン内に形成された第
２の電源線とを、両スクライブラインで囲まれたＩＣチ
ップの電源端子若しくは電源線に接続する半導体装置で
あって、前記第１、第２の電源線を多層形成するととも
に、上層側の電源線を絶縁層に埋設して構成している。

〔作用〕

本発明では、スクライブライン内の第１の電源線および
第２の電源線に電源（例えば、ＶＣＣおよびＧＮＤ）を
供給すると、ウェハ上の全てのＩＣチップに電源が供給
される。したがって、ウェハ単位でバーンインを行うこ
とができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜６図は本発明に係る半導体装置の一実施例を示す
図である。

第１図は１、ウェハｌの平面図であり、ウェハｌにはＸ
方向のスクライブライン２およびＹ方向のスクライブラ
イン３が引かれている。これらの両スクライブライン２
．３で囲まれた領域、すなわち格子模様の各格子内には
、ＩＣチップ４が形成されており、各ＩＣチップ４は、
グイシング工程時に、スクライブライン２．３を切断す
ることにより切り離されるようになっている。

第２図は、ウェハ１の要部の平面図で、隣り合うＩＣチ
ップ４の間、すなわちスクライブライン２．３内には、
第１の電源線５および第２の電源線６が形成されている
。ここで、第１の電源線５はＸ方向のスクライブライン
２内に形成され、また、第２の電源線６はＹ方向のスク
ライブライン３内に形成されているが、勿論、この逆で
あってもよい。第１の電源線５および第２の電源線６か
らはそれぞれＩＣチップ４に接続する支線５ａ、６ａが
のびており、支線５ａ、６ａの先端付近は、ＩＣチップ
４の電源端子（例えば、ＶＣＣ用パッドやＧＮＤ用バッ
ド）あるいは電源線（例えば、■６．用電源線やＧＮＤ
用電源線）に接続している。

なお、第１の電源線５および第２の電源線６のそれぞれ
の支線５ａ、６ａは、便宜的に支線なる名称を付与して
いるが、これらの支線５ａ、６ａは第１の電源線５、第
２の電源線６と実質一体のものである。したがって、ダ
イシング時における支線５ａ、６ａ切断は、第１の電源
線５および第２の電源線６を切断するのと実質同一であ
る。

第３図は第２図のｍ−ｍ　’矢視断面図である。

この図において、第１の電源線５はｌＮ目に、そして第
２の電源線６は２層目に形成されている。

すなわち多層形成されている。なお、第１の電源線５お
よび第２の電源線６の積層順は、この逆であってもかま
わない。ここで、上層（この実施例では２層目）に形成
された第２の電源線６および支線６ａの一部は、この層
の絶縁層７内に埋設されている。ちなみに、埋設の程度
は完全埋設であってもよいし、部分埋設であってもよい
。要は、第２の電源線６および支線６ａの一部と絶縁層
７との接合強度が保たれればよい。

第４図は、第２の電源線６の要部の俯敞図であり、この
図において、本実施例では、第２の電源線６および支線
６ａの一部と絶縁層７との表面レベルをほぼ一致させて
いる。勿論、レベル一致カ限定条件ではなく、要は、上
記したように接合強度が保たれればよい。

第５図は第４図のｖ−ｖ　’矢視断面図であり、この図
において、第２の電源線６の支線６ａ上面には、保護用
のカバー膜８が形成されている。なお、図示を略すが第
１の電源線５の支線５ａ上面にも同様のカバー膜が形成
されている。

以上のような構成において、第６図に示すように、ウェ
ハ１のファセット面１ａに、第１の電源線５および第２
の電源線６を露出させておき、この露出導体に、例えば
Ｐ　−Ｐ　（Ｐｒｉｍａｒｙ　Ｐｒｏｖｅｒ）試験で使
用されるプローバ等を接触させて電源（例えば、Ｖ　ｃ
ｃ、Ｇ　Ｎ　Ｄ　）を印加すると、第１の電源線５およ
び第２の電源線６を介してウェハ１内の全てのＩＣチッ
プ４に電源が供給される。したがって、ウェハ１単位で
バーンインを行うことができ、試験用基板を不要にする
ことができる（問題点ｉの解決）。また、恒温漕はウェ
ハ１を収容できる程度の大きさでよく、小型化できると
ともに、消費電力を削減することができる（問題点ｉｉ
の解決）。

しかも、第２の電源線６および支線６ａの一部を絶縁Ｎ
７に埋設するようにしたので、次のような特有の効果が
得られる。すなわち、第２の電源線６および支’ａ’Ａ
６ａの一部を埋設しない場合、例えば、絶縁層７上に積
載した状態でダイシングを行うと、第２の電源線６の切
り口付近が剥離しやすくなることは充分に予測できる不
具合である。

そして、この剥離した第２の電源線６は、導電性（例え
ばＡｆｆ）の異物であり、この異物がＩＣチップ４の表
面に飛び乗った場合には、致命的な不具合（電気的故障
）を引き起こす。

本実施例では、第２の電＃線６および支線６ａの一部を
絶縁層７に埋設して剥離しに＜＜シたので、ダイシング
時の異物発生をなくす（あるいは問題とならない程度に
少なくする）ことができ、上記不具合を解決することが
できる。

〔発明の効果〕

本発明によれば、ウェハ単位にバーンインを行うことの
できる半導体装置を実現することができる。

また、上層側の電源線を絶８ｉ層に埋設して剥離しに＜
（シたので、ダイシング時の異物（導電性の異物）発生
をなくすことができ、この異物付着に起因するＩＣチッ
プの、故障を回避することができる。

【図面の簡単な説明】

第１〜６図は本発明に係る半導体装置の一実施例を示す
図であり、 第１図はそのウェハの平面図、 第２図はそのウェハの要部平面図、 第３図は第２図のｍ−ｍ　’矢視断面図、第４図はその
第２の電源線の要部の俯賑図、第５図は第４図のｖ−ｖ
　’矢視断面図、第６図はそのウェハに電゛源を供給す
る一例を示す図である。 ……ウェハ１ ．３・・・・・・スクライブライン、 ・・・・・・ＩＣチップ、 ・・・・・・第１の電源線、 ・・・・・・第２の電源線、 ・・・・・・絶縁層。 一実施例のウェハの要部平面図 第２図のｍ−ピ矢視断面図 第 図 第 図 一実施例のウェハに電源を供給する一例を示す図第 図 第２の電源線の要部の俯敵図 第４図のｖ−ｖ’矢視断面図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 ウェハ上のＸ方向スクライブライン内に形成された第１
   の電源線と、Ｙ方向スクライブライン内に形成された第
   ２の電源線とを、両スクライブラインで囲まれたＩＣチ
   ップの電源端子若しくは電源線に接続する半導体装置で
   あって、 前記第１、第２の電源線を多層形成するとともに、上層
   側の電源線を絶縁層に埋設したことを特徴とする半導体
   装置。