JPS59172243A - Ｉｃウエハ - Google Patents
ＩｃウエハInfo
- Publication number
- JPS59172243A JPS59172243A JP4674983A JP4674983A JPS59172243A JP S59172243 A JPS59172243 A JP S59172243A JP 4674983 A JP4674983 A JP 4674983A JP 4674983 A JP4674983 A JP 4674983A JP S59172243 A JPS59172243 A JP S59172243A
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- Japan
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- wafer
- power
- power supply
- land
- wiring pattern
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣチップのスクリーニング試験を容易にする
ためのｌＣウェハに関する。
ためのｌＣウェハに関する。
従来、ＩＣ素子のバーンイン等のスクリーニング試験は
同一ウェハ上に形成された多数のＩＣ素子毎にプローブ
ビンを立てて電力を供給して試験をする方法か、各ＩＣ
素子毎にスクライビングした後にパッケージングを施し
て、その後にリードビンから電力を供給して試験する方
法がとられている。しかしながら前者の）Ｃ素子毎にプ
ローブビンを立てて検査を行なう方法は手数が複雑であ
り、しかも試験工数を多くとる。又、多数のプローブビ
ンによって自動的に同時に試験をしようとすれば自らそ
の試験装置が複雑となるという欠点がある。又、パッケ
ージング後に個々の素子についてスクリーニング試験を
行なうとすれば、不良−２− 品の除去が遅くなるという欠点があった。
同一ウェハ上に形成された多数のＩＣ素子毎にプローブ
ビンを立てて電力を供給して試験をする方法か、各ＩＣ
素子毎にスクライビングした後にパッケージングを施し
て、その後にリードビンから電力を供給して試験する方
法がとられている。しかしながら前者の）Ｃ素子毎にプ
ローブビンを立てて検査を行なう方法は手数が複雑であ
り、しかも試験工数を多くとる。又、多数のプローブビ
ンによって自動的に同時に試験をしようとすれば自らそ
の試験装置が複雑となるという欠点がある。又、パッケ
ージング後に個々の素子についてスクリーニング試験を
行なうとすれば、不良−２− 品の除去が遅くなるという欠点があった。
そこで本発明は、従来の上記の如き欠点を改良するため
に成されたものであり、同一の半導体基板上に形成され
た多数のＩＣ素子に少なくとも、並列に電力を供給覆る
電源線、及び接地線を、ウェハの切りしろ部分に、ＩＣ
配線パターンの形成工程と同工程で形成することにより
、ウェハの状態において多数のＩＣチップ素子に同時に
電力を供給してスクリーニング試験を行なうことを可能
にすることを目的とする。
に成されたものであり、同一の半導体基板上に形成され
た多数のＩＣ素子に少なくとも、並列に電力を供給覆る
電源線、及び接地線を、ウェハの切りしろ部分に、ＩＣ
配線パターンの形成工程と同工程で形成することにより
、ウェハの状態において多数のＩＣチップ素子に同時に
電力を供給してスクリーニング試験を行なうことを可能
にすることを目的とする。
即ち、本発明は同一半導体基板上に、多数のＩＣ素子を
形成して成るＩＣウェハにおいて、少なくとも、各ＩＣ
素子上に形成される電力入力端子である電源ランド及び
接地端子を構成する接地ランドにそれぞれ、分岐接続す
る電源線及び接地線とから成る配線パターンを、主に、
前記ウェハの切りしろ部に設けたことを特徴どするＩＣ
ウェハから成る。
形成して成るＩＣウェハにおいて、少なくとも、各ＩＣ
素子上に形成される電力入力端子である電源ランド及び
接地端子を構成する接地ランドにそれぞれ、分岐接続す
る電源線及び接地線とから成る配線パターンを、主に、
前記ウェハの切りしろ部に設けたことを特徴どするＩＣ
ウェハから成る。
本発明は、ダイヤモンドカッタ等で切削分離を行なうた
めの、ウェハの切りしろ部を利用して、−３− その部分に電源線、及び接地線を、ウェハの配線パター
ンを形成する工程と同時に形成するものである。配線パ
ターンの形成は、金属導体の蒸着、マスキング、露光、
エツチングの各工程を順次行なうホ１〜下ツヂングが用
いられる。しかし該方法に限らず陽極酸化法、リフトオ
フ法、プラズマエツチング法等が使用し得る。電源線は
各ＩＣ素子上に形成された電力を入力する端子である電
源ランドに分岐して接続され、又、接地線は各ＩＣ上の
接地ランドに分岐して接続されている。本発明の配線パ
ターンの導体材料は通常アルミニウムが使用されるがそ
の他、Ａｌ−８ｔ、Δｒ−ｓｔ −Ｃｕ 、Ａ（１、Ａ
ｕ ｚその他ＩＣチップを作成する場合の配線パターン
の材料と同一で良い。又、切りしろ部分には少なくとも
電源線と接地線とが設けられているが、各ＩＣの信号ラ
ンドに分岐接続覆る信号線を多層配線構造にして、配線
するようにすればなお複雑な検査が同時に行なえる。配
線の多層構造は公知技術たとえば、各層のアルミ配線を
ＣＶＤ法で作成したＰＳＧ膜又はＳｔ ０２膜−４− で絶縁する方法、アルミニウム陽極酸化法、樹脂絶縁法
等を利用した平坦構造技術等によって作成することがで
きる。又、望ましくは、電源線から各ＩＣ素子に電力を
供給する分岐部分にその素子の過負荷過電流によって切
断するヒユーズ部を設けるのが望ましい。ヒユーズ部は
、分岐部配線材料と同一の材料を使用して、電流密度を
大きくすべく、導体幅を狭くすることや、導体厚さを薄
く構成することによって実現できる。又、Ｐｂ１融点の
低イＢ’ １Ｐ ｂ ｚ Ｓｎ １Ｃｄ ｓ Ｉ ｎ等
の合金、たとえばセルロー （Ｓｎ −Ｂｉ −Ｐｂ
−Ｃｄ−Ｉｎ合金）、ウッドメタル（Ｓｎ −Ｂｉ −
Ｐｌ） −Ｃｄ合金）、ニュートン合金（Ｓｎ −１３
＋−ｐｂ金合金、セロツルー（Ｂｉ−Ｓｎ合金）等を用
いることができる。この様にヒユーズ部を設けることに
よって一給電装置から多数のＩＣ素子に同時に給電する
ことができる。従って、不良素子は、ヒユーズ部の切断
機構によって、自動的に、電源回路から切り離され、残
りの正常素子には、給電することができるので、スクリ
ーニング試験を継続−５− することができる。又、不良素子については電源回路か
ら切り離されるために電源装置に負荷がかからない。さ
らに、電源装置に補償抵抗等を設ける必要がなくウェハ
状態で各素子一度に行なう極めて有効なスクリーニング
試験が可能となる。
めの、ウェハの切りしろ部を利用して、−３− その部分に電源線、及び接地線を、ウェハの配線パター
ンを形成する工程と同時に形成するものである。配線パ
ターンの形成は、金属導体の蒸着、マスキング、露光、
エツチングの各工程を順次行なうホ１〜下ツヂングが用
いられる。しかし該方法に限らず陽極酸化法、リフトオ
フ法、プラズマエツチング法等が使用し得る。電源線は
各ＩＣ素子上に形成された電力を入力する端子である電
源ランドに分岐して接続され、又、接地線は各ＩＣ上の
接地ランドに分岐して接続されている。本発明の配線パ
ターンの導体材料は通常アルミニウムが使用されるがそ
の他、Ａｌ−８ｔ、Δｒ−ｓｔ −Ｃｕ 、Ａ（１、Ａ
ｕ ｚその他ＩＣチップを作成する場合の配線パターン
の材料と同一で良い。又、切りしろ部分には少なくとも
電源線と接地線とが設けられているが、各ＩＣの信号ラ
ンドに分岐接続覆る信号線を多層配線構造にして、配線
するようにすればなお複雑な検査が同時に行なえる。配
線の多層構造は公知技術たとえば、各層のアルミ配線を
ＣＶＤ法で作成したＰＳＧ膜又はＳｔ ０２膜−４− で絶縁する方法、アルミニウム陽極酸化法、樹脂絶縁法
等を利用した平坦構造技術等によって作成することがで
きる。又、望ましくは、電源線から各ＩＣ素子に電力を
供給する分岐部分にその素子の過負荷過電流によって切
断するヒユーズ部を設けるのが望ましい。ヒユーズ部は
、分岐部配線材料と同一の材料を使用して、電流密度を
大きくすべく、導体幅を狭くすることや、導体厚さを薄
く構成することによって実現できる。又、Ｐｂ１融点の
低イＢ’ １Ｐ ｂ ｚ Ｓｎ １Ｃｄ ｓ Ｉ ｎ等
の合金、たとえばセルロー （Ｓｎ −Ｂｉ −Ｐｂ
−Ｃｄ−Ｉｎ合金）、ウッドメタル（Ｓｎ −Ｂｉ −
Ｐｌ） −Ｃｄ合金）、ニュートン合金（Ｓｎ −１３
＋−ｐｂ金合金、セロツルー（Ｂｉ−Ｓｎ合金）等を用
いることができる。この様にヒユーズ部を設けることに
よって一給電装置から多数のＩＣ素子に同時に給電する
ことができる。従って、不良素子は、ヒユーズ部の切断
機構によって、自動的に、電源回路から切り離され、残
りの正常素子には、給電することができるので、スクリ
ーニング試験を継続−５− することができる。又、不良素子については電源回路か
ら切り離されるために電源装置に負荷がかからない。さ
らに、電源装置に補償抵抗等を設ける必要がなくウェハ
状態で各素子一度に行なう極めて有効なスクリーニング
試験が可能となる。
以下、本発明を具体的な実施例に基づいて説明する。
第１図は、本発明の一実施例に係るＩＣウェハの構成図
である。
である。
シリコンウェハ１０には、ＩＣチップ１１．１２．１３
．１４等が形成され、これらの素子を区画し、切削に供
される切りしろ部２０が存在する。
．１４等が形成され、これらの素子を区画し、切削に供
される切りしろ部２０が存在する。
切りしろ部２０には、給電装置５０から電力を供給する
ことができる電源線３２．３３．３４．３５等が設けら
れている。又、該電力をアースに帰還する接地線４．１
．４２．４３．４４等が図示するように形成されている
。シリコンウェハ１０上に、フォトダイオード等の様な
光起電力素子１３．１４が形成されていれば、光をシリ
コンウェハに照射して、光起電力を発生させ、該電力を
他の１− ６ ＝ Ｃに供給り−ることににつて消費電力の低い回路におい
ては、該光起電力素子は、電源の代用となりうる。又、
入力信号を必要と覆る回路においては、該光起電力素子
を入力信号発生源として使用できる。第２図は、第１図
のウェハパターンの部分拡大図である。ＩＣデツプ１５
は、電源線３４に接続され電力を入力する電源ランド１
５１と、接地線４５に接続される接地ランド１５２とを
有している。ＩＣチップ１５には、電源線３／４から分
岐して電源ランド１５１に接続する分岐部１５４、及び
接地線４５から分岐して接地ランド１５２に接続する分
岐部１５６が設けられでいる。本実施例では、特に分岐
部１５４にヒユーズ機構を設けた。第３図はヒユーズ機
構を設けた分岐部周辺の拡大図である。分岐部１５４に
は、導体幅が周囲に比べて狭く構成したヒユーズ部５０
が設けられている。本実施例では、切りしろ部２０は、
１３０μｍ、電源線３４、接地線４５は、３０μｍで構
成した。又ヒユーズ部５０は、幅２〜４μｍ１長さ５〜
１５μｍで構成した。この様にヒユーズ−７一 部を設けることにより電源ランド１５１ ｈｓ Ｉろ各
ＩＣ素子に給電される電流が内部配線、あるいは表面劣
化、内部構造の劣化等に起因して、過電流が流れるとヒ
ユーズ部５０の電流密度が上昇し、該部分の温度が上昇
することによって溶融し、又はエレクトロマイグレーシ
ョンによって切断される。
ことができる電源線３２．３３．３４．３５等が設けら
れている。又、該電力をアースに帰還する接地線４．１
．４２．４３．４４等が図示するように形成されている
。シリコンウェハ１０上に、フォトダイオード等の様な
光起電力素子１３．１４が形成されていれば、光をシリ
コンウェハに照射して、光起電力を発生させ、該電力を
他の１− ６ ＝ Ｃに供給り−ることににつて消費電力の低い回路におい
ては、該光起電力素子は、電源の代用となりうる。又、
入力信号を必要と覆る回路においては、該光起電力素子
を入力信号発生源として使用できる。第２図は、第１図
のウェハパターンの部分拡大図である。ＩＣデツプ１５
は、電源線３４に接続され電力を入力する電源ランド１
５１と、接地線４５に接続される接地ランド１５２とを
有している。ＩＣチップ１５には、電源線３／４から分
岐して電源ランド１５１に接続する分岐部１５４、及び
接地線４５から分岐して接地ランド１５２に接続する分
岐部１５６が設けられでいる。本実施例では、特に分岐
部１５４にヒユーズ機構を設けた。第３図はヒユーズ機
構を設けた分岐部周辺の拡大図である。分岐部１５４に
は、導体幅が周囲に比べて狭く構成したヒユーズ部５０
が設けられている。本実施例では、切りしろ部２０は、
１３０μｍ、電源線３４、接地線４５は、３０μｍで構
成した。又ヒユーズ部５０は、幅２〜４μｍ１長さ５〜
１５μｍで構成した。この様にヒユーズ−７一 部を設けることにより電源ランド１５１ ｈｓ Ｉろ各
ＩＣ素子に給電される電流が内部配線、あるいは表面劣
化、内部構造の劣化等に起因して、過電流が流れるとヒ
ユーズ部５０の電流密度が上昇し、該部分の温度が上昇
することによって溶融し、又はエレクトロマイグレーシ
ョンによって切断される。
ヒユーズ部を各ＩＣ素子への分岐部に設けておくと、第
１図に示すような配線パターンで給電装置５０から電力
を供給してバーンイン等のスクリーニング検査を行なっ
た場合、不良素子に過電流が流れると、該素子はヒユー
ズ部の作動によって電源から切り離される。従って他の
残りの素子には、電源電圧が低下することなく電力を供
給できるので継続してスクリーニング検査ができる。
１図に示すような配線パターンで給電装置５０から電力
を供給してバーンイン等のスクリーニング検査を行なっ
た場合、不良素子に過電流が流れると、該素子はヒユー
ズ部の作動によって電源から切り離される。従って他の
残りの素子には、電源電圧が低下することなく電力を供
給できるので継続してスクリーニング検査ができる。
又、ヒユーズ部は第４図の断面図に示すように、分岐部
１５４の周辺部の導体厚に比べて厚さの薄い導体で構成
しても良い。即ちシリコン基板６０上に形成されたシリ
コン酸化膜６１の上にアルミニウムを蒸着して、電源線
３４、及び分岐部１５４を形成する。そして、マスクエ
稈、ホトエッチ−８− ング工程により厚さの薄い導体部で形成したヒユーズ部
５１を構成しても良い。
１５４の周辺部の導体厚に比べて厚さの薄い導体で構成
しても良い。即ちシリコン基板６０上に形成されたシリ
コン酸化膜６１の上にアルミニウムを蒸着して、電源線
３４、及び分岐部１５４を形成する。そして、マスクエ
稈、ホトエッチ−８− ング工程により厚さの薄い導体部で形成したヒユーズ部
５１を構成しても良い。
さらにはヒユーズ部５１には融点の低い鉛等のヒユーズ
部材を蒸着して構成しても良い。
部材を蒸着して構成しても良い。
以上、要するに本発明は同一半導体基板上に多数のＩＣ
素子を形成して成るＩＣウェハにおいて、その切りしろ
部分に電源線及び接地線を配線パターンとして形成した
ものである。
素子を形成して成るＩＣウェハにおいて、その切りしろ
部分に電源線及び接地線を配線パターンとして形成した
ものである。
従って、本発明に係るＩＣウェハを使用ずればスクライ
ビング前のウェハの段階で各ＩＣ素子に同時に電力を供
給してバーンイン等のスクリーニング検査を行なうこと
ができる。従って、従来の如く、各個別素子毎にプロー
ブを立てて行なう必要がないために極めて効率的である
。又、各ＩＣ素子部へ入力する分岐部に過負荷電流によ
って切断されるヒユーズ部を設ければなお有効である。
ビング前のウェハの段階で各ＩＣ素子に同時に電力を供
給してバーンイン等のスクリーニング検査を行なうこと
ができる。従って、従来の如く、各個別素子毎にプロー
ブを立てて行なう必要がないために極めて効率的である
。又、各ＩＣ素子部へ入力する分岐部に過負荷電流によ
って切断されるヒユーズ部を設ければなお有効である。
叩ら、短絡した不良素子を電源から切り離すことによっ
て不良素子への過電流流入に伴う発熱等の影響を受けず
に、他の素子に引き続き給電することができるので、ス
クリーニング検査を精度良く−９− 継続することができる。又、切りしろ部に構成された配
線パターンは、スクライビング時に切削されるので特別
に上記配線パターンを排除する工程を必要とせず試験及
び生産を効率的に行なうことができる。
て不良素子への過電流流入に伴う発熱等の影響を受けず
に、他の素子に引き続き給電することができるので、ス
クリーニング検査を精度良く−９− 継続することができる。又、切りしろ部に構成された配
線パターンは、スクライビング時に切削されるので特別
に上記配線パターンを排除する工程を必要とせず試験及
び生産を効率的に行なうことができる。
第１図は本発明の具体的な実施例に係るＩＣウェハの構
成を示した平面図である。第２図は同実施例で使用した
ＩＣウェハにおける一部分拡大図である。第３図は同実
施例に係るＩＣウェハの電源線の分岐部を示した拡大図
である。第４図は他の実施例に係る分岐部の拡大図であ
る。 １０・・・ＩＣウェハ １１．１２．１３．１５・・・ＩＣチップ２０・・・切
りしろ部 ３２．３３．３４・・・電源線 ４１．４：２．４３．４４．４５・・・接地線−１０− 特開昭５９−１７２２４３（４） 第３図 第４図
成を示した平面図である。第２図は同実施例で使用した
ＩＣウェハにおける一部分拡大図である。第３図は同実
施例に係るＩＣウェハの電源線の分岐部を示した拡大図
である。第４図は他の実施例に係る分岐部の拡大図であ
る。 １０・・・ＩＣウェハ １１．１２．１３．１５・・・ＩＣチップ２０・・・切
りしろ部 ３２．３３．３４・・・電源線 ４１．４：２．４３．４４．４５・・・接地線−１０− 特開昭５９−１７２２４３（４） 第３図 第４図
Claims (3)
- （１）同一半導体基板」−に、多数のＩＣ素子を形成し
て成るＩＣウェハにおいて、 少なくとも、各ＩＣ素子上に形成される電力入力端子で
ある電源ランド及び接地端子を構成する接地ランドにそ
れぞれ、分岐接続する電源線及び接地線とから成る配線
パターンを、主に、前記ウェハの切りしろ部に設（プた
ことを特徴とするＩＣウェハ。 - （２）前記ＩＣウェハの切りしろ部には、各ＩＣ端子ラ
ンドに分岐接続する信号線が多層配線されていることを
特徴とする特許請求の範囲第１項記載のＩＣウェハ。 - （３）前記少なくとも電源線配線パターンは、各ＩＣ素
子電源ランドへ入力する分岐部に、そのＩＣ素子の過負
荷電流にＪ：って電流路を遮断するヒコーズ部が設けら
れていることを特徴とする特−１− 許請求の範囲第１項又は第２項記載のＩＣウェハ。 （７！Ｉ）前記ヒコーズ部は、分岐部周囲の配線パター
ンの導体幅より狭く構成されていることを特徴とする特
許請求の範囲第３項記載のＩＣウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4674983A JPS59172243A (ja) | 1983-03-18 | 1983-03-18 | Ｉｃウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4674983A JPS59172243A (ja) | 1983-03-18 | 1983-03-18 | Ｉｃウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172243A true JPS59172243A (ja) | 1984-09-28 |
Family
ID=12755975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4674983A Pending JPS59172243A (ja) | 1983-03-18 | 1983-03-18 | Ｉｃウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172243A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138427A (en) * | 1989-06-30 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a particular structure allowing for voltage stress test application |
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US6365443B1 (en) | 1999-08-26 | 2002-04-02 | Fujitsu Limited | Method of manufacturing a semiconductor device having data pads formed in scribed area |
| JP2011258763A (ja) * | 2010-06-09 | 2011-12-22 | Lapis Semiconductor Co Ltd | 半導体装置のヒューズ構造及びその製造方法 |
| JP2014124920A (ja) * | 2012-12-27 | 2014-07-07 | Canon Inc | インクジェットヘッド用基板、インクジェットヘッドおよびインクジェット記録装置 |
| JP2019005935A (ja) * | 2017-06-21 | 2019-01-17 | キヤノン株式会社 | 液体吐出ヘッド用基板、液体吐出ヘッド、および液体吐出ヘッド用基板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481077A (en) * | 1977-12-12 | 1979-06-28 | Fujitsu Ltd | Semiconductor wafer |
| JPS5844734A (ja) * | 1982-08-09 | 1983-03-15 | Nec Corp | 大規模半導体集積回路装置の製造方法 |
-
1983
- 1983-03-18 JP JP4674983A patent/JPS59172243A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481077A (en) * | 1977-12-12 | 1979-06-28 | Fujitsu Ltd | Semiconductor wafer |
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