JP3337901B2 - 制約された熱膨張特性を有する集積回路試験基板 - Google Patents
制約された熱膨張特性を有する集積回路試験基板Info
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Description
【０００１】
【産業上の利用分野】本発明は、一般に集積回路（Ｉ
Ｃ：integrated circuits ）を作成するために用いられ
る半導体ウェーハの熱特性と同様の熱特性を有する試験
基板を用いる、ＩＣのバーンイン試験を含む高温または
低温試験に関する。
Ｃ：integrated circuits ）を作成するために用いられ
る半導体ウェーハの熱特性と同様の熱特性を有する試験
基板を用いる、ＩＣのバーンイン試験を含む高温または
低温試験に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ＩＣ
には、製造後に、その信頼性および動作性を確認するた
めに種々の試験が行われる。この試験には、高温または
低温、またはその両方にＩＣを露出し、その機能性を試
験することが含まれる。高温で行われるこのような試験
の１つは、「バーンイン試験（burn-in testing ）」と
呼ばれており、昇温焼成期間中にＩＣに対して電気的バ
イアスまたはその他の信号を印加する。このようなバー
ンイン試験の目的は、これを行わなければ長時間ＩＣを
使用した後でなければ現れないような潜在的な欠陥の出
現を速めることである。従来は、最終的なパッケージ内
にすでに配置されたＩＣに対してバーンイン試験が行わ
れることが多かった。しかし、バーンイン試験の動向と
して、半導体ウェーハの段階でこの試験が行われるよう
になっている。これは、処理済みのウェーハから分離す
る前にＩＣダイを試験するか、あるいはウェーハからの
分離後であって、実装の前に個別のＩＣダイを試験する
ことにより行うことができる。ウェーハ段階で試験を行
うことの利点の１つは、バーンイン試験回路をウェーハ
上のＩＣに接続するために従来は必要とされた挿入装置
またはその他の中間接触アセンブリが必要でないため
に、試験の経費が削減されることである。ウェーハ段階
の試験の別の利点は、ウェーハ生産ラインの終点での機
能性試験およびバーンイン試験の結果に基づき、より迅
速にウェーハ生産ラインにフィードバックができること
である。
には、製造後に、その信頼性および動作性を確認するた
めに種々の試験が行われる。この試験には、高温または
低温、またはその両方にＩＣを露出し、その機能性を試
験することが含まれる。高温で行われるこのような試験
の１つは、「バーンイン試験（burn-in testing ）」と
呼ばれており、昇温焼成期間中にＩＣに対して電気的バ
イアスまたはその他の信号を印加する。このようなバー
ンイン試験の目的は、これを行わなければ長時間ＩＣを
使用した後でなければ現れないような潜在的な欠陥の出
現を速めることである。従来は、最終的なパッケージ内
にすでに配置されたＩＣに対してバーンイン試験が行わ
れることが多かった。しかし、バーンイン試験の動向と
して、半導体ウェーハの段階でこの試験が行われるよう
になっている。これは、処理済みのウェーハから分離す
る前にＩＣダイを試験するか、あるいはウェーハからの
分離後であって、実装の前に個別のＩＣダイを試験する
ことにより行うことができる。ウェーハ段階で試験を行
うことの利点の１つは、バーンイン試験回路をウェーハ
上のＩＣに接続するために従来は必要とされた挿入装置
またはその他の中間接触アセンブリが必要でないため
に、試験の経費が削減されることである。ウェーハ段階
の試験の別の利点は、ウェーハ生産ラインの終点での機
能性試験およびバーンイン試験の結果に基づき、より迅
速にウェーハ生産ラインにフィードバックができること
である。
【０００３】バーンイン試験を、より高い温度、たとえ
ば摂氏１５０度で実行することが一般的に望ましい。こ
れは、高温の試験は、低温の試験よりも短い時間内に実
行することができるためである。適切な試験基板の要件
の１つは、このような高い温度において安定の材料で形
成されることである。このような材料の１つに、シリカ
またはセラミックを充填したテフロンなどフッ素ポリマ
がある。この材料は、かなり低い誘電率を有し、摂氏２
００度までの温度で安定である。しかし、このようなフ
ッ素ポリマ材料の問題の１つは、約１７ppm/゜Cの熱膨張
係数（ＣＴＥ：coefficient of thermal expansion）を
有することで、これは約３ppm/゜CであるシリコンのＣＴ
Ｅよりかなり大きい。そのため、試験基板とウェーハが
熱膨張および熱収縮すると、ウェーハの表面全体で試験
基板と各ＩＣの入力／出力パッドとの間に整合および良
好な接触を確保することが難しくなる。シリコンを試験
基板材料として用いると、上記のＣＴＥの不一致という
欠点は避けることができるが、シリコンの試験基板はフ
ッ素ポリマ基板と比べて、構築するための費用が高く、
フッ素ポリマには一般的に使用可能な大きな面積の形で
は用いることができない。
ば摂氏１５０度で実行することが一般的に望ましい。こ
れは、高温の試験は、低温の試験よりも短い時間内に実
行することができるためである。適切な試験基板の要件
の１つは、このような高い温度において安定の材料で形
成されることである。このような材料の１つに、シリカ
またはセラミックを充填したテフロンなどフッ素ポリマ
がある。この材料は、かなり低い誘電率を有し、摂氏２
００度までの温度で安定である。しかし、このようなフ
ッ素ポリマ材料の問題の１つは、約１７ppm/゜Cの熱膨張
係数（ＣＴＥ：coefficient of thermal expansion）を
有することで、これは約３ppm/゜CであるシリコンのＣＴ
Ｅよりかなり大きい。そのため、試験基板とウェーハが
熱膨張および熱収縮すると、ウェーハの表面全体で試験
基板と各ＩＣの入力／出力パッドとの間に整合および良
好な接触を確保することが難しくなる。シリコンを試験
基板材料として用いると、上記のＣＴＥの不一致という
欠点は避けることができるが、シリコンの試験基板はフ
ッ素ポリマ基板と比べて、構築するための費用が高く、
フッ素ポリマには一般的に使用可能な大きな面積の形で
は用いることができない。
【０００４】試験基板は、ＩＣの低温試験を実行するた
めにも用いられる。上記のバーンイン試験と同様に、低
温試験を実行する際にもＣＴＥの不一致を避けることが
望ましい。ＣＴＥの不一致があると、試験中のＩＣとの
接触不良が起こることがある。
めにも用いられる。上記のバーンイン試験と同様に、低
温試験を実行する際にもＣＴＥの不一致を避けることが
望ましい。ＣＴＥの不一致があると、試験中のＩＣとの
接触不良が起こることがある。
【０００５】従来のウェーハ段階の試験基板が直面する
別の問題点は、半導体ウェーハに接触するために用いら
れる基板の表面の良好な平面性を得ることが難しいこと
である。高温／低温試験では、ウェーハ上の多数の集積
回路と接触することが望ましいので、試験中に用いられ
る温度の可変中に実質的に平坦である試験基板を設ける
ことが重要である。良好な平面性が得られないと、ウェ
ーハ上の多くのＩＣは、試験基板上の接触との電気的接
続が不良のために、適切に試験されないことになる。
別の問題点は、半導体ウェーハに接触するために用いら
れる基板の表面の良好な平面性を得ることが難しいこと
である。高温／低温試験では、ウェーハ上の多数の集積
回路と接触することが望ましいので、試験中に用いられ
る温度の可変中に実質的に平坦である試験基板を設ける
ことが重要である。良好な平面性が得られないと、ウェ
ーハ上の多くのＩＣは、試験基板上の接触との電気的接
続が不良のために、適切に試験されないことになる。
【０００６】従って、試験を受ける複数のＩＣを有する
半導体ウェーハの熱膨張特性と実質的に同様の熱膨張特
性を有する高温または低温／機能性試験基板が必要であ
る。また、このような試験基板は、主にシリコンから作
られる試験基板と比べて、より安価に製造されることが
好ましい。さらに、このような試験基板は、実質的に平
面のＩＣ接触表面を有することが望ましい。
半導体ウェーハの熱膨張特性と実質的に同様の熱膨張特
性を有する高温または低温／機能性試験基板が必要であ
る。また、このような試験基板は、主にシリコンから作
られる試験基板と比べて、より安価に製造されることが
好ましい。さらに、このような試験基板は、実質的に平
面のＩＣ接触表面を有することが望ましい。
【０００７】
【実施例】簡潔に述べると、本発明のある実施例は、半
導体ウェーハ上または個別化されたダイ上に配置された
集積回路の機能性試験または高温／低温試験のための基
板を提供する。この基板は、誘電性材料により支持さ
れ、電気的に分離された複数の実質的に平行な信号層お
よび電源面を含む。誘電性材料の中には、１つ以上の制
約層（constraint layers ）が配置され、この制約層は
誘電性材料に比べて実質的に低いＣＴＥ、たとえば１〜
６ppm/゜CのＣＴＥを有して、誘電性材料の熱膨張を制限
する。好適な実施例においては、誘電性材料は、セラミ
ックまたはシリカの充填剤を有するフッ素ポリマで、制
約層は重量にして約３０〜４０パーセントのニッケルを
含む鉄−ニッケル合金である。好適な基板は、広い温度
範囲にわたる試験中に、シリコン・ウェーハに対する良
好で均一の接触を確実にするために、シリコンと実質的
に同様の熱膨張特性を有する。
導体ウェーハ上または個別化されたダイ上に配置された
集積回路の機能性試験または高温／低温試験のための基
板を提供する。この基板は、誘電性材料により支持さ
れ、電気的に分離された複数の実質的に平行な信号層お
よび電源面を含む。誘電性材料の中には、１つ以上の制
約層（constraint layers ）が配置され、この制約層は
誘電性材料に比べて実質的に低いＣＴＥ、たとえば１〜
６ppm/゜CのＣＴＥを有して、誘電性材料の熱膨張を制限
する。好適な実施例においては、誘電性材料は、セラミ
ックまたはシリカの充填剤を有するフッ素ポリマで、制
約層は重量にして約３０〜４０パーセントのニッケルを
含む鉄−ニッケル合金である。好適な基板は、広い温度
範囲にわたる試験中に、シリコン・ウェーハに対する良
好で均一の接触を確実にするために、シリコンと実質的
に同様の熱膨張特性を有する。
【０００８】本発明は、本発明による試験基板１０の断
面図を図示する図１を参照して、より詳しく説明するこ
とができる。本発明の特定の実施例は、バーンイン試験
に関して以下に説明されるが、これだけに限定されるも
のではなく、当業者には、低温試験および／または他の
機能性試験にも試験基板１０を用いることができること
が認識頂けよう。
面図を図示する図１を参照して、より詳しく説明するこ
とができる。本発明の特定の実施例は、バーンイン試験
に関して以下に説明されるが、これだけに限定されるも
のではなく、当業者には、低温試験および／または他の
機能性試験にも試験基板１０を用いることができること
が認識頂けよう。
【０００９】試験基板１０は、誘電性材料１２により支
持され、電気的に分離された複数の実質的に平行な信号
層１４および電源面１６を有する。制約層１８および制
約層２０は、電源面１６に実質的に平行に、その上方お
よび下方に配置される。制約層１８，２０は、信号層１
４および電源面１６から電気的に分離される。周知のよ
うに、信号層１４はビア２２により接続され、信号層１
４のいくつかに電気的に接続される接触２４は、試験を
受ける集積回路（図示せず）上に位置する入力／出力パ
ッドと電気的に接触するために設けられる。通常、接触
２４は、半導体ウェーハ上に配置された多数の集積回路
と電気接触する。これも周知のように、貫通孔ビア２６
は、貫通孔接触２８を提供するために試験基板１０を貫
通して形成される。
持され、電気的に分離された複数の実質的に平行な信号
層１４および電源面１６を有する。制約層１８および制
約層２０は、電源面１６に実質的に平行に、その上方お
よび下方に配置される。制約層１８，２０は、信号層１
４および電源面１６から電気的に分離される。周知のよ
うに、信号層１４はビア２２により接続され、信号層１
４のいくつかに電気的に接続される接触２４は、試験を
受ける集積回路（図示せず）上に位置する入力／出力パ
ッドと電気的に接触するために設けられる。通常、接触
２４は、半導体ウェーハ上に配置された多数の集積回路
と電気接触する。これも周知のように、貫通孔ビア２６
は、貫通孔接触２８を提供するために試験基板１０を貫
通して形成される。
【００１０】一般に、好適な実施例においては、制約層
１８，２０は、試験基板１０の全長にわたり水平に延在
するが、誘電性材料１２と制約層１８，２０との間の結
合を良くするための格子孔３０が、その中で数カ所に配
置される。もちろん、制約層１８，２０は、信号層１４
および電源面１６に沿って、ビア２６などの縦型構造と
して適切な開口部３２をその中に有する。通常、電源面
１６も、実質的に試験基板１０の全長にわたって水平に
配置される。一方、信号層１４は、試験される特定の集
積回路と所望の電気テストとに対応するようパターニン
グされる。
１８，２０は、試験基板１０の全長にわたり水平に延在
するが、誘電性材料１２と制約層１８，２０との間の結
合を良くするための格子孔３０が、その中で数カ所に配
置される。もちろん、制約層１８，２０は、信号層１４
および電源面１６に沿って、ビア２６などの縦型構造と
して適切な開口部３２をその中に有する。通常、電源面
１６も、実質的に試験基板１０の全長にわたって水平に
配置される。一方、信号層１４は、試験される特定の集
積回路と所望の電気テストとに対応するようパターニン
グされる。
【００１１】試験基板１０を集積回路の高温バーンイン
試験のために用いる場合は、誘電性材料１２は、摂氏約
１５０度の温度において、また好ましくは摂氏約２００
度までの温度で電気的に安定でなければならない。誘電
性材料１２として適した材料の１つは、たとえばテフロ
ンなどのフッ素ポリマである。好適な実施例において
は、誘電性材料１２は、重量にして誘電性材料の約８０
％を構成する充填剤を含む。好適な充填剤には、シリカ
またはセラミック材料がある。適切な誘電性材料の特定
の例を１つあげると、Rogers R02800 （溶融シリカ充填
ポリテトラエチレン（ＰＴＥ）合成物）またはRogers R
03003 （溶融セラミック充填ポリテトラエチレン（ＰＴ
Ｅ）合成物）の商標で販売されるフッ素ポリマがある。
誘電性材料１２の別の好適な特性は、約３未満の誘電率
を有することである。
試験のために用いる場合は、誘電性材料１２は、摂氏約
１５０度の温度において、また好ましくは摂氏約２００
度までの温度で電気的に安定でなければならない。誘電
性材料１２として適した材料の１つは、たとえばテフロ
ンなどのフッ素ポリマである。好適な実施例において
は、誘電性材料１２は、重量にして誘電性材料の約８０
％を構成する充填剤を含む。好適な充填剤には、シリカ
またはセラミック材料がある。適切な誘電性材料の特定
の例を１つあげると、Rogers R02800 （溶融シリカ充填
ポリテトラエチレン（ＰＴＥ）合成物）またはRogers R
03003 （溶融セラミック充填ポリテトラエチレン（ＰＴ
Ｅ）合成物）の商標で販売されるフッ素ポリマがある。
誘電性材料１２の別の好適な特性は、約３未満の誘電率
を有することである。
【００１２】試験基板１０を、その上に集積回路を有す
る半導体ウェーハのバーンイン試験を実行するために用
いる場合は、試験基板１０が、半導体ウェーハと実質的
に同様の熱膨張収縮特性を有することが望ましい。この
ような類似の特性を有する試験基板を、被試験半導体ウ
ェーハと共膨張性を有する（coexpansive ）と記述す
る。例として、シリコン・ウェーハは約３ppm/゜CのＣＴ
Ｅを有し、通常のフッ素ポリマ誘電性材料は、約１７pp
m/゜CのＣＴＥを有する。このため、フッ素誘電性材料だ
けでは、シリコン・ウェーハと共膨張性を持たない。し
かし、本発明により、図１に図示されるように誘電性材
料１２内に制約層１８，２０が存在することで、誘電性
材料１２の熱膨張収縮特性が制限されて、試験基板１０
の上面３４は、実質的に試験される半導体ウェーハと共
膨張性を持つ。
る半導体ウェーハのバーンイン試験を実行するために用
いる場合は、試験基板１０が、半導体ウェーハと実質的
に同様の熱膨張収縮特性を有することが望ましい。この
ような類似の特性を有する試験基板を、被試験半導体ウ
ェーハと共膨張性を有する（coexpansive ）と記述す
る。例として、シリコン・ウェーハは約３ppm/゜CのＣＴ
Ｅを有し、通常のフッ素ポリマ誘電性材料は、約１７pp
m/゜CのＣＴＥを有する。このため、フッ素誘電性材料だ
けでは、シリコン・ウェーハと共膨張性を持たない。し
かし、本発明により、図１に図示されるように誘電性材
料１２内に制約層１８，２０が存在することで、誘電性
材料１２の熱膨張収縮特性が制限されて、試験基板１０
の上面３４は、実質的に試験される半導体ウェーハと共
膨張性を持つ。
【００１３】一般に、制約層１８，２０は、誘電性材料
１２のＣＴＥより実質的に小さいＣＴＥを有する。これ
は、誘電性材料１２のＣＴＥが、通常は半導体ウェーハ
のＣＴＥよりはるかに大きいためである。好適な実施例
においては、制約層１８，２０のＣＴＥは、約１〜６pp
m/゜Cであり、さらに好ましくは約３ppm/゜C未満である。
１２のＣＴＥより実質的に小さいＣＴＥを有する。これ
は、誘電性材料１２のＣＴＥが、通常は半導体ウェーハ
のＣＴＥよりはるかに大きいためである。好適な実施例
においては、制約層１８，２０のＣＴＥは、約１〜６pp
m/゜Cであり、さらに好ましくは約３ppm/゜C未満である。
【００１４】制約層１８，２０を形成するのに適した材
料の１つに、重量にして約３０〜４０％のニッケル組成
を有する鉄−ニッケル合金がある。たとえば、基本的に
鉄とニッケルで構成されるこのような合金は、３０％の
ニッケル組成での約８ppm/゜Cから、約３５％のニッケル
組成での約１ppm/゜Cの最小ＣＴＥとなるＣＴＥを有す
る。この合金のＣＴＥは、この最小値から約４０％のニ
ッケル組成での約６ppm/゜Cまで増加する。大半の用途に
おいては、得られる最小ＣＴＥのために約３５％のニッ
ケル組成が最も好適であると考えられるが、約３０〜４
０％のニッケル組成もまた、場合によっては適切であ
る。上述の特性を有する鉄−ニッケル合金の特定の例と
して、INVAR の商標で販売される鉄−ニッケル合金があ
る。これは重量にして約３０〜４０％のニッケルと、重
量にして約０．４％のマンガンと、重量にして約０．１
％の炭素とによって構成される。INVAR の残りの部分
は、鉄によって構成され、この合金の熱伝導率は約０．
２５W/cm-゜C である。
料の１つに、重量にして約３０〜４０％のニッケル組成
を有する鉄−ニッケル合金がある。たとえば、基本的に
鉄とニッケルで構成されるこのような合金は、３０％の
ニッケル組成での約８ppm/゜Cから、約３５％のニッケル
組成での約１ppm/゜Cの最小ＣＴＥとなるＣＴＥを有す
る。この合金のＣＴＥは、この最小値から約４０％のニ
ッケル組成での約６ppm/゜Cまで増加する。大半の用途に
おいては、得られる最小ＣＴＥのために約３５％のニッ
ケル組成が最も好適であると考えられるが、約３０〜４
０％のニッケル組成もまた、場合によっては適切であ
る。上述の特性を有する鉄−ニッケル合金の特定の例と
して、INVAR の商標で販売される鉄−ニッケル合金があ
る。これは重量にして約３０〜４０％のニッケルと、重
量にして約０．４％のマンガンと、重量にして約０．１
％の炭素とによって構成される。INVAR の残りの部分
は、鉄によって構成され、この合金の熱伝導率は約０．
２５W/cm-゜C である。
【００１５】制約層１８，２０を形成するのに適した他
の材料としては、４ppm/゜CのＣＴＥを有するタングステ
ンまたは２．３〜２．８ppm/゜CのＣＴＥを有する炭素繊
維がある。また、炭素繊維積層物を用いることもでき
る。
の材料としては、４ppm/゜CのＣＴＥを有するタングステ
ンまたは２．３〜２．８ppm/゜CのＣＴＥを有する炭素繊
維がある。また、炭素繊維積層物を用いることもでき
る。
【００１６】制約層１８，２０の厚みは、個々の厚みに
ついても合成した厚みについても、重要ではない。しか
し、好適な実施例においては、制約層１８，２０は、合
わせて、試験基板１０の全厚の約５０％の厚みを有す
る。図１には２枚の制約層が図示されるが、厳密に２枚
の層を用いる必要はない。場合によっては、単独の制約
層を用いてもよく、このような場合には、単独の制約層
の好適な厚みは、試験基板１０の全厚の約５０％であ
る。また、単独の制約層を用いる場合には、この層は試
験基板１０の全厚の約５０％の高さに配置されることが
好ましい。ただし、全厚とは試験基板１０の底面３６か
ら上面３４までとする。２枚以上の制約層を用いる場合
には、制約層の少なくとも１つが試験基板１０の全厚の
約５０％の高さに配置されることが好ましい。
ついても合成した厚みについても、重要ではない。しか
し、好適な実施例においては、制約層１８，２０は、合
わせて、試験基板１０の全厚の約５０％の厚みを有す
る。図１には２枚の制約層が図示されるが、厳密に２枚
の層を用いる必要はない。場合によっては、単独の制約
層を用いてもよく、このような場合には、単独の制約層
の好適な厚みは、試験基板１０の全厚の約５０％であ
る。また、単独の制約層を用いる場合には、この層は試
験基板１０の全厚の約５０％の高さに配置されることが
好ましい。ただし、全厚とは試験基板１０の底面３６か
ら上面３４までとする。２枚以上の制約層を用いる場合
には、制約層の少なくとも１つが試験基板１０の全厚の
約５０％の高さに配置されることが好ましい。
【００１７】上述のように、電源面１６と信号層１４
は、試験基板１０内に配置される。好ましくは、すべて
図に示されるように、制約層１８，２０が電源面１６の
上方および下方に配置され、信号層１４は最上部の制約
層の上に配置される。信号層１４および電源面１６の縦
と横の間隔および厚みは、当面の特定の用途により大き
く変わることがある。特定の例を１つだけあげると、電
源面１６は、それぞれ、０．０２５ミリメートルの厚み
を有し、縦の間隔が０．５ミリメートルで、信号層１４
は同様の厚みと縦の間隔を有して、信号層１４間の横の
距離が約０．０５ミリメートルである。
は、試験基板１０内に配置される。好ましくは、すべて
図に示されるように、制約層１８，２０が電源面１６の
上方および下方に配置され、信号層１４は最上部の制約
層の上に配置される。信号層１４および電源面１６の縦
と横の間隔および厚みは、当面の特定の用途により大き
く変わることがある。特定の例を１つだけあげると、電
源面１６は、それぞれ、０．０２５ミリメートルの厚み
を有し、縦の間隔が０．５ミリメートルで、信号層１４
は同様の厚みと縦の間隔を有して、信号層１４間の横の
距離が約０．０５ミリメートルである。
【００１８】試験基板１０は、プリント配線板を形成す
るための当技術では周知の方法を用いて製造することが
できる。通常のように、信号層１４，貫通孔ビア２６お
よび電源面１６は、銅で形成することができる。例とし
て、テフロンの誘電体，INVAR の２枚の制約層および銅
の導電層を適切にパターニングし、摂氏約３９０度の温
度で約７０〜１０５kg/cm2の圧力でボンディングする。
このような積層手順も、当技術では周知である。この方
法で形成された試験基板は、約２．５ミリメートルの全
厚を有し、２枚の制約層はそれぞれ０．６ミリメートル
の厚みを有する。
るための当技術では周知の方法を用いて製造することが
できる。通常のように、信号層１４，貫通孔ビア２６お
よび電源面１６は、銅で形成することができる。例とし
て、テフロンの誘電体，INVAR の２枚の制約層および銅
の導電層を適切にパターニングし、摂氏約３９０度の温
度で約７０〜１０５kg/cm2の圧力でボンディングする。
このような積層手順も、当技術では周知である。この方
法で形成された試験基板は、約２．５ミリメートルの全
厚を有し、２枚の制約層はそれぞれ０．６ミリメートル
の厚みを有する。
【００１９】前述のように、試験基板１０は接触２４を
貫通して半導体ウェーハに接触する上面３４を有する。
本発明の大きな利点の１つは、上面３４の平面性が試験
基板１０の全長にわたり小さな変動しかしないことであ
る。特に、誘電性材料１２にフッ素ポリマを用い、制約
層１８，２０に鉄−ニッケル合金を用いる好適な実施例
においては、上面３４の平面性は、試験基板１０の全長
にわたり約５００ppm満しか変動しない。この良好な平
面性は、それ自身が非常に平坦で平面的な制約層１８，
２０を用いるために得られる。さらに平坦性および平面
性が望まれる場合には、接触２４をフライ切断（fly-cu
t ）または平坦にラップ仕上げ（lappedflat ）するこ
ともできる。
貫通して半導体ウェーハに接触する上面３４を有する。
本発明の大きな利点の１つは、上面３４の平面性が試験
基板１０の全長にわたり小さな変動しかしないことであ
る。特に、誘電性材料１２にフッ素ポリマを用い、制約
層１８，２０に鉄−ニッケル合金を用いる好適な実施例
においては、上面３４の平面性は、試験基板１０の全長
にわたり約５００ppm満しか変動しない。この良好な平
面性は、それ自身が非常に平坦で平面的な制約層１８，
２０を用いるために得られる。さらに平坦性および平面
性が望まれる場合には、接触２４をフライ切断（fly-cu
t ）または平坦にラップ仕上げ（lappedflat ）するこ
ともできる。
【００２０】試験基板１０の良好な平面性は、接触が最
初は室温で行われた場合に被試験ダイとの良好な接触を
確保するために望ましく、また上記の良好なＣＴＥの一
致により、この良好な接触が試験の全温度範囲にわたり
維持されることが保証される。
初は室温で行われた場合に被試験ダイとの良好な接触を
確保するために望ましく、また上記の良好なＣＴＥの一
致により、この良好な接触が試験の全温度範囲にわたり
維持されることが保証される。
【００２１】以上、集積回路の機能性試験および高温／
低温試験のための新規の基板が提供されたことが理解頂
けよう。この基板は、バーンイン試験が行われる集積回
路を含む、半導体ウェーハなどのＣＴＥと実質的に同様
のＣＴＥを有する。そのため、本発明による試験基板
は、高温試験でも低温試験でも、試験の全期間の間、半
導体ウェーハと実質的に共膨張性を有する。また、試験
基板の接触面は、実質的に平面のままである。大きな利
点は、バーンイン基板と半導体ウェーハが両方とも、試
験中に熱膨張したり熱収縮しても、この試験中は良好な
接触を維持することができることである。別の利点は、
より望ましい高温試験に関して安定で、シリコンのＣＴ
Ｅよりかなり大きなＣＴＥを有する安価な誘電性材料
を、試験基板のために用いることができることである。
本発明による制約層の使用により、このようなフッ素ポ
リマ試験基板の熱膨張が大幅に軽減される。本発明のフ
ッ素ポリマ試験基板のさらに別の利点は、セラミックま
たはシリコンの誘電性材料を用いる試験基板よりも、製
造経費が安いことである。
低温試験のための新規の基板が提供されたことが理解頂
けよう。この基板は、バーンイン試験が行われる集積回
路を含む、半導体ウェーハなどのＣＴＥと実質的に同様
のＣＴＥを有する。そのため、本発明による試験基板
は、高温試験でも低温試験でも、試験の全期間の間、半
導体ウェーハと実質的に共膨張性を有する。また、試験
基板の接触面は、実質的に平面のままである。大きな利
点は、バーンイン基板と半導体ウェーハが両方とも、試
験中に熱膨張したり熱収縮しても、この試験中は良好な
接触を維持することができることである。別の利点は、
より望ましい高温試験に関して安定で、シリコンのＣＴ
Ｅよりかなり大きなＣＴＥを有する安価な誘電性材料
を、試験基板のために用いることができることである。
本発明による制約層の使用により、このようなフッ素ポ
リマ試験基板の熱膨張が大幅に軽減される。本発明のフ
ッ素ポリマ試験基板のさらに別の利点は、セラミックま
たはシリコンの誘電性材料を用いる試験基板よりも、製
造経費が安いことである。
【００２２】試験基板１０は、ウェーハ段階の試験を参
照して上記に説明されたが、試験基板１０は、ダイの実
装または組立に先立って、個々のあるいは個別化された
ダイの高温／低温試験および機能性試験にも用いること
ができることは、当業者には理解頂けよう。このような
ダイは、たとえば、各ダイをしっかりと保持するための
クリップを有する装着トレイを用いて、試験中は所定の
位置に保持される。また、他の用途では、試験基板１０
を用いて、たとえば、セラミック・パッケージ内のＩＣ
の試験を実行することもできる。
照して上記に説明されたが、試験基板１０は、ダイの実
装または組立に先立って、個々のあるいは個別化された
ダイの高温／低温試験および機能性試験にも用いること
ができることは、当業者には理解頂けよう。このような
ダイは、たとえば、各ダイをしっかりと保持するための
クリップを有する装着トレイを用いて、試験中は所定の
位置に保持される。また、他の用途では、試験基板１０
を用いて、たとえば、セラミック・パッケージ内のＩＣ
の試験を実行することもできる。
【００２３】さらに、試験を受ける半導体ウェーハは一
例として上記ではシリコンとして説明されているが、試
験基板１０を適宜に改良して、ガリウムヒ素またはりん
化インジウムなどの他の半導体ウェーハと良好なＣＴＥ
一致を得ることができることは、当業者には認識頂けよ
う。
例として上記ではシリコンとして説明されているが、試
験基板１０を適宜に改良して、ガリウムヒ素またはりん
化インジウムなどの他の半導体ウェーハと良好なＣＴＥ
一致を得ることができることは、当業者には認識頂けよ
う。
【００２４】上記の説明は、本発明の例としての方法お
よび実施例を開示および説明するに過ぎない。当業者に
は理解頂けようが、本発明は、その精神または基本的な
特性から逸脱せずに、他の特定の形式で具現することが
できる。従って、本発明の開示は、請求項に設定される
本発明の範囲などを説明するものである。
よび実施例を開示および説明するに過ぎない。当業者に
は理解頂けようが、本発明は、その精神または基本的な
特性から逸脱せずに、他の特定の形式で具現することが
できる。従って、本発明の開示は、請求項に設定される
本発明の範囲などを説明するものである。
【図１】本発明による、その中に制約層を有する試験基
板の断面図である。
板の断面図である。
１０ 試験基板 １２ 誘電性材料 １４ 信号層 １６ 電源面 １８，２０ 制約層 ２２ ビア ２４ 接触 ２６ 貫通孔ビア ２８ 貫通孔接触 ３０ 格子孔 ３２ 開口部 ３４ 上面 ３６ 底面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ダブリュ・スタッフォード アメリカ合衆国アリゾナ州フェニック ス、サウス・19ス・ウェイ15035 (72)発明者 ウィリアム・エム・ウィリアムス アメリカ合衆国アリゾナ州ギルバート、 イースト・ページ・アベニュー444 (56)参考文献 特開 平８−236940（ＪＰ，Ａ) 特開 平６−132429（ＪＰ，Ａ) 特開 平４−312943（ＪＰ，Ａ) 特開 平２−264868（ＪＰ，Ａ) 特開 平７−231019（ＪＰ，Ａ) 特開 昭57−26496（ＪＰ，Ａ) 特開 平７−221144（ＪＰ，Ａ) 特開 平６−180330（ＪＰ，Ａ) 特開 昭62−163983（ＪＰ，Ａ) 特開 平８−5664（ＪＰ，Ａ) 特開 平７−235769（ＪＰ，Ａ) 特開 昭58−52859（ＪＰ，Ａ) 特開 平５−299849（ＪＰ，Ａ) 特開 平５−218153（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 31/26
Claims (2)
- 【請求項１】 集積回路試験基板（１０）であって： 複数の導電性試験層（１４）； 前記複数の導電性試験層（１４）を囲み、それらを互い
に電気的に分離する誘電性材料（１２）であって、第１
熱膨張係数を有する誘電性材料（１２）；および前記誘
電性材料の中に配置され、重量にして３０乃至４０パー
セントのニッケルと、重量にして０．４パーセントのマ
ンガンと、重量にして０．１パーセントの炭素とによっ
て構成される鉄‐ニッケル合金であり、前記第１熱膨張
係数より小さい第２熱膨張係数を有する制約層（１８、
２０）； によって構成され、 当該集積回路試験基板（１０）の表面が、半導体材料上
の集積回路に接触するための接触部（２４）を有し、前
記半導体材料と同様な熱膨張特性を有する、ことを特徴
とする集積回路試験基板（１０）。 - 【請求項２】 集積回路を試験するための基板（１０）
であって： 複数の実質的に平行な導電性試験層（１４）； 前記試験層の周囲に配置され、それらを互いに電気的に
分離する誘電性材料（１２）であって、フッ素ポリマに
よって構成され、摂氏１５０度より高い温度で安定な誘
電性材料（１２）；および前記誘電性材料の中に配置さ
れ、重量にして３０乃至４０パーセントのニッケルと、
重量にして０．４パーセントのマンガンと、重量にして
０．１パーセントの炭素とによって構成される鉄‐ニッ
ケル合金であり、１乃至６ｐｐｍ／℃の熱膨張係数を有
する制約層（１８、２０）； によって構成され、 当該基板の表面が、半導体材料上の集積回路に接触する
ための接触部を有し、前記半導体材料と同様な熱膨張特
性を有する、 ことを特徴とする集積回路試験基板（１０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US405317 | 1995-03-16 | ||
| US08/405,317 US5602491A (en) | 1995-03-16 | 1995-03-16 | Integrated circuit testing board having constrained thermal expansion characteristics |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264615A JPH08264615A (ja) | 1996-10-11 |
| JP3337901B2 true JP3337901B2 (ja) | 2002-10-28 |
Family
ID=23603180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08582696A Expired - Fee Related JP3337901B2 (ja) | 1995-03-16 | 1996-03-13 | 制約された熱膨張特性を有する集積回路試験基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5602491A (ja) |
| EP (1) | EP0737027B1 (ja) |
| JP (1) | JP3337901B2 (ja) |
| DE (1) | DE69616130T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097089A (en) | 1998-01-28 | 2000-08-01 | Mitsubishi Gas Chemical Company, Inc. | Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package |
| US5909123A (en) * | 1996-11-08 | 1999-06-01 | W. L. Gore & Associates, Inc. | Method for performing reliability screening and burn-in of semi-conductor wafers |
| US5766979A (en) | 1996-11-08 | 1998-06-16 | W. L. Gore & Associates, Inc. | Wafer level contact sheet and method of assembly |
| US5966022A (en) * | 1996-11-08 | 1999-10-12 | W. L. Gore & Associates, Inc. | Wafer level burn-in system |
| US5896038A (en) * | 1996-11-08 | 1999-04-20 | W. L. Gore & Associates, Inc. | Method of wafer level burn-in |
| US5830565A (en) * | 1996-11-08 | 1998-11-03 | W. L. Gore & Associates, Inc. | High planarity and low thermal coefficient of expansion base for semi-conductor reliability screening |
| US5966593A (en) * | 1996-11-08 | 1999-10-12 | W. L. Gore & Associates, Inc. | Method of forming a wafer level contact sheet having a permanent z-axis material |
| US5886535A (en) * | 1996-11-08 | 1999-03-23 | W. L. Gore & Associates, Inc. | Wafer level burn-in base unit substrate and assembly |
| JP3193659B2 (ja) * | 1997-02-25 | 2001-07-30 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | プロービング方法 |
| US6147506A (en) * | 1997-04-29 | 2000-11-14 | International Business Machines Corporation | Wafer test fixture using a biasing bladder and methodology |
| US6034533A (en) * | 1997-06-10 | 2000-03-07 | Tervo; Paul A. | Low-current pogo probe card |
| US5953210A (en) * | 1997-07-08 | 1999-09-14 | Hughes Electronics Corporation | Reworkable circuit board assembly including a reworkable flip chip |
| US6329603B1 (en) * | 1999-04-07 | 2001-12-11 | International Business Machines Corporation | Low CTE power and ground planes |
| JP2002093869A (ja) * | 2000-09-20 | 2002-03-29 | Mitsubishi Electric Corp | バーンイン方法及びバーンイン装置 |
| TWI234218B (en) * | 2002-03-29 | 2005-06-11 | Toshiba Corp | Semiconductor test device, contact substrate for testing semiconductor device, testing method of semiconductor device, semiconductor device and the manufacturing method thereof |
| JP4979214B2 (ja) * | 2005-08-31 | 2012-07-18 | 日本発條株式会社 | プローブカード |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3954509A (en) * | 1974-05-02 | 1976-05-04 | The International Nickel Company, Inc. | Method of producing low expansion alloys |
| DE3018117A1 (de) * | 1979-05-14 | 1980-11-27 | Tokyo Shibaura Electric Co | Legierung mit niedrigem ausdehnungskoeffizienten und ein bimetall, das daraus hergestellt wird |
| US4496793A (en) * | 1980-06-25 | 1985-01-29 | General Electric Company | Multi-layer metal core circuit board laminate with a controlled thermal coefficient of expansion |
| US4866507A (en) * | 1986-05-19 | 1989-09-12 | International Business Machines Corporation | Module for packaging semiconductor integrated circuit chips on a base substrate |
| US4943468A (en) * | 1988-10-31 | 1990-07-24 | Texas Instruments Incorporated | Ceramic based substrate for electronic circuit system modules |
| EP0411165B1 (en) * | 1989-07-26 | 1997-04-02 | International Business Machines Corporation | Method of forming of an integrated circuit chip packaging structure |
| US5195021A (en) * | 1989-08-21 | 1993-03-16 | Texas Instruments Incorporated | Constraining core for surface mount technology |
| FR2664721B1 (fr) * | 1990-07-10 | 1992-09-25 | Gemplus Card Int | Carte a puce renforcee. |
| US5298685A (en) * | 1990-10-30 | 1994-03-29 | International Business Machines Corporation | Interconnection method and structure for organic circuit boards |
-
1995
- 1995-03-16 US US08/405,317 patent/US5602491A/en not_active Expired - Lifetime
-
1996
- 1996-02-29 DE DE69616130T patent/DE69616130T2/de not_active Expired - Fee Related
- 1996-02-29 EP EP96103052A patent/EP0737027B1/en not_active Expired - Lifetime
- 1996-03-13 JP JP08582696A patent/JP3337901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0737027A3 (en) | 1996-10-16 |
| DE69616130D1 (de) | 2001-11-29 |
| DE69616130T2 (de) | 2002-04-25 |
| US5602491A (en) | 1997-02-11 |
| JPH08264615A (ja) | 1996-10-11 |
| EP0737027B1 (en) | 2001-10-24 |
| EP0737027A2 (en) | 1996-10-09 |
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| Buehler | 4719411 Addressable test matrix for measuring analog transfer characteristics of test elements used for integrated process control and device evaluation |
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