JPH0989981A - チップキャリア - Google Patents
チップキャリアInfo
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- JPH0989981A JPH0989981A JP7251561A JP25156195A JPH0989981A JP H0989981 A JPH0989981 A JP H0989981A JP 7251561 A JP7251561 A JP 7251561A JP 25156195 A JP25156195 A JP 25156195A JP H0989981 A JPH0989981 A JP H0989981A
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- JP
- Japan
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- chip
- chip carrier
- electrode pad
- test
- internal contact
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Abstract
(57)【要約】
【課題】ベアチップ用キャリアの外形寸法を小型化し、
バーインボードのソケット高密度実装によるバーインテ
ストの処理能力向上を図る。多ピン・狭ピッチの半導体
チップにおいて、バーインテスト時に内部コンタクト部
が電極パッドから外れることによるオープン不良の発生
を防止する。 【解決手段】電極パッド２ａに対応する位置に形成され
た金属突起からなる内部コンタクト部３ａと、内部コン
タクト部３ａと導通し一対一に対応したパターン配線４
ａの部分からスルーホール５ａを介し裏面に外部との外
部接続端子６ａを設けたセラミックスからなる上部基体
７ａと、半導体チップ１ａを搭載するチップステージ８
ａと、上部基体７ａとチップステージ８を保持する押さ
え部９ａにより構成されているチップキャリアである。
バーインボードのソケット高密度実装によるバーインテ
ストの処理能力向上を図る。多ピン・狭ピッチの半導体
チップにおいて、バーインテスト時に内部コンタクト部
が電極パッドから外れることによるオープン不良の発生
を防止する。 【解決手段】電極パッド２ａに対応する位置に形成され
た金属突起からなる内部コンタクト部３ａと、内部コン
タクト部３ａと導通し一対一に対応したパターン配線４
ａの部分からスルーホール５ａを介し裏面に外部との外
部接続端子６ａを設けたセラミックスからなる上部基体
７ａと、半導体チップ１ａを搭載するチップステージ８
ａと、上部基体７ａとチップステージ８を保持する押さ
え部９ａにより構成されているチップキャリアである。
Description
【０００１】
【発明の属する技術分野】本発明はチップキャリアに関
し、特にベアチップ測定用のチップキャリアに関する。
し、特にベアチップ測定用のチップキャリアに関する。
【０００２】
【従来の技術】従来のチップキャリアについて図面を参
照して説明する。
照して説明する。
【０００３】図５（ａ），（ｂ）は従来のチップキャリ
アの一例の平面図およびその断面図である。従来のチッ
プキャリアは、図５（ａ），（ｂ）に示すように半導体
チップ１ｃを搭載するチップステージ８ｃと、組み立て
た時その先端が半導体チップ１ｃの電極パッド２ｃのほ
ぼ中心にくるように位置決めされた内部リード１２ｃと
導通し一対一に対応した外部リード１３ｃとを持つベー
スフィルム１４ｃと、内部リード１２ｃを押し下げる凸
部を持った上部基体７ｃと、チップステージ８ｃを固
定、保持する押さえ部９ｃから構成されており、上部基
体７ｃ、ベースフィルム１４ｃ、押さえ部９ｃはリベッ
ト６ｃにより固定されている。このチップキャリアは、
内部リード１２ｃの先端の高さが全て一定になる様に設
計され、内部リード１２ｃの先端高さは半導体チップ１
ｃを装着し組み立てられた時の電極パッド２ｃの高さよ
り１００μｍ程度下になるように設定されている。これ
は、内部リード１２ｃが１ｍｍとし曲げ角が２０°とし
た場合、最初に電極パッド２ｃと内部リード１２ｃとが
接触してから約３０μｍ移動する高さに相当する。
アの一例の平面図およびその断面図である。従来のチッ
プキャリアは、図５（ａ），（ｂ）に示すように半導体
チップ１ｃを搭載するチップステージ８ｃと、組み立て
た時その先端が半導体チップ１ｃの電極パッド２ｃのほ
ぼ中心にくるように位置決めされた内部リード１２ｃと
導通し一対一に対応した外部リード１３ｃとを持つベー
スフィルム１４ｃと、内部リード１２ｃを押し下げる凸
部を持った上部基体７ｃと、チップステージ８ｃを固
定、保持する押さえ部９ｃから構成されており、上部基
体７ｃ、ベースフィルム１４ｃ、押さえ部９ｃはリベッ
ト６ｃにより固定されている。このチップキャリアは、
内部リード１２ｃの先端の高さが全て一定になる様に設
計され、内部リード１２ｃの先端高さは半導体チップ１
ｃを装着し組み立てられた時の電極パッド２ｃの高さよ
り１００μｍ程度下になるように設定されている。これ
は、内部リード１２ｃが１ｍｍとし曲げ角が２０°とし
た場合、最初に電極パッド２ｃと内部リード１２ｃとが
接触してから約３０μｍ移動する高さに相当する。
【０００４】図６（ａ）〜（ｃ）は従来のチップキャリ
アへの半導体チップの装着方法の一例を説明する工程順
に示した断面図である。従来のチップキャリアへの半導
体チップの装着方法は、まず、図６（ａ）に示すよう
に、まず、個片化された半導体チップ１ｃは、ハンドリ
ング装置のコレットに表面を吸着され、チップキャリア
のチップステージ８ｃに搭載される。次に、図６（ｂ）
に示すように、半導体チップ１ｃの電極パッド２ｃとチ
ップキャリアの内部リード１２ｃの位置合わせを行った
後、吸着孔１５ｃから半導体チップ１ｃをチップステー
ジ８ｃに吸着した状態でチップステージ８ｃが上昇し、
電極パッド２ｃと内部リード１２ｃとが電気的に接続さ
れる。さらに、図６（ｃ）に示すように、押さえ部９ｃ
により接触状態が保たれる。半導体チップ１ｃが装着さ
れたチップキャリアはキャリアの状態で搬送され、電気
テスト用のテストボード上のソケットあるいはバーイン
テスト（ｂｕｒｎ−ｉｎｔｅｓｔ）用のソケットに搭載
され、外部リード１３ｃとソケットのコンタクトピンを
接触させることにより、パッケージングされた半導体と
同様に電気テスト、バーインテストを行っていた。この
ように、従来のチップキャリアでは、ソケットとの電気
接続をとる為の外部リードをチップキャリアの外周部に
設けていたため、チップキャリア全体の面積は半導体パ
ッケージとほぼ同じ寸法であった。例えば、外形寸法が
約７．０ｍｍ□の半導体チップの場合においては、外部
リードのソケットとのコンタクト部分は約３０．０ｍｍ
□であり、チップキャリアの外形寸法は約５０ｍｍ×４
０ｍｍ□だった。その為、パッケージに対するチップの
面積比は約１／１８なのに対し、バーインボードへのソ
ケットの実装密度はパッケージ品と変化がなく、バーイ
ン処理能力向上への妨げとなっていた。
アへの半導体チップの装着方法の一例を説明する工程順
に示した断面図である。従来のチップキャリアへの半導
体チップの装着方法は、まず、図６（ａ）に示すよう
に、まず、個片化された半導体チップ１ｃは、ハンドリ
ング装置のコレットに表面を吸着され、チップキャリア
のチップステージ８ｃに搭載される。次に、図６（ｂ）
に示すように、半導体チップ１ｃの電極パッド２ｃとチ
ップキャリアの内部リード１２ｃの位置合わせを行った
後、吸着孔１５ｃから半導体チップ１ｃをチップステー
ジ８ｃに吸着した状態でチップステージ８ｃが上昇し、
電極パッド２ｃと内部リード１２ｃとが電気的に接続さ
れる。さらに、図６（ｃ）に示すように、押さえ部９ｃ
により接触状態が保たれる。半導体チップ１ｃが装着さ
れたチップキャリアはキャリアの状態で搬送され、電気
テスト用のテストボード上のソケットあるいはバーイン
テスト（ｂｕｒｎ−ｉｎｔｅｓｔ）用のソケットに搭載
され、外部リード１３ｃとソケットのコンタクトピンを
接触させることにより、パッケージングされた半導体と
同様に電気テスト、バーインテストを行っていた。この
ように、従来のチップキャリアでは、ソケットとの電気
接続をとる為の外部リードをチップキャリアの外周部に
設けていたため、チップキャリア全体の面積は半導体パ
ッケージとほぼ同じ寸法であった。例えば、外形寸法が
約７．０ｍｍ□の半導体チップの場合においては、外部
リードのソケットとのコンタクト部分は約３０．０ｍｍ
□であり、チップキャリアの外形寸法は約５０ｍｍ×４
０ｍｍ□だった。その為、パッケージに対するチップの
面積比は約１／１８なのに対し、バーインボードへのソ
ケットの実装密度はパッケージ品と変化がなく、バーイ
ン処理能力向上への妨げとなっていた。
【０００５】図７は従来の高温測定用のプローブカード
を示す断面図である。また、従来のチップキャリアでの
バーインテストでは、約１２５℃の高温環境での試験の
為ポリイミド等からなるベースフィルムが膨張し、内部
リード先端がパッドから外れオープン不良を起こす原因
となっていた。ウェハ試験に用いるプローブカードで
は、高温下での針ずれによるコンタクト不良防止の為、
図７に示したようなプローブ１６ｄを耐熱性樹脂１７ｄ
によりセラミック基板１８ｄに固定したプローブカード
が特開昭５９−１４４１４２号公報に紹介されている。
しかしながら、ダイシング後の個片化された半導体チッ
プのバーインテストの実施においては、複数個のチップ
について処理する必要があり、上記プローブカードを用
いた個片チップのバーインテストでは、処理能力に限界
があり適さない。
を示す断面図である。また、従来のチップキャリアでの
バーインテストでは、約１２５℃の高温環境での試験の
為ポリイミド等からなるベースフィルムが膨張し、内部
リード先端がパッドから外れオープン不良を起こす原因
となっていた。ウェハ試験に用いるプローブカードで
は、高温下での針ずれによるコンタクト不良防止の為、
図７に示したようなプローブ１６ｄを耐熱性樹脂１７ｄ
によりセラミック基板１８ｄに固定したプローブカード
が特開昭５９−１４４１４２号公報に紹介されている。
しかしながら、ダイシング後の個片化された半導体チッ
プのバーインテストの実施においては、複数個のチップ
について処理する必要があり、上記プローブカードを用
いた個片チップのバーインテストでは、処理能力に限界
があり適さない。
【０００６】
【発明が解決しようとする課題】以上説明したように従
来のチップキャリアでは、バーインボードへのソケット
の実装密度はパッケージ品と変化がなく、バーイン処理
能力向上の妨げとなっているという問題点があった。
来のチップキャリアでは、バーインボードへのソケット
の実装密度はパッケージ品と変化がなく、バーイン処理
能力向上の妨げとなっているという問題点があった。
【０００７】また、バーインテスト高温環境での試験の
為ベースフィルムが膨張し内部リード先端がパッドから
外れオープン不良を起こす原因となるという問題点もあ
った。
為ベースフィルムが膨張し内部リード先端がパッドから
外れオープン不良を起こす原因となるという問題点もあ
った。
【０００８】さらに、ダイシング後の個片化された半導
体チップのバーインテストの実施においては、複数個の
チップについて処理する必要があり、プローブカードを
用いた個片チップのバーインテストでは処理能力に限界
があり適さないという問題点があった。
体チップのバーインテストの実施においては、複数個の
チップについて処理する必要があり、プローブカードを
用いた個片チップのバーインテストでは処理能力に限界
があり適さないという問題点があった。
【０００９】本発明の目的は、バーインテストでオープ
ン不良がなく、処理能力の高いチップキャリアを提供す
ることにある。
ン不良がなく、処理能力の高いチップキャリアを提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明のチップキャリア
は、半導体チップの電極パッドと対応する位置に形成さ
れた金属突起からなる内部コンタクト部と、この内部コ
ンタクト部と導通し一対一に対応するパターン配線とこ
のパターン配線に接続するスルーホールと、このスルー
ホールを介して前記パターン配線に接続し裏面に設けら
れ外部と接続する外部接続端子とを備え、セラミックス
からなり複数の配線を有する上部基体と、前記半導体チ
ップを搭載するチップステージと、前記電極パッドと前
記内部コンタクト部とを接続し前記上部基体と前記チッ
プステージとを押さえ保持する押さえ部とを有すること
を特徴とする。
は、半導体チップの電極パッドと対応する位置に形成さ
れた金属突起からなる内部コンタクト部と、この内部コ
ンタクト部と導通し一対一に対応するパターン配線とこ
のパターン配線に接続するスルーホールと、このスルー
ホールを介して前記パターン配線に接続し裏面に設けら
れ外部と接続する外部接続端子とを備え、セラミックス
からなり複数の配線を有する上部基体と、前記半導体チ
ップを搭載するチップステージと、前記電極パッドと前
記内部コンタクト部とを接続し前記上部基体と前記チッ
プステージとを押さえ保持する押さえ部とを有すること
を特徴とする。
【００１１】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１２】図１（ａ），（ｂ）は本発明の第１の実施
の形態のチップキャリアの平面図およびその断面図であ
る。本発明の第１の実施の形態のチップキャリアは、図
１（ａ），（ｂ）に示すように、半導体チップ１ａの電
極パッド２ａと対応する位置に形成された内部コンタク
ト部３ａと内部コンタクト部３ａと導通し一対一に対応
したパターン配線４ａからスルーホール５ａを介し裏面
に外部との接続端子６ａを設けた上部基体７ａと、半導
体チップ１ａを搭載するチップステージ８ａと、上部基
体７ａとチップステージ８ａを保持する押さえ部９ａに
より構成されている。上部基体７ａはアルミナセラミッ
クスからなっており、また、内部コンタクト部３ａは例
えばＡｕ−Ｎｉ合金等の金属突起からなっている。
の形態のチップキャリアの平面図およびその断面図であ
る。本発明の第１の実施の形態のチップキャリアは、図
１（ａ），（ｂ）に示すように、半導体チップ１ａの電
極パッド２ａと対応する位置に形成された内部コンタク
ト部３ａと内部コンタクト部３ａと導通し一対一に対応
したパターン配線４ａからスルーホール５ａを介し裏面
に外部との接続端子６ａを設けた上部基体７ａと、半導
体チップ１ａを搭載するチップステージ８ａと、上部基
体７ａとチップステージ８ａを保持する押さえ部９ａに
より構成されている。上部基体７ａはアルミナセラミッ
クスからなっており、また、内部コンタクト部３ａは例
えばＡｕ−Ｎｉ合金等の金属突起からなっている。
【００１３】図２（ａ）〜（ｄ）は本発明の第１の実施
の形態のチップキャリアへの半導体チップの装着方法を
説明する工程順に示した断面図である。本発明の第１の
実施の形態のチップキャリアへの半導体チップの装着方
法は、まず、図２（ａ）に示すように、個片化された半
導体チップ１ａは、ハンドリング装置のコレットに表面
を吸着され、チップキャリアのチップステージ８ａに搭
載される。次に、図１（ｂ）に示すように、半導体チッ
プ１ａの各々の電極パッド２ａとチップキャリアの内部
コンタクト部３ａの位置合わせを行う。次に、図１
（ｃ）に示すように、チップステージ８ａを上昇させ、
電極パッド２ａと内部コンタクト部３ａとを電気的に接
続させる。さらに、図１（ｄ）に示すように、押さえ部
９ａにより上部基体７ａとチップステージ部８ａを固
定、保持し接触状態を保つ。内部コンタクト部３ａの金
属突起の高さは約３０μｍ、高さのばらつきは±３μｍ
で製作され、半導体チップ１ａをチップキャリアに装着
し組み立てられた時、金属突起先端がその電極パッドａ
の高さより１００μｍ程度下になるように設定されてい
る。これにより、金属突起先端は電極パッド２ａの酸化
膜を押しのけ、アルミ電極と良好な接触を得られる。半
導体チップ１ａが装着されたチップキャリアはキャリア
の状態で搬送され、電気テスト用のテストボード上のソ
ケットあるいはバーインテスト用のソケットに搭載さ
れ、外部接続端子６ａとソケットのコンタクトピンを接
触させることにより、パッケージングされた半導体と同
様に電気テスト、バーインテストを行う。
の形態のチップキャリアへの半導体チップの装着方法を
説明する工程順に示した断面図である。本発明の第１の
実施の形態のチップキャリアへの半導体チップの装着方
法は、まず、図２（ａ）に示すように、個片化された半
導体チップ１ａは、ハンドリング装置のコレットに表面
を吸着され、チップキャリアのチップステージ８ａに搭
載される。次に、図１（ｂ）に示すように、半導体チッ
プ１ａの各々の電極パッド２ａとチップキャリアの内部
コンタクト部３ａの位置合わせを行う。次に、図１
（ｃ）に示すように、チップステージ８ａを上昇させ、
電極パッド２ａと内部コンタクト部３ａとを電気的に接
続させる。さらに、図１（ｄ）に示すように、押さえ部
９ａにより上部基体７ａとチップステージ部８ａを固
定、保持し接触状態を保つ。内部コンタクト部３ａの金
属突起の高さは約３０μｍ、高さのばらつきは±３μｍ
で製作され、半導体チップ１ａをチップキャリアに装着
し組み立てられた時、金属突起先端がその電極パッドａ
の高さより１００μｍ程度下になるように設定されてい
る。これにより、金属突起先端は電極パッド２ａの酸化
膜を押しのけ、アルミ電極と良好な接触を得られる。半
導体チップ１ａが装着されたチップキャリアはキャリア
の状態で搬送され、電気テスト用のテストボード上のソ
ケットあるいはバーインテスト用のソケットに搭載さ
れ、外部接続端子６ａとソケットのコンタクトピンを接
触させることにより、パッケージングされた半導体と同
様に電気テスト、バーインテストを行う。
【００１４】本発明の第１の実施の形態では、チップキ
ャリアの上部基体においてパターン配線からスルーホー
ルを介し裏面に外部との接続端子を設けたので、例え
ば、２００ピンの半導体チップの場合に外部接続端子の
ピッチを１．５ｍｍピッチの格子状にすると、外部接続
端子の領域が従来のチップキャリアでは約３０ｍｍ□で
あったものが約１８ｍｍ□になる。また、チップキャリ
アの外形寸法も、従来の約５０ｍｍ×４０ｍｍ□から約
３０ｍｍ□にすることができる。これにより、チップキ
ャリアを装着するソケットも従来７０ｍｍ×５０ｍｍ□
であったのが、約５０ｍｍ×４０ｍｍ□に小型化でき、
バーインボードへのソケットの実装密度は従来に比べ、
約１．５倍に増加でき、バーインテストの処理能力向上
が図られる。
ャリアの上部基体においてパターン配線からスルーホー
ルを介し裏面に外部との接続端子を設けたので、例え
ば、２００ピンの半導体チップの場合に外部接続端子の
ピッチを１．５ｍｍピッチの格子状にすると、外部接続
端子の領域が従来のチップキャリアでは約３０ｍｍ□で
あったものが約１８ｍｍ□になる。また、チップキャリ
アの外形寸法も、従来の約５０ｍｍ×４０ｍｍ□から約
３０ｍｍ□にすることができる。これにより、チップキ
ャリアを装着するソケットも従来７０ｍｍ×５０ｍｍ□
であったのが、約５０ｍｍ×４０ｍｍ□に小型化でき、
バーインボードへのソケットの実装密度は従来に比べ、
約１．５倍に増加でき、バーインテストの処理能力向上
が図られる。
【００１５】図３はバーインテスト時において熱膨張に
より内部コンタクトがパッドから外れた状態を示す平面
図である。本発明の第１の実施の形態のチップキャリア
の上部基体７ａはアルミナセラミックスからなっており
内部コンタクト部３ａはＡｕ−Ｎｉ合金等の金属突起か
らなっている為耐熱性にも優れている。セラミック基板
は熱膨張率がアルミニウム板，ポリイミドに比べ小さく
シリコンチップに近い。シリコンチップの熱膨張率が
３．５ｐｐｍ／℃なのに対し、アルミナセラミックスは
４．０〜５．７ｐｐｍ／℃、アルミニウムは約２５ｐｐ
ｍ／℃、ポリイミドは約１０ｐｐｍ／℃である。図３に
示すように、半導体チップ１ａの多ピン・狭ピッチ化に
伴い、電極パッド開口部２３の寸法が小さくなるため、
例えば、外形寸法が１０．０ｍｍ□、電極パッド開口部
２３の寸法が７０×９０μｍ□の半導体チップ１ａをキ
ャリアに装着し１５０℃の高温状態においてバーインテ
ストを行う場合、従来のチップキャリアでは、アルミニ
ウム板からなる上部基体７ｃ、ポリイミドからなるベー
スフィルム１４ｃの熱膨張により、特に半導体チップ１
ｃのコーナー部では熱膨張による内部リードのずれ２６
が約２０μｍとなる。常温時の針位置精度が±２５μｍ
であるため電極パッド２ｃの中心から最大４５μｍず
れ、内部リード位置精度領域２４の内部リード位置度限
界２５から外れる。本発明の第１の実施の形態のチップ
キャリアでは、アルミナセラミックスからなる上部基体
７ａの熱膨張による内部リードのずれ２６が最大７μｍ
と小さく、バーインテスト時において内部コンタクト部
３ａが電極パッド２ａから外れることが無くなりオープ
ン不良の発生を防止できる。
より内部コンタクトがパッドから外れた状態を示す平面
図である。本発明の第１の実施の形態のチップキャリア
の上部基体７ａはアルミナセラミックスからなっており
内部コンタクト部３ａはＡｕ−Ｎｉ合金等の金属突起か
らなっている為耐熱性にも優れている。セラミック基板
は熱膨張率がアルミニウム板，ポリイミドに比べ小さく
シリコンチップに近い。シリコンチップの熱膨張率が
３．５ｐｐｍ／℃なのに対し、アルミナセラミックスは
４．０〜５．７ｐｐｍ／℃、アルミニウムは約２５ｐｐ
ｍ／℃、ポリイミドは約１０ｐｐｍ／℃である。図３に
示すように、半導体チップ１ａの多ピン・狭ピッチ化に
伴い、電極パッド開口部２３の寸法が小さくなるため、
例えば、外形寸法が１０．０ｍｍ□、電極パッド開口部
２３の寸法が７０×９０μｍ□の半導体チップ１ａをキ
ャリアに装着し１５０℃の高温状態においてバーインテ
ストを行う場合、従来のチップキャリアでは、アルミニ
ウム板からなる上部基体７ｃ、ポリイミドからなるベー
スフィルム１４ｃの熱膨張により、特に半導体チップ１
ｃのコーナー部では熱膨張による内部リードのずれ２６
が約２０μｍとなる。常温時の針位置精度が±２５μｍ
であるため電極パッド２ｃの中心から最大４５μｍず
れ、内部リード位置精度領域２４の内部リード位置度限
界２５から外れる。本発明の第１の実施の形態のチップ
キャリアでは、アルミナセラミックスからなる上部基体
７ａの熱膨張による内部リードのずれ２６が最大７μｍ
と小さく、バーインテスト時において内部コンタクト部
３ａが電極パッド２ａから外れることが無くなりオープ
ン不良の発生を防止できる。
【００１６】図４は本発明の第２の実施の形態のチップ
キャリアの断面図である。本発明の第２の実施の形態の
チップキャリアは、図４に示すように、チップキャリア
の上部基体７ｂが複数層によるパターン配線４ｂからな
っている。信号ピンは金属突起面（表面）に配線され、
ＧＮＤピン，電源ピンはスルーホール５ｂを介しそれぞ
れＧＮＤ層１０ｂ，電源層１１ｂでつながっており、上
部基体７ｂ裏面の外部接続端子６ｂにそれぞれつながっ
ている。信号配線は、マイクロストリップ構造となり、
また電源，ＧＮＤも強化される。これにより、チップキ
ャリアの低インダクタンス化及びインピーダンス整合を
図ることができ、高速特性を向上させることができる。
キャリアの断面図である。本発明の第２の実施の形態の
チップキャリアは、図４に示すように、チップキャリア
の上部基体７ｂが複数層によるパターン配線４ｂからな
っている。信号ピンは金属突起面（表面）に配線され、
ＧＮＤピン，電源ピンはスルーホール５ｂを介しそれぞ
れＧＮＤ層１０ｂ，電源層１１ｂでつながっており、上
部基体７ｂ裏面の外部接続端子６ｂにそれぞれつながっ
ている。信号配線は、マイクロストリップ構造となり、
また電源，ＧＮＤも強化される。これにより、チップキ
ャリアの低インダクタンス化及びインピーダンス整合を
図ることができ、高速特性を向上させることができる。
【００１７】
【発明の効果】以上説明したように本発明のチップキャ
リアは、上部基体の内部コンタクト部と接続されている
パターン配線からスルーホールを介し裏面に外部との接
続端子を設けていることにより、チップキャリアの外部
接続端子領域を小さくすることができ、チップキャリア
の外形寸法、チップキャリアを装着するソケットも小型
化でき、バーインボードのソケット高密度実装によるバ
ーインテストの処理能力向上が図れる効果がある。
リアは、上部基体の内部コンタクト部と接続されている
パターン配線からスルーホールを介し裏面に外部との接
続端子を設けていることにより、チップキャリアの外部
接続端子領域を小さくすることができ、チップキャリア
の外形寸法、チップキャリアを装着するソケットも小型
化でき、バーインボードのソケット高密度実装によるバ
ーインテストの処理能力向上が図れる効果がある。
【００１８】また、上部基体をセラミックとし、内部コ
ンタクト部を金属突起としたことにより、高温状態下に
おける熱膨張による影響がなくなり、電極パッドの開口
部寸法が小さくなる多ピン狭ピッチの半導体チップにお
いても、バーイン時に内部コンタクト部が電極パッドか
ら外れることによるオープン不良の発生を防止できる効
果もある。
ンタクト部を金属突起としたことにより、高温状態下に
おける熱膨張による影響がなくなり、電極パッドの開口
部寸法が小さくなる多ピン狭ピッチの半導体チップにお
いても、バーイン時に内部コンタクト部が電極パッドか
ら外れることによるオープン不良の発生を防止できる効
果もある。
【００１９】さらに、チップキャリアの上部基体の配線
層を複数層にし、信号配線をマイクロストリップ構造と
し、ＧＮＤピン，電源ピンはスルーホールを介しそれぞ
れＧＮＤ層，電源層でつなげ強化したことにより、チッ
プキャリアの低インダクタンス化及びインピーダンス整
合を図ることができ、高速特性を向上させることができ
る効果がある。
層を複数層にし、信号配線をマイクロストリップ構造と
し、ＧＮＤピン，電源ピンはスルーホールを介しそれぞ
れＧＮＤ層，電源層でつなげ強化したことにより、チッ
プキャリアの低インダクタンス化及びインピーダンス整
合を図ることができ、高速特性を向上させることができ
る効果がある。
【図１】（ａ），（ｂ）は本発明の第１の実施の形態の
チップキャリアの平面図およびその断面雨である。
チップキャリアの平面図およびその断面雨である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施の形態の
チップキャリアへの半導体チップの装着方法を説明する
工程順に示した断面図である。
チップキャリアへの半導体チップの装着方法を説明する
工程順に示した断面図である。
【図３】バーインテスト時において熱膨張により内部コ
ンタクトがパッドから外れた状態を示す平面図である。
ンタクトがパッドから外れた状態を示す平面図である。
【図４】本発明の第２の実施の形態のチップキャリアの
断面図である。
断面図である。
【図５】（ａ），（ｂ）は従来のチップキャリアの一例
の平面図およびその断面図である。
の平面図およびその断面図である。
【図６】（ａ）〜（ｃ）は従来のチップキャリアへの半
導体チップの装着方法の一例を説明する工程順に示した
断面図である。
導体チップの装着方法の一例を説明する工程順に示した
断面図である。
【図７】従来の高温測定用のプローブカードを示す断面
図である。
図である。
１ａ，１ｂ，１ｃ 半導体チップ ２ａ，２ｂ，２ｃ 電極パッド ３ａ，３ｂ 内部コンタクト部 ４ａ，４ｂ パターン配線 ５ａ，５ｂ スルーホール ６ａ，６ｂ 外部接続端子 ６ｃ リベット ７ａ，７ｂ，７ｃ 上部基体 ８ａ，８ｂ，８ｃ チップステージ ９ａ，９ｂ，９ｃ 押さえ部 １０ｂ ＧＮＤ層 １１ｂ 電源層 １２ｃ 内部リード １３ｃ 外部リード １４ｃ ベースフィルム １５ｃ 吸着孔 １６ｄ プローブ １７ｄ 耐熱性樹脂 １８ｄ セラミック基板 １９ｄ 孔 ２０ｄ 固定リング ２１ｄ プリント配線 ２２ｄ コネクタ ２３ 電極パッド開口部 ２４ 内部リード位置精度領域 ２５ 内部リード位置精度限界 ２６ 熱膨張による内部リードのずれ
Claims (4)
- 【請求項１】 半導体チップの電極パッドと対応する位
置に形成された内部コンタクト部と、この内部コンタク
ト部と導通し一対一に対応するパターン配線とこのパタ
ーン配線に接続するスルーホールと、このスルーホール
を介して前記パターン配線に接続し裏面に設けられ外部
と接続する外部接続端子とを備えた上部基体と、前記半
導体チップを搭載するチップステージと、前記電極パッ
ドと前記内部コンタクト部とを接続し前記上部基体と前
記チップステージとを押さえ保持する押さえ部とを有す
ることを特徴とするチップキャリア。 - 【請求項２】 前記内部コンタクト部が金属突起からな
ることを特徴とする請求項１記載のチップキャリア。 - 【請求項３】 前記上部基体がセラミックスからなるこ
とを特徴とする請求項１記載のチップキャリア。 - 【請求項４】 前記上部基体が複数層の配線を有するこ
とを特徴とする請求項１記載のチップキャリア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251561A JPH0989981A (ja) | 1995-09-28 | 1995-09-28 | チップキャリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251561A JPH0989981A (ja) | 1995-09-28 | 1995-09-28 | チップキャリア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0989981A true JPH0989981A (ja) | 1997-04-04 |
Family
ID=17224655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251561A Pending JPH0989981A (ja) | 1995-09-28 | 1995-09-28 | チップキャリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0989981A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510396A (ja) * | 2005-09-19 | 2009-03-12 | フォームファクター， インコーポレイテッド | 個片化されたダイを検査するデバイスおよび方法 |
| JP2014173999A (ja) * | 2013-03-08 | 2014-09-22 | Mitsubishi Electric Corp | 測定装置 |
| CN104483517A (zh) * | 2014-12-31 | 2015-04-01 | 日月光半导体（昆山）有限公司 | 芯片测试工具 |
| JP2016004015A (ja) * | 2014-06-19 | 2016-01-12 | 富士電機株式会社 | 半導体試験装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513603A (ja) * | 1991-07-02 | 1993-01-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH06132429A (ja) * | 1992-10-20 | 1994-05-13 | Fujitsu Ltd | キャリア |
| JPH06232289A (ja) * | 1993-02-08 | 1994-08-19 | Nec Corp | チップキャリア及びその製造方法 |
-
1995
- 1995-09-28 JP JP7251561A patent/JPH0989981A/ja active Pending
Patent Citations (3)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |