JP2016004015A - 半導体試験装置 - Google Patents

Abstract

【課題】破壊した補助素子の交換を短時間にでき、補助素子の交換費用が安価にできる半導体試験装置を提供する。
【解決手段】半導体試験装置１００は、直流電源１と、上アームの第１補助素子２とこれに直列接続する第２補助素子３と、誘導性負荷である負荷コイル４と、開閉器である第１〜第３スイッチ５，６，７と、被試験素子ＤＵＴと第２補助素子３を配置できる治具８を備える。前記の治具８を半導体試験装置１００から容易に着脱できるようにする。
【選択図】 図１

Description

この発明は、スイッチング特性および逆回復特性などを試験できる半導体試験装置に関する。

図５は、半導体装置５０の回路図であり、同図（ａ）は２ｉｎ１のＩＧＢＴモジュール５１の基本回路構成図であり、同図（ｂ）は１ｉｎ１のＩＧＢＴモジュール５２の基本回路構成図である。以下、２ｉｎ１のＩＧＢＴモジュールを２ｉｎ１モジュール、１ｉｎ１のＩＧＢＴモジュールを１ｉｎ１モジュールと記す。

同図（ａ）において、上アームのＩＧＢＴ５３のエミッタ端子Ｅ１と下アームのＩＧＢＴ５４のコレクタ端子Ｃ２を接続し直列回路を構成し、Ｃ１とＥ２とで主回路端子を、Ｅ１とＣ２の接続部から出力端子を取り出す。また、ＩＧＢＴ５３，５４とＦＷＤ５５，５６は逆並列接続されている。逆並列接続とは主電流の向きが互いに逆方向になるように並列に接続されることをいう。図中の符号で、Ｇ１，Ｇ２はゲート端子である。

同図（ｂ）において、ＩＧＢＴ５７のエミッタ端子Ｅとコレクタ端子ＣにはＦＷＤ５８のカソードとアノードがそれぞれ接続される。図中の符号で、Ｇはゲート端子である。

図６は、半導体試験装置５００の回路図である。ここでは補助素子６１と被試験素子ＤＵＴとで２ｉｎ１モジュールを構成している。

直流電源６２は、上アームの補助素子６１であるＩＧＢＴ６３のコレクタ端子Ｃ１と下アームの被試験素子ＤＵＴであるＩＧＢＴ６４のエミッタ端子Ｅ２へ接続される。負荷コイル６５の一端９１はＥ１とＣ２の接続部６６に接続され、他端９２は第１スイッチ６７と第２スイッチ６８に接続される。ＩＧＢＴ６３，６４のゲート端子、エミッタ端子にそれぞれゲート信号回路６９，７０が接続される。

ＩＧＢＴ６３、６４のゲート端子Ｇ１、Ｇ２へそれぞれゲート信号回路６９，７０からゲート信号を印加することにより、ＩＧＢＴ６３、６４のそれぞれのコレクタ、エミッタ間を電気的に導通（オン）、非導通（オフ）となるように動作させる。

第１スイッチ６７を閉じ第２スイッチ６８を開くことで、下アームのＩＧＢＴ６４のスイッチング試験が行われる。同時に上アームのＦＷＤ７１は逆回復動作モードになる。また、第１スイッチ６７を開き第２スイッチ６８を閉じることで、下アームのＦＷＤ７２の逆回復特性試験が行われる。同時に上アームのＩＧＢＴ６３のスイッチング動作モードになる。

このように、ゲート信号と第１、第２スイッチ６７，６８を切り替えることで被試験素子ＤＵＴであるＩＧＢＴ６４やＦＷＤ７２の試験を行う。このとき補助素子６１であるＩＧＢＴ６３またはＦＷＤ７１へも負荷コイル６５からの還流電流や試験により発生した電圧が印加される。

図７は、被試験素子ＤＵＴであるＩＧＢＴ６４のスイッチング試験をする場合の説明図であり、同図（ａ）は回路図、同図（ｂ）は動作波形図である。

まず、試験中、ＩＧＢＴ６３のＧ１にはゲート信号回路６９からオフ信号を印加しオフ状態のままとする。ｔ０で第１スイッチ６７を閉じる。

つぎに、ｔ１で被試験素子ＤＵＴであるＩＧＢＴ６４をオンさせる。これにより電流Ｉ１が流れる。この電流Ｉ１は、直流電源６２の正極から、第１スイッチ６７、負荷コイル６５、ＩＧＢＴ６４を通り、直流電源６２の負極へ流れて行く。

つぎに、ｔ２でＩＧＢＴ６４をオフさせる。これにより、負荷コイル６５、補助素子６１であるＦＷＤ７１、第１スイッチ６７を通る還流電流Ｉ２が流れる。

つぎに、ｔ３で再度ＩＧＢＴ６４をオンさせると、直流電源６２の正極から、還流電流Ｉ２が流れているＦＷＤ７１、ＩＧＢＴ６４を通り、直流電源６２の負極へ電流Ｉ３１と、第１スイッチ６７、負荷コイル６５、ＩＧＢＴ６４を通り、直流電源６２の負極へＩ３２が流れて行く。このときＩＧＢＴ６４のターンオン試験が行われる。図中に示すＩｒｒはＦＷＤ７１の逆回復電流である。

つぎに、ｔ４でＩＧＢＴ６４をオフさせると、負荷コイル６５、ＦＷＤ７１、第１スイッチ６７を通る還流電流Ｉ４が再び流れる。このとき、ＩＧＢＴ６４のターンオフ試験が行われる。還流電流Ｉ４は負荷コイル６５や配線の抵抗で減衰して無くなる。還流電Ｉ４が無くなった後、第１スイッチ６７を開いてＩＧＢＴ６４のスイッチング試験は終了する。
続いて、ＦＷＤ７２の逆回復特性試験について説明する。

なお、被試験素子ＤＵＴが単体のＩＧＢＴの場合には、別のＩＧＢＴに入れ替えて試験を続ける。

図８は、ＦＷＤの逆回復特性試験をする場合の説明図であり、同図（ａ）は回路図、同図（ｂ）は動作波形図である。

まず、試験中、ＩＧＢＴ６４のＧ２にはゲート信号回路７０からオフ信号を印加しオフ状態のままとする。ｔ０で第２スイッチ６８を閉じる。ｔ１で補助素子６１であるＩＧＢＴ６３をオンさせる。これにより、直流電源６２の正極からＩＧＢＴ６３、負荷コイル６５、第２スイッチ６８を通って直流電源６２の負極に電流Ｉ１が流れる。

つぎに、ｔ２でＩＧＢＴ６３をオフさせる。これにより、負荷コイル６５、第２スイッチ６８、被試験素子ＤＵＴであるＦＷＤ７２を通って還流電流Ｉ２が流れる。

つぎに、ｔ３でＩＧＢＴ６３をオンさせると、ＦＷＤ７２にはＩ３１の経路で電流が流れる。この過程がＦＷＤ７２の逆回復特性試験となる。前記したようにＩｒｒはＦＷＤ７２の逆回復電流である。ＦＷＤ７２の逆回復過程および逆回復した後、直流電源６２の正極からＩＧＢＴ６３、負荷コイル６５、第２スイッチ６８を通って直流電源６２の負極に電流Ｉ３２が流れる。

つぎに、ｔ４でＩＧＢＴ６３をオフさせて、負荷コイル６５、第２スイッチ６８、ＦＷＤ７２に再び還流電流Ｉ４を流す。この還流電流Ｉ４が減衰して無くなった後、第２スイッチ６８を開いてＦＷＤ７２の逆回復特性試験は終了する。続いて、被試験素子ＤＵＴを入れ替えて、スイッチング試験と逆回復特性試験を行う。ＤＵＴとしてはモジュールではなく単体のダイオードの場合もある。

前記のスイッチング試験で補助素子６１であるＦＷＤ７１の逆回復特性試験を行い、一方、前記の逆回復特性試験で補助素子６１であるＩＧＢＴ６３のスイッチング試験を行うと、２ｉｎ１を構成する上下アームのＩＧＢＴ６３，６４のスイッチング試験と上下アームのＦＷＤ７１，７２の逆回復特性試験を行える。つまり、上アームの補助素子６１をＤＵＴとして扱い下アームのＤＵＴを補助素子として扱うことで、第１、第２スイッチ６７、６８の切り替えだけで、両方の試験を行うことができる。

図９は、上アームの補助素子７５を並列接続した３個のＩＧＢＴ７６と３個のＦＷＤ７７で構成した半導体試験装置６００の回路図である。

図６の回路で、ＤＵＴが不良品であった場合や破壊した場合に、上アームの補助素子７５へは、試験条件以上の電圧、電流が印加される場合がある。半導体試験装置６００では、その場合でも耐えられるように、補助素子７５は、複数個のＩＧＢＴと複数個のＦＷＤで構成する。これにより、ＤＵＴに比べて十分な耐圧および電流を許容できる設計にする。従って、この半導体試験装置６００は大電流高耐圧のＤＵＴの試験にも用いることができる。補助素子７５は半導体試験装置６００本体内部に固定されて配置される。

また、特許文献１および特許文献２にも類似の試験装置が開示されている。

特開平９−２１８４４号公報 特開平１０−１９７５９４号公報

図９に示す半導体試験装置６００では、上アームの補助素子７５を構成するＩＧＢＴ７６と逆並列接続されるＦＷＤ７７はそれぞれ複数個、横方向に並べて配置され、電気的に並列接続している。しかし、横に並べて配置することから、上アームの各ＩＧＢＴ７６および各ＦＷＤ７７とＤＵＴとの間の配線長には差が生じる。この配線長の差は配線インダクタンスＬの差となり、これが原因で上アームのＩＧＢＴ７６同士またはＦＷＤ７７同士で印加される電圧や流れる電流などにアンバランスが生じる。

特に、ＤＵＴが破壊した場合には、このアンバランスが大きくなり、上アームのＩＧＢＴ７６やＦＷＤ７７が破壊する場合がある。

また、補助素子７５である上アームの複数のＩＧＢＴ７６およびＦＷＤ７７は半導体試験装置６００本体内に固定されているため、補助素子７５が破壊した場合、補助素子７５の交換に時間が掛かる。さらに、１台の半導体試験装置６００で多品種の半導体装置を、例えば、スイッチング試験や逆回復特性試験などの試験ができるようにしているため、上アームの複数のＩＧＢＴ７６およびＦＷＤ７７は高耐圧、大電流定格の高価な半導体素子を使用しており、破壊した場合には、交換費用が大きくなる。

また、特許文献１および特許文献２では補助素子が破損した場合、短時間に安価に破壊した補助素子を交換することについては記載されていない。

この発明の目的は、前記の課題を解決して、破壊した補助素子の交換を短時間にでき、補助素子の交換費用が安価にできる半導体試験装置を提供することにある。

前記の目的を達成するために、直流電源と、前記直流電源の正極に高電位側が接続する第１補助素子と、前記直流電源の負極に低電位側が接続する第１被試験素子と、前記第1補助素子の低電位側に高電位側が接続し、前記第１試験素子の高電位側と低電位側が接続する第２補助素子と、を収納する治具と、前記第１被試験素子の高電位側に一端が接続する誘導性負荷と、前記誘導性負荷の他端に一端が接続し、他端が前記直流電源の正極に接続する第１開閉器と、前記誘導性負荷の他端に一端が接続し、他端が前記直流電源の負極に接続する第２開閉器と、前記誘導性負荷の他端に一端が接続し、他端が前記第１補助素子の低電位側に接続する第３開閉器と、を備える半導体試験装置であって、前記治具は、前記半導体試験装置に着脱可能である半導体試験装置とする。

この発明によれば、破壊した補助素子の交換を短時間にでき、補助素子の交換費用が安価にできる半導体試験装置を提供することができる。

この発明の実施例に係る半導体試験装置１００の回路図である。 ＤＵＴがＩＧＢＴ１６のときのスイッチング試験を行う場合について説明する説明図であり、（ａ）は動作説明図、（ｂ）は動作波形図である。 ＤＵＴがＦＷＤ１７の場合の逆回復試験について説明する説明図であり、（ａ）は動作説明図、（ｂ）は動作波形図である。 治具８の要部構成図であり、（ａ）は要部側面図、（ｂ）はＤＵＴと第２補助素子３を取り付けた図、同図（ｃ）は要部平面図である。 半導体装置５０の回路図であり、（ａ）は２ｉｎ１のＩＧＢＴモジュール５１の基本回路構成図であり、（ｂ）は１ｉｎ１のＩＧＢＴモジュール５２の基本回路構成図である。 半導体装置５０を半導体試験装置５００に接続した回路図である。 下アームのＤＵＴであるＩＧＢＴ６４のスイッチング試験をする場合の説明図であり、（ａ）は回路図、（ｂ）は動作波形図である。 ＦＷＤの逆回復特性試験をする場合の説明図であり、（ａ）は回路図、（ｂ）は動作波形図である。 上アームの補助素子７５を複数個並列接続されたＩＧＢＴ７６およびＦＷＤ７７で構成した場合の半導体試験装置６００の回路図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の実施例に係る半導体試験装置１００の回路図である。この回路は被試験素子ＤＵＴを接続した図である。この半導体試験装置１００はスイッチング特性と逆回復特性を試験する場合について説明する。

図１において、半導体試験装置１００は、直流電源１と、上アームの第１補助素子２とこれに直列接続する第２補助素子３を備える。また、誘導性負荷である負荷コイル４と、開閉器である第１〜第３スイッチ５，６，７と、被試験素子ＤＵＴと第２補助素子３を配置できる治具８を備える。この治具８は半導体試験装置１００から容易に着脱できる。また、第１補助素子２を駆動する第１ゲート駆動回路９と第２補助素子３を駆動する第２ゲート駆動回路１０と、ＤＵＴを駆動する第３ゲート駆動回路１１を備える。第１から第３スイッチ５，６，７は、例えば、機械的スイッチである。また、前記第１補助素子２と第２補助素子３は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ），ＭＯＳＦＥＴ，バイポーラトランジスタなどのスイッチング素子と、これらに逆並列される還流ダイオードで構成される。この還流ダイオードはＦＷＤ（フリーホイーリングダイオード）と称せられる。

第１補助素子２は、例えば、３個並列接続された第１ＩＧＢＴ１２と各第１ＩＧＢＴ１２に逆並列接続された３個の第１ＦＷＤ１３である。個数については３個に限定するものではない。第２補助素子３は１個の第２ＩＧＢＴ１４とこの第２ＩＧＢＴ１４に逆並列接続した１個の第２ＦＷＤ１５である。また、ＤＵＴは１個のＩＧＢＴ１６もしくはこのＩＧＢＴ１６に逆並列接続した１個のＦＷＤ１７である。

図２は、ＤＵＴがＩＧＢＴ１６のときのスイッチング試験を行う場合について説明する説明図であり、同図（ａ）は動作説明図、同図（ｂ）は動作波形図である。試験する前の状態では第１〜第３スイッチ５〜７は開いている。

まず、ｔ０で第２スイッチ６を閉じる。つぎに、ｔ１で３個のＩＧＢＴ２をオンした後にＤＵＴであるＩＧＢＴ１６をオンさせて電流Ｉ１を流す。この電流Ｉ１は、直流電源１の正極から第１ＩＧＢＴ１２、第２スイッチ６、負荷コイル４、ＩＧＢＴ１６を通って直流電源１の負極に流れる。

つぎに、ｔ２でＩＧＢＴ１６をオフさせて、負荷コイル４、第２ＦＷＤ１５、第２スイッチ６を通る還流電流Ｉ２を流す。

つぎに、ｔ３でＩＧＢＴ１６をオンさせるとＩＧＢＴ１６には第２ＦＷＤ１５を通る電流Ｉ３１と、直流電源１の正極から第１ＩＧＢＴ１２、第２スイッチ６、負荷コイル４、ＤＵＴであるＩＧＢＴ１６を通って直流電源１の負極へ流れる電流Ｉ３２が流れる。この過程がＤＵＴであるＩＧＢＴ１６のターンオン試験（スイッチング試験）となる。図（ｂ）中に示したＩｒｒはＦＷＤ１５の逆回復電流である。第２ＦＷＤ１５が逆回復した後も直流電源１の正極から第１ＩＧＢＴ１２、第２スイッチ６、負荷コイル４、ＤＵＴであるＩＧＢＴ１６を通って直流電源１の負極に電流Ｉ３２が流れる。

つぎに、ｔ４でＩＧＢＴ１６をオフさせて、負荷コイル４、第２ＦＷＤ１５、第２スイッチ６を経由する還流電流Ｉ４を再び流す。この還流電流Ｉ４が減衰して流れなくなった後、第２スイッチ６を開き、図示されていないスイッチを解放して治具８を直流電源１から電気的に切り離す。続いて、ＤＵＴであるＩＧＢＴ１６と第２補助素子３が収納されている治具８を半導体試験装置１００から取り出し、ＤＵＴであるＩＧＢＴ１６を交換する。

この治具８に図５（ａ）に示すような２ｉｎ１モジュール５１を収納した場合には、上アームのＦＷＤ５５が第２補助素子３となり、下アームのＩＧＢＴ５４がＤＵＴになる。そのため、前記した試験では図１に示す下アームのＩＧＢＴ１６に対するスイッチング試験となる。しかし、第２補助素子３を構成する上アームの第２ＦＷＤ１５の逆回復特性試験もｔ３の時点で行うことができる。つまり、２ｉｎ１モジュール５１の上下のＩＧＢＴ１４，１６と上下のＦＷＤ１５，１７は、それぞれＤＵＴと第２補助素子３を兼ねることになる。

図３は、ＤＵＴがＦＷＤ１７の場合の逆回復試験について説明する説明図であり、同図（ａ）は動作説明図、同図（ｂ）は動作波形図である。

まず、ｔ０で第３スイッチ７を閉じて、ｔ１で第１ＩＧＢＴ１２および第２ＩＧＢＴ１４をオンさせて電流Ｉ１を流す。この電流Ｉ１は、直流電源１の正極から第１ＩＧＢＴ１２、第２ＩＧＢＴ１４、負荷コイル４、第３スイッチ７を通って直流電源１の負極に流れる。

つぎに、ｔ２で、第２ＩＧＢＴ１４をオフさせて、負荷コイル４、ＤＵＴであるＦＷＤ１７を通る還流電流Ｉ２を流がす。

つぎに、ｔ３で第２ＩＧＢＴ１４をオンさせると、ＦＷＤ１７へＩ３１が流れる。この過程がＦＷＤ１７の逆回復特性試験となる。前記したようにＩｒｒはＦＷＤ１７の逆回復電流である。ＦＷＤ１７が逆回復過程および逆回復した後、電流Ｉ３２が直流電源１の正極から第１ＩＧＢＴ１２、第２ＩＧＢＴ１４、負荷コイル４、第２スイッチ７を通って直流電源１の負極に流れる。

つぎに、ｔ４で第２ＩＧＢＴ１４をオフさせて、負荷コイル４、ＦＷＤ１７に再び還流電流Ｉ４を流す。この還流電流Ｉ４が減衰して流れなくなった後、第３スイッチを開き、ＦＷＤ１７と第２補助素子３が収納されている治具８を半導体試験装置１００から取り出し、ＦＷＤ１７を交換する。

ＤＵＴであるＦＷＤ１７の交換は治具８を半導体試験装置１００から切り離す。、切り離された治具８に別のＦＷＤ１７を取り付け、治具８を半導体試験装置１００に再度セットする。

この治具８に図５（ａ）に示すような２ｉｎ１モジュール５１を収納した場合には、前記したように、上アームのＩＧＢＴ５３が第２補助素子３となり、下アームのＦＷＤ５６がＤＵＴになる。そのため、この試験は図１に示す下アームのＦＷＤ１７に対する逆回復特性試験となる。しかし、第２補助素子３を構成する上アームの第２ＩＧＢＴ１４のスイッチング試験も同時に行うことができる。

つまり、第２スイッチ６と第３スイッチ７を切り替えることで、２ｉｎ１モジュールを構成する上下アームのＩＧＢＴ１４，１６のスイッチング試験と上下アームのＦＷＤ１５，１７の逆回復特性試験を治具８から外すことなく行うことができる。

この半導体試験装置１００では、半導体試験装置１００内に取り付けられている第１補助素子２である第１ＩＧＢＴ１２もしくは第１ＦＷＤ１３は複数個（ここでは３個）並列接続している。

また、スイッチング試験や逆回復特性試験で、第２補助素子３が破壊した場合には、これらが収納されている治具８を半導体試験装置１００から取り外し、破壊した第２補助素子３を交換して、治具８を半導体試験装置１００に再度セットする。そのため、従来の半導体試験装置５００のように、補助素子の交換に時間が掛かり、素早く交換できなかった場合に比べて、破壊した第２補助素子３は治具８に収納されているので、素早く簡単に交換することができる。

尚、図中の第１スイッチ５は、第２補助素子３が壊れない試験条件で１ｉｎ１モジュールを試験するときに使用するものであり設けなくてもよい。

図４は、治具８の要部構成図であり、同図（ａ）は要部側面図、同図（ｂ）はＤＵＴと第２補助素子３を取り付けた図、同図（ｃ）は要部平面図である。この治具８はＤＵＴおよび第２補助素子３の取り付け台２１と、この取り付け台２１に蝶番２２に接続し電流を流す支持板２６と、支持板２６の上に配置された導電板２３（２３ａ，２３ｂ，２３ｃ）と、導電板２３とＤＵＴおよび第２補助素子３の各端子２４とを接続する、例えば、ボルト２５などの締め付け部材を備える。ゲート端子上には、導電板２３などは設けない。ここでは、ＤＵＴおよび第２補助素子３は１ｉｎ１モジュールの構成の場合を示したが、両者が同一ケースに収納される２ｉｎ１モジュールの場合もある。２ｉｎ１モジュールの場合は、１ｉｎ１モジュールの場合とボルト２５の配置位置が異なる。この場合、ボルト２５の配置が異なる治具を用意すればよい。また、導電板２３は、絶縁層を介して積層構造とすることもできる。この場合、導電板２３とボルト２５との接続が必要ない箇所の導電板２３に切欠き部を設け、ボルト２５と接続しないようにすればよい。

治具８の取り付け台２１にＤＵＴおよび第２補助素子３を載置し、ボルト２５が付いた導電板２３をＤＵＴおよび第２補助素子３の上に載せてボルト２５で各端子２４と導電板２３を固定する。導電板２３と半導体試験装置１００との接続は例えば、半導体試験装置１００に端子を配置し、導電板２３に接触させることができる。ゲート端子と半導体試験装置１００の接続は、直接半導体試験装置１００に配置したコンタクトプローブなどにより接触させることができる。この例では、導電板２３ａは負荷４と接続され、導電板２３ｂは直流電源１の低電位側と接続され、導電板２３ｃは第１補助素子２と接続される。

この治具８を用いることで、第２補助素子３が破壊した場合も、第２補助素子３が収納されている治具８を半導体試験装置１００から容易に取り外せるので、素早く復旧できる。

また、治具８に収納する半導体装置が２ｉｎ１モジュールの場合には、第２補助素子３とＤＵＴが同一定格であり、第２補助素子３が破壊した場合は、２ｉｎ１モジュールは不良品になる。この半導体試験装置１００は、ＩＧＢＴ、ダイオード、パワートランジスタなどの半導体素子の特性試験ができる。

１ 直流電源
２ 第１補助素子
３ 第２補助素子
４ 負荷コイル
５ 第１スイッチ
６ 第２スイッチ
７ 第３スイッチ
８ 治具
９，１０，１１ ゲート駆動回路
１２ 第１ＩＧＢＴ
１３ 第１ＦＷＤ
１４ 第２ＩＧＢＴ
１５ 第２ＦＷＤ
１６ 第３ＩＧＢＴ
１７ 第３ＦＷＤ
２１ 取り付け台
２２ 蝶番
２３ 導電板
２４，２６ 端子
２５ ボルト
２６ 支持板
１００ 半導体試験装置

Claims (6)

1. 直流電源と、
   前記直流電源の正極に高電位側が接続する第１補助素子と、
   前記直流電源の負極に低電位側が接続する第１被試験素子と、前記第1補助素子の低電位側に高電位側が接続し、前記第１試験素子の高電位側と低電位側が接続する第２補助素子と、を収納する治具と、
   前記第１被試験素子の高電位側に一端が接続する誘導性負荷と、
   前記誘導性負荷の他端に一端が接続し、他端が前記直流電源の負極に接続する第１開閉器と、
   前記誘導性負荷の他端に一端が接続し、他端が前記第１補助素子の低電位側に接続する第２開閉器と、
   を備える半導体試験装置であって、
   前記治具は、前記半導体試験装置に着脱可能であることを特徴とする半導体試験装置。
2. 前記第1補助素子および前記第２補助素子が、スイッチング素子と、該スイッチング素子に逆並列接続される還流ダイオードで構成されることを特徴とする請求項１に記載の半導体試験装置。
3. 前記スイッチング素子が、絶縁ゲート型トランジスタもしくはバイポーラトランジスタであることを特徴とする請求項２に記載の半導体試験装置。
4. 前記治具は、
   前記被試験素子の低電位側と電気的に接続し前記直流電源の負極側と電気的に接続するための第１導電板と、
   前記被試験素子の高電位側および前記第２補助素子の低電位側と電気的に接続し前記誘導性負荷の一端と電気的に接続するための第２導電板と、
   前記被試験素子の高電位側および前記第２補助素子の低電位側と電気的に接続し前記第１補助素子の低電位側と電気的に接続するための第３導電板と、
   を備えることを特徴とする請求項１ないし３のいずれか１つに記載の半導体試験装置。
5. 直流電源と、
   前記直流電源の正極に高電位側が接続する第１補助素子と、
   前記直流電源の負極に低電位側が接続する第１被試験素子と、前記第1補助素子の低電位側に高電位側が接続し、前記第１試験素子の高電位側と低電位側が接続する第２被試験素子と、を収納する治具と、
   前記第１被試験素子の高電位側に一端が接続する誘導性負荷と、
   前記誘導性負荷の他端に一端が接続し、他端が前記直流電源の負極に接続する第１開閉器と、
   前記誘導性負荷の他端に一端が接続し、他端が前記第１補助素子の低電位側に接続する第２開閉器と、
   を備える半導体試験装置であって、
   前記治具は、前記半導体試験装置に着脱可能であることを特徴とする半導体試験装置。
6. 前記誘導性負荷の他端に一端が接続し、他端が前記直流電源の正極に接続する第３開閉器を備えることを特徴とする請求項１または５に記載の半導体試験装置。

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