JP2004134715A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高速動作が可能で、かつ低消費電力化が可能なＭＣＭ型の半導体装置及びその製造方法を提供する。
【解決手段】内部回路２ａ，３ａと内部回路２ａ，３ａから引き出された外部接続回路２ｂ，３ｂとを備えた複数の半導体チップ２，３を、同一の支持基板１上に搭載してなる半導体装置であって、半導体チップ２，３は、外部接続回路２ａ，３ａを介さずに、配線４を用いて内部回路２ａ，３ａ部分間において直接接続されている。配線４は、半導体チップ２，３を覆う状態で支持基板１上に設けられた絶縁膜上にパターニングされ、絶縁膜に形成された接続孔を介して内部回路２ａ，３ａに接続されていても良く、また支持基板側に形成されていても良い。配線が支持基板側に形成されている場合には、半導体チップ２，３は、支持基板に対してフェイスダウン実装されていることとする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特には複数の半導体チップが一つの電子部品として組み立てられている、いわゆるマルチチップモジュール技術を適用した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電気製品の小型、軽量、低消費電力化といった要求に応えるため、半導体素子の高集積化技術と共に、これらの半導体素子を高密度に組み付ける実装技術も展開してきている。そのような実装技術のうち、さらなる高密度実装を実現するため、多層配線支持基板やベアチップ実装等に加え、複数の半導体素子（半導体チップ）を予め一つの電子部品として同一の支持基板に搭載して実装するマルチチップモジュール（Ｍｕｌｔｉ−Ｃｈｉｐ　Ｍｏｄｕｌｅ；以下ＭＣＭと記す）技術が開発されている。このＭＣＭ技術は、１つの基板上に２つ以上の半導体チップを組み込むことで、実質的な多機能化を実現している。
【０００３】
図１３は、このようなＭＣＭ技術を用いた半導体装置の一例を示す平面図である。この図に示す半導体装置は、支持基板１０１上に異なる機能を有する２つの半導体チップ１０２，１０３を搭載してなるものである。各半導体チップ１０２，１０３上には、それぞれの機能素子が形成された内部回路１０２ａ、１０３ａ、これらの内部回路１０２ａ，１０３ａから引き出された外部接続回路（いわゆるインターフェース回路）１０２ｂ，１０３ｂ、さらには外部接続回路１０２ｂ，１０３ｂに接続された電極パッド１０２ｃ，１０３ｃが設けられている。そして、各半導体チップ１０２，１０３は、電極パッド１０２ｃ，１０３ｃ間に設けられた配線１０４によって接続されている。
【０００４】
以上のようなＭＣＭ型の半導体装置は、複数の半導体チップの機能が１つの半導体チップ内に作り込まれたシステムＬＳＩ型の半導体装置と比較して、同程度の高機能化を実現しながらも、設計工程およびウエハ工程が簡略化されるため、歩留まりや製造コスト、さらにはＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）の短縮化と言た点で有利である。
【０００５】
【発明が解決しようとする課題】
ところが、上述した各ＭＣＭ型の半導体装置においては、一例として図１３を用いて説明したように、支持基板１０１上に搭載される各半導体チップ１０２，１０３間の接続が、外部接続回路１０２ｂ，１０３ｂを介してなされている。これらの外部接続回路１０２ｂ，１０３ｂは、個々の半導体チップ１０２，１０３について、その内部回路１０２ａ，１０３ａを検査するために必要なものであり、例えば入出力インターフェース（Ｉ／Ｏ）回路、電源回路、さらには静電保護回路等で構成されているが、これらの各回路は非常に多くの電流を要するため、半導体装置全体における消費電力を増加させる要因になっている。このような消費電力の増加は、半導体装置内における発熱量の増加にもつながり、信頼性を低下させる要因にもなる。
【０００６】
さらに、Ｉ／Ｏ回路を介して半導体チップ２，３間を接続することにより、高速動作が困難になる、と言った問題もある。
【０００７】
そこで本発明は、高速動作が可能で、かつ低消費電力化が可能なＭＣＭ型の半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、内部回路と当該内部回路から引き出された外部接続回路とを備えた複数の半導体チップを、同一の支持基板上に搭載してなる半導体装置であって、これらの半導体チップが、外部接続回路を介さずに内部回路部分間において直接接続されていることを特徴としている。
【０００９】
このような構成の半導体装置では、内部回路部分において直接的に半導体チップの内部回路部分間の接続が図られるため、外部接続回路を介して半導体チップの内部回路部分間を接続した場合と比較して、外部接続回路での電力消費が防止されると共に、外部接続回路を介して接続されることによる半導体チップ間での動作遅延が防止される。
【００１０】
特に、他の半導体チップと接続されている内部回路部分から引き出された外部接続回路を、この内部回路に対して電気的に切り離すことにより、切り離された外部接続回路への電力供給が停止されるため、上述した比較において、さらに外部接続回路での電力消費を防止する効果が大きくなる。各半導体チップには、このような切り離しを行うためのスイッチ回路を設けても良い。
【００１１】
また、本発明の半導体装置の製造方法は、複数の半導体チップ上に形成された内部回路の機能検査を、当該各半導体チップ上に形成された外部接続回路を介して行った後に、各半導体チップを同一の支持基板上に搭載する工程、各半導体チップにおける前記外部接続回路の一部を前記内部回路から電気的に切り離す工程、されには各半導体チップを外部接続回路を介さずに内部回路部分間において直接接続する工程、等の各工程を行う。
【００１２】
このような製造方法では、必要十分な個数の外部接続回路を用いて内部回路の機能検査を行った後、これらの半導体チップ間の接続が内部回路部分間において成される。このため、機能検査によって十分な信頼性を保証された半導体チップを用いつつ、この機能検査の際に用いた外部接続回路を介さずに内部回路部分で直接半導体チップを接続した半導体装置が得られる。
【００１３】
また、この製造方法においては、機能検査の後、各半導体チップにおける外部接続回路の一部を内部回路から電気的に切り離す工程を行う。これにより、内部回路の機能検査には必要であるが、内部回路部分で直接半導体チップを接続した状態においては不必要となる外部接続回路に対して、電力供給されることのない半導体装置が得られる。
【００１４】
【発明の実施の形態】
以下、本発明実施の形態を図面に基づいて詳細に説明する。尚、各実施形態において同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００１５】
（第１実施形態）
図１は、本発明を適用した半導体装置の第１実施形態を示す平面図である。この図に示す半導体装置は、支持基板１上に複数（図面においては２つ）の半導体チップ２，３を搭載してなる、いわゆるＭＣＭ型の半導体装置である。
【００１６】
ここで、半導体チップ２は、内部回路２ａとして、例えば信号処理用のロジック回路と光ディスク読み取り信号制御回路が形成されたロジック用の半導体チップである。一方、半導体チップ３は、内部回路３ａとして、例えば３２ＢｉｔＢｕｓＤＲＡＭ回路が形成されたメモリ用の半導体チップである。
【００１７】
これらの半導体チップ２，３には、それぞれの内部回路２ａ，３ａから引き出された複数の外部接続回路２ｂ，３ｂ、これらの各外部接続回路２ｂ，３ｂに接続された電極パッド２ｃ，３ｃが設けられている。これらの各外部接続回路２ｂ，３ｂは、例えばＩ／Ｏ回路、電源回路、さらには静電保護回路等によって構成されており、一例として図２の回路図に示すように構成されている。また、電極パッド２ｃ，３ｃは、これらの半導体チップ２，３が搭載された半導体装置と、外部機器との接続を図るためのものであり、例えば図１に示したように支持基板１の外周に沿って配置されていることとする。
【００１８】
尚、図３に示すように、各外部接続回路２ｂ（３ｂ）および電極パッド２ｃ（３ｃ）は、内部回路２ａ（３ａ）を引き出す複数（図面においては５本）の信号線２ａ−１（３ａ−１）で共有される構成であっても良い。この場合、外部接続回路２ｂ（３ｂ）は、内部回路２ａ（３ａ）からの信号を蓄え、直列信号処理をしてチップ外部に信号を送り、また逆の信号処理をして元の信号に復元するという処理をＩ／Ｏ回路にて行う構成とする。
【００１９】
以上のような構成の半導体チップ２，３は、例えば、支持基板１上に、回路形成面を上方に向けた状態でダイボンディングされている。そして、これらの半導体チップ２，３を覆う状態で、支持基板１上にはここでの図示を省略した絶縁膜が形成されていることとする。
【００２０】
また、これらの半導体チップ２，３間の接続は、電極パッド２ｃ，３ｃおよび外部接続回路２ｂ，３ｂを介することなく、内部回路２ａ，３ａ同士を接続するように設けた配線４によって成されている。この配線４は、例えば、上述した絶縁膜上にパターニングによって配設され、当該絶縁膜に形成された接続孔を介して各半導体チップ２，３の内部回路２ａ，３ａに接続されていることとする。
【００２１】
尚、配線４が接続される内部回路２ａ、３ａ部分は、内部回路２ａ，３ａを構成する配線（信号線）の一部を電極パッド状に成形してなるか、またはこれらの信号線に電極パッドを接続させ、これにより接続に十分な面積を有していることとする。
【００２２】
以上のような構成の半導体装置によれば、支持基板１上に搭載された半導体チップ２，３間を、外部接続回路２ｂ，３ｂを介することなく、半導体チップ２，３の内部回路２ａ，３ａ部分間において直接接続する構成となっている。これにより、外部接続回路２ｂ，３ｂを介して半導体チップ２，３の内部回路２ａ，３ａ間が接続されている半導体装置と比較して、外部接続回路２ｂ，３ｂでの電力消費の低減を図ることができ、また外部接続回路２ｂ，３ｂを介して半導体チップ２，３間を接続することによる動作遅延を防止し、半導体装置の高速動作を達成することが可能になる。
【００２３】
また、半導体チップ２，３間が、外部接続回路２ｂ，３ｂを介することなく、半導体チップ２，３の内部回路２ａ，３ａ部分間において直接接続されていると言うだけではなく、この内部回路２ａ，３ａ部分に余分な外部接続回路が接続されていない。このため、この余分な外部接続回路への電流の流れ込みが防止され、確実に電力消費の低減を図ることができ、また余分な外部接続回路を残すための半導体チップ面積分を縮小でき、半導体装置の小型化を図ることができる。
【００２４】
特に、図３を用いて説明したように、外部接続回路２ｂ，３ｂが、内部回路２ａ，３ａを引き出す複数の信号線２ａ−１（３ａ−１）で共有される場合、外部接続回路２ｂ，３ｂにおいて大きな電力が消費されることになるが、内部回路２ａ，３ａ間の接続部分には、このような外部接続回路２ｂ，３ｂが設けられていないため、大きな電力消費を防止することができる。
【００２５】
次に、上述した半導体装置の製造方法を説明する。
先ず、図４（１）に示すように、半導体チップ１２，１３を作製する。これらの半導体チップ１２，１３は、図１を用いて説明した半導体チップ（２，３）の前身であり、内部回路２ａ，３ａ、外部接続回路２ｂ，３ｂ、さらには電極パッド２ｃ，３ｃがそれぞれ設けられている。特に、内部回路２ａ，３ａからは、この内部回路２ａ，３ａの機能検査を行うために必要十分な個数の外部接続回路２ｂ，３ｂが引き出されていることとする。このため、この半導体チップ１２，１３の外部接続回路２ｂ，３ｂの数、および電極パッド２ｃ，３ｃの個数は、図１を用いて説明した半導体チップ（２，３）におけるこれらの個数よりも多くなっている。
【００２６】
そして、内部回路２ａ，３ａから引き出された外部接続回路２ｂ，３ｂのうち、後の工程で切断除去される部分の外部接続回路２ｂ’，３ｂ’が引き出される内部回路２ａ、３ａ部分には、ここでの図示を省略した電極パッドが形成されていることとする。この電極パッドは、後の工程で他のチップ間との接続を図ることができる程度に微細なものでよい。
【００２７】
また、図５に示すように、後の工程で切断除去される部分の外部接続回路２ｂ’（３ｂ’）が、図３を用いて説明したと同様に複数の信号線２ａ−１（３ａ−１）で共有される場合、各信号線２ａ−１（３ａ−１）に接続線２ａ−２（３ａ−２）を介して電極パッド２ａ−３（３ａ−３）を接続させる。この電極パッド２ａ−３（３ａ−３）は、上述したように、後の工程で他のチップ間との接続を図ることができる程度に微細なもので良く、内部回路の一部として形成される。尚、この電極パッド２ａ−３（３ａ−３）は、信号線２ａ−１（３ａ−１）上に設けても良い。
【００２８】
次いで、再び図４（１）に戻り、このような各半導体チップ１２，１３に関し、各電極パッド２ｃ，３ｃに針当てし、内部回路２ａ，３ａの機能検査を行う。この際、各半導体チップ１２，１３は、複数の半導体チップ１２が設けられたウエハ状態、および複数の半導体チップ１３が設けられたウエハ状態にて機能検査を行うことが好ましい。そして、各ウエハに形成された個々の半導体チップ１２，１３について、良品であるか否かの判断を行い、その後、各ウエハを裏面側から研削して各半導体チップ１２，１３に分割し、この機能検査の結果に基づいて良品と判定されたもののみをピックアップする。
【００２９】
以上のような機能検査の後、図４（２）に示すように、各半導体チップ１２、１３における一部の外部接続回路２ｂ’，３ｂ’および電極パッド２ｃ，３ｃが設けられている部分を、ダイシングにより切断除去し、半導体チップ２，３を形成する。ここで除去する外部接続回路２ｂ’，３ｂ’および電極パッド２ｃ，３ｃは、次の工程で、他の半導体チップとの接続部分に設けられた外部接続回路２ｂ’、３ｂ’および電極パッド２ｃ，３ｃであることとする。また、内部回路２ａ，３ａに対する外部接続回路２ｂ’，３ｂ’の切断位置は、図２または図５に示す回路図のポイントＰ、すなわち内部回路２ａ，３ａと外部接続回路２ｂ’，３ｂ’との間で、図５に示したように内部回路２ａ，３ａ側に電極パッド２ａ−３（３ａ−３）を残す位置において成されることとする。これにより、半導体チップ１２，１３を、図１を用いて説明した構成の半導体チップ２，３の状態に成形する。
【００３０】
次に、図４（３）に示すように、支持基板１上に、半導体チップ２，３をダイボンディングする。この際、各半導体チップ２，３の接続部分同士が近接して配置されるようなレイアウトとすることが好ましい。
【００３１】
以上の後、ここでの図示は省略したが、これらの半導体チップ２，３を覆う状態で、支持基板１上に絶縁膜を形成し、さらにこの絶縁膜に各半導体チップ２，３の内部回路２ａ，３ａに設けた電極パッドに達する接続孔を形成する。そして、この接続孔を介して各半導体チップ２，３の内部回路２ａ，３ａを直接接続する状態で、絶縁膜上に配線をパターン形成することで、図１に示した半導体装置を得る。例えば、図５を用いて説明した構成の回路構成においては、電極パッド２ａ−３（３ａ−３）に達する接続孔を形成し、この電極パッド２ａ−３（３ａ−３）間を配線４で接続する。
【００３２】
このような製造方法では、必要十分な個数の外部接続回路２ｂ，３ｂを用いて内部回路２ａ，３ａの機能検査が行われた後に、不必要な外部接続回路２ｂ’，３ｂ’を内部回路２ａ，３ａに対して切り離した状態で、半導体チップ２，３間の接続が内部回路２ａ，３ａ部分間において成される。このため、機能検査によって十分な信頼性を保証された半導体チップ２，３を用いつつ、この機能検査の際に用いた外部接続回路２ｂ’，３ｂ’を介さずに内部回路２ａ，３ａ部分で直接半導体チップ２，３を接続した半導体装置、すなわち電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
【００３３】
特に、各半導体チップ１２，１３に設けられた外部接続回路２ｂ，３ｂのうち、機能検査の後には不必要となる外部接続回路２ｂ’，３ｂ’を内部回路２ａ，３ａから電気的に切り離す際、これらの外部接続回路２ｂ’，３ｂ’部分が設けられた半導体チップ１２，１３部分を切断除去して半導体チップ２，３を得るため、半導体チップ２，３の小型化、しいては半導体装置の小型化を図ることが可能になる。
【００３４】
特に、図５を用いて説明したように、外部接続回路２ｂ’，３ｂ’が、内部回路２ａ，３ａを引き出す複数の信号線２ａ−１（３ａ−１）で共有される場合、より少ないテスト用の電極パッド２ｃ，３ｃを用いて機能検査を行うことができる。
【００３５】
（第２実施形態）
図６は、本発明を適用した半導体装置の第２実施形態を示す平面図である。この図に示す半導体装置と、図１および図２を用いて説明した第１実施形態の半導体装置との異なる点は、半導体チップ２’，３’の構成にあり、その他の構成は同様であることとする。
【００３６】
すなわち、この半導体装置に用いられる半導体チップ２’，３’は、内部回路２ａ，３ａに対して分離された外部接続回路２ｂ’，３ｂ’が、半導体チップ２’，３’上にそのまま残されているところにある。つまり、外部接続回路２ｂ，３ｂのうち、支持基板１上の他の半導体チップ２，３と接続されている内部回路２ａ，３ａ部分から引き出された外部接続回路２ｂ’，３ｂ’は、内部回路２ａ，３ａに対して電気的に切り離されてはいるが、そのまま残されているのである。これは、電極パッド２ｃ，３ｃも同様である。
【００３７】
尚、この外部接続回路２ｂ’，３ｂ’は、第１実施形態において図５を用いて説明したように、複数の信号線２ａ−１（３ａ−１）で共有された構成であっても良い。この場合、図５に示す回路図のポイントＰ、すなわち内部回路２ａ，３ａ側に電極パッド２ａ−３（３ａ−３）を残す位置において、外部接続回路２ｂ’，３ｂを内部回路２ａ，３ａに対して電気的に切り離した状態で、外部接続回路２ｂ’，３ｂをそのまま残す。
【００３８】
このような構成の半導体装置では、支持基板１上に搭載された半導体チップ２，３間を、外部接続回路２ｂ’，３ｂ’を介することなく、半導体チップ２，３の内部回路２ａ，３ａ部分間において直接接続する構成となっている。また、この内部回路２ａ，３ａ部分に対しては、外部接続回路２ｂ’，３ｂ’が電気的に分離されている。このため、第１実施形態の半導体装置と同様に、外部接続回路２ｂ’，３ｂ’を介して半導体チップ２，３の内部回路２ａ，３ａ間が接続されている半導体装置と比較して、電力消費の低減および高速動作の達成を図ることが可能になる。
【００３９】
次に、上述した半導体装置の製造方法を説明する。
先ず、第１実施形態において図４（１）を用いて説明したと同様に各半導体チップ１２，１３の機能検査を行う。その後、レーザブローまたはＲＩＥ（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）などのドライエッチング手段によって、切り離し目的となる外部接続回路２ｂ’，３ｂ’と内部回路２ａ、３ａとの接続部分を切り離す。この際、各半導体チップ１２，１３は、半導体チップ１２が複数設けられたウエハ状態、および半導体チップ１３が複数設けられたウエハ状態にて機能検査、およびレーザブローを行うことが好ましい。尚、レーザブローによる切り離しを行う場合には、機能検査において不良部分と判断された回路を切断するためのヒューズブローと同一工程で行うことができる。
【００４０】
そして、機能検査および外部接続回路２ｂ’，３ｂ’の切り離しが終了した後、第１実施形態と同様に、各半導体チップ１２，１３に分割し、この機能検査の結果に基づいて良品と判定されたもののみをピックアップする。これにより、図６を用いて説明した構成の半導体チップ２’，３’を得る。
【００４１】
以上の後、第１実施形態と同様に、支持基板１上に、半導体チップ２’，３’をダイボンディングし、さらに絶縁膜、接続孔、および配線４の形成を行うことで、図６に示した半導体装置を得る。
【００４２】
以上のような製造方法であっても、必要十分な個数の外部接続回路２ｂ，３ｂを用いて内部回路２ａ，３ａの機能検査が行われた後に、不必要な外部接続回路２ｂ’，３ｂ’が内部回路２ａ，３ａに対して切り離され、半導体チップ２，３間の接続が内部回路２ａ，３ａ部分間において成される。このため、第１実施形態の製造方法と同様に、機能検査によって十分な信頼性を保証された半導体チップ２，３を用いつつ、電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
【００４３】
特に、内部回路２ａ，３ａに対する外部接続回路２ｂ’，３ｂ’の切り離しを、機能検査において不良部分と判断された回路を切断するためのヒューズブローと同一工程で行うようにすることで、切り離しのための工程を増加させることなく、半導体装置の製造を行うことが可能になる。
【００４４】
尚、本第２実施形態の製造方法においては、内部回路２ａ，３ａに対する外部接続回路２ｂ’，３ｂ’の切り離しを、ウエハ状態で行う手順を説明した。しかしこの切り離しは、機能検査を行った後で、かつ半導体チップ２’，３’を支持基板１上に実装して絶縁膜で覆う前であれば、どのタイミングで行っても行っても良い。
【００４５】
（第３実施形態）
図７は、本発明を適用した半導体装置の第３実施形態を示す平面図である。この図に示す半導体装置と、図１を用いて説明した第１実施形態の半導体装置との異なる点は、半導体チップ２”，３”に設けられた一部の外部接続回路の構成にあり、その他の構成は同様であることとする。
【００４６】
すなわち、この半導体装置に用いられる半導体チップ２”，３”には、第１実施形態および第２実施形態で説明したと同様の外部接続回路２ｂ，３ｂが設けられている。また、同一の支持基板１に搭載された他の半導体チップ２”，３”に接続されている内部回路２ａ，３ａ部分から引き出された部分には、外部接続回路と分離回路とを備えた外部回路６ａ，６ｂが設けられている。そして、半導体チップ２”，３”間は、内部回路２ａ，３ａ間に設けられた配線４によって直接接続されている。
【００４７】
図８（１）には、この外部回路６ａ，６ｂを設けた半導体チップ２”、３”の要部ブロック図を示し、図８（２）には外部回路６ａ，６ｂの一構成例を示す。
【００４８】
図８（１）に示すように、外部回路６ａ，６ｂは、外部接続回路２ｂ’，３ｂ’と、これらの外部接続回路２ｂ’，３ｂ’に接続された分離回路６０とを備えている。外部接続回路２ｂ’，３ｂ’は、他の部分の外部接続回路２ｂ，３ｂと同様に構成されたもので、内部回路２ａ，３ａから引き出されており、さらに電極パッド２ｃ，３ｃに接続されている。そして、分離回路６０は、例えば外部からの信号により、外部接続回路２ｂ’，３ｂ’と内部回路２ａ，３ａとの接続状態を切り換えるスイッチとして設けられている。
【００４９】
この分離回路６０は、図８（２）に示すように、例えば外部に接続される電極パッド６１を有しており、この電極パッド６１に保護回路６２を介してインバータ回路６３，６４が直列に接続されている。そして、切り離しが行われる各外部接続回路２ｂ’，３ｂ’と内部回路２ａ，３ａとの間に、それぞれスイッチ回路６５が挿入され、これらのスイッチ回路６５に対してインバータ回路６３，６４を並列に接続させた構成となっている。
【００５０】
このような分離回路６０においては、電極パッド６１からの信号入力により、外部接続回路２ｂ’，３ｂ’と内部回路２ａ，３ａとの接続状態の切り換えが行われる。
【００５１】
このような構成の半導体装置では、支持基板１上に搭載された半導体チップ２”，３”間を、外部接続回路２ｂ’，３ｂ’を介することなく、半導体チップ２，３の内部回路２ａ，３ａ部分間において直接配線によって接続された構成となっている。また、この内部回路２ａ，３ａ部分に対しては、分離回路６０によって外部接続回路２ｂ’，３ｂ’が電気的に分離可能となっている。このため、第１実施形態の半導体装置と同様に、外部接続回路を介して半導体チップの内部回路間が接続されている半導体装置と比較して、電力消費の低減および高速動作の達成を図ることが可能になる。
【００５２】
しかも、分離回路６０によって、内部回路２ａ，３ａに接続する部分の外部接続回路２ｂ’，３ｂ’の電気的な切り離しが行われる。このため、例えば内部回路２ａ，３ａの機能検査時のように外部接続回路２ｂ’，３ｂ’を必要とする場合には、これらを接続させることができる。一方、外部接続回路２ｂ’，３ｂ’を必要としない場合には、外部接続回路２ｂ’，３ｂ’を切り離し、不必要な外部接続回路２ｂ’，３ｂ’への電流の流れ込みを防止し、電力消費を確実に低減することが可能になる。
【００５３】
尚、このような分離回路を備えた構成は、第１実施形態において図５を用いて説明したような、外部接続回路２ｂ’（３ｂ’）が、複数の信号線２ａ−１（３ａ−１）で共有される構成にも適用可能である。この場合、図５に示した電極パッド２ａ−３（３ａ−３）を含む内部回路と外部接続回路２ｂ’，３ｂ’との間に、図８（２）を用いて説明した分離回路６０が設けられることになる。
【００５４】
次に、このような半導体装置の製造方法を説明する。
先ず、内部回路２ａ，３ａ、外部接続回路２ｂ，３ｂ、さらには電極パッド２ｃ，３ｃとともに、上述した外部回路６ａ，６ｂを備えた半導体チップ２”，３”を作製する。
【００５５】
そして、分離回路６０によって、外部回路６ａ，６ｂ内の外部接続回路２ｂ’，３ｂ’を内部回路２ａ，３ａに対して接続させた状態で、第１実施形態において図４（１）を用いて説明したと同様に各半導体チップ２”，３”の機能検査を行う。この際、各半導体チップ２”，３”は、半導体チップ２”が複数設けられたウエハ状態、および半導体チップ３”が複数設けられたウエハ状態にて機能検査を行うことが好ましい。そして、各ウエハに形成された個々の半導体チップ２”，３”について、良品であるか否かの判断を行い、その後、各ウエハを裏面側から研削して各半導体チップ２”，３”に分割し、この機能検査の結果に基づいて良品と判定されたもののみをピックアップする。これにより、図７および図８を用いて説明した構成の半導体チップ２”，３”を得る。
【００５６】
次いで、機能検査が終了した半導体チップ２”，３”について、分離回路６０によって、内部回路２ａ，３ａと外部接続回路２ｂ’，３ｂ’との接続状態を分離する。
【００５７】
以上の後、第１実施形態と同様に、支持基板１上に、半導体チップ２”，３”をダイボンディングし、さらに絶縁膜、接続孔、および配線４の形成を行うことで、図７に示した半導体装置を得る。尚、上記の製造方法において、分離回路６０によって、内部回路２ａ，３ａと外部接続回路２ｂ’，３ｂ’との接続状態を分離する工程は、半導体チップ２”，３”を分割する前のウエハ状態で行うか、または半導体チップ２”，３”を支持基板１上にダイボンディングした後に行っても良い。
【００５８】
以上のような製造方法では、必要十分な個数の外部接続回路２ｂ（２ｂ’），３ｂ（３ｂ’）を用いて内部回路２ａ，３ａの機能検査が行われた後に、不必要な外部接続回路２ｂ’，３ｂ’（外部回路６ａ，６ｂ内の外部接続回路）を分離回路６０によって内部回路２ａ，３ａに対して切り離す。このため、第１実施形態の製造方法と同様に、機能検査によって十分な信頼性を保証された半導体チップ２，３を用いつつ、電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
【００５９】
尚、本第３実施形態の製造方法においては、分離回路６０による外部接続回路２ｂ’，３ｂ’の切り離しを、ウエハ状態で行う手順を説明した。しかしこの切り離しは、機能検査を行った後で、かつ半導体チップ２”，３”を絶縁膜で覆う前であれば、どのタイミングで行っても行っても良い。
【００６０】
また、本第３実施形態で説明した外部回路６ａ，６ｂおよび分離回路６０は、あくまでも一例であり図８を用いて説明した構成に限定されることはない。また、本第３実施形態においては、電極パッド６１からの外部信号によって、内部回路２ａ，３ａに対する外部接続回路２ｂ’，３ｂ’の接続状態を操作する分離回路６０を、外部回路６ａ，６ｂに設けた構成を説明した。しかし、分離回路６０は、このような構成に限定されることもない。例えば、配線４によって内部回路２ａ，３ａが接続された場合に、自動的にこれを検知して外部回路６ａ，６ｂ内の外部接続回路２ｂ’，３ｂ’を内部回路２ａ，３ａに対して切り離すような構成の分離回路６０を設けても良い。
【００６１】
尚、以上の第２実施形態および第３実施形態においては、他の半導体チップ（半導体チップ２においては半導体チップ３であり、半導体チップ３においては半導体チップ２）と接続されている内部回路２ａ，３ａ部分から引き出された外部接続回路２ｂ’，３ｂ’の全てを、内部回路２ａ，３ａに対して電気的に切り離した構成を説明した。しかし、本発明は、他の半導体チップ２，３と接続されている内部回路２ａ，３ａ部分から引き出された外部接続回路２ｂ’，３ｂ’の少なくとも一部、またはこれらの外部接続回路２ｂ’，３ｂを構成する回路の一部が、内部回路２ａ，３ａに対して切り離されていれば良い。
【００６２】
例えば、各実施形態の外部接続回路２ｂ，３ｂは、図２の回路図に示したように、Ｉ／Ｏ回路、電源回路（電源端子）、さらには静電保護回路等によって構成されており、一部の外部接続回路２ｂ’，３ｂ’がポイントＰにて内部回路２ａ，３ａと切り離される構成とした。しかし、内部回路２ａ，３ａと切り離すポイントは、Ｉ／Ｏ回路と静電保護回路との間、またはＩ／Ｏ回路や静電保護回路と電源端子との間で有っても良い。このような部分で内部回路２ａ，３ａとの切り離しを行った場合であっても、切り離された外部接続回路部分への電流の流れ込みが防止されるため、消費電力の削減を図る効果を得ることが可能である。また、このような構成は、第１実施形態にも同様に適用される。
【００６３】
（第４実施形態）
図９（１）は、本発明を適用した半導体装置の第４実施形態を示す平面図であり、図９（２）はこの平面図におけるＡ−Ａ’断面にあたる断面図である。また、図１０は、図９（２）の断面図のさらに詳しい断面図である。これらの図に示す半導体装置と、先の第１〜第３実施形態の半導体装置との異なる点は、半導体チップ２’，３’がフェイスダウン実装されている点にあり、その他の構成は同様であることとする。尚、ここでは、第２実施形態において図６を用いて説明した半導体チップ２’，３’をフェイスダウン実装した場合を代表して例示して説明を行うが、第１実施形態で説明した半導体チップ２，３、さらには第３実施形態で説明した半導体チップ２”，３”をフェイスダウン実装する場合も、本実施形態と同様に適用される。
【００６４】
すなわち、この半導体装置においては、半導体チップ２’，３’が、突起電極５を介して支持基板（いわゆるインターポーザ）１’にフェイスダウン実装されている。この支持基板１’は、例えばシリコン基板７１上に絶縁膜７２を介して高密度に配線７３を形成してなる。また、配線７３の一部が電極パッド状に形成されおり、これらの電極パッド７３ｃ，７３ｄ部分のみを露出させて、他の配線部分７３を絶縁膜７４で覆った構成となっている。ここで、電極パッド７３ｃは、半導体チップ２’，３’と当該支持基板１’との接続を図るための電極パッドである。一方、電極パッド７３ｄは、支持基板１’と外部機器との接続を図るための電極パッドであり、例えば支持基板１’の周縁部に配置されていることとする。
【００６５】
そして、半導体チップ２’，３’間の接続は、突起電極５、および突起電極５に接続された支持基板１’の配線７３とによって成されている。突起電極５は、各半導体チップ２’，３’の内部回路２ａ，３ａを構成する配線の一部［例えば図示したような多層配線の最上層の一部を電極パッド状に成形してなる部分や、図５に示した電極パッド２ａ−３（３ａ−３）］と、支持基板１’の電極パッド７３ｃとの間に狭持されている。これにより、Ｉ／Ｏ回路等の外部接続回路を介すことなく、各半導体チップ２’，３’における内部回路２ａ，３ａ間が直接接続されていることとする。
【００６６】
また、半導体チップ２’，３’と外部機器との接続を図るために、当該半導体チップ２’，３’に設けられた電極パッド２ｃ，３ｃも、支持基板１’側に形成された配線７３の電極パッド７３ｃに対して、突起電極５を介して接続されている。この電極パッド２ｃ，３ｃが接続された配線７３は、支持基板１’の周縁に引き出され、この引き出された配線部分に外部との接続を図るための外部電極パッド７３ｄが設けられているのである。これらの電極パッド２ｃ，３ｃは、半導体チップ２’，３’の内部回路２ａ，３ａに対してＩ／Ｏ回路などの外部接続回路２ｂ，３ｂを介して接続されており、これにより半導体チップ２’，３’の内部回路２ａ，３ａと、支持基板１’の外部電極パッド７３ｄとが、Ｉ／Ｏ回路などの外部接続回路２ｂを介して接続されることになる。
【００６７】
このような構成の半導体装置は、外部電極パッド７３ｄにボンディングワイヤー５ａを接続することで外部機器との接続が図られる。尚、外部電極パッド７３ｄは、マルチチップ化された半導体装置のテストを行うためにも用いられる。
【００６８】
次に、このような半導体装置の製造方法を説明する。
先ず、第２実施例と同様に半導体チップ２’，３’を得る。そして、この半導体チップ２’，３’において、内部回路２ａ，３ａとの接続状態が保たれている電極パッド２ｃ，３ｃ上、および他の半導体チップとの接続部分となる内部回路２ａ，３ａ部分上に、突起電極５を形成する。尚、突起電極５の形成は、半導体チップ２’，３’を分割する前のウエハ状態で行うことが好ましい。また、突起電極５の形成は、半導体チップ２’，３’側ではなく、支持基板１’側であっても良い。
【００６９】
以上の後、配線７３、および電極パッド７３ｃ，７３ｄが形成された支持基板１’上に、内部回路２ａ，３ａ形成面を対向させて半導体チップ２’，３’を実装する。この際、支持基板１’の配線７３、および突起電極５を介して、半導体チップ２’，３’の内部回路２ａ，３ａ間が直接接続されるようにする。これにより、半導体装置を完成させる。
【００７０】
以上のような構成の半導体装置およびその製造方法であっても、支持基板１’側の配線７３によって、半導体チップ２’，３’の内部回路２ａ，３ａ間が直接接続されるため、上述した第１〜第３実施形態と同様に、機能検査によって十分な信頼性を保証された半導体チップ２’，３’を用いつつ、電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
【００７１】
また、本第４実施形態の半導体装置において、支持基板１’にシリコン基板７１を用いた場合には、支持基板１’側への高密度な配線７３の形成が可能となり、半導体チップ２’，３’間を最短距離で接続することが可能となる。このことからも、さらなる信号遅延の防止と高速化が可能になる。さらに、支持基板１’、および半導体チップ２’，３’の両方がシリコン基板を用いたものである場合、これらの膨張係数が等しいため、熱ストレスによって接合部（突起電極５による）に断線が生じることを防止できる。また、有機基板と比較して熱伝導率の高いシリコン基板を支持基板１’として用いることで、内部回路２ａ，３ａの駆動によって半導体チップ２’，３’が発熱しても、この熱をより早く放熱することが可能であるため、発熱に起因する動作不良を防止することも可能である。
【００７２】
（第５実施形態）
図１１は、本発明を適用した半導体装置の第５実施形態を示す断面図である。この図に示す半導体装置と、先の第４実施形態の半導体装置との異なる点は、支持基板１”の構成にあり、その他の構成は同様であることとする。
【００７３】
すなわち、この支持基板１”が、図１０を用いて説明した第４実施形態の支持基板１’と異なるところは、外部電極パッド７３ｄに達する外部基板接続用ホール７６が、シリコン基板７１および絶縁膜７２に設けられているところにある。この外部基板接続用ホール７６内には導電性材料からなるプラグ７７が埋め込まれ、プラグ７７の表面（シリコン基板７１側の面）には、この半導体装置を外部機器に接続するための突起電極７８が設けられている。尚、この突起電極７８は、マルチチップ化された半導体装置のテストを行うためにも用いられる。また、外部電極パッド７３ｄの表面は、図示したように絶縁膜７４から露出していても良いし、絶縁膜７４で覆われていても良い。
【００７４】
以上のような構成の半導体装置およびその製造方法であっても、第４実施形態と同様の効果を得ることができる。
【００７５】
（第６実施形態）
図１２は、本発明を適用した半導体装置の第６実施形態を示す断面図である。この図に示す半導体装置と、先の第１〜第５実施形態の半導体装置との異なる点は、半導体チップ８，９同士をフェイスダウン実装している点にある。すなわち、この半導体装置においては、半導体チップ８が半導体チップ９に対する支持基板となり、半導体チップ９が半導体チップ８に対する支持基板となっており、これらが突起電極５を介してフェイスダウン実装されているのである。
【００７６】
ここで、半導体チップ８は、内部回路として、例えば信号処理用のロジック回路と光ディスク読み取り信号制御回路が形成されたロジック用の半導体チップであることとする。一方、半導体チップ９は、内部回路として、例えば３２ＢｉｔＢｕｓＤＲＡＭ回路が形成されたメモリ用の半導体チップであることとする。尚、半導体チップ８，９の内部回路の構成は、上述に限定されることはない。
【００７７】
このうち、半導体チップ８は、例えば内部回路８ａのみで構成されており、突起電極５によって半導体チップ５と接続される内部回路部分は、内部回路８ａを構成する配線８１の一部（例えば図示した多層配線における最上層の一部）を電極パッド状に形成してなり、これにより接続に十分な面積を有していることとする。
【００７８】
また半導体チップ９は、内部回路９ａと、この内部回路から引き出された複数の外部接続回路９ｂ、これらの各外部接続回路９ｂに接続された電極パッド９ｃを備えている。このうち、内部回路９ａを構成する配線９１の一部（例えば図示した多層配線における最上層の一部）は電極パッド状に形成され、この部分において突起電極５を介して半導体チップ８との接続がなされている。そして、この内部回路９ａから引き出された外部接続回路９ｂは、例えばＩ／Ｏ回路、電源回路、さらには静電保護回路等によって構成されており、例えば第１実施形態において図２または図３の回路図を用いて説明したように構成されている。また、各外部接続回路９ｂに接続された電極パッド９ｃは、これらの半導体チップ８，９が搭載された半導体装置と、外部機器との接続を図るためのものであり、半導体チップ９の外周側に配置されていることとする。
【００７９】
以上のように、この半導体装置は、各半導体チップ８，９の内部回路８ａ，９ａを構成する配線８１，９１の一部（例えば図示したような多層配線の最上層の一部）を電極パッド状に成形してなる部分間に突起電極５を狭持することにより、Ｉ／Ｏ回路等の外部接続回路を介すことなく、導体チップ８，９の内部回路８ａ，９ａ同士が直接接続されている。
【００８０】
次に、このような半導体装置の製造方法を説明する。
先ず、第１実施形態において図４（１）を用いて説明したと同様に、内部回路、外部接続回路、さらには電極パッドがそれぞれ形成された各半導体チップを、図１２における半導体チップ８，９の前身としてウエハ表面に作製し、これらの各半導体チップに関して、各電極パッドに針当てして各内部回路の機能検査を行う。その後、ウエハを、図１２に示した各半導体チップ８，９に分割して、機能検査で良品と判断されたもののみをピックアップする。
【００８１】
ウエハを各半導体チップ８，９に分割する場合には、ウエハ表面に形成された半導体チップの必要部分を残し、他の部分を切断除去する。例えば、半導体チップ８の前身となる半導体チップからは、外部接続回路および電極パッドを切断除去し、内部回路８ａのみからなる半導体チップ８を得る。また、半導体チップ９の前身となる半導体チップからは、内部回路９ａと必要部の外部接続回路９ｂおよびこれに接続された電極パッド９ｃのみを残して他の部分を切断除去して半導体チップ９を得る。
【００８２】
そして、この半導体チップ８（または半導体チップ９）において、内部回路８ａ（または内部回路９ａ）を構成する配線を電極パッド状とした部分上に突起電極５を形成する。尚、突起電極５の形成は、半導体チップ８，９を分割する前のウエハ状態で行うことが好ましい。
【００８３】
以上の後、半導体チップ８と半導体チップ９とを内部回路８ａ，９ａ形成面を対向させて配置し、突起電極５を介して半導体チップ９上に半導体チップ８を実装する。この際、突起電極５を介して、半導体チップ８，９の内部回路８ａ，９ａ間が直接接続されるようにする。これにより、半導体装置を完成させる。
【００８４】
以上のような構成の半導体装置およびその製造方法であっても、半導体チップ８，９の内部回路８ａ，９ａ間が、Ｉ／Ｏ回路等の外部接続回路を介すことなく直接接続されるため、上述した第１〜第５実施形態と同様に、機能検査によって十分な信頼性を保証された半導体チップ２’，３’を用いつつ、電力消費の低減および高速動作の向上が可能な半導体装置を得ることができる。
【００８５】
また、本第６実施形態によれば、半導体チップ８（または半導体チップ９）を支持基板として用いていることで、いわゆるインターポーザを必要としないため、インターポーザ用のコストが掛からない低コストなＭＣＭの実現が可能である。
【００８６】
尚、本第６実施形態においては、１つの半導体チップ９に対して１つの半導体チップ８を対向配置する構成を例示したがこれに限定されることはない。例えば、半導体チップ９を支持基板として、これに複数の半導体チップ８を実装した構成や、この逆の構成であっても良く、１つの半導体チップに実装する複数の半導体チップは異なる機能または同一機能の内部回路が設けられたものであって良い。
【００８７】
また、本第６実施形態においては、半導体チップ８，９が、製造工程中で実施される機能検査の際にのみ必要とされた外部機能回路や電極パッドを切断除去してなるものとして説明した。しかし、半導体チップ８，９は、これらの外部機能回路や電極パッドを全て残したもの、例えば第２実施形態において図６を用いて説明した半導体チップ２’，３’と同様の構成でも良く、第３実施形態において図７を用いて説明した半導体チップ２”，３”と同様の構成でも良い。このような第２実施形態または第３実施形態の半導体チップを用いた半導体装置の製造は、突起電極を介しての実装以外の工程は、第２実施形態または第３実施形態と同様に行われることとする。
【００８８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、内部回路部分において直接的に半導体チップ間の接続を図ることにより、外部接続回路での電力消費を防止しつつ、当該外部接続回路を介することによる半導体チップ間での動作遅延を防止することが可能になり、ＭＣＭ型の半導体装置における高速動作および低消費電力化を達成することが可能になる。
また、本発明の半導体装置の製造方法によれば、必要十分な外部接続回路を用いて内部回路の機能検査を行った後、内部回路部分間において直接的に半導体チップ間の接続を行う構成としてことで、機能検査によって十分な信頼性を保証された半導体チップを用いつつ、この機能検査の際に用いた外部接続回路を介さずに内部回路部分で直接半導体チップを接続した半導体装置が得られる。したがって、信頼性が保証された半導体チップを用いて、余分な外部接続回路での電力消費を防止しかつ外部接続回路を介することによる半導体チップ間での動作遅延を防止することが可能なＭＣＭ型の半導体装置を得ることが可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の構成を示す平面図である。
【図２】外部接続回路の一例を示す回路図である。
【図３】内部回路に対する外部接続回路の接続の他の例を示す図である。
【図４】第１実施形態の半導体装置の製造方法を示す工程図である。
【図５】内部回路に対して分離する外部接続回路の接続の他の例を示す図である。
【図６】第２実施形態の半導体装置の構成を示す平面図である。
【図７】第３実施形態の半導体装置の構成を示す平面図である。
【図８】第３実施形態の半導体装置に設けられる外部回路のブロック図および回路図である。
【図９】第４実施形態の半導体装置の構成を示す平面図および断面図である。
【図１０】第４実施形態の半導体装置の詳しい構成を示す断面図である。
【図１１】第５実施形態の半導体装置の詳しい構成を示す断面図である。
【図１２】第６実施形態の半導体装置の詳しい構成を示す断面図である。
【図１３】従来の半導体装置の構成を示す平面図および断面図である。
【符号の説明】
１，１’，１”…支持基板、２，２’２”，３，３’，３”，８，９，１２，１３…半導体チップ、２ａ，３ａ，８ａ，９ａ…内部回路、２ｂ，２ｂ’，３ｂ，３ｂ’，９ｂ…外部接続回路、６０…分離回路

Claims (7)

1. 内部回路と当該内部回路から引き出された外部接続回路とを備えた複数の半導体チップを、同一の支持基板上に搭載してなる半導体装置であって、
   前記複数の半導体チップ間は、前記外部接続回路を介さずに前記内部回路部分間において直接接続されている
   ことを特徴とする半導体装置。
2. 前記支持基板上に搭載されている半導体チップのうちの少なくとも１つにおいては、他の半導体チップと接続されている内部回路部分から引き出された外部接続回路を構成する少なくとも一部の回路が、当該内部回路に対して電気的に切り離されている
   ことを特徴とする請求項１記載の半導体装置。
3. 前記支持基板上に搭載されている前記半導体チップのうちの少なくとも１つには、他の半導体チップと接続されている内部回路部分から引き出された外部接続回路を構成する少なくとも一部の回路を、当該内部回路に対して電気的に切り離するための分離回路が設けられている
   ことを特徴とする請求項１記載の半導体装置。
4. 複数の半導体チップ上にそれぞれ形成された内部回路の機能検査を、当該各半導体チップ上に形成された外部接続回路を介して行った後、
   前記各半導体チップを同一の支持基板上に搭載する工程と、
   前記各半導体チップ間を、前記外部接続回路を介さずに前記内部回路部分間において直接接続する工程とを行う
   ことを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記機能検査の後、前記各半導体チップにおける前記外部接続回路の一部を前記内部回路から電気的に切り離す工程を行う
   ことを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記各半導体チップを同一の支持基板上に搭載する前に、レーザブローによって当該各半導体チップにおける前記外部接続回路の一部を前記内部回路から切り離す
   ことを特徴とする半導体装置の製造方法。
7. 請求項５記載の半導体装置の製造方法において、
   前記各半導体チップを同一の支持基板上に搭載する前に、前記外部接続回路のうちの一部が設けられた半導体チップ部分を切断除去する
   ことを特徴とする半導体装置の製造方法。

Images