JPH10189868A - マルチチップモジュール及びその作製方法 - Google Patents
マルチチップモジュール及びその作製方法Info
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Abstract
(57)【要約】
【課題】 画像処理用ロジック回路と画像データ記憶用
メモリ回路との間に要求されるような大きなバス幅のバ
スラインでも十分小さいピッチで、しかも容易に作製で
きるマルチチップモジュール及びその作製方法を提供す
る。 【解決手段】 メモリチップ１０とロジックチップ１１
は、予めそれぞれのウェハープロセスにおいて作製され
る。これらのチップを、半導体基板側がモジュール基板
１２と対向するようにして金属製のモジュール基板１２
上の所定の位置に接着、固定する。一つのモジュールの
メモリチップ１０とロジックチップ１１は一つずつだ
が、一つのモジュール基板１２上には同じモジュールと
なるメモリチップ１０とロジックチップ１１が並ぶよう
にして、多数組のモジュールを接着し、その後の配線工
程等の処理を一括して行う。
メモリ回路との間に要求されるような大きなバス幅のバ
スラインでも十分小さいピッチで、しかも容易に作製で
きるマルチチップモジュール及びその作製方法を提供す
る。 【解決手段】 メモリチップ１０とロジックチップ１１
は、予めそれぞれのウェハープロセスにおいて作製され
る。これらのチップを、半導体基板側がモジュール基板
１２と対向するようにして金属製のモジュール基板１２
上の所定の位置に接着、固定する。一つのモジュールの
メモリチップ１０とロジックチップ１１は一つずつだ
が、一つのモジュール基板１２上には同じモジュールと
なるメモリチップ１０とロジックチップ１１が並ぶよう
にして、多数組のモジュールを接着し、その後の配線工
程等の処理を一括して行う。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチチップモジ
ュール及びその作製方法に関する。詳しくは、複数の半
導体チップを一つのモジュールとすることにより、この
モジュールを一つの部品として取り扱うことができるマ
ルチチップモジュール及びその作製方法に係るものであ
る。
ュール及びその作製方法に関する。詳しくは、複数の半
導体チップを一つのモジュールとすることにより、この
モジュールを一つの部品として取り扱うことができるマ
ルチチップモジュール及びその作製方法に係るものであ
る。
【０００２】
【従来の技術】図５及び図６を参照して、従来のマルチ
チップモジュールについて説明する。尚、図５及び図６
のマルチチップモジュール及びその説明の詳細について
は、H.B.Bakoglu 著「Circuits, Interconnections, an
d Packaging for VLSI」（中澤喜三郎、中村宏監訳「Ｖ
ＬＳＩシステム設計」丸善株式会社）を参照することが
できる。図５には、マルチチップモジュール用基板５
０、この基板に実装される１０個の半導体チップ５１1
〜５１10、これらの半導体チップを冷却するための冷却
基板５２が示されている。半導体チップ５１1 〜５１10
は、ソルダーバンプをリフローしてチップのコンタクト
と基板上のコンタクトとを一括してボンディングする、
いわゆるフリップチップ技法によって基板５０上に搭載
される。このフリップチップ搭載は、チップ間の配線が
短くなり、寄生容量やキャパシタンスが低減するという
利点がある。
チップモジュールについて説明する。尚、図５及び図６
のマルチチップモジュール及びその説明の詳細について
は、H.B.Bakoglu 著「Circuits, Interconnections, an
d Packaging for VLSI」（中澤喜三郎、中村宏監訳「Ｖ
ＬＳＩシステム設計」丸善株式会社）を参照することが
できる。図５には、マルチチップモジュール用基板５
０、この基板に実装される１０個の半導体チップ５１1
〜５１10、これらの半導体チップを冷却するための冷却
基板５２が示されている。半導体チップ５１1 〜５１10
は、ソルダーバンプをリフローしてチップのコンタクト
と基板上のコンタクトとを一括してボンディングする、
いわゆるフリップチップ技法によって基板５０上に搭載
される。このフリップチップ搭載は、チップ間の配線が
短くなり、寄生容量やキャパシタンスが低減するという
利点がある。
【０００３】図６は、基板５０上にフリップチップ搭載
された半導体チップ５１1 と基板５０の一部を拡大した
断面図である。基板５０は、セラミック基板５０ａの部
分、その上の配線層５０ｂ、そしてセラミック基板５０
ａの底部から垂直に延びている実装用のピン５０ｃを備
えている。セラミック基板５０ａは、白色部分が絶縁性
のセラミックを表し、黒色部分がフィルム状の金属から
なる導線を表している。セラミック基板５０ａは多層構
造とされ、導線が電極、セラミックが誘電体となってデ
カップリングキャパシタが形成される。セラミックは誘
電率が高いので（比誘電率εr ＝１０）、パッケージの
ピンは比較的大きな寄生容量を持つ。したがってこのデ
カップリングキャパシタによって、ＶＤＤとＧＮＤの間
の電源電圧の変動を小さく抑えることができる。
された半導体チップ５１1 と基板５０の一部を拡大した
断面図である。基板５０は、セラミック基板５０ａの部
分、その上の配線層５０ｂ、そしてセラミック基板５０
ａの底部から垂直に延びている実装用のピン５０ｃを備
えている。セラミック基板５０ａは、白色部分が絶縁性
のセラミックを表し、黒色部分がフィルム状の金属から
なる導線を表している。セラミック基板５０ａは多層構
造とされ、導線が電極、セラミックが誘電体となってデ
カップリングキャパシタが形成される。セラミックは誘
電率が高いので（比誘電率εr ＝１０）、パッケージの
ピンは比較的大きな寄生容量を持つ。したがってこのデ
カップリングキャパシタによって、ＶＤＤとＧＮＤの間
の電源電圧の変動を小さく抑えることができる。
【０００４】配線層５０ｂのうち、黒色部分は銅の信号
線を表し、梨地部分はポリイミドからなる絶縁層を表し
ている。銅は低抵抗（抵抗率ρ＝１．７μΩｃｍ）でポ
リイミドは低誘電率（比誘電率εr ＝２．５）であるた
め、信号の遅延を短縮するのに有利である。上記のマル
チチップモジュールでは複数のチップを数ｍｍ間隔で配
置する。したがって、マルチチップモジュール用基板５
０上に複数の半導体チップ５１1 〜５１10を搭載する場
合のチップと基板との接続点数の密度は、通常のプリン
ト基板に単体チップをパッケージしたデバイスを複数実
装する場合に比べて高い。
線を表し、梨地部分はポリイミドからなる絶縁層を表し
ている。銅は低抵抗（抵抗率ρ＝１．７μΩｃｍ）でポ
リイミドは低誘電率（比誘電率εr ＝２．５）であるた
め、信号の遅延を短縮するのに有利である。上記のマル
チチップモジュールでは複数のチップを数ｍｍ間隔で配
置する。したがって、マルチチップモジュール用基板５
０上に複数の半導体チップ５１1 〜５１10を搭載する場
合のチップと基板との接続点数の密度は、通常のプリン
ト基板に単体チップをパッケージしたデバイスを複数実
装する場合に比べて高い。
【０００５】
【発明が解決しようとする課題】ところで、画像処理用
のロジック回路と画像データを記憶するメモリ回路との
間でデータを転送する場合のバンド幅（バス幅とデータ
転送速度の積）として約６ＧＢ／ｓｅｃ程度必要となる
場合がある。この値は現状の一般的な信号処理回路に比
べて桁違いに大きい。このような画像処理用ロジック回
路のチップ（以下「ロジックチップ」という）と画像デ
ータ記憶用メモリ回路のチップ（以下「メモリチップ」
という）をモジュール化してマルチチップモジュールと
する場合、バンド幅を６．４ＧＢ／ｓｅｃ、バスのデー
タ転送周波数を一般的な値として１００ＭＨｚとする
と、必要なバス幅は５１２ビット（＝６．４ＧＢ×８÷
１０8）となる。このとき、それぞれのチップの一辺の
サイズを１０ｍｍと仮定とすると、ロジックチップとメ
モリチップとを結ぶバスラインのピッチは約２０μｍと
なる。しかしながら、現状では、前述のセラミック基板
上にピッチが２０μｍ以下の金属配線を形成するのは容
易でない。その上、たとえセラミック基板上に２０μｍ
以下のピッチで金属配線が形成できても、チップを実装
するときに金属配線間の短絡なしにフリップチップ搭載
するのは困難である。
のロジック回路と画像データを記憶するメモリ回路との
間でデータを転送する場合のバンド幅（バス幅とデータ
転送速度の積）として約６ＧＢ／ｓｅｃ程度必要となる
場合がある。この値は現状の一般的な信号処理回路に比
べて桁違いに大きい。このような画像処理用ロジック回
路のチップ（以下「ロジックチップ」という）と画像デ
ータ記憶用メモリ回路のチップ（以下「メモリチップ」
という）をモジュール化してマルチチップモジュールと
する場合、バンド幅を６．４ＧＢ／ｓｅｃ、バスのデー
タ転送周波数を一般的な値として１００ＭＨｚとする
と、必要なバス幅は５１２ビット（＝６．４ＧＢ×８÷
１０8）となる。このとき、それぞれのチップの一辺の
サイズを１０ｍｍと仮定とすると、ロジックチップとメ
モリチップとを結ぶバスラインのピッチは約２０μｍと
なる。しかしながら、現状では、前述のセラミック基板
上にピッチが２０μｍ以下の金属配線を形成するのは容
易でない。その上、たとえセラミック基板上に２０μｍ
以下のピッチで金属配線が形成できても、チップを実装
するときに金属配線間の短絡なしにフリップチップ搭載
するのは困難である。
【０００６】本発明は、上記事情に基づいてなされたも
のであり、画像処理用ロジック回路と画像データ記憶用
メモリ回路との間に要求されるような大きなバス幅のバ
スラインでも十分小さいピッチで、しかも容易に作製で
きるマルチチップモジュール及びその作製方法を提供す
ることを目的とする。
のであり、画像処理用ロジック回路と画像データ記憶用
メモリ回路との間に要求されるような大きなバス幅のバ
スラインでも十分小さいピッチで、しかも容易に作製で
きるマルチチップモジュール及びその作製方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、まず、モジュール基板の上に複数の
半導体チップを、その半導体基板側をモジュール基板に
対向するよう接着して固定する。そして、通常の半導体
チップを作製する場合と同様のプロセスを経て、この上
に配線層を形成する。具体的には、複数モジュール分の
半導体チップ上に絶縁膜を形成し、絶縁膜の所定位置に
ビアホールを形成し、絶縁膜及びビアホール部分に配線
層を形成し、配線層の上部にパッシベーション膜を形成
し、バッシベーション膜の所定位置にパッド用の開口部
を形成する。そして最後に、一つのモジュール基板上に
形成された各モジュールをダイシングして各モジュール
を切り離す。
めに、本発明では、まず、モジュール基板の上に複数の
半導体チップを、その半導体基板側をモジュール基板に
対向するよう接着して固定する。そして、通常の半導体
チップを作製する場合と同様のプロセスを経て、この上
に配線層を形成する。具体的には、複数モジュール分の
半導体チップ上に絶縁膜を形成し、絶縁膜の所定位置に
ビアホールを形成し、絶縁膜及びビアホール部分に配線
層を形成し、配線層の上部にパッシベーション膜を形成
し、バッシベーション膜の所定位置にパッド用の開口部
を形成する。そして最後に、一つのモジュール基板上に
形成された各モジュールをダイシングして各モジュール
を切り離す。
【０００８】上記のようにすることにより、まず、各モ
ジュールに属する複数のチップはモジュール基板によっ
て確実に固定されており、ダイシング後は、複数のチッ
プを含むそれぞれのモジュールを一つの半導体チップの
ように取り扱うことができる。また、かかる方法で作製
されたマルチチップモジュールは、チップ間の配線が半
導体チップを作製する場合と同様のプロセスで作製され
るので、各配線間のピッチを極めて小さくできる。
ジュールに属する複数のチップはモジュール基板によっ
て確実に固定されており、ダイシング後は、複数のチッ
プを含むそれぞれのモジュールを一つの半導体チップの
ように取り扱うことができる。また、かかる方法で作製
されたマルチチップモジュールは、チップ間の配線が半
導体チップを作製する場合と同様のプロセスで作製され
るので、各配線間のピッチを極めて小さくできる。
【０００９】
【発明の実施の形態】以下に図面を参照して本発明の実
施形態について説明する。尚、ここでは、画像処理用の
ロジックチップと画像データ記憶用のメモリチップを１
チップずつ、合計２チップを１つのモジュールに組み込
んだ実施形態について説明する。図１（ａ）〜（ｃ）
は、第一実施形態のマルチチップモジュールを作製する
工程を示した拡大断面図である。メモリチップとロジッ
クチップは、予めそれぞれのウェーハプロセスにおいて
作製される。その後、ウェーハ上で良品を見極めたあと
裏面研削を行い、ダイシングを行って良品チップのみを
収集する。こうして図１に示すメモリチップ１０及びロ
ジックチップ１１が得られる。そして図１（ａ）に示す
ようにこれらのチップを、それぞれのチップの半導体基
板側がモジュール基板１２と対向するようにして金属製
のモジュール基板１２上の所定の位置にＡｇ系のペース
トで接着する。この場合、一つのモジュールのメモリチ
ップ１０とロジックチップ１１は一つずつ並べて配置さ
れる。そして、一つのモジュール基板１２上には複数の
同じモジュールに含まれる多数のメモリチップ１０とロ
ジックチップ１１が接着される。したがって、以下のプ
ロセスでは、これらの多数のモジュールが一括して加工
処理される。
施形態について説明する。尚、ここでは、画像処理用の
ロジックチップと画像データ記憶用のメモリチップを１
チップずつ、合計２チップを１つのモジュールに組み込
んだ実施形態について説明する。図１（ａ）〜（ｃ）
は、第一実施形態のマルチチップモジュールを作製する
工程を示した拡大断面図である。メモリチップとロジッ
クチップは、予めそれぞれのウェーハプロセスにおいて
作製される。その後、ウェーハ上で良品を見極めたあと
裏面研削を行い、ダイシングを行って良品チップのみを
収集する。こうして図１に示すメモリチップ１０及びロ
ジックチップ１１が得られる。そして図１（ａ）に示す
ようにこれらのチップを、それぞれのチップの半導体基
板側がモジュール基板１２と対向するようにして金属製
のモジュール基板１２上の所定の位置にＡｇ系のペース
トで接着する。この場合、一つのモジュールのメモリチ
ップ１０とロジックチップ１１は一つずつ並べて配置さ
れる。そして、一つのモジュール基板１２上には複数の
同じモジュールに含まれる多数のメモリチップ１０とロ
ジックチップ１１が接着される。したがって、以下のプ
ロセスでは、これらの多数のモジュールが一括して加工
処理される。
【００１０】メモリチップ１０、ロジックチップ１１を
接着して貼り付けたら、モジュール基板１２を回転させ
ながら表面にポリイミドを約２μｍの膜厚で塗布し、１
６０〜２００°Ｃの温度でキュアしてポリイミドを硬化
させ、図１（ｂ）に示すようなポリイミド絶縁膜１３を
形成する。このとき、メモリチップ１０とロジックチッ
プ１１の高さは通常同一はでなく、したがってキュアし
た後のポリイミド絶縁膜１３には段差が生じる。この段
差は、後工程で微細なビアホールや配線層を形成すると
きに障害となるおそれがある。このため、必要に応じ
て、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法によりポリイミド絶縁膜１３
の表面を平坦化又は平滑化する工程を加えてもよい。
接着して貼り付けたら、モジュール基板１２を回転させ
ながら表面にポリイミドを約２μｍの膜厚で塗布し、１
６０〜２００°Ｃの温度でキュアしてポリイミドを硬化
させ、図１（ｂ）に示すようなポリイミド絶縁膜１３を
形成する。このとき、メモリチップ１０とロジックチッ
プ１１の高さは通常同一はでなく、したがってキュアし
た後のポリイミド絶縁膜１３には段差が生じる。この段
差は、後工程で微細なビアホールや配線層を形成すると
きに障害となるおそれがある。このため、必要に応じ
て、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法によりポリイミド絶縁膜１３
の表面を平坦化又は平滑化する工程を加えてもよい。
【００１１】続いて、ポリイミド絶縁膜１３の上にフォ
トレジストを塗布して露光し、メモリチップ１０及びロ
ジックチップ１１の各パッド位置に約４μｍ四方のホー
ルパターンを形成する。その後、エッチングしてそれぞ
れのパッドに対するビアホール１４を形成する。このと
き、露光装置としては、設備費用のあまりかからないア
ライナーを用いることが望ましい。次に、ＰＶＤ（Ｐｈ
ｙｓｉｃａｌ Ｖａｐｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法によりアルミニウム（Ａｌ）層を約２μｍの膜厚で堆
積し、フォトレジストを塗布する。そして、アライナー
を用いて露光することによって最小線幅約５μｍの配線
パターンを形成し、このパターンをエッチングする。こ
れにより、ポリイミド絶縁層１３の上部に、メモリチッ
プ１０とロジックチップ１１のパッド間を接続するＡｌ
配線層１５が形成される。更に、この上に、パッシベー
ション膜として膜厚約５００ｎｍのＳｉＮ膜１６をＰＥ
ＣＶＤ（Ｐｌａｓｍａ−ｅｘｃｉｔｅｄ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法で堆積したあと、外部との電
気的な接続点となるパッド１７用の開口部を形成する。
図１（ｃ）はこのパッド１７用の開口部が形成された状
態を示している。こうしてモジュール基板１２上のプロ
セスは終了し、最終的にこの基板をダイシングして１モ
ジュールずつ切り離し、それぞれをパッケージングす
る。以上の工程により、マルチチップモジュールが得ら
れる。
トレジストを塗布して露光し、メモリチップ１０及びロ
ジックチップ１１の各パッド位置に約４μｍ四方のホー
ルパターンを形成する。その後、エッチングしてそれぞ
れのパッドに対するビアホール１４を形成する。このと
き、露光装置としては、設備費用のあまりかからないア
ライナーを用いることが望ましい。次に、ＰＶＤ（Ｐｈ
ｙｓｉｃａｌ Ｖａｐｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法によりアルミニウム（Ａｌ）層を約２μｍの膜厚で堆
積し、フォトレジストを塗布する。そして、アライナー
を用いて露光することによって最小線幅約５μｍの配線
パターンを形成し、このパターンをエッチングする。こ
れにより、ポリイミド絶縁層１３の上部に、メモリチッ
プ１０とロジックチップ１１のパッド間を接続するＡｌ
配線層１５が形成される。更に、この上に、パッシベー
ション膜として膜厚約５００ｎｍのＳｉＮ膜１６をＰＥ
ＣＶＤ（Ｐｌａｓｍａ−ｅｘｃｉｔｅｄ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法で堆積したあと、外部との電
気的な接続点となるパッド１７用の開口部を形成する。
図１（ｃ）はこのパッド１７用の開口部が形成された状
態を示している。こうしてモジュール基板１２上のプロ
セスは終了し、最終的にこの基板をダイシングして１モ
ジュールずつ切り離し、それぞれをパッケージングす
る。以上の工程により、マルチチップモジュールが得ら
れる。
【００１２】このようにして得られたマルチチップモジ
ュールは、上述のように最小線幅が約５μｍのＡｌ配線
層１５が容易に実現でき、これはバス幅が５１２ビット
のバスラインをサイズ１０ｍｍのチップ間に形成する場
合に要求されるラインピッチ約２０μｍを下回ってい
る。したがって、バンド幅６．４ＧＢ／ｓｅｃのデータ
を１００ＭＨｚのデータ転送周波数でやりとりすること
が可能となり、画像データ記憶用のメモリチップ１０と
画像処理用のロジックチップ１１とをモジュール化して
マルチチップモジュールとすることができる。しかも、
モジュール基板１２上に複数モジュール分のチップを接
着し、ウェーハプロセスと同様のプロセスで一括して配
線作業を行うことができるので、十分な低コストでマル
チチップモジュールを作製することができる。
ュールは、上述のように最小線幅が約５μｍのＡｌ配線
層１５が容易に実現でき、これはバス幅が５１２ビット
のバスラインをサイズ１０ｍｍのチップ間に形成する場
合に要求されるラインピッチ約２０μｍを下回ってい
る。したがって、バンド幅６．４ＧＢ／ｓｅｃのデータ
を１００ＭＨｚのデータ転送周波数でやりとりすること
が可能となり、画像データ記憶用のメモリチップ１０と
画像処理用のロジックチップ１１とをモジュール化して
マルチチップモジュールとすることができる。しかも、
モジュール基板１２上に複数モジュール分のチップを接
着し、ウェーハプロセスと同様のプロセスで一括して配
線作業を行うことができるので、十分な低コストでマル
チチップモジュールを作製することができる。
【００１３】ところで、１チップの中に画像処理用ロジ
ック回路と画像データ記憶用メモリ回路の両方を作製す
るという方法も考えられる。しかしながらその場合は、
大きく分けて二つの理由により、却ってコストが高くな
る。第一の理由は、１チップ中に画像処理用ロジック回
路と画像データ記憶用メモリ回路の両方を作り込むと、
チップサイズが大きくなって歩留りが低下するというこ
とである。このことは次の簡単な例からも分かる。すわ
なち、両回路を別々のチップとして作製する場合には、
どちらか一方の回路だけに欠陥があるときは欠陥のない
方のチップは利用可能であるのに対し、１チップ中に両
回路を作製する場合は、どちらか一方の回路に欠陥があ
る場合でもそのチップ全体を廃棄しなければならない。
これは、図２に示すように定量的な経験則によっても裏
付けられる。図２は、チップサイズＳ（cm2 ）、欠陥密
度Ｄ（個／cm2 ）、歩留りＹについて、経験的に知られ
ているこれらの間の関係を示した表である。この表から
分かるように、チップサイズが２倍になると、その分歩
留りは低下し、このことがコストの上昇につながる。
ック回路と画像データ記憶用メモリ回路の両方を作製す
るという方法も考えられる。しかしながらその場合は、
大きく分けて二つの理由により、却ってコストが高くな
る。第一の理由は、１チップ中に画像処理用ロジック回
路と画像データ記憶用メモリ回路の両方を作り込むと、
チップサイズが大きくなって歩留りが低下するというこ
とである。このことは次の簡単な例からも分かる。すわ
なち、両回路を別々のチップとして作製する場合には、
どちらか一方の回路だけに欠陥があるときは欠陥のない
方のチップは利用可能であるのに対し、１チップ中に両
回路を作製する場合は、どちらか一方の回路に欠陥があ
る場合でもそのチップ全体を廃棄しなければならない。
これは、図２に示すように定量的な経験則によっても裏
付けられる。図２は、チップサイズＳ（cm2 ）、欠陥密
度Ｄ（個／cm2 ）、歩留りＹについて、経験的に知られ
ているこれらの間の関係を示した表である。この表から
分かるように、チップサイズが２倍になると、その分歩
留りは低下し、このことがコストの上昇につながる。
【００１４】１チップ中に画像処理用ロジック回路と画
像データ記憶用メモリ回路を作製する場合に高コストと
なる第二の理由は、チップ作製工程の増加によるＴＡＴ
（Ｔｕｒｎ−ａｒｏｕｎｄ ｔｉｍｅ）の増加と歩留り
の低下によるものである。メモリ（ＤＲＡＭとする）回
路を４poly３metal 構造（ポリシリコンが４層で金属配
線層が３層の構造であることを意味する。以下同様。）
とし、ロジック回路を１poly５metal 構造とすると、１
チップに両方を混在させる場合に必要なポリシリコン
層、金属配線層は、両回路のうちそれぞれ多い方の数の
層が必要となるため、全体で４poly５metal 構造とな
る。この４poly５metal 構造の工程数の相対値を１００
とすると、４poly３metal 構造の相対工程数は８８、１
poly５metal構造の相対工程数は６８である。すなわ
ち、４poly５metal 構造は、４poly３metal 構造及び１
poly５metal 構造に比べて相対的に工程数が多くなる。
像データ記憶用メモリ回路を作製する場合に高コストと
なる第二の理由は、チップ作製工程の増加によるＴＡＴ
（Ｔｕｒｎ−ａｒｏｕｎｄ ｔｉｍｅ）の増加と歩留り
の低下によるものである。メモリ（ＤＲＡＭとする）回
路を４poly３metal 構造（ポリシリコンが４層で金属配
線層が３層の構造であることを意味する。以下同様。）
とし、ロジック回路を１poly５metal 構造とすると、１
チップに両方を混在させる場合に必要なポリシリコン
層、金属配線層は、両回路のうちそれぞれ多い方の数の
層が必要となるため、全体で４poly５metal 構造とな
る。この４poly５metal 構造の工程数の相対値を１００
とすると、４poly３metal 構造の相対工程数は８８、１
poly５metal構造の相対工程数は６８である。すなわ
ち、４poly５metal 構造は、４poly３metal 構造及び１
poly５metal 構造に比べて相対的に工程数が多くなる。
【００１５】ここで、 メモリ回路とロジック回路の面積率を５０％ずつとす
ること チップコストが歩留りに反比例し、工程数に比例する
こと 欠陥密度が工程数に比例すること という三つの事項を仮定する。これらの仮定と図２の表
の値を用いて計算すると、１チップ中に両回路を作製す
る場合、両回路を別々のチップとして作製する場合のコ
ストは図３の表のようになる。この表で、「１ｃｈｉ
ｐ」の項目は、１チップ中にメモリ回路とロジック回路
の両方を作製した場合のコストを欠陥密度（Ｄ）が０．
３、０．５、１．０の場合に分けて示したものであり、
「ＤＲＡＭ」及び「Ｌｏｇｉｃ」の項目は、メモリチッ
プとロジックチップの２チップ構成とする場合のそれぞ
れの欠陥密度（Ｄ）、歩留り（Ｙ）、コスト（Ｃｏｓ
ｔ）を示し、「ＤＲＡＭ＋Ｌｏｇｉｃ」という項目は、
２チップ構成とする場合の合計のコストを示している。
尚、図３の表において、１チップ構成の場合と２チップ
構成の各チップの場合とで欠陥密度（Ｄ）が異なるの
は、上記により工程数が異なるからである。
ること チップコストが歩留りに反比例し、工程数に比例する
こと 欠陥密度が工程数に比例すること という三つの事項を仮定する。これらの仮定と図２の表
の値を用いて計算すると、１チップ中に両回路を作製す
る場合、両回路を別々のチップとして作製する場合のコ
ストは図３の表のようになる。この表で、「１ｃｈｉ
ｐ」の項目は、１チップ中にメモリ回路とロジック回路
の両方を作製した場合のコストを欠陥密度（Ｄ）が０．
３、０．５、１．０の場合に分けて示したものであり、
「ＤＲＡＭ」及び「Ｌｏｇｉｃ」の項目は、メモリチッ
プとロジックチップの２チップ構成とする場合のそれぞ
れの欠陥密度（Ｄ）、歩留り（Ｙ）、コスト（Ｃｏｓ
ｔ）を示し、「ＤＲＡＭ＋Ｌｏｇｉｃ」という項目は、
２チップ構成とする場合の合計のコストを示している。
尚、図３の表において、１チップ構成の場合と２チップ
構成の各チップの場合とで欠陥密度（Ｄ）が異なるの
は、上記により工程数が異なるからである。
【００１６】図３の表において、２チップ構成の場合と
１チップ化した場合を比較すると分かるように、１チッ
プ化する場合のコストは、２チップ構成とする場合に比
べて、欠陥密度Ｄ＝０．３のときで５７％、Ｄ＝０．５
のときで７０％、Ｄ＝１．０のときで９８％、それぞれ
高い。もっとも、２チップ構成とする場合は、これらを
組み立ててモジュール化するためのコストが必要とな
る。しかしながら、その点を考慮しても１チップ化した
場合の方がコストは高い。
１チップ化した場合を比較すると分かるように、１チッ
プ化する場合のコストは、２チップ構成とする場合に比
べて、欠陥密度Ｄ＝０．３のときで５７％、Ｄ＝０．５
のときで７０％、Ｄ＝１．０のときで９８％、それぞれ
高い。もっとも、２チップ構成とする場合は、これらを
組み立ててモジュール化するためのコストが必要とな
る。しかしながら、その点を考慮しても１チップ化した
場合の方がコストは高い。
【００１７】図４は第二実施形態のマルチチップモジュ
ールを示した拡大断面図である。第一実施形態のように
配線層が１層のみでは、互いに交差する配線を形成する
ことができない。そこで本実施形態では、図４に示すよ
うに、第一実施形態の配線層１５の上に更に第二のビア
ホール２１と第二のＡｌ配線層２２を積層する。そのた
めの工程は第一実施形態の場合と同じく、まず、表面に
ポリイミドを塗布し、これをキュアして硬化させて、第
二のポリイミド絶縁膜２０を形成する。続いて、ポリイ
ミド絶縁膜２０の上にフォトレジストを塗布して露光
し、所定のパッド位置にホールパターンを形成する。そ
の後、エッチングしてそれぞれのパッドに対応した第二
のビアホール２１を形成する。次に、ＰＶＤ法により第
二のＡｌ層を堆積し、フォトレジストを塗布し、露光し
て配線パターンを形成し、このパターンをエッチングす
る。これにより、第二ポリイミド絶縁層２０の上部に第
二のＡｌ配線層２２が形成される。そしてこの上に、パ
ッシベーション膜として膜厚約５００ｎｍのＳｉＮ膜２
３をＰＥＣＶＤ法で堆積したあと、外部との電気的な接
続点となるパッド２４用の開口部を形成する。
ールを示した拡大断面図である。第一実施形態のように
配線層が１層のみでは、互いに交差する配線を形成する
ことができない。そこで本実施形態では、図４に示すよ
うに、第一実施形態の配線層１５の上に更に第二のビア
ホール２１と第二のＡｌ配線層２２を積層する。そのた
めの工程は第一実施形態の場合と同じく、まず、表面に
ポリイミドを塗布し、これをキュアして硬化させて、第
二のポリイミド絶縁膜２０を形成する。続いて、ポリイ
ミド絶縁膜２０の上にフォトレジストを塗布して露光
し、所定のパッド位置にホールパターンを形成する。そ
の後、エッチングしてそれぞれのパッドに対応した第二
のビアホール２１を形成する。次に、ＰＶＤ法により第
二のＡｌ層を堆積し、フォトレジストを塗布し、露光し
て配線パターンを形成し、このパターンをエッチングす
る。これにより、第二ポリイミド絶縁層２０の上部に第
二のＡｌ配線層２２が形成される。そしてこの上に、パ
ッシベーション膜として膜厚約５００ｎｍのＳｉＮ膜２
３をＰＥＣＶＤ法で堆積したあと、外部との電気的な接
続点となるパッド２４用の開口部を形成する。
【００１８】これを第一実施形態の場合と同様にダイシ
ングして１モジュールずつ切り離し、それぞれをパッケ
ージングする。以上の工程により、２層のＡｌ配線層１
５，２２を有するマルチチップモジュールが得られる。
このように複数のＡｌ配線層を形成すれば、互いに交差
する複雑な配線も可能となり、回路構成の自由度も高く
なる。その他の作用・効果は、第一実施形態と同様であ
る。
ングして１モジュールずつ切り離し、それぞれをパッケ
ージングする。以上の工程により、２層のＡｌ配線層１
５，２２を有するマルチチップモジュールが得られる。
このように複数のＡｌ配線層を形成すれば、互いに交差
する複雑な配線も可能となり、回路構成の自由度も高く
なる。その他の作用・効果は、第一実施形態と同様であ
る。
【００１９】尚、本発明は上記各実施形態に限定される
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。例えば、上記実施形態では、画像処理用のロジッ
ク回路チップと画像データ記憶用のメモリチップをモジ
ュール化したが、本発明はこれには限らず、種々のチッ
プを組み合わせてモジュール化することができる。ま
た、一つのモジュールが含むチップの数も二つには限ら
ず、任意の数のチップをモジュール化することができ
る。
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。例えば、上記実施形態では、画像処理用のロジッ
ク回路チップと画像データ記憶用のメモリチップをモジ
ュール化したが、本発明はこれには限らず、種々のチッ
プを組み合わせてモジュール化することができる。ま
た、一つのモジュールが含むチップの数も二つには限ら
ず、任意の数のチップをモジュール化することができ
る。
【００２０】
【発明の効果】以上説明したように本発明のマルチチッ
プモジュールは、チップ自身の金属配線の更に上にチッ
プ間を電気的に接続する配線層をウェーハプロセスと同
様のプロセスで形成することにより、大きなバス幅のバ
スラインでも十分に小さいピッチで、しかも容易に作製
することができ、これにより例えば、画像処理用ロジッ
クチップと画像データ記憶用メモリチップのようにチッ
プ間のデータ転送に大きなバンド幅が要求される複数の
チップを一つのモジュールに組み込むことが可能とな
り、かつこれらの回路を１チップとして作製する場合に
比べて歩留りの向上を図ることができる。
プモジュールは、チップ自身の金属配線の更に上にチッ
プ間を電気的に接続する配線層をウェーハプロセスと同
様のプロセスで形成することにより、大きなバス幅のバ
スラインでも十分に小さいピッチで、しかも容易に作製
することができ、これにより例えば、画像処理用ロジッ
クチップと画像データ記憶用メモリチップのようにチッ
プ間のデータ転送に大きなバンド幅が要求される複数の
チップを一つのモジュールに組み込むことが可能とな
り、かつこれらの回路を１チップとして作製する場合に
比べて歩留りの向上を図ることができる。
【図１】本発明の第一実施形態のマルチチップモジュー
ルを作製する工程を示した拡大断面図であり、（ａ）は
複数のチップを、その半導体基板側をモジュール基板１
２と対向させてモジュール基板１２に接着した状態、
（ｂ）は複数のチップが接着されたモジュール基板１２
上にポリイミド絶縁膜１３を形成した状態、（ｃ）はビ
アホール１４、Ａｌ配線層１５、ＳｉＮ膜１６、パッド
１７用開口部を形成した状態を示す。
ルを作製する工程を示した拡大断面図であり、（ａ）は
複数のチップを、その半導体基板側をモジュール基板１
２と対向させてモジュール基板１２に接着した状態、
（ｂ）は複数のチップが接着されたモジュール基板１２
上にポリイミド絶縁膜１３を形成した状態、（ｃ）はビ
アホール１４、Ａｌ配線層１５、ＳｉＮ膜１６、パッド
１７用開口部を形成した状態を示す。
【図２】半導体チップについて、チップサイズＳ、欠陥
密度Ｄ、歩留りＹの間に経験的に知られている関係を示
した表である。
密度Ｄ、歩留りＹの間に経験的に知られている関係を示
した表である。
【図３】ロジック回路とメモリ回路を１チップ化した場
合と、メモリチップとロジックチップの２チップ構成と
した場合のコストの比較を示した表である。
合と、メモリチップとロジックチップの２チップ構成と
した場合のコストの比較を示した表である。
【図４】本発明の第二実施形態のマルチチップモジュー
ルを示した拡大断面図である。
ルを示した拡大断面図である。
【図５】従来のマルチチップモジュールを示した図であ
る。
る。
【図６】図５に示す従来のマルチチップモジュールのう
ち、基板上にフリップチップ搭載された半導体チップと
基板の一部を拡大した断面図である。
ち、基板上にフリップチップ搭載された半導体チップと
基板の一部を拡大した断面図である。
１０ メモリチップ １１ ロジックチップ １２ 基板 １３ ポリイミド絶縁膜 １４ ビアホール １５ Ａｌ配線層 １７ パッド １６ ＳｉＮ膜 ２０ ポリイミド絶縁膜 ２１ ビアホール ２２ Ａｌ配線層 ２３ ＳｉＮ膜 ２４ パッド ５０ マルチチップモジュール用基板 ５０ａ セラミック基板 ５０ｂ 配線層 ５０ｃ ピン ５１ 半導体チップ ５２ 冷却基板
Claims (7)
- 【請求項１】 複数の半導体チップと、 前記複数の半導体チップの半導体基板側を接着して前記
複数の半導体チップの相対位置を固定するモジュール基
板と、 前記モジュール基板に固定された前記複数の半導体チッ
プの上部に形成された絶縁層と、 前記絶縁層に形成されたビアホールを介して、前記モジ
ュール基板に固定された前記半導体チップ間を電気的に
接続する配線層と、 を具備することを特徴とするマルチチップモジュール。 - 【請求項２】 前記絶縁層及び配線層は、それぞれ複数
の層からなることを特徴とする請求項１記載のマルチチ
ップモジュール。 - 【請求項３】 半導体チップの半導体基板側を接着して
複数の半導体チップをモジュール基板上に固定する工程
と、 前記複数の半導体チップ上に絶縁膜を形成する工程と、 前記絶縁膜の所定位置にビアホールを形成する工程と、 前記絶縁膜及びビアホールの上部に配線層を形成する工
程と、 前記配線層の上部にパッシベーション膜を形成する工程
と、 前記バッシベーション膜の所定位置にパッド用の開口部
を形成する工程と、 を具備することを特徴とするマルチチップモジュールの
作製方法。 - 【請求項４】 前記絶縁膜を、塗布により形成すること
を特徴とする請求項３記載のマルチチップモジュールの
作製方法。 - 【請求項５】 前記絶縁膜を、ＣＭＰ法により平坦化又
は平滑化することを特徴とする請求項３記載のマルチチ
ップモジュールの作製方法。 - 【請求項６】 前記ビアホールを形成する工程及び前記
配線層を形成する工程のうち少なくとも一方をリソグラ
フィ技術によって行うことを特徴とする請求項３記載の
マルチチップモジュールの作製方法。 - 【請求項７】 半導体チップの半導体基板側を接着して
複数モジュール分の半導体チップを一つのモジュール基
板上に固定する工程と、 前記複数モジュール分の半導体チップ上に絶縁膜を形成
する工程と、 前記絶縁膜の所定位置にビアホールを形成する工程と、 前記絶縁膜及びビアホール部分に配線層を形成する工程
と、 前記配線層の上部にパッシベーション膜を形成する工程
と、 前記バッシベーション膜の所定位置にパッド用の開口部
を形成する工程と、 前記モジュール基板上に形成された各モジュールをダイ
シングする工程と、 を具備することを特徴とするマルチチップモジュールの
作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35028896A JP3735986B2 (ja) | 1996-12-27 | 1996-12-27 | マルチチップモジュール及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35028896A JP3735986B2 (ja) | 1996-12-27 | 1996-12-27 | マルチチップモジュール及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189868A true JPH10189868A (ja) | 1998-07-21 |
| JP3735986B2 JP3735986B2 (ja) | 2006-01-18 |
Family
ID=18409485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35028896A Expired - Fee Related JP3735986B2 (ja) | 1996-12-27 | 1996-12-27 | マルチチップモジュール及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3735986B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976616B2 (en) | 2003-08-11 | 2005-12-20 | Niigata Seimitsu Co., Ltd. | Circuit board transferring apparatus and method and solder ball mounting method |
| JP2009081209A (ja) * | 2007-09-25 | 2009-04-16 | Panasonic Electric Works Co Ltd | プリント配線板の製造方法 |
-
1996
- 1996-12-27 JP JP35028896A patent/JP3735986B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976616B2 (en) | 2003-08-11 | 2005-12-20 | Niigata Seimitsu Co., Ltd. | Circuit board transferring apparatus and method and solder ball mounting method |
| JP2009081209A (ja) * | 2007-09-25 | 2009-04-16 | Panasonic Electric Works Co Ltd | プリント配線板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3735986B2 (ja) | 2006-01-18 |
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Legal Events
| Date | Code | Title | Description |
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