JP2000507747A - 標準化されたボンディング場所の方法と装置 - Google Patents

Abstract

(57)【要約】 半導体装置を製造する方法、及びダイから基板への標準化されたボンディング場所を有する該方法の結果の装置が開示される。半導体ダイ（３２）は、標準のボール・グリッドもしくは特定の寸法、ピッチ及びパターンの他のアレイを提供し、それ故、ダイの寸法、形状またはボンド・パッド配列が変わるにつれ、端子（６２，６４）またはトレース端の同様に標準化されたアレイを有する標準基板（６０）(Icadramesを含む用語)が半導体装置（３０）を形成するように用いられ得る。また、著しく異なった回路を有するが、共通のアレイ・パターンを有するダイが同じ基板もしくは他の担体とともに用いられ得るということも意図されている。

Description

【発明の詳細な説明】 標準化されたボンディング場所の方法と装置 発明の属する技術分野 本発明は、概して、半導体ダイから基板への導体の相互連結を形成する方法に 関する。より詳細には、種々のダイの寸法、形状、ボンド・パッド配列及び回路 のための標準化されたボンディング場所を形成する方法、かつ、これから形成さ れる半導体ダイ・アセンブリに関する。 発明の背景 最初の集積回路は各シリコンチップ上に最小数の回路を備えるものとして１９ ６０年代の後半に利用可能になった。最初の構成部品は、シリコンに埋め込まれ る能動及び受動装置を集積させるために、一般にアルミニウム又は金ベースの薄 膜のトレースを備えていた。最初の簡単な半導体装置以来、ダイ当たりの回路数 は指数関数的に増加した。１９７０年代前半には、二極論理チップは約１００回 路を有し、モノリシック回路からなるメモリは１２８ビットを有して最初の商業 的二極メインメモリを形成した。それ以来、論理回路の数は増加して、チップ（ 二極）当たり１０，０００を超え、二極に代わるＦＥＴトランジスタではギガビ ットメモリチップが可能になった。 集積回路における能動部品又は装置の集積化及び高密度化方法は、基板、カー ド及びモジュールとチップとの間の回路間配線、接続を連続的にかつ進行しなが ら取り入れる動機となった。チップの表面は多層配線を有し、従来の多層プリン ト基板及び多層セラミックパッケージ上で普通のことであった導体及び絶縁体構 成の小宇宙となった。７００回路と３層の配線を備える論理回路は５ｍｍ角未満 のチップ上に約５ｍのアルミニウム配線を有する。二酸化珪素のミクロン単位の 厚さの絶縁体を介して１７，０００を超えるバイア接続がある。しかしながら、 チップにおける導体容量はシリコン装置の高密度化に比べて大きく劣っている。 チップの面積の大部分（約３分の２）は依然として配線のプラットホームとして 働く。 これまで、チップの外辺部又は中央部の下方周辺の１列又は２列のボンドパッ ド入力／出力（Ｉ／Ｏｓ）をリード及び時にはリードフレームの母線に直列ワイ ヤボンディングすることは多くのプラスチック製のデュアルインラインパッケー ジ（ｄｕａｌ ｉｎｋ−ｌｉｎｅ ｐａｃｋａｇｅ）の要求を満足した。今日の 自動ワイヤボンディングは１９６０年代の手作業によるボンディングに比べて非 常に速く、効率的で、かつ信頼できる。しかしながら、ワイヤボンディングはい くつかの用途ではティーエイビー（ＴＡＢ）ボンディングにより代替されつつあ り、ＴＡＢボンディングにおいては外辺部接続の密度は２倍又は３倍になり、全 てのボンディングは同時に行われ得る。半田バンプの接続は、チップの表面の大 部分が可能な限りのＩ／Ｏ数を得るために制御されたコラップス（ｃｏｌｌａｐ ｓｅ）チップ接続（制御されたコラップスチップ接続を以後Ｃ４と称する）で覆 われた区域配列又はパターン構成になるように考案される。ワイヤボンディング と異なり、チップがウェーハの形状にある時はＣ４がチップの能動表面上で半田 バンプの形成を支配する。この構造においては、１つの層の酸化シリコン、窒化 シリコン、又はポリイミドによる表面膜化がバンプが形成される前に、チップの 能動表面上にある最終配線レベルを覆うように形成される必要がある。これは先 端のワイヤボンドされたチップにおいても、微細な配線を腐食及び機械的損傷か ら守る一般的な予防になる。 半田バンプ相互接続は手動によるワイヤボンディングの費用、信頼性の無さ及 び低生産性を排除するために１９６０年代の初期に始まった。初期の複雑でない 、低い密度のチップは周辺接続又はボンドパッドのみを要求した一方、半田バン プ技術のため、全分布区域配列（アレイ）にまで進展するにつれＩ／Ｏ密度にお いて大幅な進展が可能となった。一般に、Ｃ４ｓはチップ上にある湿潤可能な金 属パッド上に配置された半田バンプと、基板上に装着された回路トレースの端部 に おける半田による湿潤可能な端末のマッチングフットプリントとを活用する。逆 さまにされたチップ（一般にフリップチップと呼称される）は基板に整列されて おり、すべての連結部は半田を再流することにより同時に作られる。配列してい る半田バンプの代替として導電性のポリマー又は導電性の粒子を含有するポリマ ーを使用することも公知である。微細な間隔でのバンプの配列は当該技術分野で は一般に“ボールグリッド配列”（“ｂａｌｌ ｇｒｉｄ ａｒｒａｙ”）又は “ビージーエイズ”（“ＢＧＡｓ”）と呼称されている。 一定のもしくは与えられたダイ（当該技術分野では代わりに“チップ”と呼称 されることもある）上のＣ４ｓ又は他の導電性バンプの高密度化に追加して、当 該技術分野における技術的発展は（一定の回路密度当たりの）半導体ダイの全般 的寸法を減少させた。更に、回路構成部品の設計及び組み立て技術における現在 進行中の発展により、ウェーファ当たりの生産量、装置速度及び性能、かつ品質 を向上させるために、一定のダイはその商業的寿命の間には１又は２倍縮小化さ れ得る。更に、異なる生産者からの同様なダイは寸法と形状の少なくともいずれ か一方が異なり得るが、同じプリント基板又は他の導体装着材の基板上での使用 に適合され得る。その結果、一定の基板用に種々の寸法のダイが許容される必要 性が認識された。米国特許第５１６８３４５号明細書等は、種々の寸法のディス クが装着される一般に放射状のパターンに配置された複数の導電性リードを備え る基板を開示している。同様に、米国特許第５３２７００８号明細書においては 、多くの異なる寸法のダイでの使用に適するユニバーサルリードフレームが開示 されている。上記２つの特許において、ボンドワイヤがダイボンドパッドをリー ドフレームリードに接続するのに使用される。 しかしながら、基板又は他の装着部材上のバンプ相互接続と、整合する端末又 は他の接続構造とのために精密な相互位置関係が要求されることより、上記のよ うな構成は大きく異なるボンドパッドパターンを有するダイのバンプ型相互接続 （フリップーチップボンディング）にとっては実用的ではない。従って、ダイの 寸法又はボンド・パッド・パターンの違いに拘わらず、リードフレームのような 基板又は他の装着部材の標準化された配列の端末又はトレース端がボンディング され得るバンプ型ダイを提供することは有利である。従って、単一の基板又はリ ードフレームの導体構成は、異なる世代の同一ダイ又は異なるダイを一緒に収納 するために使用され得るようになる。 発明の開示 従って、本発明は、外部接続の標準化されたアレイが上部に形成された半導体 ダイを製造する方法、及び該方法の結果のダイ及びダイ・アセンブリを含む。す なわち、与えられた半導体ダイは、その能動表面上に形成される外部接続の設定 されたパターン、ピッチ及び寸法（アレイとも称される）を有し、それ故、トレ ース端、端子または他の接触構造の実質的に同一の標準化されたアレイを有する 基板もしくは他の担体と物理的におよび電気的にかみ合うことができる。ダイの 寸法は製品開発中に減少するので、新しく形成されたダイ（一般に縮小化と称さ れる）は、基板と接合するためにダイ上に形成される外部接続のアレイの同じ形 状及び寸法を有する。従って、最初の特大の世代の与えられたダイの外部接続パ ターンと整合する単一の基板トレース端もしくは端子形状も、引き続く世代のよ り小さいダイに対しても使用可能であろう。 同様に、異なった製造者からのダイもしくは異なったボンド・パッド・パター ンを有する他のダイは、同一のＩ／Ｏバンプ・パターンでもって本発明により再 構成され得る。例えば、周辺のボンド・パッドの２つの平行な列を持ったダイ、 パッドの１つまたは２つの中央列を持ったダイ、各端でのパッドの横断周辺列を もった中央パッドのハイブリッド・パッド・パターンをもったダイ、及び４つの すべての辺に沿ったパッドを持ったダイが、共通のＩ／Ｏアレイ・パターンに再 構成され得る。 本発明のダイは、該ダイ上に存在する複数の外部接続が接触パッドと外部接続 との間に延びる導電性トレースによって接続される、その表面上に形成される複 数の外部接触もしくは接続（接着）パッドを有する。接触パッド及びトレースは 、ポリイミドまたは当該技術で既知の他の適切な材料のような誘電材料により少 なくとも部分的に覆われ得る。 好適な実施例において、標準化された外部接続（Ｉ／Ｏ）アレイを用いたダイ の寸法は、与えられた集積回路装置に対して少なくとも２倍縮小され得、このよ うな１つの例示の装置は、６４メガビットのダイナミック・ランダム・アクセス ・メモリ（ＤＲＡＭ）のダイである。さらに、ダイの寸法は、標準化された接続 アレイの配列における変化を強要することなく、１つまたは２つの横方向（ｘ， ｙ）次元において縮小され得る。 １つの好適な実施例において、Ｉ／Ｏアレイは、一連の実質的に相互に平行な 列及び直角の行で組織される。もう１つの実施例において、アレイは、平行な列 のパターンで組織され、各列のＩ／Ｏ接続は隣接のものからオフセットされる。 さらにもう１つの実施例において、アレイは、矩形の周辺の回りだけに位置付け られる相互接続をもって実質的に矩形形状で形成される。 さらにもう１つの実施例において、アレイは、コネクタの少なくとも１列に組 織される。もし１列が用いられるならば、列は、ダイの中央線に沿うか、辺に沿 うか、もしくは両者間のどこかに形成され得る。もし２列が用いられるならば、 列は、ダイの中央線もしくはダイの近接する対向辺に位置して、またはピッチを 最小とするようオフセットされる各列のＩ／Ｏ接続でもってダイの一辺に位置し て、相互に隣接し得る。 さらにもう１つの実施例において、Ｉ／Ｏアレイは、ダイの辺に沿ってその一 端または両端において接続の横断列を有する接続の１つまたは２つの中央列で構 成される。 更なる実施例において、Ｉ／Ｏアレイは、接続の１つ又は２つ以上の同心リン グを用いた円形構成である。 本発明の重要な観点は、任意に選択された単一の標準化されたトレース端アレ イ・パターン基板が、実質的に同じ集積回路もしくは外部装置に対して電気的に それを「見る(looks)」回路を含め、引き続く世代のさらに小さい半導体ダイに 対して用いられ得るということである。すなわち、特定の外部接続構成に拘わら ず、外部接続のレイアウトは、引き続く減少された寸法の、すなわち縮小された ダイに対して一定のままである。 本発明のもう１つの重要な観点は、異なった製造者の、異なったボンド・パッ ド配列を有するダイを、それらの外部接続を標準化することによって相互変換で きることである。 本発明のさらにもう１つの重要な観点は、各ダイのボンド・パッドと接触する よう構成された内部のリード端を有する単一のリード・フレームに、著しく異な ったボンド・パッド配列を有するダイを取り付けることができることである。こ のような相互交換性は、異なったダイ上の種々のＩ／Ｏパターンを、リードフレ ーム・リードに接続するための共通のものに再構成することにより、行われ得る 。 本発明のさらにもう１つの重要な観点は、異なった回路を有するダイを、標準 化された端子もしくはトレース端アレイを用いた基板又は他の担体に接続するこ とができることである。 図面の簡単な説明 図１は本発明による半導体ダイの第１の実施例の３世代プログレッション（ｐ ｒｏｇｒｅｓｓｉｏｎ）の平面図である。 図２は本発明によるダイーアンドー基板半導体装置の部分断面図である。 図２Ａは図２に示すダイＩ／Ｏ接続構造の別例の部分断面図である。 図３は本発明による半導体装置の第２の実施例の３世代プログレッションの平 面図である。 図４は本発明による半導体装置の第３の実施例の３世代プログレッションの平 面図である。 図５は本発明による半導体装置の第４の実施例の３世代プログレッションの平 面図である。 図６は本発明による半導体装置の第５の実施例の３世代プログレッションの平 面図である。 図７は本発明による半導体装置の第６の実施例の３世代プログレッションの平 面図である。 図８は本発明による半導体装置の第７の実施例の３世代プログレッションの平 面図である。 図９はダイの単一端におけるＩ／Ｏに別ルートで接続されたボンドバッドを備 えるダイの平面概略図である。 図１０は本発明によるＩ／Ｏ接続の共通円形配列に別ルートで接続された異な るボンドパッドを有する２個のディスクの平面概略図である。 図１１は更に他の、異なるＩ／Ｏパターン用に構成されたリードフレームを収 容するために別のルートで接続された異なるボンドパッドを有し、かつ共通の外 部リード構成を提供する２個のディスクの平面概略図である。 発明を実施するための最良の形態 図１に本発明による半導体ダイ１０の実施例を示す。ダイ１０はＤＲＡＭの ような同じ集積回路を含む一連の益々小型化するディスク１２及び１４の第一世 代である。ディスク１０、１２及び１４はそれぞれ外部接続１６の配列と能動表 面に形成された間隙とを有する。接続１６は縮小化するダイ１０，１２及び１４ の各世代のための一定した構成と間隙とを維持する。すなわち、接続１６の寸法 と位置は１つの世代であるダイ１０から次の世代のダイ１２、同様にして、この 場合はダイ１４である最小のダイに至るまで一定である。図１に示すように、外 部接続１６の構成の実施例は、接続１６の一連の互いにほぼ直交する列と行より なる一般に長方形の配列（アレイ）１５をなす。 複数のダイ接触又は接続（ボンド）パッド２２は、ダイ１０，１２及び１４の それぞれの、第１端１８及び第２端２０の近傍にある。パッド２２は選択された パッド２２から外部接続１６方向において延伸する回路ラン又はトレース２４を 介して離間する外部接続１６に接続される。図示するように、トレース２４は、 接続１６の少なくとも１部をパッド２２に電気的に接続させ得る。更に、いくつ かのトレース２４は、図示するように、設計要求及び所望により、進路に沿う場 所２６において他のトレースと合流し得る。接続１６は、ディスク１０、１２及 び１４の各世代のために予め決められた、固定された位置にあるので、パッド２ ２と接続１６との間のトレース２４は１つの世代から次の世代にかけて長さが徐 々に短くなる。トレース２４は、各世代のディスクの相当するボンドパッドを明 確に示すためと身元をはっきりとさせるために、第１世代のディスク１０のボン ドパッド２２から２つの引き続く次の世代の縮小ディスク１２、１４のボンドパ ッドを介して延伸するように示されていることに注意されたい。しかしながら、 実際上は各世代のトレース２４は、図１に破線２４ａで例示するように、ボンド パッド２２から対応する接続１６により直線的に通路付けされる。 図２に示すように、本発明による装置の代表例である裸のダイ装置３０は端３ ８、４０のそれぞれの近傍に、複数の列のパッド３４及び３６（図面の面から見 て直交する）を有する半導体ダイ３２を備える。ダイの能動表面上の不活性化層 （一般的に二酸化シリコン又は窒化シリコン）を覆うように延伸する回路ラン又 はトレース４２，４４はパッド３４及び３６を外部接続４６及び４８にそれぞれ 接続するために使用されるボール・グリッド配列（ＢＧＡ）を形成するための半 田又は導電性のエポキシボール又は導電性の粒子を含有するポリマーボール又は 当該技術分野で公知の他の接続物等)。ラン又はトレース４２，４４はスパッタ リング(低温溶融金属)、ステンシル（導電性インキ又はポリマー）等当該技術分 野で公知の方法により形成され得る、或いはポリマーフィルム（ポリイミド）を 金属化し、その上に回路トレースを形成すること等によりダイに塗布する前に遂 行され得る。この構造は一般にティーエイビー（ＴＡＢ）(テープ自動ボンディ ング)、更に一般的にはフレックス回路として引用される。トレース材料及び 絶縁体は性能パラメータが満足される限りは本発明に対して決定的なものではな い。 図２に示すように、トレース４２及び４４はポリマーフィルム層に存在し、層 ５０とカバー層５２との間に挟まれ得る。但し、両層は本発明の要件ではない。 層５０及び５２はポリイミド又は他の適切な絶縁材料により、予め形成されるか 、現場で形成され得る。使用時のそれぞれの層の厚さは（一例として）約６マイ クロメートルである。図２Ａに示すように、トレース４２及び４４は絶縁層５０ の上に存在し、カバー層５２は使用されない。図２Ａに示す構造はフレックス回 路タイプのボンドパッド再構成構造に特に適する。層５０（使用される場合は、 ５２と）はダイ３２の表面５４上の精密な回路に対する追加の保護を付随的に提 供する。層５０及び５２は、所望により、シロキサンポリイミド又はスピンオン ガラス（ｓｐｉｎ−ｏｎ ｇｌａｓｓ）層を有し得る。 相互接続４６及び４８の位置に適合するように方向づけられた端末６２及び６ ４を有する基板６０はいずれも本発明による裸のダイ装置３０を形成するのに利 用され得る。図示するように、基板６０は薄膜及び厚膜の結合パッケージ又はプ リント基板又は他のチップ装着部材要素等の当該技術分野で公知の他の如何なる 基板であってもよい。端末６２及び６４等の基板トレース端又は他の端末はそれ ぞれバンプ接続４６及び４８と、又はその逆の接続と組み合わされるように構成 される。そのような基板６０は接地回路６６及び信号回路６８、更に電力及び接 地回路７０を備え得る。厚膜層又は薄膜層７２はポリイミド又は当該技術分野で 公知の他のいかなる適切な材料でなっていてもよい。厚膜層７４はセラミック材 料又は他の適切な材料よりなっていてもよい。基板６０はより高いレベルのパッ ケージに接続するためにＩ／Ｏピン７６及び７８を含み得る。当業者には理解さ れるように、基板６０の細部の多くは本発明による装置の基本には必ずしも必須 という訳ではなく、例示のためにのみ提供される。 ダイ３２及び協働する基板６０は、機械的又は光学的整列システム等の公知の 適切な方法により互いに整列され得る。後者が使用される時は、いわゆる“ヌル ポイント”をバンプパターン内でダイの中心に設け、並進及び回転整列の基準と しての役目をさせる。厳しい製造上の許容度と組み合わされて、パターン認識シ ステム等の光学システムを使用することにより、できる限り細かいパターンにお いて極度に微細なピッチの小球又はバンプの配列を使用することが可能となる。 図３−８は本発明により、かつ、種々の構成の接続１６を備えるダイ１０、１ ２，１４の種々の実施例を示す。(簡略化の目的で、ボンドパッド２２から外部 接続１６方向において延伸する回路ラン又はトレース２４は図３−８には示して いない。) 図３に示す配列８０はダイ１０の表面５４上に千鳥形の列パターンを形成する 。 図４において、外部接続１６の配列９０は長方形の外殻を形成する。勿論、接 続１６の第２の内部長方形が加えられてのよい。 図５において、外部接続１６はダイ１０の中心線１０２の近傍に、かつ側面に ２列の外部接続１６よりなる配列１００を形成する。各接続１６は、中心線１０ ２に直交する線１０４に対して他の列にある対応する接続１６から若干外れて配 置されている。 同様に、図６において、配列１１０は、１列の接続がダイ１０の中心線１１２ を中心にして他の列の鏡像になるように、２列の接続からなっており、第３の世 代のダイ１４の周辺部に近接するように、距離１１４により分離される。 図７において、配列１２０は中心線１２０に沿う１列の接続１６により形成さ れる。図示するように、配列１２０は６個の接続１６よりなる。しかし、接続１ ６の数は設計パラメータ及び要求されるＩ／Ｏの最低数に基づいて変更可能であ る。 図８は、３世代のダイ縮小体を表す種々のダイ１３０、１３２及び１３４が必 ずしも２つ以上のディメンションにおいて縮小する訳ではないことを図示する。 すなわち、ダイ１３０は次の世代のダイ１３２のために長手方向の長さのみが減 少され得る。同様に、図示するように、引き続く（第３）世代のダイ１３４は１ つのディメンションにおいてのみ減少され得る。 図９はＩ／Ｏ接続１６がダイの１側に沿って配置されるように、上記に記載し たように、トレース２４の使用を介して１つの端接続構成に再構成された中心列 のボンドパッド２２を有するダイ２００を示す。この実施例においては、接続１ ６は導電性バンプ以外のものであり得るし、かつ、(図示するように)直接ダイ接 続又はディーディーシー（ＤＤＣ）配置のための装着部材のチップ型コネクタと 係合可能な板型接点を備えることができ、ダイが装着部材内のスロットに嵌入さ れるか、或いはシングルインラインパッケージ（ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）(ＳＩＰ)のリードを備えており、１つのそのような構造は本 発明の譲受人に譲渡された米国特許第５１３８４３４号明細書に記載されること を認識される。 例示の目的のみだが、図１０は２つの重ね合わされたダイ３００及び３０２を 示し最初の小さいダイ（３００）は２つの並行する列の周辺ボンドパッド３２２ を有し、２番目の大きいダイ（３０２）は１つの中央の列のボンドパッド３２２ ’を有し、各ボンドパッドのパターンは導電性バンプ等のＩ／Ｏ相互接続１６の 共通円構成又は配列に再配列される。破線で示すように、トレース２４は、それ ぞれの異なるダイのそれぞれ組になっているボンドパッド３２２、３２２’から 共通の配列のＩ／Ｏ接続１６方向において延伸するように簡単に構成され得る。 多重同心円接続１６よりなるＩ／Ｏ配列も使用され得る。 図１１は２つの例示的な重ね合わされた同一寸法のダイ４００及び４０２を示 し、それぞれのダイは、リードフレーム４１０に装着可能なそれぞれ異なる配置 のダイバンプ型ボンドパッド４２２及び４２２’を有し、リードフレーム４１０ の内側リード端４１２は両方のダイに使用された共通の再構成されたＩ／Ｏパタ ーン（斜交線を付けた）を収容するように、かつ基板又は他の装着部材に接続さ れるために外部リード端４３０の共通Ｉ／Ｏ配置を設けるように構成される。ボ ンドパッド４２２は実線で示すトレース２４によって別ルートで接続され、一方 ボンドパッド４２２’は破線で示すトレース２４によって別のルートで接続され た。リードフレームが他のダイのＩ／Ｏパターンと組み合うように構成される時 、 だだ１つのダイのＩ／Ｏパターンが別ルートで接続される必要がある。しかしな がら、ある場合には、両ダイのＩ／Ｏパターンが別ルートで接続されることが好 ましい。図１１は、好みにより、チップー間―リード（ＬＢＣ）配置内のリード フレームの対向する側に装着された２つの対面ダイの使用及びＬＢＣが本発明に より促進する方法も示す。 標準化されたダイから基板への接続配列の使用が異なる寸法のダイ及び異なる 回路を備えるダイを、プリント基板のような装着部材にいろいろなダイを接続す るために産業により採用された標準化されたパッケージに整合するように適合可 能である。例えば、基板から延伸する外部リード、他の端末又はピン要素を備え る挿入体として形成された基板及び標準化された列の端末は、ダイの上に装着さ れる集積回路の寸法、原形、型式に拘わらず、組み合わされるバンプ形状を有す るいかなるダイをも受容し、かつ装着し得る。例えば、本発明を使用することに より、周辺ボンドパッド配置を有するダイは中央の列のボンドパッドを採用して いるものと代替され得る。したがって、小さい外殻のＪ字型のリードパッケージ のための外部リードを有する構成になっている基板はどんな組み合わせ接続のダ イも装着し得る。事実、基板はリードーアンダーーチップ（ＬＵＣ）又はリード ーオーバーチップ（ＬＯＣ）であり得て、内部リード端はパッドとして、かつ適 切には、必要に応じて、ダイの接続バンプとボンディングするためにメッキされ たものとして、構成される。勿論、２つの面を有するダイと重ね合わされたリー ドフレームを有する前記ＬＢＣ配置は可能である。次に結果として生まれたアセ ンブリは、プラスチックパッケージのトランスファー成形等によりパッケージさ れ得る。別例として、延伸するリードを備えるセラミック基板等の、端末配列を 有し、かつリードを含むダイ装着材を区画する絶縁性の基板はバンプ型ダイとカ バー、或いはグロブートップ（ｇｌｏｂ−ｔｏｐ）であり、プリフォームされた カバー又はダムド（ｄａｍｍｅｄ）シリコンゲル等の、他の保護材を受容し得る 。ダイと基板との間に絶縁性のアンダーフィル（ｕｎｄｅｒｆｉｌｌ）が使用さ れ得る。 本発明による半導体ダイのための外部接続のレイアウトは使用された基板とダ イ材料の少なくともいずれか一方又は内部回路構成とは無関係であり得ると当業 者は理解する。例示した１実施形態につき少なくとも１つの態様は、ここに記載 され、請求された本発明の範囲内における他の組み合わせを形成するために、他 の実施形態の少なくとも１つの態様と組み合わされ得るものと当業者は理解する 。従って、或る代表的な実施形態及び詳細な記載は本発明を例示する目的のため に示される一方、ここに開示された本発明における種々の変更例は、請求項に規 定される本発明の範囲から逸脱することなしに遂行され得るものである。例えば 、種々の追加的配列構成が使用され、単一の標準化された配列を使用するダイ縮 小形の世代の数は増加又は減少させ得るし、外部接続の数は変更し得るし、かつ 、ダイ寸法減少の形状は変更されて、ダイの平面内に１つのディメンションのみ の縮小体を含み得る。本発明は同じ基板と組み合わせ可能な機能的に異なるダイ に採用され得る。例えば、エスアイエムエム（ＳＩＭＭ）(シングルインライン 記憶モジュール)（ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌ ｅ）及びプラグーイン（ｐｌｕｇ−ｉｎ）プロセッサは、マザーボードに接続可 能なドーターボードの共通設計に使用され得る。ダイのいくつかのボンドパッド は、電力及び接地等のために、所望により再構成されて、外部接続を簡略化し得 る。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ， ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，Ｎ Ｚ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ， ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．集積回路を含んだ能動表面を有するダイと、 ダイの前記集積回路と電気的に連通してダイ上で能動表面にわたって配列され た複数個のボンド・パッドと、 ボンド・パッドからオフセットされ、能動表面に渡るアレイにあるダイ上の複 数個の外部接続と、 複数個の外部接続の少なくとも幾つかを、複数個のボンド・パッドの少なくと も幾つかに接続するダイ上の複数個の回路トレース（traces）と、 外部接続の少なくともいくつかによりダイが電気的に接続される基板であって 、ダイの能動表面に面する該基板の表面上に導体を含み、該導体の少なくとも幾 つかがダイの外部接続とかみ合い接触している前記基板と、 を備えた半導体装置。 ２．前記複数個の回路トレースの少なくとも１つの少なくとも部分が、前記主表 面上にある誘電材料の個別層上に配置される請求項１に記載の半導体装置。 ３．前記誘電材料は、ポリイミド、シロキサン・ポリイミド及びスピンオン（sp in-on）ラスを含む群から選択される請求項２に記載の半導体装置。 ４．前記複数個の回路トレースの少なくとも１つの少なくとも部分は、誘電材料 により覆われる請求項１に記載の半導体装置。 ５．前記誘電材料は、ポリイミド、シロキサン・ポリイミド及びスピンオン（sp in-on）ガラスを含む群から選択される請求項４に記載の半導体装置。 ６．前記外部接続アレイは、導電性バンプ（conductive bumps）のアレイを 備える請求項１に記載の半導体装置。 ７．前記隆起は、再流動可能（reflowable）金属材料、導電性ポリマ及び導電性 材料を担持するポリマを含む群から選択される材料である請求項６に記載の半導 体装置。 ８．前記外部接続アレイは、ＢＧＡを含む請求項６に記載の半導体装置。 ９．前記ダイは、それを覆う外部接続アレイをもって能動表面を有する第１のダ イの代用をされる第２のダイであり、該第２のダイは、寸法、形状、ボンド・パ ッド配列及び回路の観点の少なくとも１つにおいて前記第１のダイから異なって おり、前記第２のダイの外部接続アレイは、前記第１のダイの外部接続アレイと 同じ寸法、ピッチ及びパターンである請求項１に記載の半導体装置。 １０．前記第２のダイは、前記第１のダイと比較して、少なくとも１つの次元に おいて、小さい寸法である請求項９に記載の半導体装置。 １１．前記第２のダイは、前記第１のダイの縮小（shrink）である請求項１０に 記載の半導体装置。 １２．前記外部接続アレイは、前記ダイの中央線上に単一の列で配列される請求 項１に記載の半導体装置。 １３．前記外部接続アレイは、少なくとも２つの列で配列される請求項１に記載 の半導体装置。 １４．前記外部接続アレイは、接続の少なくとも１つの矩形を含む矩形形状で配 列される請求項１に記載の半導体装置。 １５．前記外部接続アレイは、列と行で配列される請求項１に記載の半導体装置 。 １６．前記外部接続アレイは、接続の少なくとも１つの円を含む円形アレイを備 える請求項１に記載の半導体装置。 １７．ダイ上に能動表面に渡って配列された複数個のボンド・パッドを持った能 動表面を有するダイを製造し、 前記ボンド・パッドの少なくとも幾つかから前記能動表面に渡る遠隔場所まで 前記バンド・パッドからオフセットされて前記ダイ上で前記能動表面に渡って複 数個の回路トレースを延設し、 アレイを区画するために前記遠隔場所において前記能動表面から突出する外部 接続を形成するようにした、 半導体装置を製造するための方法。 １８．さらに、前記複数個の回路トレースの少なくとも１つの少なくとも部分を 誘電材料の層で覆うようにした請求項１７に記載の方法。 １９．さらに、前記主表面に適用される誘電材料の層に渡って前記回路トレース の少なくとも１つの少なくとも部分を形成するようにした請求項１７に記載の方 法。 ２０．さらに、導電性バンプとして前記外部接続を形成するようにした請求項１ ７に記載の方法。 ２１．前記外部接続は、金属材料、導電性ポリマ及び導電性材料を担持するポリ マを含む群から選択される材料で形成される請求項２０に記載の方法。 ２２．前記ダイを製造する段階は、少なくとも１つの次元において大きくかつそ の上に外部接続アレイを担持するもう１つのダイを縮小する段階を含み、前記ダ イの前記外部接続アレイを形成する段階は、前記もう１つのダイの接続アレイと 同じ寸法、パターン及びピッチの外部接続アレイを形成する段階を含む請求項１ ７に記載の方法。 ２３．さらに、前記外部接続アレイと整合するパターンで接触領域を有する導体 をその上に担持する基板を提供し、そして前記アレイの前記外部接続により前記 ダイを前記基板導体接触領域の少なくとも幾つかに接続するようにした請求項１ ７に記載の方法。 ２４．前記基板導体の前記接触領域は、寸法、形状、ボンド・パッド配列及び回 路の観点の少なくとも１つにおいて前記ダイから異なっているもう１つのダイに 接続するよう配列され、前記もう１つのダイは、前記ダイのものと同一の外部接 続アレイを担持する請求項２３に記載の方法。 ２５．ダイが適合可能な半導体装置アセンブリを設計する方法であって、 半導体ダイの能動表面上に製造されるべき少なくとも１つの集積回路機能を識 別し、 前記少なくとも１つの集積回路機能を外部回路に電気的に通信するための幾つ かの外部接続を識別し、 前記ダイの前記能動表面と前記外部回路との間で電気通信を行うために、与え られた寸法、形状及び接続のピッチの外部接続アレイを選択し、 寸法、形状、及びその上のボンド・パッド配列の観点の少なくとも１つにおい て異なっており、かつ前記少なくとも１つの識別された集積回路機能を含む少な くとも２つの半導体ダイの能動表面上に前記外部接続アレイを位置付けるように した方法。 ２６．前記少なくとも２つのダイは、第１のダイと、該第１のダイの縮小を含む 第２のダイとを含む請求項２５に記載の方法。 ２７．前記少なくとも２つのダイは、異なった製造系統（origin）の第１及び第 ２のダイを含む請求項２５に記載の方法。 ２８．さらに、前記少なくとも１つの半導体ダイ上の前記外部接続アレイの前記 外部接続の場所と、同じ半導体ダイの能動表面上の少なくとも幾つかのボンド・ パッド場所との間に延びる前記少なくとも２つの半導体ダイの少なくとも１つ上 に回路トレースを構成するようにした請求項２５に記載の方法。 ２９．前記ボンド・パッドの前記少なくとも幾つかは、前記少なくとも２つの半 導体ダイの前記少なくとも１つの前記能動表面上の周辺に位置付けられ、前記外 部接続アレイは、前記少なくとも２つの半導体ダイの前記能動表面上の相対的に 中央に位置付けられる請求項２８に記載の方法。 ３０．前記少なくとも２つのダイは、第１のダイと、該第１のダイの少なくとも １つの縮小とを含み、さらに、当該方法は、回路トレースのパターンを選択する 段階を含み、前記回路トレースの少なくとも幾つかは、前記第１のダイ上の選択 されたボンド・パッド場所から前記外部接続まで、前記少なくとも１つの縮小の 選択されたボンド・パッド場所を通して延びる請求項２５に記載の方法。 ３１．さらに、前記少なくとも２つの半導体ダイの少なくとも１つとともに使用 可能な外部接続アレイ・アダプタを設計し、そして前記選択された外部接続アレ イをその上に担持させるようにし、前記少なくとも２つの半導体ダイの前記少な くとも１つは、前記選択された外部接続アレイの場所からオフセットされるボン ド・パッドを含み、前記アダプタは、前記複数のダイの前記少なくとも１つの能 動表面上に位置付け可能であり、かつそのダイのボンド・パッド場所と、前記ア ダプタ上の前記選択された外部接続アレイの外部接続との間で通信する回路トレ ースを含み、前記少なくと２つの半導体ダイの前記少なくとも１つの上の前記外 部接続アレイの前記位置付けは、前記回路トレースの少なくとも幾つかと連通し て前記少なくとも１つの半導体ダイのボンド・パッドでもってその能動表面に前 記アダプタを適用する段階を含む請求項２５に記載の方法。 ３２．集積回路を含んだ能動表面を有するダイと、 ダイの前記集積回路と電気的に連通してダイ上で該ダイの能動表面にわたって 配列された複数個のボンド・パッドと、 少なくとも幾つかが前記ボンド・パッドから横方向に離れて前記能動表面に渡 るアレイ内に配列される、前記ダイ上の複数個の外部接続と、 前記能動表面に渡って延び、前記複数の外部接続の少なくとも幾つかを前記複 数のボンド・パッドの少なくとも幾つかに接続する複数の回路トレースと、 を備えた半導体装置。 ３３．前記複数の回路トレースは、前記ダイ上に形成される請求項３２に記載の 半導体装置。 ３４．前記回路トレースは、前記ダイの前記能動表面に適用される誘電担体上に 予め形成される請求項３２に記載の半導体装置。 ３５．前記複数のトレースは、前記誘電材料により少なくとも部分的に覆われる 請求項３２に記載の半導体装置。 ３６．前記外部接続は、導電性バンプを含む請求項３２に記載のは半導体装置。 ３７．ダイのＩ／Ｏパターンを再構成する方法であって、 第１のＩ／Ｏパターンを担持する能動表面を有する第１のダイを選択し、 該第１のＩ／Ｏパターンと異なった第２のＩ／Ｏパターンを担持する能動表面 を有する第２のダイを選択し、 前記第１のダイと前記第２のダイが、それらのそれぞれの能動表面から共通の Ｉ／Ｏパターンを提起するように前記それぞれのダイの少なくとも１つの能動表 面上に前記第１及び前記第２の能動表面Ｉ／Ｏパターンの少なくとも１つを再構 成するようにした方法。 ３８．前記共通のＩ／Ｏパターンは、前記第１のＩ／Ｏパターン及び前記第２の Ｉ／Ｏパターンの双方から異なっている請求項３７に記載の方法。 ３９．半導体ダイの能動表面にボンド・パッド・パターンを再構成する（rerout ing）ためのアダプタであって、 誘電材料の両面シートと、 各々が、前記ダイの前記パターンのボンド・パッドに対応する前記シートの第 １の面上の第１の場所から前記シート上の横方向に離れた第２の場所まで延びる 、前記シート上の複数の導電性トレースと、 前記導電性トレースと連通して前記横方向に離れた場所に配置され、前記シー トの第２の面から突出して、前記ダイを外部回路に電気的に連通する複数の外部 接続と、 を備えたアダプタ。 ４０．前記少なくとも２つの列の配列は、前記少なくとも２つの列が相互に平行 である配列、及び前記少なくとも２つの列が相互に直角をなす第１の列及び第２ の列を含む配列から選択される請求項１３に記載の半導体装置。 ４１．列の前記外部接続は、少なくとも１つの隣接の列の接続からオフセットさ れている請求項１５に記載の半導体装置。