JPH02125437A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02125437A JPH02125437A JP27731288A JP27731288A JPH02125437A JP H02125437 A JPH02125437 A JP H02125437A JP 27731288 A JP27731288 A JP 27731288A JP 27731288 A JP27731288 A JP 27731288A JP H02125437 A JPH02125437 A JP H02125437A
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- 239000000758 substrate Substances 0.000 claims abstract description 73
- 239000011347 resin Substances 0.000 claims abstract description 34
- 229920005989 resin Polymers 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000000919 ceramic Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のＩＣチップを搭載する半導体装置に関し
、特にＩＣチップ間の接続構造及び外部接続構造に関す
るものである。
、特にＩＣチップ間の接続構造及び外部接続構造に関す
るものである。
近年メモリ装置等の半導体装置に於いては、高集積化、
小型化及び多ビン化が要求されている。
小型化及び多ビン化が要求されている。
例えば１５０〜１８０個のバンプを有するＩＣチップを
複数個実装し、１８０ビン程度の外部接続端子を備えた
メモリ装置の場合は、従来信頼性の面から有機基板であ
る樹脂基板の使用は困難であり、セラミック基板にパタ
ーンを形成した無機基板が用いられている。
複数個実装し、１８０ビン程度の外部接続端子を備えた
メモリ装置の場合は、従来信頼性の面から有機基板であ
る樹脂基板の使用は困難であり、セラミック基板にパタ
ーンを形成した無機基板が用いられている。
しかし前記セラミック基板は加工性の悪さと、価格の高
いという問題があり、前述のような高密度メモリ装置に
対しても樹脂基板の利用が検討されている。
いという問題があり、前述のような高密度メモリ装置に
対しても樹脂基板の利用が検討されている。
次に第３図、第４図により従来の樹脂基板を用いた高密
度メモリ装置の構成を説明する。
度メモリ装置の構成を説明する。
第３図ゆメモリ装置の平面図、第４図は要部断面図であ
り、１０はメモリ装置である。７は樹脂基板であり、そ
の周囲には１８０本の接読ビン２が２列に配設されてい
る。
り、１０はメモリ装置である。７は樹脂基板であり、そ
の周囲には１８０本の接読ビン２が２列に配設されてい
る。
６．４は同一構成を有するメモリ用のＩＣテップであり
、辺ａ、と３４には各々５０個のパッド電極を又、辺ａ
２とａ３には各々４０個のパッド電極を有し、合計１８
０個のパッド電極が設げられている。５は制御用のＩＣ
チップであり、辺す、〜ｂ４には各々４０個のパッド電
極を有し、合計１６０ （ｌｉｉｌのパッド電極が設け
られている。
、辺ａ、と３４には各々５０個のパッド電極を又、辺ａ
２とａ３には各々４０個のパッド電極を有し、合計１８
０個のパッド電極が設げられている。５は制御用のＩＣ
チップであり、辺す、〜ｂ４には各々４０個のパッド電
極を有し、合計１６０ （ｌｉｉｌのパッド電極が設け
られている。
１１〜ｌ、は前記樹脂基板７上に設けられたチップ間接
続用の配線パターンであり、Ｌｉ−Ｌ。
続用の配線パターンであり、Ｌｉ−Ｌ。
は同じ（樹脂基板Ｚ上に設けられた外部接続用の配線パ
ターンである。
ターンである。
すなわち配線パターンｌ、〜ｌ、は各ＩＣチップ６．４
．５のパッド電極とワイヤーボンデングされることによ
り各チップ間の接続を行っている。
．５のパッド電極とワイヤーボンデングされることによ
り各チップ間の接続を行っている。
又配線パターンＬ、 Ｌ、はＩＣチップ６．４の辺ａ
、のパッド電極とワイヤーボンデングされるとともに接
続ビン２に接続されている。さらに配線パターンＬａ
、Ｌ４ 、Ｌｓは前記チップ間接続用の配線パターン’
１ 、’！ ’４から分岐した配線パターンによって
接続ビン２に接続されている。
、のパッド電極とワイヤーボンデングされるとともに接
続ビン２に接続されている。さらに配線パターンＬａ
、Ｌ４ 、Ｌｓは前記チップ間接続用の配線パターン’
１ 、’！ ’４から分岐した配線パターンによって
接続ビン２に接続されている。
第４図に於ける６はモールド樹脂を想像線で示したもの
である。
である。
しかし第３図及び第４図に示す従来の高密度メモリ装置
１０に於いては、前記ＩＣチップ３．４．５の各パッド
電極がすべて樹脂基板７上の配線パターンにワイヤーボ
ンデングされることになり、その総数は１８０＋１８０
＋１６０＝５２０１［１ｉ１となる。
１０に於いては、前記ＩＣチップ３．４．５の各パッド
電極がすべて樹脂基板７上の配線パターンにワイヤーボ
ンデングされることになり、その総数は１８０＋１８０
＋１６０＝５２０１［１ｉ１となる。
しかるに半導体装置のワイヤーボンデングに於ける歩留
り低下は、前記ＩＣチップのパッド電極に対する第１ボ
ンデングに於いては、はとんど発生せず、樹脂基板上の
配線パターンに対する第２ボンデングに於いて、そのほ
とんどが発生することがわかっている。
り低下は、前記ＩＣチップのパッド電極に対する第１ボ
ンデングに於いては、はとんど発生せず、樹脂基板上の
配線パターンに対する第２ボンデングに於いて、そのほ
とんどが発生することがわかっている。
この原因としては、無機材質であるシリコンウェハーを
基板とするＩＣチップの場合には、硬い無機基板上に形
成されたパッド電極へのワイヤーボングとなるため十分
なボンデング圧力によって強固ナボンデングが可能とな
る。
基板とするＩＣチップの場合には、硬い無機基板上に形
成されたパッド電極へのワイヤーボングとなるため十分
なボンデング圧力によって強固ナボンデングが可能とな
る。
しかし、樹脂基板上の配線パターンに対する第２ボンデ
ングは有機基板である樹脂基板の軟かさによって十分な
ボンデング圧力が得に（く、条件のバラツキによる歩留
りの低下が発生しやすいという問題がある。
ングは有機基板である樹脂基板の軟かさによって十分な
ボンデング圧力が得に（く、条件のバラツキによる歩留
りの低下が発生しやすいという問題がある。
又ＩＣチップ間の相互接続と、接続ビン２への接続とを
すべて樹脂基板７に設けた配線パターンのみによって行
う必要があるため、樹脂基板７として５層〜６層程度の
多層基板が必要となり、基板の厚さ及びコストの面に於
いても問題となる。
すべて樹脂基板７に設けた配線パターンのみによって行
う必要があるため、樹脂基板７として５層〜６層程度の
多層基板が必要となり、基板の厚さ及びコストの面に於
いても問題となる。
本発明の目的は上記問題点を解決しようとするものであ
り、高密度メモリ、装置のような多ピンで、かつボンデ
ング数の多い半導体装置な高信頼性でかつ低価格に提供
しようとするものである。
り、高密度メモリ、装置のような多ピンで、かつボンデ
ング数の多い半導体装置な高信頼性でかつ低価格に提供
しようとするものである。
上記目的な達成するための本発明に於ける構成は下記の
通りである。
通りである。
外部接続用の配線パターンを備えた樹脂基板上に配線パ
ターンな備えた無機基板を固着するとともに、前記無機
基板上に複数のＩＣチップを搭載し、各ＩＣチップのパ
ッド電極と無機基板上の配線パターンとをワイヤーボン
デングすることによりＩＣチップ間の接続を行うととも
に、前記無機基板上の配線パターンと樹脂基板上の配線
パターンとを’ワイヤーボンデングすることにより外部
接続を行うことを特徴とし、さらに前記無機基板がシリ
コン基板であることを特徴とする。
ターンな備えた無機基板を固着するとともに、前記無機
基板上に複数のＩＣチップを搭載し、各ＩＣチップのパ
ッド電極と無機基板上の配線パターンとをワイヤーボン
デングすることによりＩＣチップ間の接続を行うととも
に、前記無機基板上の配線パターンと樹脂基板上の配線
パターンとを’ワイヤーボンデングすることにより外部
接続を行うことを特徴とし、さらに前記無機基板がシリ
コン基板であることを特徴とする。
以下図面により本発明の一実施例を詳述する。
第１図は本発明に於けるメモリ装置の平面図、第２図は
要部断面図であり、対応する第３図及び第４図と同一部
材には同一番号な付し、説明を省略する。１は本発明に
於けるメモリ装置であり、機能的には従来のメモリ装置
１０と同一機能を有するものである。メモリ装置１に於
いてメモリ装置１０と異る部分は前記樹脂基板７のかわ
りとして、樹脂基板７上に無機基板９（本実施例ではシ
リコン基板を使用）を固着し、該無機基板９上に前記３
個のＩＣチップ６．４．５を搭載したものである。そし
てチップ間接続用の配線パターンｌｔ〜ｇ、及び分岐し
た配線パターン等のリードバタ−ンを無機基板９上に形
成するとともに外部接続用の配線パターンＬ１〜Ｌ、を
樹脂基板７上に形成し、前記無機基板９上のリードパタ
ーンと樹脂基板７上の配線パターンＬ、〜Ｌ、とは各々
ボンデングポジションＰ１〜Ｐ、に於いてワイヤーボン
デングされている。
要部断面図であり、対応する第３図及び第４図と同一部
材には同一番号な付し、説明を省略する。１は本発明に
於けるメモリ装置であり、機能的には従来のメモリ装置
１０と同一機能を有するものである。メモリ装置１に於
いてメモリ装置１０と異る部分は前記樹脂基板７のかわ
りとして、樹脂基板７上に無機基板９（本実施例ではシ
リコン基板を使用）を固着し、該無機基板９上に前記３
個のＩＣチップ６．４．５を搭載したものである。そし
てチップ間接続用の配線パターンｌｔ〜ｇ、及び分岐し
た配線パターン等のリードバタ−ンを無機基板９上に形
成するとともに外部接続用の配線パターンＬ１〜Ｌ、を
樹脂基板７上に形成し、前記無機基板９上のリードパタ
ーンと樹脂基板７上の配線パターンＬ、〜Ｌ、とは各々
ボンデングポジションＰ１〜Ｐ、に於いてワイヤーボン
デングされている。
上記構成に於ける各ボンデング条件について考えると、
前記ＩＣテップ６．４．５の各パッド電極はすべて無機
基板９上の配線パターンにワイヤーボンデングされてお
り、各ボンデングポジションＰ１〜Ｐ、に於けるボンデ
ングのみが樹脂基板７上の配線パターンに対するワイヤ
ーボンデングとなっている。
前記ＩＣテップ６．４．５の各パッド電極はすべて無機
基板９上の配線パターンにワイヤーボンデングされてお
り、各ボンデングポジションＰ１〜Ｐ、に於けるボンデ
ングのみが樹脂基板７上の配線パターンに対するワイヤ
ーボンデングとなっている。
このボンデング条件を従来のメモリ装置１０の場合と比
べると従来のメモリ装置１０のボンデング数は前述のご
と（、無機基板（ＩＣチップ６．４．５）と樹脂基板７
間のワイヤーボンデング数５２０個であるのに対し、本
発明のメモリ装置１のボンデング数は、無機基板（ＩＣ
チップ６．４．５）と無機基板９間のワイヤーボンデン
グ数５２０個と、無機基板９と樹脂基板７間のワイヤー
ボンデング数１８０個との゛合計７００個となる。
べると従来のメモリ装置１０のボンデング数は前述のご
と（、無機基板（ＩＣチップ６．４．５）と樹脂基板７
間のワイヤーボンデング数５２０個であるのに対し、本
発明のメモリ装置１のボンデング数は、無機基板（ＩＣ
チップ６．４．５）と無機基板９間のワイヤーボンデン
グ数５２０個と、無機基板９と樹脂基板７間のワイヤー
ボンデング数１８０個との゛合計７００個となる。
上記のごと（ワイヤーボンデング総数としてはメモリ装
置１の方が１８０個も多く、約３５％の増加となってい
るが、樹脂基板に対するワイヤーボンデング数を比較す
ると３４０個も少く、約６５％の減少となっている。
置１の方が１８０個も多く、約３５％の増加となってい
るが、樹脂基板に対するワイヤーボンデング数を比較す
ると３４０個も少く、約６５％の減少となっている。
前述のとと（半導体装置のワイヤーボンデングに於ける
歩留り低下のほとんどが樹脂基板へのワイヤーボンデン
グによることを考慮すると、本発明に於けるメモリ装置
の信頼性が極めて高（なることがわかる。この効果はメ
モリ装置に搭載されるＩＣチップの数が多くなり、チッ
プ間接続数が増加するほど顕著となる。
歩留り低下のほとんどが樹脂基板へのワイヤーボンデン
グによることを考慮すると、本発明に於けるメモリ装置
の信頼性が極めて高（なることがわかる。この効果はメ
モリ装置に搭載されるＩＣチップの数が多くなり、チッ
プ間接続数が増加するほど顕著となる。
又前記無機基板９としては、印刷パターンを有するセラ
ミック基板等、硬い基板であればなんでもよいが、本実
施例に於いてはＩＣチップと同じシリコン基板上に、Ｉ
Ｃプロセスを用いてリード電極形成と絶縁膜形成とな交
互に繰返すことにより２層〜３層の配線パターンとワイ
ヤーボンデング用のパッド電極とを形成した。
ミック基板等、硬い基板であればなんでもよいが、本実
施例に於いてはＩＣチップと同じシリコン基板上に、Ｉ
Ｃプロセスを用いてリード電極形成と絶縁膜形成とな交
互に繰返すことにより２層〜３層の配線パターンとワイ
ヤーボンデング用のパッド電極とを形成した。
この無機基板９な用いてＩＣチップ間のすべての接続を
行った結果、樹脂基板７では外部接続用の配線のみでよ
いため多層基板を使用する必要がなく両面基板を使用す
ることが可能となった。
行った結果、樹脂基板７では外部接続用の配線のみでよ
いため多層基板を使用する必要がなく両面基板を使用す
ることが可能となった。
上記のごとく本発明によれば、樹脂基板に対して部分的
に無機基板を併用することにより、樹脂基板に対するワ
イヤーボンデング数を大巾に減少させることが可能とな
り信頼性の向上を行うことが出来た。
に無機基板を併用することにより、樹脂基板に対するワ
イヤーボンデング数を大巾に減少させることが可能とな
り信頼性の向上を行うことが出来た。
又、接続ビンの植設部等の形状精度及び加工精度を必要
とする部分に樹脂基板を使用し、ＩＣチップ間接続のよ
うな配線密度な必要とする部分には、ＩＣプロセスによ
りシリコン基板な用いることによって製造を容易化する
ことが可能となり、総合的にコストダウンを行うことが
出来るとともに、多層基板の廃止による薄形化が可能と
なった。
とする部分に樹脂基板を使用し、ＩＣチップ間接続のよ
うな配線密度な必要とする部分には、ＩＣプロセスによ
りシリコン基板な用いることによって製造を容易化する
ことが可能となり、総合的にコストダウンを行うことが
出来るとともに、多層基板の廃止による薄形化が可能と
なった。
さらにＩＣチップを放熱特性の勝れた無機基板上に搭載
することによってＩＣチップの放熱特性を改善すること
が可能になる等、高密度実装の半導体装置を提供する上
で多大な効果を有する。
することによってＩＣチップの放熱特性を改善すること
が可能になる等、高密度実装の半導体装置を提供する上
で多大な効果を有する。
第１図は本発明に於けるメモリ装置の平面図、第２図は
要部断面図であり、第３図は従来のメモリ装置の平面図
、第４図は要部断面図である。 １．１０・・・・・・メモリ装置、 ６．４．５・・・・・・ＩＣチップ、 ７．７・・・・・・樹脂基板、 ９・・・・・・無機基板。 第 図 第 図
要部断面図であり、第３図は従来のメモリ装置の平面図
、第４図は要部断面図である。 １．１０・・・・・・メモリ装置、 ６．４．５・・・・・・ＩＣチップ、 ７．７・・・・・・樹脂基板、 ９・・・・・・無機基板。 第 図 第 図
Claims (2)
- （１）外部接続用の配線パターンを備えた樹脂基板上に
配線パターンを備えた無機基板を固着するとともに、前
記無機基板上に複数のＩＣチップを搭載し、各ＩＣチッ
プのパッド電極と無機基板上の配線パターンとをワイヤ
ーボンデングすることによりＩＣチップ間の接続を行う
とともに、前記無機基板上の配線パターンと樹脂基板上
の配線パターンとをワイヤーボンデングすることにより
外部接続を行うことを特徴とする半導体装置。 - （２）無機基板がシリコン基板であることを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27731288A JPH02125437A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27731288A JPH02125437A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125437A true JPH02125437A (ja) | 1990-05-14 |
Family
ID=17581786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27731288A Pending JPH02125437A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013080835A (ja) * | 2011-10-04 | 2013-05-02 | Denso Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-11-04 JP JP27731288A patent/JPH02125437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013080835A (ja) * | 2011-10-04 | 2013-05-02 | Denso Corp | 半導体装置およびその製造方法 |
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