JP2001345351A - 半導体装置組立体 - Google Patents
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- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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Abstract
(57)【要約】
【課題】 ＬＳＩチップは更に高集積化が進んでお
り、それに伴い多端子化の要求も強まる一方である。そ
して、多端子化に応じ、実装基板の配線もますます微細
化、高密度化が求められ、これに対処するＬＳＩチップ
の微細化、多層配線化、実装基板の多層配線化と、これ
らＬＳＩチップと実装基板の高集積実装技術の開発を早
急に行う必要がある。 【解決手段】 本発明では、ペアチップ上に形成され
た多層配線層の配線が、介在する絶縁層と対をなして、
ベアチップの側面部位に階段状に露出している複数のチ
ップパッドと、多層配線基板上に形成された多層配線膜
の配線が、介在する絶縁膜と対をなして多層配線基板の
上面部位に階段上に露出している複数の基板パッドとを
有し、そのチップパッドと基板パッドとが相互に衝合し
て電気的に接合され、その衝合部位が樹脂によって封止
固定されている半導体装置組立体が形成される。
り、それに伴い多端子化の要求も強まる一方である。そ
して、多端子化に応じ、実装基板の配線もますます微細
化、高密度化が求められ、これに対処するＬＳＩチップ
の微細化、多層配線化、実装基板の多層配線化と、これ
らＬＳＩチップと実装基板の高集積実装技術の開発を早
急に行う必要がある。 【解決手段】 本発明では、ペアチップ上に形成され
た多層配線層の配線が、介在する絶縁層と対をなして、
ベアチップの側面部位に階段状に露出している複数のチ
ップパッドと、多層配線基板上に形成された多層配線膜
の配線が、介在する絶縁膜と対をなして多層配線基板の
上面部位に階段上に露出している複数の基板パッドとを
有し、そのチップパッドと基板パッドとが相互に衝合し
て電気的に接合され、その衝合部位が樹脂によって封止
固定されている半導体装置組立体が形成される。
Description
【０００１】
【発明の属する技術分野】本発明はマルチチップモジュ
ール（ＭＣＭ）におけるベアチップの半導体装置組立体
の構造に関し、特に、多端子ＬＳＩチップの実装密度を
従来よりも飛躍的に向上させた組立体に関する。
ール（ＭＣＭ）におけるベアチップの半導体装置組立体
の構造に関し、特に、多端子ＬＳＩチップの実装密度を
従来よりも飛躍的に向上させた組立体に関する。
【０００２】
【従来の技術】図８は従来例の説明図であり、マルチチ
ップモジュールにおけるベアチップ１を実装する多層配
線基板７への縦型実装組立体構造の一例である。
ップモジュールにおけるベアチップ１を実装する多層配
線基板７への縦型実装組立体構造の一例である。
【０００３】図において、１はベアチップ、７は多層配
線基板、26はワイヤ結線、27ははんだバンプ、28は端子
である。
線基板、26はワイヤ結線、27ははんだバンプ、28は端子
である。
【０００４】マルチチップモジュールは主としてＬＳＩ
チップのような半導体素子を多数、一枚の基板に高密度
に実装したものや、或いはこの基板を更にケースに入れ
たり、樹脂外装を被せたりしたものの総称で、システム
全体の高速化並びに高性能化を図るために開発されたも
のである。
チップのような半導体素子を多数、一枚の基板に高密度
に実装したものや、或いはこの基板を更にケースに入れ
たり、樹脂外装を被せたりしたものの総称で、システム
全体の高速化並びに高性能化を図るために開発されたも
のである。
【０００５】半導体チップの電極パッドと基板の電極パ
ッドとの電気的接続方法としては、ワイヤボンディング
方式、ＴＡＢ方式、或いはフリップチップ方式等がある
が、高密度化には、ボンディングのための接続スペース
を必要としないフリップチップ方式が採用されている。
ッドとの電気的接続方法としては、ワイヤボンディング
方式、ＴＡＢ方式、或いはフリップチップ方式等がある
が、高密度化には、ボンディングのための接続スペース
を必要としないフリップチップ方式が採用されている。
【０００６】フリップチップ方式は、ＬＳＩチップの電
極上にバンプを形成し、そのバンプと基板の電極パッド
とを接続する方式である。
極上にバンプを形成し、そのバンプと基板の電極パッド
とを接続する方式である。
【０００７】図８は特開平８−２８８４５４号公報に開
示されキャシュメモリチップを半導体基板に縦型に搭載
したＭＣＭ構造の一例である。ＭＣＭ用のベアチップ１
を、図８（ｂ）に示すように単にはんだバンプ27を介し
てベアチップ１の電極を多層配線基板７の電極にベアチ
ップ１を縦型にして載置して、この半導体基板を図８
（ａ）に示すようにパッケージとなる多層配線基板７に
ワイヤ結線26で接続してから、モールド樹脂で封止する
構造であり、面積に対する端子数の割合に限りがある。
示されキャシュメモリチップを半導体基板に縦型に搭載
したＭＣＭ構造の一例である。ＭＣＭ用のベアチップ１
を、図８（ｂ）に示すように単にはんだバンプ27を介し
てベアチップ１の電極を多層配線基板７の電極にベアチ
ップ１を縦型にして載置して、この半導体基板を図８
（ａ）に示すようにパッケージとなる多層配線基板７に
ワイヤ結線26で接続してから、モールド樹脂で封止する
構造であり、面積に対する端子数の割合に限りがある。
【０００８】しかしながら、近年のＬＳＩ入出力端子の
増大に伴い、電極がチップの周辺にのみ形成されている
周辺型のフリップチップから、基板面全体に電極が形成
されているエリアアレイ型フリップチップに移行してい
る。
増大に伴い、電極がチップの周辺にのみ形成されている
周辺型のフリップチップから、基板面全体に電極が形成
されているエリアアレイ型フリップチップに移行してい
る。
【０００９】
【発明が解決しようとする課題】ＬＳＩチップは更に高
集積化が進んでおり、それに伴い多端子化の要求も強ま
る一方である。そして、多端子化に応じ、実装基板の配
線もますます微細化、高密度化が求められ、いつの日
か、コスト・技術、いずれの要求にも対応できなくなる
恐れがあり、これに対処するＬＳＩチップの微細化、多
層配線化、実装基板の多層配線化と、これらＬＳＩチッ
プと実装基板の高集積実装技術の開発を早急に行う必要
がある。
集積化が進んでおり、それに伴い多端子化の要求も強ま
る一方である。そして、多端子化に応じ、実装基板の配
線もますます微細化、高密度化が求められ、いつの日
か、コスト・技術、いずれの要求にも対応できなくなる
恐れがあり、これに対処するＬＳＩチップの微細化、多
層配線化、実装基板の多層配線化と、これらＬＳＩチッ
プと実装基板の高集積実装技術の開発を早急に行う必要
がある。
【００１０】
【課題を解決するための手段】図１〜２は本発明による
原理説明図であり、ＭＣＭに用いるベアチップの半導体
装置組立体の断面構造図、斜視図、ならびにＭＣＭ用実
装基板へのベアチップ実装工程図と完成図を示す。
原理説明図であり、ＭＣＭに用いるベアチップの半導体
装置組立体の断面構造図、斜視図、ならびにＭＣＭ用実
装基板へのベアチップ実装工程図と完成図を示す。
【００１１】図において、１はベアチップ、２は半導体
基板、３は電極、４は多層絶縁層、５は配線、６はチッ
プパッド、７は多層配線基板、８は基板、９は多層絶縁
膜、10は配線、11は基板パッド、12は樹脂である。
基板、３は電極、４は多層絶縁層、５は配線、６はチッ
プパッド、７は多層配線基板、８は基板、９は多層絶縁
膜、10は配線、11は基板パッド、12は樹脂である。
【００１２】本発明では、上述の課題を解決するため
に、ＭＣＭ用のベアチップの配線が形成されている面に
多層絶縁層を被覆し、各層の配線から各層の層間絶縁膜
のスルーホールを通して配線を多層絶縁膜上に引き出
し、ベアチップの側面部まで配線を延伸して、多層配線
基板と垂直に接する端面の辺に形成されたチップパッド
と接続する構造とする。そして、ＬＳＩチップに要求さ
れる端子数に応じて、多層絶縁膜、信号引出し用の配
線、及び入出力端子となるチップパッドの多層化を増大
し、端子数を増加させて行き、上記構造のベアチップを
入出力端子用のチップパッドが形成されたチップの側面
部にて、多層配線基板上の基板パッドに垂直に衝合し、
電気的に接続した後、エポキシ等の樹脂で封止固定す
る。
に、ＭＣＭ用のベアチップの配線が形成されている面に
多層絶縁層を被覆し、各層の配線から各層の層間絶縁膜
のスルーホールを通して配線を多層絶縁膜上に引き出
し、ベアチップの側面部まで配線を延伸して、多層配線
基板と垂直に接する端面の辺に形成されたチップパッド
と接続する構造とする。そして、ＬＳＩチップに要求さ
れる端子数に応じて、多層絶縁膜、信号引出し用の配
線、及び入出力端子となるチップパッドの多層化を増大
し、端子数を増加させて行き、上記構造のベアチップを
入出力端子用のチップパッドが形成されたチップの側面
部にて、多層配線基板上の基板パッドに垂直に衝合し、
電気的に接続した後、エポキシ等の樹脂で封止固定す
る。
【００１３】従来より半導体のチップを基板に対して、
チップ面が垂直に接続する方法は、半導体基板に複数の
チップを立設した構造が、特開平８−２８８４５４号公
報や特開平１０−３３５３７４号公報に開示されている
が、いずれも多端子化には対応できないものである。
チップ面が垂直に接続する方法は、半導体基板に複数の
チップを立設した構造が、特開平８−２８８４５４号公
報や特開平１０−３３５３７４号公報に開示されている
が、いずれも多端子化には対応できないものである。
【００１４】以上、述べたように、本発明のＭＣＭ用の
ベアチップ上の多層絶縁層の各層から該チップの側面部
に段階的に順次露出した入出力端子用のチップパッド
は、多層配線基板の多層配線膜の各層から段階的に順次
表面に露出した基板パッドに、多層配線基板に対してベ
アチップが垂直になるように、ベアチップと多層配線基
板とを衝合するとともに、ベアチップ上の入出力端子用
のチップパッドと、多層配線基板上の基板パッドをそれ
ぞれ電気的に接合し、衝合部位を樹脂で封止固定するベ
アチップ半導体装置を形成することで、従来のものより
実装密度を飛躍的に向上させるた半導体装置を得ること
が出来る。
ベアチップ上の多層絶縁層の各層から該チップの側面部
に段階的に順次露出した入出力端子用のチップパッド
は、多層配線基板の多層配線膜の各層から段階的に順次
表面に露出した基板パッドに、多層配線基板に対してベ
アチップが垂直になるように、ベアチップと多層配線基
板とを衝合するとともに、ベアチップ上の入出力端子用
のチップパッドと、多層配線基板上の基板パッドをそれ
ぞれ電気的に接合し、衝合部位を樹脂で封止固定するベ
アチップ半導体装置を形成することで、従来のものより
実装密度を飛躍的に向上させるた半導体装置を得ること
が出来る。
【００１５】更に、この方法によれば、ベアチップの両
面に回路を形成することもできるため、一層の高集積化
を実現することが出来る。
面に回路を形成することもできるため、一層の高集積化
を実現することが出来る。
【００１６】
【発明の実施の形態】図３は本発明の第１の実施例のＭ
ＣＭベアチップ実装のＬＳＩのベアチップ製造の工程順
模式断面図、図４は本発明の第１の実施例の実装基板製
造の工程順模式断面図、図５は本発明の第１の実施例の
ＭＣＭベアチップ実装の工程順模式断面図と完成俯瞰
図、図６は本発明の第２の実施例のベアチップの両面実
装の完成俯瞰図、図７は本発明の第３の実施例のベアチ
ップのヒートシンク取り付けの完成俯瞰図である。
ＣＭベアチップ実装のＬＳＩのベアチップ製造の工程順
模式断面図、図４は本発明の第１の実施例の実装基板製
造の工程順模式断面図、図５は本発明の第１の実施例の
ＭＣＭベアチップ実装の工程順模式断面図と完成俯瞰
図、図６は本発明の第２の実施例のベアチップの両面実
装の完成俯瞰図、図７は本発明の第３の実施例のベアチ
ップのヒートシンク取り付けの完成俯瞰図である。
【００１７】図において、１はベアチップ、７は多層配
線基板、13はＳｉ基板、14はＣｕ電極、15はエポキシ樹
脂膜、16はめっきシード、17はＣｕチップパッド、18は
ビアホール、19はＣｕ配線、20はセラミック基板、21は
ポリイミド絶縁膜、22はＣｕ配線、23はＣｕ基板パッ
ド、24はエポキシ樹脂封止材、25はヒートシンクであ
る。
線基板、13はＳｉ基板、14はＣｕ電極、15はエポキシ樹
脂膜、16はめっきシード、17はＣｕチップパッド、18は
ビアホール、19はＣｕ配線、20はセラミック基板、21は
ポリイミド絶縁膜、22はＣｕ配線、23はＣｕ基板パッ
ド、24はエポキシ樹脂封止材、25はヒートシンクであ
る。
【００１８】図３〜図５は本発明の第１の実施例の説明
図である。
図である。
【００１９】先ず、図３のベアチップの製造の工程順模
式断面図に従って、ベアチップの製造方法を説明する。
式断面図に従って、ベアチップの製造方法を説明する。
【００２０】図３（ａ）に示すように、Ｓｉ基板13の活
性領域形成面上にシリコン酸化膜等の多層絶縁層と多層
配線層が形成されたベアチップ１の表面に、Ｃｕ（銅）
電極14を形成する。
性領域形成面上にシリコン酸化膜等の多層絶縁層と多層
配線層が形成されたベアチップ１の表面に、Ｃｕ（銅）
電極14を形成する。
【００２１】図３（ｂ）に示すように、ベアチップ１の
電極形成面に多層絶縁膜としてエポキシ樹脂膜15をチッ
プサイズにもよるが、５〜２０μｍの厚さに形成する。
この多層絶縁膜は、感光性、或いは非感光性樹脂を用い
ることが出来るが、後のレーザエッチングが可能であれ
ば、材料は問わない。
電極形成面に多層絶縁膜としてエポキシ樹脂膜15をチッ
プサイズにもよるが、５〜２０μｍの厚さに形成する。
この多層絶縁膜は、感光性、或いは非感光性樹脂を用い
ることが出来るが、後のレーザエッチングが可能であれ
ば、材料は問わない。
【００２２】図３（ｃ）に示すように、めっきによる銅
の端子電極形成のためのシードとなるめっきシード16を
銅で１〜５μｍ程度の厚さにスパッタにより形成する。
めっきシード16の形成方法としてはスパッタの他、蒸
着、無電解めっきで行っても良い。導電性ペーストによ
る場合は、このプロセスは省略出来る。
の端子電極形成のためのシードとなるめっきシード16を
銅で１〜５μｍ程度の厚さにスパッタにより形成する。
めっきシード16の形成方法としてはスパッタの他、蒸
着、無電解めっきで行っても良い。導電性ペーストによ
る場合は、このプロセスは省略出来る。
【００２３】図３（ｄ）に示すように、更に、エポキシ
樹脂膜15からなる層間絶縁膜を５〜２０μｍの厚さに被
覆する。
樹脂膜15からなる層間絶縁膜を５〜２０μｍの厚さに被
覆する。
【００２４】図３（ｅ）に示すように、レーザ等でめっ
きシード16上のＣｕチップパッド17の形成部分の層間絶
縁膜をエッチングし、銅のめっきにより３〜２０μｍと
所定の厚さのＣｕチップパッド17を形成する。
きシード16上のＣｕチップパッド17の形成部分の層間絶
縁膜をエッチングし、銅のめっきにより３〜２０μｍと
所定の厚さのＣｕチップパッド17を形成する。
【００２５】図３（ｆ）に示すように、レーザ等でＣｕ
電極14とＣｕチップパッド17を接続するために、Ｃｕ電
極14上にレーザ等によりビアホール18を開口する。
電極14とＣｕチップパッド17を接続するために、Ｃｕ電
極14上にレーザ等によりビアホール18を開口する。
【００２６】図３（ｇ）に示すように、銅のめっきによ
りＣｕ配線19を１〜５μｍ程度の厚さに形成する。
りＣｕ配線19を１〜５μｍ程度の厚さに形成する。
【００２７】上記のプロセスは、多層配線基板７に形成
する多層薄膜配線技術と同じくすることが多いため、現
行のプロセスをそのまま適用可能である。
する多層薄膜配線技術と同じくすることが多いため、現
行のプロセスをそのまま適用可能である。
【００２８】図３（ｈ）に示すように、図３（ｂ）から
図３（ｇ）のプロセスを繰り返し、多層配線の各層のす
べてのＣｕ電極14をＣｕチップパッド17に接続する。
図３（ｇ）のプロセスを繰り返し、多層配線の各層のす
べてのＣｕ電極14をＣｕチップパッド17に接続する。
【００２９】図３（ｈ）において、各Ｃｕチップパッド
17上のエポキシ樹脂膜15は工程上二層となるが、便宜
上、Ｃｕ配線19でＣｕ電極14とＣｕチップパッド17を結
線した後は、エポキシ樹脂膜15を各々一層で表示する。
17上のエポキシ樹脂膜15は工程上二層となるが、便宜
上、Ｃｕ配線19でＣｕ電極14とＣｕチップパッド17を結
線した後は、エポキシ樹脂膜15を各々一層で表示する。
【００３０】図３（ｉ）に示すように、Ｃｕチップパッ
ド17が多層絶縁膜より全て露出するように、レーザを用
いて階段上にエッチングする。
ド17が多層絶縁膜より全て露出するように、レーザを用
いて階段上にエッチングする。
【００３１】次に、本発明の第１の実施例において、多
層配線基板７の製造についてはベアチップ１のＣｕ配線
19からＣｕチップパッド17の作成と略同じ工程で作成さ
れる。
層配線基板７の製造についてはベアチップ１のＣｕ配線
19からＣｕチップパッド17の作成と略同じ工程で作成さ
れる。
【００３２】図４により説明する。
【００３３】図４（ａ）に示すように、ガラス或いは厚
さ１ｍｍ程度のセラミック基板20上にエポキシ樹脂、或
いはポリイミド絶縁膜21を形成する。
さ１ｍｍ程度のセラミック基板20上にエポキシ樹脂、或
いはポリイミド絶縁膜21を形成する。
【００３４】図４（ｂ）に図４（ａ）の丸印の領域の拡
大図で示すように、ポリイミド絶縁膜21の中には多層の
Ｃｕ配線22が形成され、それぞれのＣｕ配線22の端末に
は、Ｃｕ基板パッド23を形成する。
大図で示すように、ポリイミド絶縁膜21の中には多層の
Ｃｕ配線22が形成され、それぞれのＣｕ配線22の端末に
は、Ｃｕ基板パッド23を形成する。
【００３５】図４（ｃ）に示すように、Ｃｕ配線22のＣ
ｕ基板パッド23上の部分のポリイミド絶縁膜21をレーザ
により階段状にエッチングして、各々のＣｕ配線22のＣ
ｕ基板パッドを23を順次露出する。
ｕ基板パッド23上の部分のポリイミド絶縁膜21をレーザ
により階段状にエッチングして、各々のＣｕ配線22のＣ
ｕ基板パッドを23を順次露出する。
【００３６】本発明の第１の実施例の半導体装置組立体
におけるベアチップの実装を図５により説明する。
におけるベアチップの実装を図５により説明する。
【００３７】先ず、図５（ａ）に示すように、多層配線
基板７のポリイミド絶縁膜21のビアホールエッチング部
分に、多層配線基板７上に露出したＣｕ基板パッド23の
対応する位置に合わせて、多層配線基板７にそれぞれの
ベアチップ１をほぼ垂直に立て、衝合して挿入し、図５
（ｂ）に示すように、複数のベアチップ１と多層配線基
板７の衝合部位をエポキシ樹脂封止材24でそれぞれ封止
固定する。
基板７のポリイミド絶縁膜21のビアホールエッチング部
分に、多層配線基板７上に露出したＣｕ基板パッド23の
対応する位置に合わせて、多層配線基板７にそれぞれの
ベアチップ１をほぼ垂直に立て、衝合して挿入し、図５
（ｂ）に示すように、複数のベアチップ１と多層配線基
板７の衝合部位をエポキシ樹脂封止材24でそれぞれ封止
固定する。
【００３８】図５（ｃ）に複数のベアチップ１を多層配
線基板７に実装した半導体装置組立体の完成品の俯瞰図
を示す。
線基板７に実装した半導体装置組立体の完成品の俯瞰図
を示す。
【００３９】次に、図６は本発明の第２の実施例であ
る。
る。
【００４０】図６に完成俯瞰図で示すように、第２の実
施例では、ベアチップ１の一端だけでなく、ベアチップ
１の両端にチップパッドを形成する。
施例では、ベアチップ１の一端だけでなく、ベアチップ
１の両端にチップパッドを形成する。
【００４１】そして、ベアチップ１の両端に２枚の多層
配線基板７を片方ずつ実装し、つまり、ベアチップ１を
多層配線基板７で挟み込む様にして封止固定し、一枚の
ベアチップ１の信号を振り分けて伝送し、伝送の効率
化、高速化を図る。
配線基板７を片方ずつ実装し、つまり、ベアチップ１を
多層配線基板７で挟み込む様にして封止固定し、一枚の
ベアチップ１の信号を振り分けて伝送し、伝送の効率
化、高速化を図る。
【００４２】更に、図７は本発明の第３の実施例であ
る。
る。
【００４３】図７に完成俯瞰図で示すように、第３の実
施例では、全てのベアチップ１をベアチップ１の裏面が
アルミニウム等のヒートシンク25の冷却部品に接するよ
うにして実装し、一連のベアチップ１からの発熱を効率
良く放散させるように実装する。
施例では、全てのベアチップ１をベアチップ１の裏面が
アルミニウム等のヒートシンク25の冷却部品に接するよ
うにして実装し、一連のベアチップ１からの発熱を効率
良く放散させるように実装する。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
半導体装置組立体は多端子多層配線のベアチップを多層
配線基板に差し込む様に衝合して実装出来るので、従来
の単層ベアチップよりも実装密度を飛躍的に向上出来る
上に、ベアチップを衝合により確実に固定出来るため、
信頼性も高くなる。また、この組立体構造によれば、ベ
アチップの両面に回路を形成できるため、一層の高集積
化を図ることも出来る。
半導体装置組立体は多端子多層配線のベアチップを多層
配線基板に差し込む様に衝合して実装出来るので、従来
の単層ベアチップよりも実装密度を飛躍的に向上出来る
上に、ベアチップを衝合により確実に固定出来るため、
信頼性も高くなる。また、この組立体構造によれば、ベ
アチップの両面に回路を形成できるため、一層の高集積
化を図ることも出来る。
【図１】 本発明の原理説明図（その１：ベアチップの
製造）
製造）
【図２】 本発明の原理説明図（その２：ベアチップの
実装基板への実装）
実装基板への実装）
【図３】 本発明の第１の実施例の説明図（その１：ベ
アチップの製造）
アチップの製造）
【図４】 本発明の第１の実施例の説明図（その２：実
装基板の製造）
装基板の製造）
【図５】 本発明の第１の実施例の説明図（その３：ベ
アチップの実装）
アチップの実装）
【図６】 本発明の第２の実施例の説明図（ベアチップ
の両面実装）
の両面実装）
【図７】 本発明の第３の実施例の説明図（ベアチップ
のヒートシンク）
のヒートシンク）
【図８】 従来例の説明図
図において １ ベアチップ ２ 半導体基板 ３ 電極 ４ 多層絶縁層 ５ 配線 ６ チップパッド ７ 多層配線基板 ８ 基板 ９ 多層絶縁膜 １０ 配線 １１ 基板パッド １２ 樹脂 １３ Ｓｉ基板 １４ Ｃｕ電極 １５ エポキシ樹脂膜 １６ めっきシード １７ Ｃｕチップパッド １８ ビアホール １９ Ｃｕ配線 ２０ セラミック基板 ２１ ポリイミド絶縁膜 ２２ Ｃｕ配線 ２３ Ｃｕ基板パッド ２４ エポキシ樹脂封止材 ２５ ヒートシンク ２６ ワイヤ結線 ２７ はんだバンプ ２８ 端子
Claims (2)
- 【請求項１】 ベアチップ上に形成された多層配線層の
配線が、介在する絶縁層と対をなして該ベアチップの側
面部位に階段状に露出している複数のチップパッドと、 多層配線基板上に形成された多層配線膜の配線が、介在
する絶縁膜と対をなして該多層配線基板の上面部位に階
段上に露出している複数の基板パッドとを有し、 該チップパッドと該基板パッドとが相互に衝合して電気
的に接合されており、該衝合部位が樹脂によって封止固
定されていることを特徴とする半導体装置組立体。 - 【請求項２】 前記ベアチップが裏面に冷却部品を有す
ることを特徴とする請求項１記載の半導体装置組立体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000165623A JP4356196B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体装置組立体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000165623A JP4356196B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体装置組立体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001345351A true JP2001345351A (ja) | 2001-12-14 |
| JP4356196B2 JP4356196B2 (ja) | 2009-11-04 |
Family
ID=18669069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000165623A Expired - Fee Related JP4356196B2 (ja) | 2000-06-02 | 2000-06-02 | 半導体装置組立体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4356196B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235647A (ja) * | 2003-01-30 | 2004-08-19 | Endicott Interconnect Technologies Inc | 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体 |
| JP2005175471A (ja) * | 2003-12-05 | 2005-06-30 | Samsung Electronics Co Ltd | 内部コネクタコンタクトを備えるウェーハレベル電子モジュール及びこの製造方法 |
-
2000
- 2000-06-02 JP JP2000165623A patent/JP4356196B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235647A (ja) * | 2003-01-30 | 2004-08-19 | Endicott Interconnect Technologies Inc | 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体 |
| JP2005175471A (ja) * | 2003-12-05 | 2005-06-30 | Samsung Electronics Co Ltd | 内部コネクタコンタクトを備えるウェーハレベル電子モジュール及びこの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4356196B2 (ja) | 2009-11-04 |
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