KR100324589B1 - 반도체 소자의 강유전체 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 (Sr,Bi)Ta2O9(SBT) 박막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 관한 것이며, SBT 박막 표면의 거칠기를 완화시키고, 그 막질을 보다 치밀화시킬 수 있는 반도체 소자의 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다. 본 발명은 SBT 박막의 제조시 열처리 조건을 달리하여 박막의 미세구조가 서로 다른 이중층 구조를 갖도록 한다. 즉, 즉, SBT 전구체를 스핀 코팅하고, 소성, RTP, 퍼니스 열처리를 통해 통상적인 결정립 구조의 1차 SBT 박막을 형성한 다음, 그 상부에 점도를 보다 낮춘 SBT 전구체를 사용하여 스핀 코팅하고, 소성 및 RTP 공정까지 실시하여 결정핵만으로 이루어진 2차 SBT 박막을 형성한다. 이에 본 발명은 SBT 박막의 막질을 보다 치밀화하고, 표면 거칠기를 개선할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 (Sr,Bi)Ta2O9(SBT) 박막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 관한 것이다.
강유전체 메모리 소자(Ferroelectric Random Access Memory, FeRAM)는 (Sr,Bi)Ta2O9(SBT), PbZrxTix-1O3(PZT) 등의 강유전체 물질을 캐패시터 유전체로 사용하는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 메모리하고 있는 장점이 있을 뿐만 아니라, 동작 속도 측면에서도 기존의 DRAM(Dynamic Random Access Memory)에 필적하기 때문에 차세대 메모리 소자로 각광받고 있다.
첨부된 도면 도 1은 종래기술에 따라 제조된 강유전체 캐패시터의 단면을 도시한 것으로, 소정의 공정을 마친 하지층(10) 상에 1500∼3000Å 두께의 하부 전극용 백금막(11), 1500∼3000Å 두께의 SBT 박막(12) 및 1500∼3000Å 두께의 상부 전극용 백금막(13)을 형성하고, 이들을 선택 식각하여 캐패시터를 패터닝한 상태를 나타내고 있다.
이때, 졸-겔(sol-gel)법 또는 금속유기물 화학기상증착(MOCVD)법으로 SBT 박막(12)을 제조하는 경우, SBT 전구체(precusor)의 스핀 코팅(spin coating), 소성(bake) 및 급속열처리(Rapid Thermal Process, RTP)의 공정을 2∼3회 되풀이하여 소정의 원하는 박막 두께(1500∼3000Å)를 얻은 다음, 최종적으로 800℃, 1시간, 산소(O2) 분위기에서 퍼니스 열처리(furnace anneal)하는 것이 일반적이다. 여기서, RTP 공정은 스핀 코팅 및 소성 후 비정질 상태로 존재하는 SBT 박막(12)에서 미세한 크기의 SBT 결정을 핵생성시키기 위하여 700∼750℃의 온도 범위에서 짧은 시간(30초~2분)동안 산소 분위기에서 열처리하는 것이며, 퍼니스 열처리 공정은 SBT 결정 핵을 1000∼2000Å 크기의 결정으로 성장시킴으로써 SBT 박막(12)이 충분한 강유전 특성을 갖도록 하기 위한 것이다.
SBT 박막(12)의 결정 구조는 두 개의 Bi2O2층 사이에 페로브스카이트 구조의 SrTa2O7층이 삽입된 샌드위치(sandwich) 구조의 층상 구조를 이루고 있다. 메탈 2-에틸헥사노이트(metal 2-ethylhexanoate) 용액과 같은 전구체를 사용하여 솔-겔 또는 금속유기물 화학기상증착법으로 SBT 박막(12)을 제조하는 경우, 스핀 코팅, 소성, RTP 및 퍼니스 열처리 공정을 거치면 SBT 박막(12)의 결정립은 보통 1000∼2000Å 크기의 길다란 막대 형태(rod-like crystal)가 되기 때문에, 도시된 바와 같이 SBT 박막(12) 표면의 거칠기(roughness)가 심화되고, 그 막질이 치밀화되기 어려운 문제점이 있었다. 또한, 표면 거칠기가 심화됨에 따라 SBT 박막(12)의 두께가 국부적으로 얇은 부분이 생기게 되어, 누설전류가 증가하고, 절연 파괴전압이 낮아지는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SBT 박막 표면의 거칠기를 완화시키고 그 막질을 보다 치밀화시킬 수 있는 반도체 소자의 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 제조된 SBT 강유전체 캐패시터의 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 SBT 강유전체 캐패시터 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 층간절연막
21 : 하부 전극용 백금막
22 : 제1 SBT 박막
23 : 제2 SBT 박막
24 : 상부 전극용 백금막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, (Sr,Bi)Ta2O9박막을 유전체로 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 있어서, 소정의 하부층 상에 하부 전극용 전도막을 형성하는 제1 단계; 상기 하부 전극용 전도막 상에 (Sr,Bi)Ta2O9의 제1 전구체로 메탈 2-에틸헥사노이트(metal 2-ethylhexanoate) 용액을 스핀 코팅하는 제2 단계; 소성 공정을 실시하는 제3 단계; 급속열처리를 실시하여 (Sr,Bi)Ta2O9의 결정핵을 생성하는 제4 단계; 퍼니스 열처리를 실시하여 상기 결정핵을 (Sr,Bi)Ta2O9의 결정립으로 성장시켜 제1 (Sr,Bi)Ta2O9박막을 얻는 제5 단계; 상기 제1 (Sr,Bi)Ta2O9박막 상에 (Sr,Bi)Ta2O9의 제2 전구체로 상기 제1 전구체보다 몰 농도가 낮은 메탈 2-에틸헥사노이트 용액을 스핀 코팅하는 제6 단계; 소성 공정을 실시하는 제7 단계; 급속열처리를 실시하여 (Sr,Bi)Ta2O9의 결정핵 상태의 제2 (Sr,Bi)Ta2O9박막을 얻는 제8 단계; 및 상기 제2 (Sr,Bi)Ta2O9박막 상에 상부 전극용 전도막을 형성하는 제9 단계를 포함하는 반도체 소자의 강유전체 캐패시터 제조방법이 제공된다.
본 발명은 SBT 박막의 제조시 열처리 조건을 달리하여 박막의 미세구조가 서로 다른 이중층 구조를 갖도록 한다. 즉, 즉, SBT 전구체를 스핀 코팅하고, 소성,RTP, 퍼니스 열처리를 통해 통상적인 결정립 구조의 1차 SBT 박막을 형성한 다음, 그 상부에 점도를 보다 낮춘 SBT 전구체를 사용하여 스핀 코팅하고, 소성 및 RTP 공정까지 실시하여 결정핵만으로 이루어진 2차 SBT 박막을 형성한다. 이에 본 발명은 SBT 박막의 막질을 보다 치밀화하고, 표면 거칠기를 개선할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 SBT 강유전체 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 2a에 도시된 바와 같이 소정의 공정을 마치고 층간절연막(20)이 형성된 웨이퍼 전체구조 상부에 캐패시터 하부 전극용 백금(Pt)막(21)을 1500∼3000Å 두께로 증착하고, 그 상부에 제1 SBT 박막(22)을 증착한다. 이때, 제1 SBT 박막(22) 증착 방법으로 SBT 전구체의 스핀 코팅, 소성 및 RTP 공정을 2∼3회 되풀이하여 1500∼2500Å의 박막 두께를 얻은 다음, 최종적으로 약 800℃의 산소 분위기에서 1 시간 정도 퍼니스 열처리하는 통상적인 공정을 수행하여 결정립 크기가 1000∼2000Å으로 잘 발달된 결정립으로 이루어진 SBT 박막을 형성한다.
이때, 제1 SBT 박막(22)은 길다란 형태의 결정립으로 구성되어 있기 때문에, 박막 내부에 미세 기공이 다량 존재하고, 표면 거칠기가 나쁘며, 국부적으로 두께가 얇은 부분이 존재하게 된다.
계속하여, 도 2b에 도시된 바와 같이 제1 SBT 박막(22) 상에 점도를 보다 낮춘 SBT 전구체(제1 SBT 박막(22) 증착시 사용한 SBT 전구체와 동일 물질로서, 솔벤트를 더 첨가하여 몰(mol) 농도가 낮음)를 사용하여 스핀 코팅, 소성, RTP 공정을 실시하여 200∼500Å 두께의 제2 SBT 박막(23)을 형성한다. 이때, 제2 SBT 박막(23)이 제1 SBT 박막(22)의 토폴로지(topology)가 낮은 부분을 채워주어 전체 박막이 평탄해지며, 700∼750℃ 온도 범위에서 진행되는 RTP 공정까지만 실시하여 제2 SBT 박막(23)이 미세한 결정핵만으로 이루어지도록 하기 때문에 제2 SBT 박막(23)은 그 막질이 보다 치밀화되고 그 표면 거칠기가 매우 양호한 상태를 이룬다.
다음으로, 도 2c에 도시된 바와 같이 제2 SBT 박막(23) 상에 상부 전극용 백금막(24)을 1500∼3000Å 두께로 증착하고, 이후 사진 및 식각 공정을 통해 캐패시터를 패터닝한다.
상기와 같은 공정을 진행하면, 제1 SBT 박막(22)과 제2 SBT 박막(23)으로 이루어진 이중층 구조의 SBT 박막이 종래의 SBT 박막에 비해 더욱 치밀화되고, 표면 거칠기가 개선되므로, 상부 전극과의 계면 특성이 개선되고 누설 전류의 감소 및 절연 파괴전압의 상승을 도모할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 백금막을 상·하부 전극으로 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 캐패시터 전극 재료의 종류에 관계없이 적용될 수 있다.
전술한 본 발명은 2단계 SBT 박막의 증착 공정을 통해 더욱 치밀화되고 표면 거칠기가 개선된 SBT 박막을 얻을 수 있으며, 이에 따라 상부 전극과의 계면 특성이 개선되어 누설전류의 감소 및 절연 파괴전압의 상승을 도모할 수 있다.
Claims (1)
- (Sr,Bi)Ta2O9박막을 유전체로 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 있어서,소정의 하부층 상에 하부 전극용 전도막을 형성하는 제1 단계;상기 하부 전극용 전도막 상에 (Sr,Bi)Ta2O9의 제1 전구체로 메탈 2-에틸헥사노이트(metal 2-ethylhexanoate) 용액을 스핀 코팅하는 제2 단계;소성 공정을 실시하는 제3 단계;급속열처리를 실시하여 (Sr,Bi)Ta2O9의 결정핵을 생성하는 제4 단계;퍼니스 열처리를 실시하여 상기 결정핵을 (Sr,Bi)Ta2O9의 결정립으로 성장시켜 제1 (Sr,Bi)Ta2O9박막을 얻는 제5 단계;상기 제1 (Sr,Bi)Ta2O9박막 상에 (Sr,Bi)Ta2O9의 제2 전구체로 상기 제1 전구체보다 몰 농도가 낮은 메탈 2-에틸헥사노이트 용액을 스핀 코팅하는 제6 단계;소성 공정을 실시하는 제7 단계;급속열처리를 실시하여 (Sr,Bi)Ta2O9의 결정핵 상태의 제2 (Sr,Bi)Ta2O9박막을 얻는 제8 단계; 및상기 제2 (Sr,Bi)Ta2O9박막 상에 상부 전극용 전도막을 형성하는 제9 단계를 포함하는 반도체 소자의 강유전체 캐패시터 제조방법.
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Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010031913A (ko) * | 1997-11-10 | 2001-04-16 | 가나이 쓰토무 | 유전체 소자와 그 제조 방법 |
| US6943392B2 (en) * | 1999-08-30 | 2005-09-13 | Micron Technology, Inc. | Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen |
| JP2002170938A (ja) * | 2000-04-28 | 2002-06-14 | Sharp Corp | 半導体装置およびその製造方法 |
| US6558517B2 (en) * | 2000-05-26 | 2003-05-06 | Micron Technology, Inc. | Physical vapor deposition methods |
| KR100358147B1 (ko) * | 2000-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 제조 방법 |
| US6838122B2 (en) * | 2001-07-13 | 2005-01-04 | Micron Technology, Inc. | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers |
| US20030017266A1 (en) * | 2001-07-13 | 2003-01-23 | Cem Basceri | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer |
| US7011978B2 (en) * | 2001-08-17 | 2006-03-14 | Micron Technology, Inc. | Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US20050161717A1 (en) * | 2004-01-28 | 2005-07-28 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| US7153706B2 (en) * | 2004-04-21 | 2006-12-26 | Texas Instruments Incorporated | Ferroelectric capacitor having a substantially planar dielectric layer and a method of manufacture therefor |
| US20060220177A1 (en) * | 2005-03-31 | 2006-10-05 | Palanduz Cengiz A | Reduced porosity high-k thin film mixed grains for thin film capacitor applications |
| JP2008124274A (ja) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR102180620B1 (ko) * | 2019-01-24 | 2020-11-18 | 구창영 | 비납계 페로브스카이트 압전 박막 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340085A (ja) * | 1995-06-09 | 1996-12-24 | Sharp Corp | 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子 |
| JPH10321809A (ja) * | 1997-05-19 | 1998-12-04 | Sharp Corp | 半導体記憶素子の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5423285A (en) * | 1991-02-25 | 1995-06-13 | Olympus Optical Co., Ltd. | Process for fabricating materials for ferroelectric, high dielectric constant, and integrated circuit applications |
| US5434102A (en) * | 1991-02-25 | 1995-07-18 | Symetrix Corporation | Process for fabricating layered superlattice materials and making electronic devices including same |
| JP2779443B2 (ja) | 1991-11-26 | 1998-07-23 | 三菱電機株式会社 | 半導体装置 |
| US5426075A (en) | 1994-06-15 | 1995-06-20 | Ramtron International Corporation | Method of manufacturing ferroelectric bismuth layered oxides |
| JP3012785B2 (ja) * | 1995-07-14 | 2000-02-28 | 松下電子工業株式会社 | 容量素子 |
| JP3258899B2 (ja) * | 1996-03-19 | 2002-02-18 | シャープ株式会社 | 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法 |
| KR100190111B1 (ko) | 1996-11-13 | 1999-06-01 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| JPH10172298A (ja) | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10189886A (ja) | 1996-12-26 | 1998-07-21 | Sony Corp | 誘電体キャパシタおよび強誘電体メモリ |
| KR100225497B1 (ko) | 1996-12-30 | 1999-10-15 | 오상수 | RE-TM-B 합금을 기초로 하는 영구자석 제조방법(METHOD FOR MANUFACTURING PERMANENT MAGNET BASED ON Re-TM-B ALLOY) |
| US5902131A (en) | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US6133051A (en) * | 1998-06-30 | 2000-10-17 | Advanced Technology Materials, Inc. | Amorphously deposited metal oxide ceramic films |
| JP3171170B2 (ja) * | 1998-05-25 | 2001-05-28 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| US6172385B1 (en) * | 1998-10-30 | 2001-01-09 | International Business Machines Corporation | Multilayer ferroelectric capacitor structure |
| US6204158B1 (en) * | 1998-12-18 | 2001-03-20 | Advanced Technology Materials, Inc. | Reduced diffusion of a mobile specie from a metal oxide ceramic into the substrate |
-
1998
- 1998-12-24 KR KR1019980058554A patent/KR100324589B1/ko not_active IP Right Cessation
-
1999
- 1999-11-15 US US09/440,168 patent/US6338970B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340085A (ja) * | 1995-06-09 | 1996-12-24 | Sharp Corp | 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子 |
| JPH10321809A (ja) * | 1997-05-19 | 1998-12-04 | Sharp Corp | 半導体記憶素子の製造方法 |
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