CN110678925A - 用于检测存储器的刷新不足的设备及方法 - Google Patents

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Abstract

本发明涉及用于检测存储器处的刷新不足的设备及方法。实例设备可包含多个存储器单元以及控制电路，所述控制电路经配置以监测刷新请求命令并响应于检测到所述刷新请求命令的时序未能满足刷新时序限制而执行防止未授权存取存储在所述多个存储器单元处的数据的动作。

Description

用于检测存储器的刷新不足的设备及方法
背景技术
动态随机存取存储器(DRAM)是典型的半导体存储器装置，其通过单元电容器中积累的电荷来存储信息，并且因此，除非周期性地实行刷新操作，否则信息将丢失。因此，从控制DRAM的控制装置周期性地发出指示刷新操作的刷新命令。以在1个刷新循环的周期(例如64毫秒)内刷新一定所有字线一次的频率从控制装置发出刷新命令。当控制器在供应刷新命令时违反规范或标准时，可能会发生刷新不足，借此使存储在DRAM中的数据容易受到未授权存取。
附图说明
图1A是展示根据本发明的实施例的半导体装置的整体配置的框图。
图1B是展示根据本发明的实施例的行解码器的配置的框图。
图2A是展示根据本发明的实施例的刷新地址控制电路的配置的框图。
图2B是展示根据本发明的实施例的刷新计数器的配置的框图。
图2C是展示根据本发明的实施例的根据刷新循环产生器的实例的配置的框图。
图2D是展示根据本发明的实施例的根据刷新循环产生器的另一实例的配置的框图。
图3是用于描述根据本发明的实施例的刷新地址控制电路的操作的时序图。
图4A是展示根据本发明的一些实施例的刷新不足检测电路的配置的框图。
图4B是根据本发明的一些实施例的级电路的实例电路图。
图4C是根据本发明的一些实施例的级电路的另一实例电路图。
图4D及4E是根据本发明的实施例的用以提供REQ信号及ACK信号的实例电路的框图。
图5A是展示根据本发明的第二实施例的刷新不足检测电路的配置的框图。
图5B是根据本发明的实施例的用以提供CLK信号的实例电路的框图。
图6是根据本发明的实施例的用于在存储器处检测刷新不足的实例方法的流程图。
具体实施方式
在下文中，将参照附图详细描述本发明的一些实施例。
图1A是展示根据本发明的第一实施例的半导体装置10A的整体配置的框图。
根据本实施例的半导体装置10A是例如双倍数据速率3(DDR3)或双倍数据速率4(DDR4)类型的同步DRAM(SDRAM)。半导体装置10A可集成在单个半导体芯片上并且具有存储器单元阵列11。存储器单元阵列11经提供有多个字线WL及多个位线BL，并且具有其中存储器单元MC安置在其交叉点处的配置。字线WL的选择由行解码器12A实行，并且位线BL的选择由列解码器13实行。存储器单元阵列11、行解码器12A、列解码器13及读取/写入放大器14被分成八个库库0到库7。
此外，半导体装置10A经提供有作为外部端子的地址端子21、命令端子22、时钟端子23、数据端子24、数据屏蔽端子25及电力供应端子26及27。
地址端子21是从外部向其输入地址信号ADD的端子。地址信号ADD经由地址输入电路31被供应到地址输出电路32。地址解码器32将行地址XADD供应到行解码器12A，并且将列地址YADD供应到列解码器13。此外，行地址XADD也被供应到刷新地址控制电路40A。
命令端子22是从外部向其输入命令信号COM的端子。命令信号COM经由命令输入电路33被供应到命令解码器34。命令解码器34是通过对命令信号COM解码来产生各种内部命令的电路。内部命令的实例包含活动信号ACT、预充电信号Pre、读取/写入信号R/W及刷新信号AREF。
活动信号ACT是当命令信号COM正指示行存取(活动命令)时被激活的脉冲信号。当激活活动信号ACT时，指定库地址的行解码器12A被激活。因此，选择并激活由行地址XADD指定的字线WL。预充电信号Pre是当命令信号COM指示预充电时激活的脉冲信号。当预充电信号Pre被激活时，指定库地址的行解码器12A及由由此控制的行地址XADD指定的字线WL被去激活。
读取/写入信号R/W是当命令信号COM指示列存取(读取命令或写入命令)时被激活的脉冲信号。当读取/写入信号R/W被激活时，列解码器13被激活。因此，选择由列地址YADD指定的位线BL。
因此，如果输入活动命令及读取命令，并且与其同步地输入行地址XADD及列地址YADD，那么从由行地址XADD及列地址YADD指定的存储器单元MC读取读取数据。读取数据DQ经由感测放大器SAMP、转移门TG、读取/写入放大器14及输入/输出电路15从数据端子24输出到外部。
另一方面，如果输入活动命令及写入命令，那么与其同步地输入行地址XADD及列地址YADD，且然后，如果写入数据DQ被输入到数据端子24，那么写入数据DQ经由输入/输出电路15、读取/写入放大器14、转移门TG及感测放大器SAMP被供应到存储器单元阵列11，并且被写入到由行地址XADD及列地址YADD指定的存储器单元MC。
刷新信号AREF是当命令信号COM正指示自动刷新命令时激活的脉冲信号。此外，当命令信号COM正指示自刷新进入命令时，在命令输入之后立即激活一次刷新信号AREF，此后，以期望内部时序循环地激活刷新信号AREF，并继续刷新状态。此后通过自刷新退出命令，刷新信号AREF的激活被停止并返回到IDLE状态。刷新信号AREF被供应到刷新地址控制电路40A。刷新地址控制电路40A将刷新行地址RXADD供应到行解码器12A，借此激活包含在存储器单元阵列11中的预定字线WL，借此刷新对应存储器单元MC的信息。除刷新信号AREF之外，活动信号ACT、行地址XADD等被供应到刷新地址控制电路40A。稍后将描述刷新地址控制电路40A的细节。
外部时钟信号CK及/CK输入到时钟端子23。外部时钟信号CK及外部时钟信号/CK是相互互补信号，并且其两者都被供应到时钟输入电路35。时钟输入电路35基于外部时钟信号CK及/CK而产生内部时钟信号ICLK。内部时钟信号ICLK被供应到命令解码器34、内部时钟产生器36等。内部时钟产生器36产生内部时钟信号LCLK，其控制输入/输出电路15的操作时序。
数据屏蔽端子25是向其输入数据屏蔽信号DM的端子。当数据屏蔽信号DM被激活时，禁止覆写对应数据。
电力供应端子26是向其供应电力供应电势VDD及VSS的端子。供应到电力供应端子26的电力供应电势VDD及VSS被供应到电压产生器37。电压产生器37基于电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP是主要在行解码器12A中使用的电势，内部电势VOD及VARY是在存储器单元阵列11中的感测放大器SAMP中使用的电势，且内部电势VPERI是在许多其它电路块中使用的电势。
电力供应端子27是向其供应电力供应电势VDDQ及VSSQ的端子。供应到电力供应端子27的电力供应电势VDDQ及VSSQ被供应到输入/输出电路15。电力供应电势VDDQ及VSSQ分别是与被供应到电力供应端子26的电力供应电势VDD及VSS的电势相同的电势。然而，专用电力供应电势VDDQ及VSSQ用于输入/输出电路15，使得由输入/输出电路15产生的电力供应噪声不会传播到其它电路块。
图1B是展示行解码器12A的配置的框图。
如图1B中所展示，行解码器12A经提供有行激活时序产生器121，其接收刷新信号AREF、活动信号ACT及预充电信号Pre，并产生状态信号RefPD、字线致动信号wdEn、感测放大器致动信号saEn及位线均衡信号BLEQ。状态信号RefPD被供应到多路复用器122，其选择行地址XADD及刷新行地址RXADD中的一者。由多路复用器122选择的地址XADDi被供应到行冗余控制电路123。如果由地址XADDi指示的字线由冗余字线代替，那么冲击信号RedMatch被激活，并且产生行地址XADDd1，其为替换目的地。地址XADDi及XADDd1被供应到多路复用器124；其中，如果未激活冲击信号RedMatch，那么选择地址XADDi；且如果激活控制判断信号RedMatch，那么选择地址XADDd1。所选择地址XADD2被供应到X地址解码器125。X地址解码器125基于字线致动信号wdEn、感测放大器致动信号saEn及位线均衡信号BLEQ来控制由地址XADD2指示的字线、与其对应的感测放大器，均衡电路等的操作。
针对图1A的半导体装置10A，由于来自邻近字线的干扰或由重复存储器存取引起的噪声(称为行锤)，会降低存储器单元的信息保留特性。在行锤情形下，重复存取(激活及去激活)字线，导致沿邻近字线的存储器单元泄漏其电荷并在其自身之间进行电交互，从而可能更改对应存储器单元的内容。在某些情况下，行锤攻击可能是用于破坏存储在半导体装置10A处的数据的故意方法，从而使攻击者能够检索机密或安全信息。行锤检测及缓解可通过几种不同的方式来完成，其包含监测个别字线以进行重复存取或实施随机概率模型，所述模型随机捕获字线存取并刷新相邻的字线。如果检测到行锤，一种解决方案是“窃取”正常刷新循环。“窃取”刷新循环可包含代替对待以例程或预定刷新模式进行刷新的下一个逻辑字线执行刷新(例如“正常”刷新)，而是针对刷新循环来选择以行锤攻击为目标的特定字线(例如，邻近被重复存取的行的字线)。因此，针对刷新循环跳过正常刷新，以便在可能是行锤的目标的行上执行目标刷新(例如，或基于某些其它标准)。
在目标行锤攻击中，攻击者试图以可预测方式使存储器发生故障，使得未授权用户获得对存储在存储器中受控位置的数据的存取，从而允许在经适当授权的情况下存取所述数据，且因此可能会损害系统。除行锤之外，可损害保留特性的另一方式是通过限制对半导体装置10A的刷新命令来使存储器的刷新不足。这导致存储器单元中的电荷降低，并且可能使存储器更容易受到行锤攻击。因此，半导体装置10A可包含内部电路，以在刷新请求命令的时序未能满足刷新时序限制或要求(例如，刷新不足条件)时监测存储器刷新并采取措施以防止对存储在存储器单元中的数据的未授权存取。在一些实例中，刷新时序限制或要求可基于规格限制或标准限制，例如DDR3或DDR4标准刷新时序限制。半导体装置采取的动作可包含增加“窃取”刷新循环的速率(例如，增加窃取速率)。增加窃取速率可必然会减少可用于执行正常刷新的刷新循环，这可能会使存储器的其它部分由于缺少刷新而更容易丢失数据。然而，如先前描述，行锤攻击希望通过攻击特定行来导致存储器以可预测方式发生故障，从而允许攻击者无需适当授权就可潜在地存取数据。当检测到刷新不足条件时，增加刷新窃取速率可以行锤攻击预期的可预测方式减缓或降低存储器故障的风险。对窃取速率的增加的权衡可能包含存储器的其它区域中不可预测数据丢失。然而，由于就刷新频率来说，存储器正在超出指定设计限制而操作，因此不再保证存储在存储器处的数据，并且防止安全漏洞的可接受结果可能包含数据丢失。存储器的其它部分中的数据丢失的不可预测性可能会阻止攻击者收集有用数据。响应于对刷新不足条件的检测，代替或除增加刷新窃取速率之外，由半导体装置10A采取的其它动作可包含关闭温度控制刷新(例如，满足在某些环境条件下减少刷新的模式)，有意擦除或覆写数据，停止所有正常刷新以使存储器单元丢失电荷(且因此数据)，锁定对存储器的存取，或其组合。
图2A是展示刷新地址控制电路40A的配置的框图。在一些实例中，刷新地址控制电路40A可检测行锤及/或可检测刷新命令不足。
如图2A中所展示，刷新地址控制电路40A提供有采样信号产生器41，其产生采样信号S1，BL1可使用所述采样信号S1实行移位操作以提供第二采样信号S2以将在锁存器45处的当前行地址XADD锁存为HitXAdd1地址。
采样信号产生器41随机采样响应于活动命令或预充电命令而产生的活动信号ACT或预充电信号Pre，并将所述信号作为第一采样信号S1输出。同时，可将随机采样的ACT或Pre信号配置为以行锤刷新的可靠性最高的速率采样。此采样速率可能取决于锤地址的出现频率。在一些实例中，采样速率还可取决于BL1的移位寄存器的级数(深度)，并且可获得期望的可靠性。
图2A的BL1可提供采样信号S2以将当前行地址XADD锁存为HitXAdd1地址，其在行锤发生在针对RHR缓解的窃取刷新命令之间的时间时很有可能是作为行锤的部分的未授权攻击。BL1可使用任何数目的算法来提供S2信号，以将当前行地址XADD锁存为HitXAdd1地址，例如对特定地址的冲击进行计数、使用随机采样、其组合等。锁存器电路45响应于第二采样信号S2而锁存当前行地址XADD，并将此作为行地址HitXADD1输出到地址加扰器46。
因此，从锁存器电路45输出的行地址HitXADD1可被认为是具有高存取频率的字线WL的行地址XADD。就存取来说，字线WL的行地址XADD的存取频率越高，响应于S2信号而由锁存器电路45锁存地址XADD的可能性就越高；因此，锁存器电路45极有可能锁存以极高的频率存取的字线WL的行地址XADD，所述极高频率降低连接到邻近字线WL的存储器单元MC的信息保留特性。
基于从锁存器电路45输出的行地址HitXADD1，地址加扰器46将其转换为受到频繁存取影响的字线WL的行地址HitXADD2。换句话说，如果行地址HitXADD1是侵略者地址，那么行地址HitXADD2是受害者地址。在许多情况下，作为受害者地址的行地址HitXADD2是邻近由行地址HitXADD1存取的字线WL的字线WL的地址，行地址HitXADD1是侵略者地址。
如图2A所展示，刷新地址控制电路40A进一步含有刷新计数器47及刷新循环产生器48。如图2B中所展示，刷新计数器47是在刷新信号AREF被激活时更新行地址Pre_RXADD的电路。行地址Pre_RXADD是对应于响应于刷新信号AREF而刷新的存储器单元MC的字线的地址。然而，如果激活由刷新循环产生器48产生的中断循环信号Rhr，那么即使激活刷新信号AREF，也禁止由刷新计数器47对行地址Pre_RXADD进行更新。
刷新循环产生器48响应于刷新信号AREF的激活的预定时间来激活中断循环信号Rhr。举例来说，如图2C中所展示，刷新循环产生器48由使用刷新信号AREF作为时钟同步信号的计数器电路481、移位寄存器482及组合逻辑电路483构成。作为修改实例，刷新循环产生器48可经配置以响应于第二采样信号S2而被激活。举例来说，图2D中展示针对刷新循环产生器48的此配置。据此，可降低稍后描述的额外刷新操作的频率。中断循环信号Rhr被供应到刷新计数器47及多路复用器49。
在一个实施例中，刷新不足检测电路51接收指示刷新请求的AREF信号，并在输出处提供刷新不足信号。在一些实例中，可将刷新不足信号提供到刷新循环计数器48。在其它实例中，可将刷新不足信号提供到半导体装置的其它电路，例如图1A的半导体装置10A。刷新不足信号可指示刷新不足条件。当从控制器接收的刷新请求命令的时序未能满足刷新时序限制或要求时，存在刷新不足条件。在一些实例中，可根据例如DDR3或DDR4的规范或标准来设置刷新时序限制或要求。未能满足刷新时序要求可能会使在行锤情形中定向的行更容易受到攻击。当检测到刷新不足条件时，为减缓对数据的未授权存取，半导体装置10A可采取措施来防止对存储在半导体装置10A处的数据的未授权存取。举例来说，半导体装置10A可增加针对行锤刷新(RHR)的窃取速率(例如，如在图2C及2D中通过将REFRESH STARVE信号提供到移位寄存器482所展示)，关闭温度补偿刷新功能，有意擦除或覆盖存储数据，停止所有正常刷新，或其组合。所述动作希望减少存储器因行锤攻击而以可预测方式发生故障的可能性，并增加存储器以不可预测方式或以制造商选择的方式发生故障的可能性。
在另一实施例中，代替监测刷新请求命令，刷新不足检测电路51可经由Rhr信号来监测刷新窃取，所述Rhr信号指示确定何时最后执行刷新窃取，并且可在输出处提供Rhr信号。在此实例中，当刷新不足检测电路51检测到刷新窃取之间的时间未能满足刷新时序要求时，刷新不足检测电路51可经由Rhr信号来强制刷新窃取。
多路复用器49接收从地址加扰器46输出的行地址HitXADD2及从刷新计数器47输出的行地址Pre_RXADD，并将其中的任一者输出到行解码器12A作为刷新目标的行地址RXADD。通过中断循环信号Rhr来实行其选择；其中，如果中断循环信号Rhr被去激活，那么选择从刷新计数器47输出的行地址Pre_RXADD；并且如果中断循环信号Rhr被激活，那么选择从地址加扰器46输出的行地址HitXADD2；借此分别切换并实行正常刷新及行锤刷新。
图3是用于描述特定实施例中的刷新地址控制电路40A的操作的时序图。
在图3中所展示的实例中，在时间t12、t14、t16及t18激活刷新信号AREF，并且在时间t11、t13、t15、t17及t19激活第一采样信号S1。
当在时间t11激活第一采样信号S1时，输入XADD的值R0。在此情况下，由于未激活第二采样信号S2，因此当在时间t12激活刷新信号AREF时，实行正常刷新。在此情况下，刷新计数器47的计数值从Rk-1增加到Rk。
类似地，当在时间t13激活第一采样信号S1时，在此时序输入的XADD的值R2被输入到BL1。同样在此情况下，由于没有激活第二采样信号S2，因此当在时间t14激活刷新信号AREF时，实行正常刷新。在此情况下，刷新计数器47的计数值从Rk增加到Rk+1。
类似地，在此实例中，当在时间t15激活第一采样信号S1时，由于已经接收在此时序输入的XADD的值R0，因此可激活第二采样信号S2。然后，响应于第二采样信号S2，当前行地址R0被锁存器电路45锁存，并且与行地址R0相关的行地址R0'从地址加扰器46输出。
在时间t16，激活刷新信号AREF，并且从刷新计数器47供应Rk+2作为行地址Pre_RXADD。在此情况下，由于中断循环信号Rhr处于活动状态，因此代替作为刷新计数器47输出的行地址Rk+2，从多路复用器49输出作为地址加扰器46的输出的行地址R0'。因此，对应于行地址R0'的字线WL被存取，并实行刷新操作。此外，由于中断循环信号Rhr被激活，所以刷新计数器47的更新操作停止，并且其计数值被固定为Rk+1。
然后，当在时间t17激活第一采样信号S1时，将在此时序输入的XADD的值R3输入到移位寄存器42，并实行移位操作。在此情况下，由于第二采样信号S2未被激活，因此当在时间t18激活刷新信号AREF时，实行正常刷新。在此情况下，刷新计数器47的计数值从Rk+1增加到Rk+2。
以此方式，通过使用第一采样信号S1来间歇地监测响应于活动信号ACT的存取；并且，如果检测到在预定时间段内关于同一字线WL发生预定次数的存取，那么由锁存器电路45锁存字线WL的行地址HitXADD1。行地址HitXADD1通过地址加扰器46被转换为行地址HitXADD2，并且响应于中断循环信号Rhr的激活而被供应到行解码器12A。因此，与具有高存取频率的字线WL’相关(主要是邻近)的字线WL被激活。因此，可另外刷新可能具有严重降低的数据保留特性的存储器单元MC。
图4A是展示根据本发明的一些实施例的刷新不足检测电路400的配置的框图。刷新不足检测电路400可在图2A的刷新不足检测电路51中使用。刷新不足检测电路400监测刷新请求命令的时序，并在满足刷新不足条件时提供活动刷新不足信号REFRESHSTARVE。
刷新不足检测电路400可包含一系列串联耦合的级电路0-15 410(0-11)及412(0-3)。级电路0 410(0)可接收期望的刷新请求命令(例如，基于定时器的到期)信号REQ，并且级电路15 410(11)可接收指示接收到刷新命令的确认信号ACK。ACK信号可基于从图1的命令解码器34接收到的AREF命令。REQ信号可根据接收刷新命令的期望来设置。举例来说，在DDR4规范中，期望每7.8μs指定一次刷新命令。因此，REQ信号可能每7.8μs接收一次脉冲。
在操作中，可使用复位信号RSTf及设置信号SET来初始化级电路0-15 410(0-11)及412(0-3)。RSTf及SET信号可为由刷新不足检测电路400的电路驱动的固定极性信号。初始化可设置电路，使得级电路410(0-11)经初始化为低逻辑电平0并且级电路将412(0-3)经初始化为高逻辑1电平。共同地，响应于ACK及REQ信号，级电路0-15 410(0＝11)及412(0-3)可类似于能够向前及向后移位(例如，响应于REQ信号而向左移位并响应于ACK信号而向右移位)的移位寄存器来操作。因此，可使用RSTf及SET信号来将中间级电路8 412(0)设置为当前级。SET信号可为经由反相器420的反相RSTf信号。当所有设备均根据规范正常操作时，级电路15 410(11)可按固定间隔(例如，DDR4中大约7.8μs)接收到ACK信号上的脉冲，其对应于接收刷新命令，从而致使级电路410(0-11)及412(0-3)的当前级向右移位(例如，递增)一个级，并且级电路0 410(0)可按界定周期间隔(例如，基于定时器的到期，例如对应DDR4中的7.8μs)接收REQ信号上的脉冲，从而致使当前级向左移位(例如，递减)一个级。在此情形下，当如由规范或标准界定那样周期性地接收刷新命令时，当前级通常可在级电路7 410(7)与级电路8 412(0)之间或级电路8 412(0)与级电路9 410(8)之间振荡。在一些实例中，定时器间隔可包含一些余量，例如小于5％。在一个实例中，余量可设置为大约4％。
然而，一些规范允许关于刷新命令的“借记”及“信贷”。举例来说，如果控制器正忙于存取存储器，那么其可能会延迟发送刷新命令，并且稍后补足刷新“借记”。DDR4规范在违反规范之前最多允许错过八个刷新命令间隔。相反，如果控制器闲置并有时间，那么其可能会发送更频繁的刷新命令，以便在控制器稍后变得忙碌的情况下具有刷新“信贷”，并且无法以正常周期间隔发送刷新命令。DDR4规范最多允许八个刷新命令的信贷。16级电路0-15410(0-11)及412(0-3)对应于实施例，所述实施例在检测到刷新不足条件之前允许八个刷新借记，并且最多允许考虑八个刷新信贷。
如果半导体装置完全停止接收刷新命令，或者以比指定的刷新间隔周期(例如，DDR4中的7.8μs)更长的间隔持续接收刷新命令，那么借记的数目最终可能超过指定计数(例如，超过八个刷新借记)，这可能会使控制器违反规范或标准。这可经由在级电路0 410(0)的输出处提供的FULL信号来指示。也就是说，FULL信号可指示半导体装置是否正缺乏刷新。举例来说，当处于活动状态(例如，设置或高逻辑电平)时，FULL信号可指示提供到半导体装置10A的刷新请求命令的时序未能满足操作规范或标准。可将FULL信号提供到NOR门414及延迟门416。可将延迟的FULL信号提供到NOR门414，并且NOR门414可基于来自延迟门416的全信号及延迟全信号而在输出处提供刷新不足信号REFRESH STARVE。
相反，当接收刷新命令的频率比预期的高时，来自级电路15 410(11)的FULL2信号可能指示已达到刷新请求信贷的最大数目，并且没有用于刷新请求的进一步刷新信贷被授予。
应了解，尽管图4A描绘16个级电路0-15 410(0-11)及412(0-3)，但是可包含更多或更少的级电路。在一些实例中，级电路的计数可取决于针对刷新命令操作的标准或规范。
图4B是根据本发明的一些实施例的级电路410的实例电路图。级电路410可用在图4A的级电路410(0-11)中的任何者中。
级电路410可包含互斥NOR(XNOR)门510，以接收确认信号ACK以及信号DONE的真及反，并提供全信号FULL的反。XNOR门510比较两个输入，当其匹配时输出高逻辑电平，且当其不同时输出低逻辑电平。级电路410可进一步包含反相器522以提供FULL信号。级电路410(1-10)中的FULL信号可能未被使用。ACK信号可对应于经由AREF信号接收刷新命令。XNOR门510可包含晶体管512、514、516及518。在一些实例中，晶体管512及514可为n型晶体管，并且晶体管516及518可为p型晶体管。ACK信号可控制晶体管514及518的栅极，并且DONE信号可控制晶体管512及516的栅极(例如，DONE信号的补码控制晶体管516)。所属领域的技术人员将理解，尽管归因于低晶体管计数而使XNOR门510的晶体管布置是有利的，但是归因于例如速度或驱动强度的另一优势，用以实现XNOR功能的多个方式中的另一者可在一些实例中使用。
级电路410进一步包含通过门520以在DONE匹配ACK的情况下通过REQ信号，或者在DONE不匹配ACK的情况下通过DONE信号。级电路410可进一步包含NAND门530以接收反相复位信号RSTf及通过门520的输出，并且可将输出信号提供到XNOR门510及提供DONE信号的反相器540。NAND门530与反相器540及通过门520形成锁存器，以在级电路410为全(如由高逻辑电平处的FULL信号指示)时保持DONE信号的状态。REQ信号可对应于刷新命令定时器的到期。
在操作中，可响应于RSTf信号来初始化级电路410。初始化可经由反相器540将DONE信号设置为低。从右邻近级电路410或412的DONE输出接收ACK输入，并且如果ACK为低(即，匹配本地DONE信号)，那么FULL信号被驱动为低逻辑电平，或者如果ACK为高(即，与本地DONE信号不匹配)，那么FULL信号被驱动为高逻辑电平。以此方式，当RSTf信号为低且REQ的状态无效时，将强制进入已知状态。当在初始化后将RSTf信号设置为高时，如果FULL信号为高，那么在ACK输入信号改变之前，REQ信号将继续无效。如果FULL信号为低，那么响应于REQ信号的接收，FULL信号可切换为高。也就是说，NAND门530的输出可切换为低(基于RSTf信号也被设置为高)。响应于NAND门530的输出切换为低，DONE信号可经由反相器540切换为高。切换为高的DONE信号可不再与ACK信号的状态匹配，并且可经由XNOR门510及反相器522迫使FULL信号为高值，从而致使REQ输入再次无效。
响应于在ACK信号上接收高逻辑值，DONE信号及ACK信号的值可再次匹配，并且FULL信号可切换为低。也就是说，XNOR门510可将到反相器522的输入切换为高，这可将FULL信号强制为低值。在FULL信号为低电平的情况下，通过门520可将REQ输入引导到NAND门530。DONE信号可响应于REQ信号经由NAND门530及反相器540切换为低电平而切换为低。
在图4A的上下文中，如果级电路410是除级电路410(0)以外的任何其它电路，那么可将作为左手侧上的输出提供的DONE信号耦合到邻近级电路的ACK信号输入。此外，如果级电路410不是级电路410(11)，那么可将作为右手侧上的输出提供的DONE信号耦合到邻近级的REQ信号输入。级电路0 410(0)的FULL信号可用于提供REFRESHSTARVE信号。
图4C是根据本发明的一些实施例的级电路412的实例电路图。级电路412可用在图4A的级电路412(0-3)中的任何者中。级电路412可包含先前已经关于图4B的级电路410描述的元件。所述元件已经在图4C中使用与图4B中使用的相同的参考标识，并且共同元件的操作如先前描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细描述。
图4B的级电路410与级电路412之间的差异是初始化电路。也就是说，不是NAND门530，而是级电路系统412包含NOR门630以接收SET信号(例如，图4A及4B的RSTf信号的补码)。
在操作中，可响应于SET信号来初始化级电路412。初始化可将DONE信号设置为逻辑高值。在图4A及4B的上下文中，级电路412及级电路410的初始化可具有相反极性，使得刷新不足检测电路400的中间级被设置为当前级。也就是说，位于中心右侧的级电路410及412为全，并且从每一FULL输出输出高逻辑电平，而位于中心左侧的级电路410不为全，并且从每一FULL输出输出低逻辑电平。NOR门630可响应于SET信号而提供低逻辑输出，其可经由反相器540将DONE信号设置为高，并且当ACK输入为低时将FULL信号设置为高。以此方式，当SET信号为高且REQ的状态无效时，将强制进入已知状态。当在初始化后将SET信号设置为低时，如果FULL信号为高，那么在ACK输入信号改变之前，REQ信号将继续无效。如果FULL信号为低，那么响应于REQ信号的接收，FULL信号可切换为高。也就是说，NOR门630的输出可切换为高(基于也被设置为低的SET信号)。响应于NOR门630的输出切换为高，DONE信号可经由反相器540切换为低。DONE信号切换为低可不再与ACK信号的状态匹配，并且可经由XNOR门510及反相器522迫使FULL信号为高值，从而致使REQ输入再次无效。
响应于在ACK信号上接收低逻辑值，DONE信号及ACK信号的值可再次匹配，并且FULL信号可切换为低。也就是说，XNOR门510可将到反相器522的输入切换为高，这可将FULL信号强制为低值。在FULL信号为低的情况下，通过门520可将REQ输入引导到NOR门630。DONE信号可响应于REQ信号经由NOR门630及反相器540切换为高而切换为高。
在图4A的上下文中，可将作为左手侧上的输出提供的DONE信号耦合到邻近级电路的ACK信号输入，并且可将作为右手侧上的输出提供的DONE信号耦合到邻近级的REQ信号输入。
图4D及4E是根据本发明的实施例的用以将REQ信号提供到级电路410(0)并将ACK信号提供到级电路410(11)的实例电路700及701。参照图4D，电路700包含反相器710、722及732、脉冲产生器720及触发器730。反相器710可将输入ACK信号ACKIN反相，并且脉冲产生器720可从ACKIN产生脉冲以产生时钟信号。ACKIN信号可对应于经由AREF信号接收刷新命令。时钟信号(例如，以及经由反相器722的反相时钟信号)可触发触发器730的输出。也就是说，响应于脉冲产生器720的输出，触发器730可将输入D传播到输出D以切换ACK信号。输入D及输出Q经由反相器732耦合在一起。
参照图4E，电路701包含反相器740、752及782、脉冲产生器750及触发器780。反相器740可将输入REQ信号REQIN反相，并且脉冲产生器750可从REQIN信号产生脉冲以产生时钟信号。时钟信号(例如，以及经由反相器752的反相时钟信号)可切换触发器780的输出。也就是说，响应于脉冲产生器750的输出，触发器780可将输入D传播到输出D以切换ACK信号。输入D及输出Q经由反相器782耦合在一起。
图4A到4E经呈现及描述为刷新不足检测电路的一个实例，所述刷新不足检测电路利用某一异步移位寄存器来跟踪存储器装置中刷新的信贷或借记状态。所属领域的技术人员将理解，可用其它异步或同步移位寄存器代替实例移位寄存器，并且可在不脱离本发明的范围的情况下，可以其它方式指派针对所接收的刷新命令为右的移位的方向的指派及针对流逝的时间段为左的移位的方向的指派。
图5A是展示根据本发明的一些实施例的刷新不足检测电路500的配置的框图。图5B是展示根据本发明的一些实施例的用以产生供应到图5A的刷新不足检测电路500的CLK信号的电路900的框图。刷新不足检测电路500及电路900可用在图2A的刷新不足检测电路51中。刷新不足电路500及电路900可经由RHR STEAL信号来检测刷新窃取的时序，并且可响应于检测到刷新窃取的时序未能满足刷新窃取限制而强制刷新窃取(例如，采取如参考图2A描述的一些其它动作)。
刷新不足检测500可包含一系列串联耦合的触发器810(1-5)及逻辑以：如果在定义时间段内未检测到窃取，那么执行行锤窃取(例如，NAND门822、NAND门824、NOR门826、缓冲器828、延迟器832、反相器834、锁存器836及NOR门838)。在一些实例中，定义时间段可基于根据规范或标准的对于行锤接收时间段的刷新命令的预期窃取。举例来说，在DDR4中，预期的窃取时间频率是每8个刷新循环一次，并且可能最多允许8个信贷用于刷新命令。因此，可将定时器设置为比预期窃取刷新频率加上允许信贷数目长一个周期，或17个刷新循环。在某些实例中，定时器可设置在130及140μs之间。在特定实例中，定时器可设置为132.6或136.8μs。
在操作中，触发器810(1)可接收时钟信号CLK(及反相时钟信号CLKF)，并且可响应于CLK信号而将输入D供应到输出Q。CLK信号可基于未能满足刷新窃取时间限制的刷新窃取中的失误。从触发器810(1)的输出Q可经由反相器812(1)耦合到触发器810(2)的CLK信号输入。来自触发器810(1)的输出Q的切换(例如，响应于CLK信号)可致使触发器810(2)将输入D提供到输出Q。从其余触发器810(2)到后续触发器的CLK信号输入的输出Qs的传播继续到触发器810(5)(例如，分别经由反相器812(1-4))。可将来自触发器810(1-2)的反相输出信号提供到NAND门822，并且可将来自触发器810(3-4)的反相输出信号以及来自触发器810(5)的输出信号提供到NAND门824。可将NAND门822及NAND门824的输出提供到NOR门826的输入。当NAND门822及NAND门824的全部输入为逻辑高值时，NOR门826可提供逻辑高值，从而指示自上次窃取以来已经流逝预定时间量。NOR门826的输出可经由缓冲器828被延迟。缓冲器828可将输出供应到NOR门838及锁存器836。NOR门838可直接接收缓冲器828的输出，并且可接收经由延迟器832及反相器834的延迟版本。延迟器832、反相器834及NOR门838的组合可在Rhr信号上提供脉冲。Rhr信号上的脉冲将导致接下来一或多个刷新被窃取以进行行锤修复，另外将复位图5B上的锁存器926，借此将复位信号置断言为高，并且复位图5B上的触发器928及图5A上的触发器810(1-5)，以准备监测针对任何后续刷新不足条件的刷新状态。锁存器836可提供停用温度控制刷新(TCR)模式信号，其可用于停用TCR模式。锁存器836的输出可通过加电信号PWRUP来复位。
图5B是展示用以产生在图5A的触发器NOR门510(0)的输入处提供的CLK信号的电路900的框图。电路900可包含两个逻辑路径以用于控制926及928以指定何时切换CLK信号。第一逻辑路径包含延迟器910、反相器914及NAND门918。延迟器910可接收定时器信号并且可在经由反相器914将定时器信号提供到NAND门918之前使定时器信号延迟。定时器信号可基于预期刷新窃取频率。NAND门918还可直接在第二输入处接收定时器信号，并且当两个输入都为高时可将输出脉冲化为低。
第二逻辑路径包含延迟器912、反相器916及NAND门920。延迟器912可接收行锤窃取信号RHR STEAL，并且可在经由反相器916将Rhr信号提供到NAND门920之前使Rhr信号延迟。NAND门920也可直接在第二输入处接收Rhr信号，并且当两个输入都为高时可将输出脉冲化为低。Rhr信号可对应于图2A的Rhr信号。
926可接收NAND门918及NAND门920两者的输出，并且可基于所述两个输入的切换来操作。举例来说，如果定时器信号控制锁存器926的输出，那么自上一个定时器信号以来，Rhr信号尚未切换。如果Rhr信号控制锁存器926的输出，那么已发生刷新窃取。锁存器926的输出可被提供到触发器928的输入及复位。触发器928可由延迟时钟信号CLK8及反相CLK8信号CLK8F提供时钟。CLK8信号可为NAND门918的反相输出(经由反相器922)，CLK8信号可经由反相器924反相以提供CLK8F信号。触发器928的输出可与CLK8信号一起被提供到NAND门930，并且NAND门930可基于928及CLK8信号的输出经由反相器932提供CLK信号。
图6是根据本发明的实施例的用于在存储器处检测刷新不足的实例方法1000的流程图。可使用图1的半导体装置10A、图2A的刷新地址控制电路40A、图4A的刷新不足检测电路400、图4B的级电路410、图4C的级电路、图5A的刷新不足检测电路800、图5B的电路900或其组合来执行方法1000。
方法1000可包含：在1010，在半导体装置处监测从控制器接收的刷新请求命令。监测刷新请求命令可包含响应于接收到指示已经超过预期刷新请求命令之间的时间间隔的请求信号，将多个级电路的当前级电路递减到前一级电路，以及响应于接收到指示刷新请求命令的接收的确认信号，将多个级电路的当前级电路递增到后一级电路。方法1000可进一步包含响应于缺少对针对预定时间限制的刷新请求命令的接收，检测到刷新请求命令的时序未能满足刷新时间限制。方法1000可进一步包含当当前级电路是多个级电路中的第一级电路时，提供刷新请求命令的时序未能满足刷新时序限制的指示。
方法1000可进一步包含：在1020，响应于检测到刷新请求命令的时序未能满足刷新时序限制，执行防止未授权存取存储在半导体装置处的数据的动作。执行防止未授权存取存储在半导体装置处的数据的动作可包含导致行锤刷新窃取速率增加，导致基于某些环境条件来调整刷新速率的温度控制刷新模式停用，跳过刷新，覆写存储在半导体装置处的数据，锁定对存储器装置或存储器单元的存取，或其组合。
从前述内容，将了解，尽管本文已出于说明的目的描述本发明的特定实施例，但是可在不脱离本发明的精神及范围的情况下进行各种修改。因此，本发明不受除了所附权利要求书之外的限制。
在本发明的实施例中，一种设备包含：多个存储器单元及控制电路，其经配置以监测刷新请求命令并响应于检测到所述刷新请求命令的时序未能满足刷新时序限制而执行防止未授权存取存储在所述多个存储器单元处的数据的动作。
额外地及/或替代地，所述控制器电路包括多个级电路，其经配置以跟踪所述刷新请求命令的所述时序并提供所述刷新请求命令的所述时序未能满足所述刷新时序限制的指示。
额外地及/或替代地，所述多个级电路的第一子集经初始化以提供第一输出值，并且所述多个级电路的其余子集经初始化以提供第二输出值。
额外地及/或替代地，所述多个级电路是串联耦合的。
额外地及/或替代地，所述多个级电路中的第一级电路经配置以接收指示定时器到期的请求信号，并提供所述刷新请求命令的所述时序未能满足所述刷新时序限制的所述指示，其中所述定时器与刷新请求命令的预期接收之间的经定义间隔相关联。
额外地及/或替代地，所述多个级电路中的最后级电路经配置以接收指示对刷新请求命令的确认的确认信号。
额外地及/或替代地，所述控制电路经配置以窃取刷新命令以执行行锤刷新，其中所述控制电路经配置以响应于检测到所述刷新请求命令的时序未能满足所述刷新时序限制而增加窃取刷新命令以执行行锤刷新的速率。
额外地及/或替代地，所述控制电路经配置以从地址总线随机地拦截存取线地址，并选择邻近存取线地址以窃取刷新命令。
额外地及/或替代地，为执行防止未授权存取存储在所述多个存储器单元处的所述数据的所述动作，所述控制电路经配置以导致基于某些环境条件来调整刷新速率的温度控制刷新模式停用，导致刷新被跳过，导致数据被覆盖，锁定对所述多个存储器单元的存取，或其组合。
在本发明的另一方面中，一种设备包含刷新控制电路，其经配置以：当停用控制信号时，响应于第一信号而执行第一刷新操作；以及当启用所述控制信号时，响应于第二信号而执行第二刷新操作。所述第一信号由刷新计数器产生，并且所述第二信号不由所述刷新计数器产生。所述设备进一步包含刷新不足检测电路，其经配置以串行接收刷新信号。所述刷新信号中的每一者是响应于刷新命令而产生。所述刷新不足检测电路进一步经配置以当在由所述刷新信号中的第一者及继所述刷新信号中的所述第一者之后的所述刷新信号中的第二者所定义的预定时间段期间没有接收所述刷新信号时，启用所述控制信号。
额外地及/或替代地，所述刷新不足检测电路进一步经配置以接收以第一间隔串行产生的定时器信号，并通过对所述定时器信号的数目计数来测量所述预定时间段。
额外地及/或替代地，所述刷新不足检测电路包含向上-向下计数器电路，其响应于所述定时器信号中的每一者而执行向上计数及向下计数操作中的一者，以及响应于所述刷新信号中的每一者而执行向上计数及向下计数操作中的另一者；且其中当存储在所述向上-向下计数器电路中的值取第一值时，启用所述控制信号。
额外地及/或替代地，所述刷新不足检测电路包括：计数器电路，其经配置以响应于时钟信号而向上计数；及时钟产生器，其包含锁存器电路，所述锁存器电路经配置以响应于所述定时器信号中的每一者而处于设置状态，并响应于所述刷新信号中的每一者而处于复位状态，当所述锁存器电路处于所述设置状态时，响应于所述定时器信号而产生所述时钟信号，并且当所述锁存器电路处于所述复位状态时，无论所述定时器信号如何，都不产生所述时钟信号；其中当存储在所述计数器电路中的值取第一值时，启用所述控制信号。
在本发明的另一方面中，一种设备包含一种方法，所述方法包含在半导体装置处监测从控制器接收的刷新请求命。所述方法进一步包含响应于检测到所述刷新请求命令的时序未能满足刷新时序限制，执行防止未授权存取存储在所述半导体装置处的数据的动作。
额外地及/或替代地，所述方法进一步包含响应于缺少对针对刷新窃取时间限制的刷新请求命令的接收，检测到所述刷新请求命令的所述时序已经超过预定时间限制。
额外地及/或替代地，在存储器处监测从所述控制器接收的所述刷新请求命令包含：响应于接收到指示已经超过预期刷新请求命令之间的时间间隔的请求信号，将多个级电路的当前级电路递减到前一级电路，以及响应于接收到指示刷新请求命令的接收的确认信号，将多个级电路的所述当前级电路递增到后一级电路。
额外地及/或替代地，所述方法进一步包含当所述当前级电路是所述多个级电路中的第一级电路时，提供所述刷新请求命令的所述时序未能满足所述刷新时序限制的指示。
额外地及/或替代地，执行防止对存储在所述半导体装置处的数据的未授权存取的所述动作包括增加行锤刷新窃取速率以增加。
额外地及/或替代地，执行防止未授权存取存储在所述半导体装置处的数据的所述动作包含导致基于某些环境条件来调整刷新速率的温度控制刷新模式停用，跳过刷新，覆写存储在所述半导体装置处的数据，锁定对所述半导体装置的存取，或其组合。
额外地及/或替代地，所述半导体装置是双倍数据速率动态随机存取存储器(DDRDRAM)。

Claims (20)

1.一种设备，其包括：
多个存储器单元；及
控制电路，其经配置以监测刷新请求命令并响应于检测到所述刷新请求命令的时序未能满足刷新时序限制而执行防止未授权存取存储在所述多个存储器单元处的数据的动作。
2.根据权利要求1所述的设备，其中所述控制器电路包括多个级电路，其经配置以跟踪所述刷新请求命令的所述时序并提供所述刷新请求命令的所述时序未能满足所述刷新时序限制的指示。
3.根据权利要求2所述的设备，其中所述多个级电路的第一子集经初始化以提供第一输出值，并且所述多个级电路的其余子集经初始化以提供第二输出值。
4.根据权利要求2所述的设备，其中所述多个级电路是串联耦合的。
5.根据权利要求2所述的设备，其中所述多个级电路中的第一级电路经配置以接收指示定时器到期的请求信号，并提供所述刷新请求命令的所述时序未能满足所述刷新时序限制的所述指示，其中所述定时器与刷新请求命令的预期接收之间的经定义间隔相关联。
6.根据权利要求5所述的设备，其中所述多个级电路中的最后级电路经配置以接收指示对刷新请求命令的确认的确认信号。
7.根据权利要求1所述的设备，其中所述控制电路经配置以窃取刷新命令以执行行锤刷新，其中所述控制电路经配置以响应于检测到所述刷新请求命令的时序未能满足所述刷新时序限制而增加窃取刷新命令以执行行锤刷新的速率。
8.根据权利要求7所述的设备，其中所述控制电路经配置以从地址总线随机地拦截存取线地址，并选择邻近存取线地址以窃取刷新命令。
9.根据权利要求1所述的设备，其中，为执行防止未授权存取存储在所述多个存储器单元处的所述数据的所述动作，所述控制电路经配置以导致基于某些环境条件来调整刷新速率的温度控制刷新模式停用，导致刷新被跳过，导致数据被覆写，锁定对所述多个存储器单元的存取，或其组合。
10.一种设备，其包括：
刷新控制电路，其经配置以：当停用控制信号时，响应于第一信号而执行第一刷新操作；以及当启用所述控制信号时，响应于第二信号而执行第二刷新操作，所述第一信号由刷新计数器产生，并且所述第二信号不由所述刷新计数器产生；
刷新不足检测电路，其经配置以：
串行接收刷新信号，所述刷新信号中的每一者是响应于刷新命令而产生；
当在由所述刷新信号中的第一者及继所述刷新信号中的所述第一者之后的所述刷新信号中的第二者所定义的预定时间段期间没有接收所述刷新信号时，启用所述控制信号。
11.根据权利要求10所述的设备，其中所述刷新不足检测电路进一步经配置以接收以第一间隔串行产生的定时器信号，并通过对所述定时器信号的数目计数来测量所述预定时间段。
12.根据权利要求11所述的设备，其中所述刷新不足检测电路包含向上-向下计数器电路，其响应于所述定时器信号中的每一者而执行向上计数及向下计数操作中的一者，以及响应于所述刷新信号中的每一者而执行向上计数及向下计数操作中的另一者；且
其中当存储在所述向上-向下计数器电路中的值取第一值时，启用所述控制信号。
13.根据权利要求11所述的设备，其中所述刷新不足检测电路包括：
计数器电路，其经配置以响应于时钟信号而向上计数；及
时钟产生器，其包含锁存器电路，所述锁存器电路经配置以响应于所述定时器信号中的每一者而处于设置状态，并响应于所述刷新信号中的每一者而处于复位状态，当所述锁存器电路处于所述设置状态时，响应于所述定时器信号而产生所述时钟信号，并且当所述锁存器电路处于所述复位状态时，无论所述定时器信号如何，都不产生所述时钟信号；
其中当存储在所述计数器电路中的值取第一值时，启用所述控制信号。
14.一种方法，其包括：
在半导体装置处监测从控制器接收的刷新请求命令；以及
响应于检测到所述刷新请求命令的时序未能满足刷新时序限制，执行防止未授权存取存储在所述半导体装置处的数据的动作。
15.根据权利要求14所述的方法，其进一步包括响应于缺少对针对刷新窃取时间限制的刷新请求命令的接收，检测到所述刷新请求命令的所述时序已经超过预定时间限制。
16.根据权利要求14所述的方法，其中在存储器处监测从所述控制器接收的所述刷新请求命令包括：
响应于接收到指示已经超过预期刷新请求命令之间的时间间隔的请求信号，将多个级电路的当前级电路递减到前一级电路；以及
响应于接收到指示刷新请求命令的接收的确认信号，将多个级电路的所述当前级电路递增到后一级电路。
17.根据权利要求16所述的方法，其进一步包括当所述当前级电路是所述多个级电路中的第一级电路时，提供所述刷新请求命令的所述时序未能满足所述刷新时序限制的指示。
18.根据权利要求14所述的方法，其中执行防止未授权存取存储在所述半导体装置处的数据的所述动作包括增加行锤刷新窃取速率以增加。
19.根据权利要求14所述的方法，其中执行防止未授权存取存储在所述半导体装置处的数据的所述动作包括：导致基于某些环境条件来调整刷新速率的温度控制刷新模式停用，跳过刷新，覆写存储在所述半导体装置处的数据，锁定对所述半导体装置的存取，或其组合。
20.根据权利要求14所述的方法，其中所述半导体装置是双倍数据速率动态随机存取存储器DDR DRAM。
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