KR20200000445A - 메모리의 리프레시 결여 검출을 위한 장치 및 방법 - Google Patents

메모리의 리프레시 결여 검출을 위한 장치 및 방법 Download PDF

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Abstract

메모리에서 리프레시 결여를 검출하기 위한 장치들 및 방법들. 예시적인 장치는 복수의 메모리 셀, 및 리프레시 요청 명령들을 모니터링하도록 그리고 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 복수의 메모리 셀에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하도록 구성된 제어 회로를 포함할 수 있다.

Description

메모리의 리프레시 결여 검출을 위한 장치 및 방법
전형적인 반도체 메모리 소자인 동적 랜덤 액세스 메모리(DRAM)는 셀 커패시터들에 누적되는 전하들에 의해 정보를 저장하고, 그에 따라 리프레시 동작들이 주기적으로 수행되지 않으면 정보가 손실된다. 따라서, 리프레시 동작들을 나타내는 리프레시 명령들이 DRAM을 제어하는 제어 소자로부터 주기적으로 발행된다. 리프레시 명령들은 1 리프레시 사이클의 주기(예를 들어, 64 msec)에 모든 워드 라인이 확실히 1회 리프레시되는 빈도로 제어 소자로부터 발행된다. 제어기가 리프레시 명령들을 공급하는 데 있어서 사양 또는 표준을 위반할 때 리프레시 결여가 발생하여, DRAM에 저장된 데이터를 무단 액세스에 취약하게 만들 수 있다.
도 1a는 본 개시의 일 실시예에 따른 반도체 소자의 전체 구성을 도시한 블록도이다.
도 1b는 본 개시의 일 실시예에 따른 로우 디코더의 구성을 도시한 블록도이다.
도 2a는 본 개시의 일 실시예에 따른 리프레시 어드레스 제어 회로의 구성을 도시한 블록도이다.
도 2b는 본 개시의 일 실시예에 따른 리프레시 카운터의 구성을 도시한 블록도이다.
도 2c는 본 개시의 일 실시예에 따른 리프레시 사이클 발생기의 일례에 따른 구성을 도시한 블록도이다.
도 2d는 본 개시의 일 실시예에 따른 리프레시 사이클 발생기의 다른 예에 따른 구성을 도시한 블록도이다.
도 3은 본 개시의 일 실시예에 따른 리프레시 어드레스 제어 회로의 동작들을 설명하기 위한 타이밍 차트이다.
도 4a는 본 개시의 일부 실시예에 따른 리프레시 결여 검출 회로의 구성을 도시한 블록도이다.
도 4b는 본 개시의 일부 실시 예에 따른 스테이지 회로의 예시적인 회로도이다.
도 4c는 본 개시의 일부 실시 예에 따른 스테이지 회로의 다른 예시적인 회로도이다.
도 4d 및 도 4e는 본 개시의 실시 예들에 따른 REQ 신호 및 ACK 신호를 제공하기 위한 예시적인 회로들의 블록도들이다.
도 5a는 본 개시의 제2 실시예에 따른 리프레시 결여 검출 회로의 구성을 도시한 블록도이다.
도 5b는 본 개시의 실시 예들에 따른 CLK 신호를 제공하기 위한 예시적인 회로의 블록도이다.
도 6은 본 개시의 실시예에 따른 메모리에서 리프레시 결여를 검출하기 위한 예시적인 방법의 흐름도이다.
이하, 첨부된 도면들을 참조하여 본 개시의 일부 실시 예가 상세히 설명될 것이다.
도 1a는 본 개시의 제1 실시예에 따른 반도체 소자(10A)의 전체 구성을 도시한 블록도이다.
본 실시 예에 따른 반도체 소자(10A)는 예를 들어, 더블 데이터 레이트 3(Double Data Rate 3, DDR3) 또는 더블 데이터 레이트 4(Double Data Rate 4, DDR4)의 동기 DRAM(SDRAM)이다. 반도체 소자(10A)는 단일 반도체 칩상에 집적될 수 있고 메모리 셀 어레이(11)를 갖는다. 메모리 셀 어레이(11)는 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)을 구비하고 그것들의 교점들에 메모리 셀들(MC)이 배치되는 구성을 갖는다. 워드 라인들(WL)의 선택은 로우 디코더(12A)에 의해 수행되고, 비트 라인들(BL)의 선택은 컬럼 디코더(13)에 의해 수행된다. 메모리 셀 어레이(11), 로우 디코더(12A), 컬럼 디코더(13) 및 판독/기록 증폭기(14)는 8개의 뱅크(BANK0-BANK7)로 나뉜다.
또한, 반도체 소자(10A)는 외부 단자들로서 어드레스 단자들(21), 명령 단자들(22), 클록 단자들(23), 데이터 단자들(24), 데이터 마스크 단자들(25) 및 전원 공급 기구 단자들(26 및 27)을 구비한다.
어드레스 단자들(21)은 외부로부터 어드레스 신호들(ADD)이 입력되는 단자들이다. 어드레스 신호들(ADD)은 어드레스 입력 회로(31)를 통해 어드레스 출력 회로(32)로 공급된다. 어드레스 디코더(32)는 로우 어드레스(XADD)를 로우 디코더(12A)에 공급하고, 컬럼 어드레스(YADD)를 컬럼 디코더(13)에 공급한다. 또한, 로우 어드레스(XADD)는 리프레시 어드레스 제어 회로(40A)에도 공급된다.
명령 단자들(22)은 외부로부터 명령 신호들(COM)이 입력되는 단자들이다. 명령 신호들(COM)은 명령 입력 회로(33)를 통해 명령 디코더(34)로 공급된다. 명령 디코더(34)는 명령 신호들(COM)을 디코딩함으로써 다양한 내부 명령을 발생시키는 회로이다. 내부 명령들의 예들은 액티브 신호들(ACT), 프리-차지 신호들(Pre), 판독/기록 신호들(R/W) 및 리프레시 신호들(AREF)을 포함한다.
액티브 신호(ACT)는 명령 신호(COM)가 로우 액세스(액티브 명령)를 나타내고 있을 때 활성화되는 펄스 신호이다. 액티브 신호(ACT)가 활성화될 때, 지정된 뱅크 어드레스의 로우 디코더(12A)가 활성화된다. 그 결과, 로우 어드레스(XADD)에 의해 지정된 워드 라인(WL)이 선택 및 활성화된다. 프리-차지 신호(Pre)는 명령 신호(COM)가 프리-차지를 나타내고 있을 때 활성화되는 펄스 신호이다. 프리-차지 신호(Pre)가 활성화될 때, 지정된 뱅크 어드레스의 로우 디코더(12A) 및 그에 의해 제어되는 로우 어드레스(XADD)에 의해 지정된 워드 라인(WL)은 비활성화된다.
판독/기록 신호(R/W)는 명령 신호(COM)가 컬럼 액세스(판독 명령 또는 기록 명령)를 나타내고 있을 때 활성화되는 펄스 신호이다. 판독/기록 신호(R/W)가 활성화될 때, 컬럼 디코더(13)가 활성화된다. 그 결과, 컬럼 어드레스(YADD)에 의해 지정된 비트 라인(BL)이 선택된다.
그에 따라, 액티브 명령 및 판독 명령이 입력될 경우 그리고 그것들과 동기화되어 로우 어드레스(XADD) 및 컬럼 어드레스(YADD)가 입력될 경우, 로우 어드레스(XADD) 및 컬럼 어드레스(YADD)에 의해 지정된 메모리 셀(MC)로부터 판독 데이터가 판독된다. 판독 데이터(DQ)는 데이터 단자(24)로부터 감지 증폭기(SAMP), 전달 게이트(TG), 판독/기록 증폭기(14) 및 입력/출력 회로(15)를 통해 외부로 출력된다.
다른 한편으로는, 액티브 명령 및 기록 명령이 입력될 경우, 그것들과 동기화되어 로우 어드레스(XADD) 및 컬럼 어드레스(YADD)가 입력될 경우 그리고 그 다음 기록 데이터(DQ)가 데이터 단자(24)에 입력될 경우, 기록 데이터(DQ)는 입력/출력 회로(15), 판독/기록 증폭기(14), 전달 게이트(TG) 및 감지 증폭기(SAMP)를 통해 메모리 셀 어레이(11)로 공급되고 로우 어드레스(XADD) 및 컬럼 어드레스(YADD)에 의해 지정된 메모리 셀(MC)에 기록된다.
리프레시 신호(AREF)는 명령 신호(COM)가 오토-리프레시 명령을 나타내고 있을 때 활성화되는 펄스 신호이다. 또한, 명령 신호(COM)가 셀프-리프레시 엔트리 명령을 나타내고 있을 때, 리프레시 신호(AREF)는 명령 입력 직후 한 번 활성화되고, 그 후 목적하는 내부 타이밍에 주기적으로 활성화되며, 리프레시 상태가 계속된다. 그 후 셀프-리프레시 종료 명령에 의해, 리프레시 신호(AREF)의 활성화가 중단되고 유휴 상태로 복귀한다. 리프레시 신호(AREF)는 리프레시 어드레스 제어 회로(40A)에 공급된다. 리프레시 어드레스 제어 회로(40A)는 리프레시 로우 어드레스(RXADD)를 로우 디코더(12A)에 공급함으로써, 메모리 셀 어레이(11)에 포함되는 미리 결정된 워드 라인(WL)을 활성화함으로써, 대응하는 메모리 셀(MC)의 정보를 리프레시한다. 리프레시 신호(AREF) 이외에, 액티브 신호(ACT), 로우 어드레스(XADD) 등이 리프레시 어드레스 제어 회로(40A)에 공급된다. 리프레시 어드레스 제어 회로(40A)에 대한 세부 사항들은 후술될 것이다.
외부 클록 신호들(CK 및 /CK)은 클록 단자들(23)로 입력된다. 외부 클록 신호들(CK)및 외부 클록 신호들(/CK)은 상호 상보적인 신호들이고, 둘 다 클록 입력 회로(35)에 공급된다. 클록 입력 회로(35)는 외부 클록 신호들(CK 및 /CK)에 기초하여 내부 클록 신호들(ICLK)을 발생시킨다. 내부 클록 신호들(ICLK)은 명령 디코더(34), 내부 클록 발생기(36) 등에 공급된다. 내부 클록 발생기(36)는 입력/출력 회로(15)의 동작 타이밍을 제어하는 내부 클록 신호들(LCLK)을 발생시킨다.
데이터 마스크 단자들(25)은 데이터 마스크 신호들(DM)이 입력되는 단자들이다. 데이터 마스크 신호(DM)가 활성화될 때, 대응하는 데이터의 오버라이트가 금지된다.
전원 공급 기구 단자들(26)은 전원 공급 기구 퍼텐션들(VDD 및 VSS)이 공급되는 단자들이다. 전원 공급 기구 단자들(26)에 공급되는 전원 공급 기구 퍼텐션들(VDD 및 VSS)은 전압 발생기(37)에 공급된다. 전압 발생기(37)는 전원 공급 기구 퍼텐션들(VDD 및 VSS)에 기초하여 다양한 내부 퍼텐셜(VPP, VOD, VARY, VPERI 등)을 발생시킨다. 내부 퍼텐셜(VPP)은 주로 로우 디코더(12A)에서 사용되고, 내부 퍼텐셜들(VOD 및 VARY)은 메모리 셀 어레이(11)에서의 감지 증폭기(SAMP)에서 사용되며, 내부 퍼텐셜(VPERI)은 많은 그 외 다른 회로 블록에서 사용된다.
전원 공급 기구 단자들(27)은 전원 공급 기구 퍼텐션들(VDDQ 및 VSSQ)이 공급되는 단자들이다. 전원 공급 기구 단자들(27)에 공급되는 전원 공급 기구 퍼텐션들(VDDQ 및 VSSQ)은 입력/출력 회로(15)에 공급된다. 전원 공급 기구 퍼텐셜들(VDDQ 및 VSSQ)은 각각, 전원 공급 기구 단자들(26)에 공급되는 전원 공급 기구 퍼텐셜들(VDD 및 VSS)과 동일한 퍼텐셜들이다. 그러나, 전용 전원 공급 기구 퍼텐셜들(VDDQ 및 VSSQ)은 입력/출력 회로(15)에 의해 발생되는 전원 공급 기구 잡음이 그 외 다른 회로 블록들로 전파되지 않도록입력/출력 회로(15)용으로 사용된다.
도 1b는 로우 디코더(12A)의 구성을 도시한 블록도이다.
도 1b에 도시된 바와 같이, 로우 디코더(12A)는 리프레시 신호(AREF), 액티브 신호(ACT) 및 프리-차지 신호(Pre)를 수신하고 상태 신호(RefPD) 워드 라인 구동 신호(wdEn), 감지 증폭기 구동 신호(saEn) 및 비트 라인 이퀄라이즈 신호(BLEQ)를 발생시키는 로우 활성화 타이밍 발생기(121)를 구비한다. 상태 신호(RefPD)는 다중화기(122)에 공급되며, 이는 로우 어드레스(XADD) 및 리프레시 로우 어드레스(RXADD) 중 하나를 선택한다. 다중화기(122)에 의해 선택되는 어드레스(XADDi)는 로우 리던던시 제어 회로(123)에 공급된다. 어드레스(XADDi)에 의해 표시되는 워드 라인이 리던던트 워드 라인으로 대체될 경우, 적중 신호(RedMatch)가 활성화되고, 대체 목적지인 로우 어드레스(XADDd1)가 발생된다. 어드레스들(XADDi 및 XADDd1)이 다중화기(124)에 공급되되; 적중 신호(RedMatch)가 활성화되지 않을 경우, 어드레스(XADDi)가 선택되고; 제어 감정 신호(RedMatch)가 활성화될 경우, 어드레스(XADDd1)가 선택된다. 선택된 어드레스(XADD2)는 X 어드레스 디코더(125)에 공급된다. X 어드레스 디코더(125)는 워드 라인 구동 신호(wdEn), 감지 증폭기 구동 신호(saEn) 및 비트 라인 이퀄라이즈 신호(BLEQ)에 기초하여 어드레스(XADD2), 그에 대응하는 감지 증폭기, 이퀄라이즈 회로 등에 의해 표시되는 워드 라인의 동작을 제어한다.
도 1a의 반도체 소자(10A)에 대해, 메모리 셀들의 정보 유지 특성들은 로우 해머(row hammer)라 칭해지는, 반복된 메모리 액세스들에 의해 야기되는 잡음 또는 인접한 워드 라인들로부터의 간섭에 기인하여 감소될 수 있다. 로우 해머 상황에서, 워드 라인은 반복적으로 액세스(활성화 및 비활성화)되어, 인접한 워드 라인들에 따르는 메모리 셀들이 그것들의 전하들을 누설하게 하고 서로 전기적으로 상호 작용하게 하여, 대응하는 메모리 셀들의 내용을 바꿀 수 있다. 경우에 따라, 로우 해머 공격은 공격자가 기밀 또는 보안 정보를 검색할 수 있게 하는, 반도체 소자(10A)에 저장된 데이터를 위태롭게 하기 위해 사용되는 의도적 방법일 수 있다. 로우 해머 검출 및 경감은 반복되는 액세스들 동안 개별적인 워드 라인들을 모니터링하는 방식 또는 워드 라인 액세스를 랜덤으로 포착하고 인접한 워드 라인들을 리프레시하는 랜덤 확률 모델을 구현하는 방식을 포함하여, 몇몇 상이한 방식으로 실현될 수 있다. 로우 해머가 검출될 경우, 하나의 솔루션은 통상의 리프레시 사이클을 "스틸(steal)"하는 것이다. 리프레시 사이클을 "스틸(steal)"하는 것은 루틴 또는 미리 결정된 리프레시 패턴으로 리프레시될 다음 논리적 워드 라인에 관해 리프레시를 수행하는 대신(예를 들어, "통상의" 리프레시), 리프레이 사이클 동안 로우 해머 공격의 타겟이 되는 특정 워드 라인들(예를 들어, 반복적으로 액세스되는 로우에 인접한 워드 라인들)이 선택되는 것을 포함할 수 있다. 그에 따라, 리프레시 사이클 동안 로우 해머의 타겟일 수 있는 로우에 관해 타겟이 되는 리프레시를 수행하기 위해(예를 들어, 또는 몇몇 그 외 다른 기준에 기초하여) 통상의 리프레시가 스킵된다.
타겟 로우 해머 공격 시, 공격자는 무단 사용자가 메모리에서의 제어되는 장소에 저장된 데이터에 액세스하여 적절한 인증 없이 해당 데이터가 액세스될 수 있게 하는 것과 같은 예측 가능한 방식으로 메모리 장애를 일으키려고 시도하고 있고, 그 결과 시스템은 위태롭게 될 수 있다. 로우 해머에 추가적으로, 유지 특성들이 위태롭게 될 수 있는 다른 방식은 리프레시 명령들을 반도체 소자(10A)에 제한함으로써 리프레시들의 메모리를 결여시키는 것이다. 이는 메모리 셀들의 전하들을 낮추게 되고, 메모리가 로우 해머 공격에 더 취약하게 만들 수 있다. 그에 따라, 반도체 소자(10A)는 메모리 리프레시들을 모니터링하고 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한 또는 요건을 충족하지 못했을 때(예를 들어, 리프레시 결여 상황) 메모리 셀들에 저장된 데이터에의 무단 액세스를 방지하기 위한 조치를 취하는 내부 회로를 포함할 수 있다. 일부 예에서, 리프레시 타이밍 제한 또는 요건은 DDR3 또는 DDR4 표준 리프레시 타이밍 제한들과 같은 사양 제한 또는 표준 제한에 기초할 수 있다. 반도체 소자에 의해 취해지는 조치는 리프레시 사이클들을 "스틸"하는 레이트를 증가시키는 것(예를 들어, 스틸 레이트를 증가시키는 것)을 포함할 수 있다. 스틸 레이트를 증가시키는 것은 통상의 리프레시들을 수행하기 위해 이용 가능한 리프레시 사이클들을 필연적으로 감소시킬 수 있으며, 이는 리프레시의 부족에 기인하여 메모리의 그 외 다른 부분들을 데이터 손실에 더 약하게 만들 수 있다. 그러나, 전술된 바와 같이, 로우 해머 공격은 특정 로우를 공격함으로써 예측 가능한 방식으로 메모리 장애를 일으키도록 의도되어, 공격자가 적절한 인증 없이 데이터에 액세스할 수 있게 한다. 리프레시 결여 상황이 검출될 때 리프레시 스틸 레이트를 증가시키는 것은 로우 해머 공격에 의해 의도되는 예측 가능한 방식으로 메모리 장애 위험을 경감 또는 감소시킬 수 있다. 스틸 레이트의 증가와의 트레이드 오프는 메모리의 그 외 다른 영역들에서의 예측 불가능한 데이터 손실을 포함할 수 있다. 그러나, 메모리가 리프레시 빈도 면에서 지정된 설계 제한들을 벗어나 동작되고 있기 때문에, 메모리에 저장된 데이터는 더 이상 보장되지 않고, 보안 침입으로부터 보호하는 것에 무난한 결과로 데이터 손실이 포함될 수 있다. 메모리의 그 외 다른 부분들에서 데이터 손실의 예측할 수 없는 성질으로 인해 공격자가 유용한 데이터를 수집하는 것을 방지할 수 있다. 리프레시 결여 상황의 검출에 응답하여, 리프레시 스틸 레이트를 증가시키는 대신 또는 그에 더하여, 반도체 소자(10A)에 의해 취해지는 그 외 다른 조치들은 온도 제어되는 리프레시를 턴 오프하는 것(예를 들어, 특정 환경 조건들이 충족될 때 리프레시들을 감소시키는 모드), 데이터를 의도적으로 삭제 또는 오버라이트하는 것, 모든 통상의 리프레시를 중단시켜 메모리 셀들이 전하(그리고 그에 따라 데이터)를 잃게 하는 것, 메모리에의 액세스를 로크 아웃(lock out)하는 것, 또는 이들의 조합을 포함할 수 있다.
도 2a는 리프레시 어드레스 제어 회로(40A)의 구성을 도시한 블록도이다. 리프레시 어드레스 제어 회로(40A)는 일부 예에서, 로우 해머들을 검출할 수 있고/거나 리프레시 명령 결여를 검출할 수 있다.
도 2a에 도시된 바와 같이, 리프레시 어드레스 제어 회로(40A)는 래치(45)에서 현재 로우 어드레스(XADD)를 HitXAdd1 어드레스로서 래칭하기 위해 제2 샘플링 신호(S2)를 제공하기 위한 시프트 동작들을 수행하기 위해 BL1이 사용할 수 있는 샘플링 신호(S1)를 발생시키는 샘플링 신호 발생기(41)를 구비한다.
샘플링 신호 발생기(41)는 액티브 명령 또는 프리-차지 명령에 응답하여 발생되는 액티브 신호(ACT) 또는 프리-차지 신호(Pre)를 랜덤으로 샘플링하고, 신호를 제1 샘플링 신호(S1)로서 출력한다. 그 동안, 랜덤으로 샘플링되는 ACT 또는 Pre 신호들은 로우 해머 리프레시의 신뢰성이 최고인 레이트로 샘플링되도록 구성될 수 있다. 이러한 샘플 레이트는 해머 어드레스들의 출현 빈도에 따를 수 있다. 일부 예에서, 샘플 레이트는 BL1의 시프트 레지스터의 스테이지들의 수(깊이) 그리고 목적하는 신뢰성이 얻어지는지에 따를 수도 있다.
도 2a의 BL1은 RHR 완화를 위해 리프레시 명령들을 스틸하는 사이 시간에 로우 해머가 발생한 경우 로우 해머의 일부로서 무단 공격일 가능성이 높은 현재 로우 어드레스(XADD)를 HitXAdd1 어드레스로서 래칭하기 위한 샘플링 신호 S2를 제공할 수 있다. BL1은 특정 어드레스상에서의 적중들을 카운트하는 것, 랜덤 샘플링을 사용하는 것, 이들의 조합들 등과 같은 임의의 수의 알고리즘을 사용하여 S2 신호를 제공하여 현재 로우 어드레스(XADD)를 HitXAdd1 어드레스로서 래칭할 수 있다. 래치 회로(45)는 제2 샘플링 신호(S2)에 응답하여 현재 로우 어드레스(XADD)를 래칭하고 이를 로우 어드레스(HitXADD1)로서 어드레스 스크램블러(46)에 출력한다.
그에 따라, 래치 회로(45)로부터 출력되는 로우 어드레스(HitXADD1)는 액세스 빈도가 높은 워드 라인(WL)의 로우 어드레스(XADD)로 고려될 수 있다. 액세스 면에서, 워드 라인(WL)의 로우 어드레스(XADD)의 액세스 빈도가 높을수록, S2 신호에 응답하여 래치 회로(45)에 의해 래칭될 확률이 높아지고; 그에 따라, 인접한 워드 라인(WL)에 연결된 메모리 셀들(MC)의 정보 유지 특성들을 감소시키는 매우 높은 빈도로 액세스되는 워드 라인(WL)의 로우 어드레스(XADD)가 매우 높은 확률로 래치 회로(45)에 의해 래칭된다.
래치 회로(45)로부터 출력되는 로우 어드레스(HitXADD1)에 기초하여, 어드레스 스크램블러(46)는 이를 매우 빈번한 액세스의 영향을 받는 워드 라인(WL)의 로우 어드레스(HitXADD2)로 변환한다. 다시 말해, 로우 어드레스(HitXADD1)가 공격자 어드레스일 경우, 로우 어드레스(HitXADD2)는 희생 어드레스(victim address)이다. 많은 경우에, 희생 어드레스인 로우 어드레스(HitXADD2)는 공격자 어드레스인 로우 어드레스(HitXADD1)에 의해 액세스되는 워드 라인(WL)에 인접한 워드 라인(WL)의 어드레스이다.
도 2a에 도시된 바와 같이, 리프레시 어드레스 제어 회로(40A)는 리프레시 카운터(47) 및 리프레시 사이클 발생기(48)를 더 포함한다. 도 2b에 도시된 바와 같이, 리프레시 카운터(47)는 리프레시 신호(AREF)가 활성화될 때 로우 어드레스(Pre_RXADD)를 업데이트하는 회로이다. 로우 어드레스(Pre_RXADD)는 리프레시 신호(AREF)에 응답하여 리프레시될 메모리 셀(MC)에 대응하는 워드 라인의 어드레스이다. 그러나, 리프레시 사이클 발생기(48)에 의해 발생되는 인터럽트 사이클 신호(Rhr)가 활성화될 경우, 리프레시 신호(AREF)가 활성화되더라도 리프레시 카운터(47)에 의한 로우 어드레스(Pre_RXADD)의 업데이트는 금지된다.
리프레시 사이클 발생기(48)는 리프레시 신호(AREF)의 미리 결정된 활성화 시간들에 응답하여 인터럽트 사이클 신호(Rhr)를 활성화시킨다. 예를 들어, 도 2c에 도시된 바와 같이, 리프레시 사이클 발생기(48)는 리프레시 신호(AREF)를 클록 동기화 신호로서 사용하는 카운터 회로(481), 시프트 레지스터(482) 및 조합 논리 회로(483)로 구성된다. 변형 예로서, 리프레시 사이클 발생기(48)가 제2 샘플링 신호(S2)에 응답하여 활성화되도록 구성될 수 있다. 예를 들어, 리프레시 사이클 발생기(48)에 대한 그러한 구성이 도 2d에 도시되어 있다. 이에 따르면, 후술될 추가 리프레시 동작들의 빈도가 감소될 수 있다. 인터럽트 사이클 신호(Rhr)는 리프레시 카운터(47) 및 다중화기(49)에 공급된다.
일 실시 예에서, 리프레시 결여 검출 회로(51)는 리프레시 요청을 나타내는 AREF 신호를 수신하고 출력에 리프레시 결여 신호를 제공한다. 일부 예에서, 리프레시 결여 신호는 리프레시 사이클 카운터(48)에 제공될 수 있다. 그 외 다른 예들에서, 리프레시 결여 신호는 도 1a의 반도체 소자(10a)와 같은 반도체 소자의 그 외 다른 회로에 제공될 수 있다. 리프레시 결여 신호는 리프레시 결여 상황을 나타낼 수 있다. 리프레시 결여 상황은 제어기로부터 수신되는 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한 또는 요건을 충족하지 못할 때 존재한다. 일부 예에서, 리프레시 타이밍 제한 또는 요건은 DDR3 또는 DDR4와 같은 사양 또는 표준에 따라 설정될 수 있다. 리프레시 타이밍 요건들을 충족하지 못하는 것은 로우 해머 상황에서 타겟이 된 로우들을 공격에 더 취약하게 만들 수 있다. 리프레시 결여 상황이 검출될 때, 데이터에의 무단 액세스를 경감시키기 위해, 반도체 소자(10A)는 반도체 소자(10A)에 저장된 데이터에의 무단 액세스를 방지하기 위한 조치를 취할 수 있다. 예를 들어, 반도체 소자(10A)는 로우 해머 리프레시들(RHR)에 대한 스틸 레이트를 증가시키거나(예를 들어, 도 2c 및 2d의 시프트 레지스터(482)에 REFRESH STARVE 신호를 제공함으로써 도시된 바와 같이), 온도 보상 리프레시들의 피처를 턴 오프하거나, 저장된 데이터를 의도적으로 삭제 또는 오버라이트하거나, 모든 통상의 리프레시를 중단시키거나, 이들의 조합을 할 수 있다. 조치들은 메모리가 로우 해머 공격에 의해 의도된 예측 가능한 방식으로 메모리 장애가 날 가능성을 감소시키고, 예측할 수 없는 방식으로 또는 제조업체가 선택한 방식으로 메모리 장애가 날 가능성을 높이기 위한 것이다.
다른 실시 예에서는, 리프레시 요청 명령을 모니터링하는 대신에, 리프레시 결여 검출 회로(51)가 Rhr 신호를 통해 리프레시 스틸들을 모니터링하여 리프레시 스틸이 마지막으로 수행되었을 때를 결정하고, Rhr 신호를 출력에 제공할 수 있다. 이러한 예에서, 리프레시 결여 검출 회로(51)가 리프레시 스틸들 사이의 시간이 리프레시 타이밍 요건을 충족하지 못한다는 것을 검출할 때, 리프레시 결여 검출 회로(51)는 Rhr 신호를 통해 리프레시 스틸을 강제할 수 있다.
다중화기(49)는 어드레스 스크램블러(46)로부터 출력된 로우 어드레스(HitXADD2) 및 리프레시 카운터(47)로부터 출력된 로우 어드레스(Pre_RXADD)를 수신하고, 이들 중 어느 하나를 리프레시 타겟의 로우 어드레스(RXADD)로서 로우 디코더(12A)에 출력한다. 이의 선택은 인터럽트 사이클 신호(Rhr)에 의해 수행되되; 인터럽트 사이클 신호(Rhr)가 비활성화될 경우, 리프레시 카운터(47)로부터 출력된 로우 어드레스(Pre_RXADD)가 선택되고; 인터럽트 사이클 신호(Rhr)가 활성화될 경우, 어드레스 스크램블러(46)로부터 출력된 로우 어드레스(HitXADD2)가 선택됨으로써; 통상의 리프레시 및 로우 해머 리프레시 각각을 전환 및 수행한다.
도 3은 구체적인 실시 예로 리프레시 어드레스 제어 회로(40A)의 동작들을 설명하기 위한 타이밍 차트이다.
도 3에 도시된 예에서, 리프레시 신호(AREF)는 시간 t12, t14, t16 및 t18에서 활성화되고, 제1 샘플링 신호(S1)는 시간 t11, t13, t15, t17 및 t19에서 활성화된다.
시간 t11에서 제1 샘플링 신호(S1)가 활성화될 때, XADD의 값(R0)이 입력된다. 이 경우, 제2 샘플링 신호(S2)가 활성화되지 않기 때문에, 시간 t12에서 리프레시 신호(AREF)가 활성화될 때, 통상의 리프레시가 수행된다. 이 경우, 리프레시 카운터(47)의 카운트 값이 Rk-1에서 Rk로 증분된다.
유사하게, 시간 t13에서 제1 샘플링 신호(S1)가 활성화될 때, 이러한 타이밍에서 XADD 입력의 값(R2)이 BL1로 입력된다. 또한 이 경우, 제2 샘플링 신호(S2)가 활성화되지 않기 때문에, 시간 t14에서 리프레시 신호(AREF)가 활성화될 때, 통상의 리프레시가 수행된다. 이 경우, 리프레시 카운터(47)의 카운트 값이 Rk에서 Rk+1로 증분된다.
유사하게, 이러한 예에서, 시간 t15에서 제1 샘플링 신호(S1)가 활성화될 때, 이러한 타이밍에서 XADD 입력의 값(R0)이 이미 수신되었기 때문에, 제2 샘플링 신호(S2)가 활성화될 수 있다. 그 다음, 제2 샘플링 신호(S2)에 응답하여, 현재 로우 어드레스(R0)가 래치 회로(45)에 의해 래칭되고, 로우 어드레스(R0)와 관련된 로우 어드레스(R0')가 어드레스 스크램블러(46)로부터 출력된다.
시간 t16에서, 리프레시 신호(AREF)가 활성화되고, Rk+2가 리프레시 카운터(47)로부터 로우 어드레스(Pre_RXADD)로서 공급된다. 이 경우, 인터럽트 사이클 신호(Rhr)는 액티브 상태이기 때문에, 리프레시 카운터(47)의 출력인 로우 어드레스(Rk+2) 대신, 어드레스 스크램블러(46)의 출력인 로우 어드레스(R0')가 다중화기(49)로부터 출력된다. 그 결과, 로우 어드레스(R0')에 대응하는 워드 라인(WL)이 액세스되고, 리프레시 동작이 수행된다. 또한, 인터럽트 사이클 신호(Rhr)가 활성화되기 때문에, 리프레시 카운터(47)의 업데이트 동작이 정지되고, 그 카운트 값은 Rk+1로 고정된다.
그 다음, 시간 t17에서 제1 샘플링 신호(S1)가 활성화될 때, 이러한 타이밍에서 XADD 입력의 값(R3)이 시프트 레지스터(42)로 입력되고, 시프트 동작이 수행된다. 이 경우, 제2 샘플링 신호(S2)가 활성화되지 않기 때문에, 시간 t18에서 리프레시 신호(AREF)가 활성화될 때, 통상의 리프레시가 수행된다. 이 경우, 리프레시 카운터(47)의 카운트 값이 Rk+1에서 Rk+2로 증분된다.
이러한 방식으로, 액티브 신호(ACT)에 응답하는 액세스는 제1 샘플링 신호(S1)를 사용하여 간헐적으로 모니터링되고; 미리 결정된 시기에 동일한 워드 라인(WL)에 대하여 미리 결정된 액세스 횟수들의 발생이 검출될 경우, 워드 라인(WL)의 로우 어드레스(HitXADD1)가 래치 회로(45)에 의해 래칭된다. 로우 어드레스(HitXADD1)는 어드레스 스크램블러(46)에 의해 로우 어드레스(HitXADD2)로 변환되고, 인터럽트 사이클 신호(Rhr)의 활성화에 응답하여, 로우 디코더(12A)에 공급된다. 그 결과, 액세스 빈도가 높은 워드 라인(WL')과 관련이 있는(주로 인접한) 워드 라인(WL)이 활성화된다. 그에 따라, 데이터 유지 특성들이 크게 감소되었을 수도 있는 메모리 셀(MC)이 추가적으로 리프레시될 수 있다.
도 4a는 본 개시의 일부 실시예에 따른 리프레시 결여 검출 회로(400)의 구성을 도시한 블록도이다. 리프레시 결여 검출 회로(400)는 도 2a의 리프레시 결여 검출 회로(51)에 사용될 수 있다. 리프레시 결여 검출 회로(400)는 리프레시 요청 명령들의 타이밍을 모니터링하고 리프레시 결여 상황이 충족될 때 액티브 리프레시 결여 신호(REFRESH STARVE)를 제공한다.
리프레시 결여 검출 회로(400)는 일련의 직렬로 결합된 스테이지 회로 0-15(410(0-11) 및 412(0-3))를 포함할 수 있다. 스테이지 회로 0(410(0))은 기대 리프레시 요청 명령(예를 들어, 타이머의 만료에 기초한) 신호(REQ)을 수신할 수 있고, 스테이지 회로 15(410(11))는 리프레시 명령의 수신을 나타내는 확인 응답 신호(ACK)를 수신할 수 있다. ACK 신호는 도 1의 명령 디코더(34)로부터 수신되는 AREF 명령에 기초할 수 있다. REQ 신호는 수신된 리프레시 명령들의 기대에 따라 설정될 수 있다. 예를 들어, DDR4 사양은 7.8 ㎲마다 리프레시 명령이 기대됨을 지정한다. 그에 따라, REQ 신호는 7.8 ㎲마다 펄스를 수신할 수 있다.
동작 시, 리셋 신호(RSTf) 및 설정 신호(SET)를 사용하여 스테이지 회로들 0-15(410(0-11) 및 412(0-3))이 초기화될 수 있다. RSTf 및 SET 신호들은 리프레시 결여 검출 회로(400)의 회로에 의해 구동되는 고정된 극성 신호들일 수 있다. 초기화는 스테이지 회로들(410(0-11))이 로우 논리 레벨 0으로 초기화되고 스테이지 회로들(412(0-3))이 하이 논리 1 레벨로 초기화되도록 회로들을 설정할 수 있다. 총괄하여, ACK 및 REQ 신호들에 응답하여, 스테이지 회로들 0-15(410(0-11) 및 412(0-3))은 전후로 시프트(예를 들어, REQ 신호에 응답하여 왼쪽으로 시프트하고 ACK 신호에 응답하여 오른쪽으로 시프트)할 수 있는 시프트 레지스터과 유사하게 동작할 수 있다. 그에 따라, RSTf 및 SET 신호들이 중간 스테이지 회로 8(412(0)))를 현재 스테이지로 설정하는 데 사용될 수 있다. SET 신호는 인버터(420)를 통해 역전된 RSTf 신호일 수 있다. 모든 것이 사양에 따라 통상적으로 동작하고 있을 때, 스테이지 회로 15(410(11))는 리프레시 명령들의 수신에 대응하는 규칙적인 간격들(예를 들어, DDR4에서 약 7.8 ㎲)로 ACK 신호상에 펄스를 수신할 수 있어, 스테이지 회로들(410(0-11) 및 412(0-3))의 현재 스테이지가 한 스테이지 오른쪽으로 시프트(예를 들어, 증분)하게 하고, 스테이지 회로 0((410(0))는 미리 정의된 주기 간격들로(예를 들어, 타이머의 만료, 예를 들어 DDR4에서 7.8 ㎲에 대응에 기초하여) REQ 신호상에서 펄스를 수신할 수 있어, 현재 스테이지가 한 스테이지 왼쪽으로 시프트(예를 들어, 감소)하게 한다. 이러한 상황에서, 현재 스테이지는 일반적으로 리프레시 명령들이 사양 또는 표준에 의해 정의된 바에 따라 주기적으로 수신될 때 스테이지 회로 7(410(7))과 스테이지 회로 8(412(0)) 사이 또는 스테이지 회로 8(412(0))과 스테이지 회로 9(410(8)) 사이에서 오갈 수 있다. 일부 예에서, 타이머 간격들은 이를테면 5% 미만의 일부 마진을 포함할 수 있다. 일례로, 마진은 약 4%로 설정될 수 있다.
그러나, 일부 사양은 리프레시 명령들 상의 "데빗(debits)" 및 "크레딧(credits)"을 허용한다. 예를 들어, 제어기가 메모리를 액세스하는 데 사용 중일 경우, 그것은 리프레시 명령들을 전송하는 것을 지연시키고 이후에 구성되는 리프레시 "데빗"을 가질 수있다. DDR4 사양은 사양이 위반되기 전에 최대 8개의 리프레시 명령 결여를 허용한다. 반대로, 제어기가 유휴 상태이고 시간이 있을 경우, 그것은 더 자주 리프레시 명령들을 전송하여 제어기가 이후에 사용 중이 되고, 통상의 주기 간격들로 리프레시 명령들을 전송할 수 없는 경우 리프레시 "크레딧"을 얻을 수 있다. DDR4 사양은 최대 8개 리프레시 명령의 크레딧을 허용한다. 16개의 스테이지 회로 0-15(410(0-11) 및 412(0-3))은 리프레시 결여 상황이 검출되기 전에 8개의 리프레시 데빗을 허용하고 최대 8개의 리프레시 크레딧이 고려되게 허용하는 실시 예에 대응한다.
반도체 소자가 리프레시 명령들을 함께 수신하는 것을 중단하거나, 또는 지정된 리프레시 간격 주기(예를 들어, DDR4에서 7.8 ㎲)보다 긴 간격들로 리프레시 명령들을 지속적으로 수신할 경우, 데빗들의 수는 지정된 수를 초과(예를 들어, 8개의 리프레시 데빗을 초과)할 수 있으며, 이는 제어기가 사양 또는 표준 위반 상태에 놓이게 할 수 있다. 이는 스테이지 회로 0(410(0))의 출력에 제공되는 FULL 신호를 통해 표시될 수 있다. 즉, FULL 신호는 반도체 소자가 리프레시들이 결여되고 있는지 여부를 나타낼 수 있다. 예를 들어, 액티브(예를 들어, 설정 또는 하이 논리 레벨)일 때, FULL 신호는 반도체 소자(10A)에 제공되는 리프레시 요청 명령들의 타이밍이 동작 사양 또는 표준을 충족하지 못했음을 나타낼 수 있다. FULL 신호는 NOR 게이트(414) 및 지연 게이트(416)에 제공될 수 있다. 지연된 FULL 신호는 NOR 게이트(414)에 제공될 수 있고 NOR 게이트(414)는 풀 신호 및 지연 게이트(416)로부터의 지연된 풀 신호에 기초하여 출력에 리프레시 결여 신호(REFRESH STARVE)를 제공할 수 있다.
반대로, 리프레시 명령들이 기대보다 더 자주 수신되고 있을 때, 스테이지 회로 15(410(11))로부터의 FULL2 신호가 최대 리프레시 요청 크레딧들의 수에 도달했고, 리프레시 요청 명령들에 대한 추가 리프레시 크레딧이 부여되지 않음을 나타낼 수 있다.
도 4a가 16개의 스테이지 회로 0-15(410(0-11) 및 412(0-3))를 도시하지만, 보다 많거나 보다 적은 스테이지 회로가 포함될 수 있음이 이해될 것이다. 일부 예에서, 스테이지 회로들의 수는 리프레시 명령 동작을 위한 표준 또는 사양에 따를 수 있다.
도 4b는 본 개시의 일부 실시 예에 따른 스테이지 회로(410)의 예시적인 회로도이다. 스테이지 회로(410)는 도 4a의 임의의 스테이지 회로들(410(0-11))에 사용될 수 있다.
스테이지 회로(410)는 배타적 NOR(XNOR) 게이트(510)를 포함하여 신호(DONE)의 참 및 역과 함께 확인 응답 신호(ACK)를 수신하고 풀 신호(FULL)의 역을 제공할 수 있다. XNOR 게이트(510)는 2개의 입력을 비교하여 그것들이 일치할 때 하이 논리 레벨을 출력하고 그것들이 서로 상이할 때 로우 논리 레벨을 출력한다. 스테이지 회로(410)는 인버터(522)를 더 포함하여 FULL 신호를 제공할 수 있다. 스테이지 회로들(410(1-10))에서의 FULL 신호는 사용되지 않을 수 있다. ACK 신호는 AREF 신호를 통한 리프레시 명령의 수신에 대응할 수 있다. XNOR 게이트(510)는 트랜지스터들(512, 514, 516 및 518)을 포함할 수 있다. 일부 예에서, 트랜지스터들(512 및 514)은 n형 트랜지스터들일 수 있고 트랜지스터들(516 및 518)은 p형 트랜지스터들일 수 있다. ACK 신호는 트랜지스터들(514 및 518)의 게이트들을 제어할 수 있고 DONE 신호는 트랜지스터들(512 및 516)의 게이트들을 제어할 수 있다(예를 들어, DONE 신호의 보수가 트랜지스터(516)를 제어한다). 해당 기술분야의 통상의 기술자들은 적은 트랜지스터 수에 기인하여 XNOR 게이트(510)의 트랜지스터 배열이 바람직하지만, 일부 예에서 속도 또는 구동 강성과 같은 다른 이점에 기인하여 XNOR 기능을 달성하기 위한 다수의 방법 중 하나가 사용될 수 있음을 이해할 것이다.
스테이지 회로(410)는 DONE이 ACK와 일치할 경우 REQ 신호를 통과시키고 DONE이 ACK와 일치하지 않을 경우 DONE 신호를 통과시키는 패스 게이트(520)를 더 포함한다. 스테이지 회로(410)는 NAND 게이트(530)를 더 포함하여 역전된 리셋 신호(RSTf) 및 패스 게이트(520)의 출력을 수신할 수 있고, 출력 신호를 XNOR 게이트(510) 및 인버터(540)에 제공하며, 이는 DONE 신호를 제공한다. 인버터(540) 및 패스 게이트(520)와 NAND 게이트(530)는 스테이지 회로(410)가 FULL 신호에 의해 하이 논리 레벨로 표시되는 바에 따라 풀일 때 DONE 신호의 상태를 홀딩하기 위한 래치를 형성한다. REQ 신호는 리프레시 명령 타이머의 만료에 대응할 수 있다.
동작 시, 스테이지 회로(410)는 RSTf 신호에 응답하여 초기화될 수 있다. 초기화는 인버터(540)를 통해 DONE 신호를 로우로 설정할 수 있다. ACK 입력은 우측 인접 스테이지 회로(410 또는 412)의 DONE 출력으로부터 수신되고, FULL 신호는 ACK가 로우일 경우(즉, 로컬 DONE 신호와 일치) 로우 논리 레벨로 또는 ACK가 하이일 경우(즉, 로컬 DONE 신호와 불일치) 하이 논리 레벨로 구동된다. 이러한 방식으로 RSTf 신호가 로우일 때 알려진 상태가 강제되고 REQ의 상태는 효과가 없다. 초기화 후 RSTf 신호가 하이로 설정될 때, FULL 신호가 하이이면, ACK 입력 신호가 변경될 때까지 REQ 신호는 계속해서 효과가 없을 것이다. FULL 신호가 로우이면, REQ 신호의 수신에 응답하여, FULL 신호는 하이로 토글될 수 있다. 즉, NAND 게이트(530)의 출력이 로우로 토글될 수 있다(RSTf 신호가 또한 하이로 설정되는 것에 기초하여). NAND 게이트(530)의 출력이 로우로 토글되는 것에 응답하여, DONE 신호는 인버터(540)를 통해 하이로 토글될 수 있다. 하이로 토글된 DONE 신호는 더 이상 ACK 신호의 상태와 일치하지 않을 수 있고 XNOR 게이트(510) 및 인버터(522)를 통해 FULL 신호를 하이 값으로 강제하여 REQ 입력이 다시 효과가 없게 할 수 있다.
ACK 신호상의 하이 논리 값의 수신에 응답하여, DONE 신호 및 ACK 신호의 값이 다시 한 번 일치될 수 있고 FULL 신호는 로우로 토글될 수 있다. 즉, XNOR 게이트(510)는 인버터(522)로의 입력을 하이로 토글할 수 있으며, 이는 FULL 신호를 로우 값으로 강제할 수 있다. FULL 신호가 로우일 때, 패스 게이트(520)는 REQ 입력을 NAND 게이트(530)로 보낼 수 있다. DONE 신호는 NAND 게이트(530) 및 인버터(540)를 통해 로우를 토글하는 REQ 신호에 응답하여 로우를 토글할 수 있다.
도 4a의 상황에서, 스테이지 회로(410)가 스테이지 회로(410(0)) 이외의 임의의 것일 경우, 좌변상에 출력으로 제공되는 DONE 신호는 인접한 스테이지 회로의 ACK 신호 입력에 결합될 수 있다. 또한, 스테이지 회로(410)가 스테이지 회로(410(11)) 이외의 것일 경우, 우변상에 출력으로 제공되는 DONE 신호는 인접한 스테이지의 REQ 신호 입력에 결합될 수 있다. 스테이지 회로 0(410(0))의 FULL 신호는 REFRESH STARVE 신호를 제공하기 위해 사용될 수 있다.
도 4c는 본 개시의 일부 실시 예에 따른 스테이지 회로(412)의 예시적인 회로도이다. 스테이지 회로(412)는 도 4a의 임의의 스테이지 회로들(412(0-3))에 사용될 수 있다. 스테이지 회로(412)는 도 4b의 스테이지 회로(410)에 대하여 전술되었던 요소들을 포함할 수 있다. 그러한 요소들은 도 4b에 사용된 동일한 참조 번호들을 사용하여 도 4c에서 식별되었고 공통 요소들의 동작은 전술된 바와 같다. 결과적으로, 이러한 특정 요소들의 동작에 대한 상세한 설명은 간결함을 도모하기 위하여 반복되지 않을 것이다.
도 4b의 스테이지 회로(410)와 스테이지 회로(412) 간 차이는 초기화 회로이다. 즉, 스테이지 회로(412)는 NAND 게이트(530) 대신, NOR 게이트(630)를 포함하여 SET 신호(예를 들어,도 4a 및 4b의 RSTf 신호의 보수)를 수신한다.
동작 시, 스테이지 회로(412)는 SET 신호에 응답하여 초기화될 수 있다. 초기화는 DONE 신호를 논리적 하이 값으로 설정할 수 있다. 도 4a 및 4b의 상황에서, 스테이지 회로(412) 및 스테이지 회로(410)의 초기화는 리프레시 결여 검출 회로(400)의 중간 스테이지가 현재 스테이지로 설정되도록 반대 극성들을 가질 수 있다. 즉, 중앙의 우측에 위치한 스테이지 회로들(410 및 412)은 풀이고 각 FULL 출력으로부터 하이 논리 레벨을 출력하는 반면, 중앙의 좌측에 있는 스테이지 회로(410)는 풀이 아니고 각 FULL 출력으로부터 로우 논리 레벨을 출력한다. NOR 게이트(630)는 SET 신호에 응답하여 로우 논리 출력을 제공할 수 있으며, 이는 ACK 입력이 로우일 때 인버터(540)를 통해 DONE 신호를 하이로 설정하고 FULL 신호를 하이로 설정할 수있다. 이러한 방식으로 SET 신호가 하이일 때 알려진 상태가 강제되고 REQ의 상태는 효과가 없다. 초기화 후 SET 신호가 로우로 설정될 때, FULL 신호가 하이이면, ACK 입력 신호가 변경될 때까지 REQ 신호는 계속해서 효과가 없을 것이다. FULL 신호가 로우이면, REQ 신호의 수신에 응답하여, FULL 신호는 하이로 토글될 수 있다. 즉, NOR 게이트(630)의 출력이 하이로 토글될 수 있다(SET 신호가 또한 로우로 설정되는 것에 기초하여). NOR 게이트(630)의 출력이 하이로 토글되는 것에 응답하여, DONE 신호는 인버터(540)를 통해 로우로 토글될 수 있다. 로우로 토글된 DONE 신호는 더 이상 ACK 신호의 상태와 일치하지 않을 수 있고, XNOR 게이트(510) 및 인버터(522)를 통해 FULL 신호를 하이 값으로 강제하여 REQ 입력이 다시 효과가 없게 할 수 있다.
ACK 신호상의 로우 논리 값의 수신에 응답하여, DONE 신호 및 ACK 신호의 값이 다시 한 번 일치될 수 있고 FULL 신호는 로우로 토글될 수 있다. 즉, XNOR 게이트(510)는 인버터(522)로의 입력을 하이로 토글할 수 있고, 이는 FULL 신호를 로우 값으로 강제할 수 있다. FULL 신호가 로우일 때, 패스 게이트(520)는 REQ 입력을 NOR 게이트(630)로 보낼 수있다. DONE 신호는 NOR 게이트(630) 및 인버터(540)를 통해 하이로 토글되는 REQ 신호에 응답하여 하이로 토글될 수 있다.
도 4a의 상황에서, 좌변상에 출력으로 제공되는 DONE 신호는 인접한 스테이지 회로의 ACK 신호 입력에 결합될 수 있고 우변상에 출력으로 제공되는 DONE 신호는 인접한 스테이지의 REQ 신호 입력에 결합될 수 있다.
도 4d 및 4e는 본 개시의 실시 예들에 따라 REQ 신호를 스테이지 회로(410(0))에 그리고 ACK 신호를 스테이지 회로(410(11))에 제공하기 위한 예시적인 회로들(700 및 701)이다. 도 4d를 참조하면, 회로(700)는 인버터들(710, 722 및 732), 펄스 발생기(720) 및 플립-플롭(730)을 포함한다. 인버터(710)는 입력 ACK 신호(ACKIN)를 역전시킬 수 있고, 펄스 생성기(720)는 ACKIN 신호로부터 펄스를 발생시켜 클록 신호를 발생시킬 수 있다. ACKIN 신호는 AREF 신호를 통한 리프레시 명령의 수신에 대응할 수 있다. 클록 신호(예를 들어, 그리고 인버터(722)를 통해 역전된 클록 신호)는 플립-플롭(730)의 출력을 토글할 수 있다. 즉, 펄스 발생기(720)의 출력에 응답하여, 플립-플롭(730)은 입력 D를 출력 Q로 전파하여 ACK 신호를 토글할 수 있다. 입력 D와 출력 Q는 인버터(732)를 통해 함께 결합된다.
도 4e를 참조하면, 회로(701)는 인버터들(740, 752 및 782), 펄스 발생기(750) 및 플립-플롭(780)을 포함한다. 인버터(740)는 입력 REQ 신호(REQIN)를 역전시킬 수 있고 펄스 생성기(750)는 REQIN 신호로부터 펄스를 발생시켜 클록 신호를 발생시킬 수 있다. 클록 신호(예를 들어, 인버터(752)를 통해 역전된 클록 신호)는 플립-플롭(780)의 출력을 토글할 수 있다. 즉, 펄스 발생기(750)의 출력에 응답하여, 플립-플롭(780)은 입력 D를 출력 Q로 전파하여 REQ 신호를 토글할 수 있다. 입력 D 및 출력 Q는 인버터(782)를 통해 함께 결합된다.
도 4a 내지 4e는 메모리 소자에서 리프레시의 크레딧 또는 데빗 상태를 추적하기 위해 특정 비동기 시프트 레지스터를 이용하는 리프레시 결여 검출 회로의 일례로서 제시 및 설명된다. 해당 기술분야의 통상의 기술자는 그 외 다른 비동기 또는 동기 시프트 레지스터들이 본 발명의 범위를 벗어나지 않고 예시적인 시프트 레지스터를 대체할 수 있고 리프레시 명령 수신에 대해 오른쪽이고 시기 경과에 대해 왼쪽인 시프트 방향의 부여는 달리 부여될 수 있음을 이해할 것이다.
도 5a는 본 개시의 일부 실시예에 따른 리프레시 결여 검출 회로(500)의 구성을 도시한 블록도이다. 도 5b는 본 개시의 일부 실시 예에 따라 도 5a의 리프레시 결여 검출 회로(500)에 제공되는 CLK 신호를 발생시키기 위한 회로(900)를 도시하는 블록도이다. 리프레시 결여 검출 회로(500) 및 회로(900)는 도 2a의 리프레시 결여 검출 회로(51)에 사용될 수있다. 리프레시 결여 회로(500) 및 회로(900)는 RHR STEAL 신호를 통해 리프레시 스틸들의 타이밍을 검출할 수 있고 리프레시의 타이밍이 리프레시 스틸 제한을 충족하지 못했다는 검출에 응답하여 리프레시 스틸을 강제할 수 있다(예를 들어, 또는 도 2a를 참조하여 설명된 바와 같은 몇몇 그 외 다른 조치를 취할 수 있다).
리프레시 결여 검출(500)은 일련의 직렬 결합된 플립-플롭(810(1-5)) 및 정의된 시기에 스틸이 검출되지 않을 경우 로우 해머 스틸을 수행하는 로직(예를 들어, NAND 게이트(822), NAND 게이트(824), NOR 게이트(826), 버퍼(828), 지연(832), 인버터(834), 래치(836) 및 NOR 게이트(838))을 포함할 수 있다. 일부 예에서, 정의된 시기는 사양 또는 표준에 따른 로우 해머 수신 시기 동안 리프레시 명령의 기대 스틸에 기초할 수 있다. 예를 들어, DDR4에서, 기대 스틸 시간 빈도는 8회의 리프레시 사이클마다 한 번씩이고, 리프레시 명령에 최대 8개의 크레딧을 허용할 수 있다. 그에 따라, 타이머는 기대 스틸된 리프레시 빈도 + 허용되는 크레딧 수보다 한 주기 더 길게 또는 17개의 리프레시 사이클로 설정될 수 있다. 일부 예에서, 타이머는 130 ㎲와 140 ㎲ 사이로 설정될 수 있다. 구체적인 예에서, 타이머는 132.6 ㎲ 또는 136.8 ㎲로 설정될 수 있다.
동작 시, 플립 플롭(810(1))은 클록 신호(CLK)(및 역전된 클록 신호(CLKF))를 수신할 수 있고 CLK 신호에 응답하여 입력 D를 출력 Q에 제공할 수 있다. CLK 신호는 리프레시 스틸 시간 제한을 충족하지 못하는 리프레시 스틸들에서의 경과에 기초할 수 있다. 플립-플롭(810(1))으로부터의 출력 Q는 인버터(812(1))를 통해 플립-플롭(810(2))의 CLK 신호 입력에 결합될 수 있다. 플립-플롭(810(1))으로부터의 출력 Q의 토글(예를 들어, CLK 신호에 응답하여)은 플립-플롭(810(2))이 입력 D를 출력 Q에 제공하게 할 수 있다. 나머지 플립 플롭들(810(2))로부터 후속 플립 플롭의 CLK 신호 입력들로의 출력 Q들의 전파는 플립-플롭(810(5))으로 계속된다(예를 들어, 각각, 인버터들(812(1-4))을 통해). 플립 플롭들(810(1-2))로부터의 역전된 출력 신호들은 NAND 게이트(822)에 제공될 수 있고 플립-플롭들(810(3-4))로부터의 역전된 출력 신호들 및 플롭-플롭(810(5))으로부터의 출력 신호는 NAND 게이트(824)에 제공될 수 있다. NAND 게이트(822) 및 NAND 게이트(824)의 출력은 NOR 게이트(826)의 입력들에 제공될 수 있다. NOR 게이트(826)는 NAND 게이트(822) 및 NAND 게이트(824)의 모든 입력이 논리적으로 하이 값들일 때 논리 하이 값을 제공할 수 있으며, 이는 마지막 스틸 이후 소정의 시간이 경과했음을 나타낸다. NOR 게이트(826)의 출력은 버퍼(828)를 통해 지연될 수 있다. 버퍼(828)는 출력을 NOR 게이트(838) 및 래치(836)에 제공할 수 있다. NOR 게이트(838)는 버퍼(828)의 출력을 직접 수신할 수 있고, 지연(832) 및 인버터(834)를 통해 지연된 버전을 수신할 수 있다. 지연(832), 인버터(834) 및 NOR 게이트(838)의 조합은 Rhr 신호상에 펄스를 제공할 수 있다. Rhr 신호상의 펄스는 다음의 하나 이상의 리프레시가 로우 해머 리페어를 위해 스틸되게 하고 또한 도 5b의 래치(926)를 리셋함으로써 리셋 신호를 하이로 어써트하고 도 5b 상의 플립-플롭(928) 및 도 5a상의 플립-플롭(810(1-5))을 리셋하여 임의의 후속 리프레시 결여 상황에 대한 리프레시 상태를 모니터링할 준비를 할 것이다. 래치(836)는 TCR 모드를 디스에이블하기 위해 사용될 수 있는 디스에이블 온도 제어 리프레시(temperature controlled refresh, TCR) 모드 신호를 제공할 수 있다. 래치(836)의 출력은 파워 업 신호(PWRUP)에 의해 리셋될 수 있다.
도 5b는 도 5a의 플립-플롭 NOR 게이트(510(0))의 입력에 제공되는 CLK 신호를 발생시키기 위한 회로(900)를 도시하는 블록도이다. 회로(900)는 CLK 신호가 토글될 때를 지정하기 위해 926 및 928을 제어하기 위한 2개의 논리 경로를 포함할 수 있다. 제1 논리 경로는 지연(910), 인버터(914) 및 NAND 게이트(918)를 포함한다. 지연(910)은 타이머 신호를 수신할 수 있고 타이머 신호를 인버터(914)를 통해 NAND 게이트(918)에 제공하기 전에 타이머 신호를 지연시킬 수 있다. 타이머 신호는 기대 리프레시 스틸 빈도에 기초할 수 있다. NAND 게이트(918)는 또한 제2 입력에서 직접 타이머 신호를 수신할 수 있고, 두 입력이 모두 하이일 때 출력을 로우로 펄싱할 수 있다.
제2 논리 경로는 지연(912), 인버터(916) 및 NAND 게이트(920)를 포함한다. 지연(912)은 로우 해머 스틸 신호(RHR STEAL)를 수신할 수 있고 Rhr 신호를 인버터(916)를 통해 NAND 게이트(920)에 제공하기 전에 Rhr 신호를 지연시킬 수 있다. NAND 게이트(920)는 또한 제2 입력에서 Rhr 신호를 직접 수신할 수 있고, 두 입력이 모두 하이일 때 출력을 로우로 펄싱할 수 있다. Rhr 신호는 도 2a의 Rhr 신호에 대응할 수 있다.
래치(926)는 NAND 게이트(918) 및 NAND 게이트(920) 양자의 출력들을 수신할 수 있고 그러한 두 입력들의 토글링에 기초하여 동작할 수 있다. 예를 들어, 타이머 신호가 래치(926)의 출력을 제어할 경우, Rhr 신호는 마지막 타이머 신호 이후로 토글되지 않았던 것이다. Rhr 신호가 래치(926)의 출력을 제어할 경우, 리프레시 스틸이 발생했던 것이다. 래치(926)의 출력은 플립-플롭(928)의 입력 및 리셋에 제공될 수 있다. 플립-플롭(928)은 지연된 클록 신호(CLK8) 및 역전된 CLK8 신호(CLK8F)에 의해 클록킹될 수 있다. CLK8 신호는 NAND 게이트(918)의 역전된 출력일 수 있고(인버터(922)를 통해) , CLK8 신호는 인버터(924)를 통해 역전되어 CLK8F 신호를 제공할 수 있다. 플립-플롭(928)의 출력은 CLK8 신호와 함께 NAND 게이트(930)에 제공될 수 있고, NAND 게이트(930)는 928의 출력 및 CLK8 신호에 기초하여 인버터(932)를 통해 CLK 신호를 제공할 수 있다.
도 6은 본 개시의 실시예에 따른 메모리에서 리프레시 결여를 검출하기 위한 예시적인 방법(1000)의 흐름도이다. 방법(1000)은 도 1의 반도체 소자(10A), 도 2a의 리프레시 어드레스 제어 회로(40A), 도 4a의 리프레시 결여 검출 회로(400), 도 4b의 스테이지 회로(410), 도 4c의 스테이지 회로, 도 5a의 리프레시 결여 검출 회로(800), 도 5b의 회로(900) 또는 이들의 조합을 사용하여 수행될 수 있다.
방법(1000)은 1010에서, 반도체 소자에서 제어기로부터 수신되는 리프레시 요청 명령들을 모니터링하는 단계를 포함할 수 있다. 리프레시 요청 명령들을 모니터링하는 단계는 기대 리프레시 요청 명령들 사이의 시간 간격이 초과되었음을 나타내는 요청 신호의 수신에 응답하여 복수의 스테이지 회로의 현재 스테이지 회로를 이전 스테이지 회로로 감소시키는 단계, 및 리프레시 요청 명령의 수신을 나타내는 확인 응답 신호의 수신에 응답하여 복수의 스테이지 회로의 현재 스테이지 회로를 후속 스테이지 회로로 증분시키는 단계를 포함할 수 있다. 방법(1000)은 미리 정의된 시간 제한에 대한 리프레시 요청 명령들의 수신 부족에 응답하여 리프레시 요청 명령들의 타이밍이 리프레시 시간 제한을충족하지 못했음을 검출하는 단계를 더 포함할 수 있다. 방법(1000)은 현재 스테이지 회로가 복수의 스테이지 회로의 제1 스테이지 회로일 때 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한을 충족하지 못했다는 표시를 제공하는 단계를 더 포함할 수 있다.
방법(1000)은 1020에서, 리프레시 요청 명령들의 타이밍이 리프레시 시간 제한을 충족하지 못했다는 검출에 응답하여 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계를 더 포함할 수 있다. 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계는 로우 해머 리프레시 스틸 레이트가 증가되게 하는 것, 특정 환경 조건들에 기초하여 리프레시 레이트를 조절하는 온도 제어 리프레시 모드가 디스에이블되게 하거나, 리프레시들을 스킵하거나, 반도체 소자에 저장된 데이터를 오버라이트하는 것, 메모리 소자 또는 메모리 셀들에의 액세스를 로크 아웃하는 것 또는 이들의 조합들을 포함할 수 있다.
앞에서의 내용으로부터 본 발명의 구체적인 실시 예들이 예시의 목적들을 위하여 본 명세서에서 설명되었지만, 다양한 변형이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고 제한되지 않는다.
본 개시의 일 실시 예에서, 장치는 복수의 메모리 셀 및 리프레시 요청 명령들을 모니터링하도록 그리고 상기 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 상기 복수의 메모리 셀에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하도록 구성된 제어 회로를 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 제어기 회로는 상기 리프레시 요청 명령들의 상기 타이밍을 추적하도록 그리고 상기 리프레시 요청 명령들의 상기 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 표시를 제공하도록 복수의 스테이지 회로를 포함한다.
추가적으로 그리고/또는 대안적으로, 복수의 스테이지 회로의 제1 서브 세트가 제1 출력 값을 제공하도록 초기화되고 상기 복수의 스테이지 회로의 나머지 서브 세트가 제2 출력 값을 제공하도록 초기화된다.
추가적으로 그리고/또는 대안적으로, 상기 복수의 스테이지 회로는 직렬로 결합된다.
추가적으로 그리고/또는 대안적으로, 상기 복수의 스테이지 회로의 제1 스테이지 회로가 타이머의 만료를 나타내는 요청 신호를 수신하도록 그리고 상기 리프레시 요청 명령들의 상기 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 상기 표시를 제공하도록 구성되되, 상기 타이머는 기대 리프레시 요청 명령들의 수신 사이의 정의된 간격과 연관된다.
추가적으로 그리고/또는 대안적으로, 상기 복수의 스테이지 회로의 마지막 스테이지 회로는 리프레시 요청 명령의 확인 응답을 나타내는 확인 응답 신호를 수신하도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 로우 해머 리프레시들(row hammer refreshes)을 수행하기 위해 리프레시 명령들을 스틸(steal)하도록 구성되되, 상기 제어 회로는 상기 리프레시 요청 명령들의 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 로우 해머 리프레시들을 수행하기 위해 리프레시 명령들이 스틸되는 레이트를 증가시키도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 어드레스 버스로부터 액세스 라인 어드레스를 랜덤으로 인터셉트하도록 그리고 리프레시 명령을 스틸하기 위해 인접한 액세스 라인 어드레스를 선택하도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 복수의 메모리 셀에 저장된 상기 데이터에의 무단 액세스를 방지하는 조치를 수행하기 위해, 상기 제어 회로는 특정 환경 조건들에 기초하여 리프레시 레이트를 조절하는 온도 제어 리프레시 모드가 디스에이블되게 하거나, 리프레시들이 스킵되게 하거나, 데이터가 오버라이트되게 하거나, 상기 복수의 메모리 셀에의 액세스를 로크 아웃(lock out)하거나, 이들의 조합들을 하게 하도록 구성된다.
본 개시의 다른 양태에서, 장치는 제어 신호가 디스에이블될 때 제1 신호에 응답하여 제1 리프레시 동작을 그리고 상기 제어 신호가 인에이블될 때 제2 신호에 응답하여 제2 리프레시 동작을 수행하도록 구성된 리프레시 제어 회로를 포함한다. 상기 제1 신호는 리프레시 카운터에 의해 생성되고 상기 제2 신호는 상기 리프레시 카운터에 의해 생성되지 않는다. 상기 장치는 리프레시 신호들을 연속하여 수신하도록 구성된 리프레시 결여 검출 회로를 더 포함한다. 각각의 상기 리프레시 신호들은 리프레시 명령에 응답하여 발생된다. 상기 리프레시 결여 검출 회로는 상기 리프레시 신호들의 제1 리프레시 신호 및 상기 리프레시 신호들의 상기 제1 리프레시 신호에 연속하여 뒤따르는 상기 리프레시 신호들의 제2 리프레시 신호에 의해 정의되는 미리 결정된 시기 동안 상기 리프레시 신호들이 수신되지 않았을 때 상기 제어 신호를 인에이블하도록 더 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 리프레시 결여 검출 회로는 제1 간격들로 연속하여 발생되는 타이머 신호들을 수신하도록 그리고 상기 타이머 신호들의 수를 카운트함으로써 상기 미리 결정된 시기를 측정하도록 더 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 리프레시 결여 검출 회로는 상기 타이머 신호들의 각각에 응답하여 카운트-업 및 카운트-다운 동작들 중 하나를 그리고 각각의 상기 리프레시 신호들에 응답하여 카운트-업 및 카운트-다운 동작들 중 다른 하나를 수행하는 업-다운 카운터 회로를 포함하고; 상기 제어 신호는 상기 업-다운 카운터 회로에 저장된 값이 제1 값을 취할 때 인에이블된다.
추가적으로 그리고/또는 대안적으로, 상기 리프레시 결여 검출 회로는: 각각의 상기 타이머 신호들에 응답하여 설정된 상태에 있고 각각의 상기 리프레시 신호들에 응답하여 리셋된 상태에 있도록 구성된 래치 회로를 포함하는 클록 발생기로서, 상기 클록 신호는 상기 래치 회로가 상기 설정된 상태에 있을 때 상기 타이머 신호들에 응답하여 발생되고 상기 래치 회로가 상기 리셋된 상태에 있을 때 상기 타이머 신호들과 관계 없이 발생되지 않는, 상기 클록 발생기를 포함하며; 상기 제어 신호는 상기 카운터 회로에 저장된 값이 제1 값을 취할 때 인에이블된다.
본 개시의 다른 양태에서, 장치는 반도체 소자에서 제어기로부터 수신되는 리프레시 요청 명령들을 모니터링하는 단계를 포함하는 방법을 포함한다. 상기 방법은 상기 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 상기 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계를 더 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 방법은 상기 리프레시 스틸 타임 제한에 대한 리프레시 요청 명령들의 수신 부족에 응답하여 상기 리프레시 요청 명령들의 상기 타이밍이 미리 정의된 시간 제한을 초과했다는 것을 검출하는 단계를 더 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 메모리에서 상기 제어기로부터 수신되는 상기 리프레시 요청 명령들을 모니터링하는 단계는 기대 리프레시 요청 명령들 사이의 시간 간격이 초과되었음을 나타내는 요청 신호의 수신에 응답하여 복수의 스테이지 회로의 현재 스테이지 회로를 이전 스테이지 회로로 감소시키는 단계, 및 리프레시 요청 명령의 수신을 나타내는 확인 응답 신호의 수신에 응답하여 복수의 스테이지 회로의 상기 현재 스테이지 회로를 후속 스테이지 회로로 증분시키는 단계를 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 방법은 상기 현재 스테이지 회로가 상기 복수의 스테이지 회로의 제1 스테이지 회로일 때 상기 리프레시 요청 명령들의 상기 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 표시를 제공하는 단계를 더 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계는 로우 해머 리프레시 스틸 레이트를 증가시키는 단계를 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계는 특정 환경 조건들에 기초하여 리프레시 레이트를 조절하는 온도 제어 리프레시 모드가 디스에이블되게 하는 것, 리프레시들을 스킵하는 것, 상기 반도체 소자에 저장된 데이터를 오버라이트하는 것, 상기 반도체 소자에의 액세스를 로크 아웃하는 것 또는 이들의 조합들을 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 반도체 소자는 더블 데이터 레이트 동적 랜덤 액세스 메모리(DDR DRAM)이다.

Claims (20)

  1. 장치로서,
    복수의 메모리 셀; 및
    리프레시 요청 명령들을 모니터링하도록 그리고 상기 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 상기 복수의 메모리 셀에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하도록 구성된 제어 회로를 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 제어기 회로는 상기 리프레시 요청 명령들의 상기 타이밍을 추적하도록 그리고 상기 리프레시 요청 명령들의 상기 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 표시를 제공하도록 복수의 스테이지 회로를 포함하는, 장치.
  3. 청구항 2에 있어서, 상기 복수의 스테이지 회로의 제1 서브 세트가 제1 출력 값을 제공하도록 초기화되고 상기 복수의 스테이지 회로의 나머지 서브 세트가 제2 출력 값을 제공하도록 초기화되는, 장치.
  4. 청구항 2에 있어서, 상기 복수의 스테이지 회로는 직렬로 결합되는, 장치.
  5. 청구항 2에 있어서, 상기 복수의 스테이지 회로의 제1 스테이지 회로가 타이머의 만료를 나타내는 요청 신호를 수신하도록 그리고 상기 리프레시 요청 명령들의 상기 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 상기 표시를 제공하도록 구성되되, 상기 타이머는 기대 리프레시 요청 명령들의 수신 사이의 정의된 간격과 연관되는, 장치.
  6. 청구항 5에 있어서, 상기 복수의 스테이지 회로의 마지막 스테이지 회로는 리프레시 요청 명령의 확인 응답을 나타내는 확인 응답 신호를 수신하도록 구성되는, 장치.
  7. 청구항 1에 있어서, 상기 제어 회로는 로우 해머 리프레시들(row hammer refreshes)을 수행하기 위해 리프레시 명령들을 스틸(steal)하도록 구성되되, 상기 제어 회로는 상기 리프레시 요청 명령들의 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 로우 해머 리프레시들을 수행하기 위해 리프레시 명령들이 스틸되는 레이트를 증가시키도록 구성되는, 장치.
  8. 청구항 7에 있어서, 상기 제어 회로는 어드레스 버스로부터 액세스 라인 어드레스를 랜덤으로 인터셉트하도록 그리고 리프레시 명령을 스틸하기 위해 인접한 액세스 라인 어드레스를 선택하도록 구성되는, 장치.
  9. 청구항 1에 있어서, 상기 복수의 메모리 셀에 저장된 상기 데이터에의 무단 액세스를 방지하는 조치를 수행하기 위해, 상기 제어 회로는 특정 환경 조건들에 기초하여 리프레시 레이트를 조절하는 온도 제어 리프레시 모드가 디스에이블되게 하거나, 리프레시들이 스킵되게 하거나, 데이터가 오버라이트되게 하거나, 상기 복수의 메모리 셀에의 액세스를 로크 아웃(lock out)하거나, 이들의 조합들을 하게 하도록 구성되는, 장치.
  10. 장치로서,
    제어 신호가 디스에이블될 때 제1 신호에 응답하여 제1 리프레시 동작을 그리고 상기 제어 신호가 인에이블될 때 제2 신호에 응답하여 제2 리프레시 동작을 수행하도록 구성된 리프레시 제어 회로로서, 상기 제1 신호는 리프레시 카운터에 의해 생성되고 상기 제2 신호는 상기 리프레시 카운터에 의해 생성되지 않는, 상기 리프레시 제어 회로;
    리프레시 결여 검출 회로로서,
    각각 리프레시 명령에 응답하여 발생되는 리프레시 신호들을 연속적으로 수신하도록;
    상기 리프레시 신호들의 제1 리프레시 신호 및 상기 리프레시 신호들의 상기 제1 리프레시 신호에 연속하여 뒤따르는 상기 리프레시 신호들의 제2 리프레시 신호에 의해 정의되는 미리 결정된 시기 동안 상기 리프레시 신호들이 수신되지 않았을 때 상기 제어 신호를 인에이블하도록 구성된, 상기 리프레시 결여 검출 회로를 포함하는, 장치.
  11. 청구항 10에 있어서, 상기 리프레시 결여 검출 회로는 제1 간격들로 연속적으로 발생되는 타이머 신호들을 수신하도록 그리고 상기 타이머 신호들의 수를 카운트함으로써 상기 미리 결정된 시기를 측정하도록 더 구성되는, 장치.
  12. 청구항 11에 있어서, 상기 리프레시 결여 검출 회로는 각각의 상기 타이머 신호들에 응답하여 카운트-업 및 카운트-다운 동작들 중 하나를 그리고 각각의 상기 리프레시 신호들에 응답하여 카운트-업 및 카운트-다운 동작들 중 다른 하나를 수행하는 업-다운 카운터 회로를 포함하고;
    상기 제어 신호는 상기 업-다운 카운터 회로에 저장된 값이 제1 값을 취할 때 인에이블되는, 장치.
  13. 청구항 11에 있어서, 상기 리프레시 결여 검출 회로는:
    클록 신호에 응답하여 상향 카운트되도록 구성된 카운터 회로; 및
    각각의 상기 타이머 신호들에 응답하여 설정된 상태에 있고 각각의 상기 리프레시 신호들에 응답하여 리셋된 상태에 있도록 구성된 래치 회로를 포함하는 클록 발생기로서, 상기 클록 신호는 상기 래치 회로가 상기 설정된 상태에 있을 때 상기 타이머 신호들에 응답하여 발생되고 상기 래치 회로가 상기 리셋된 상태에 있을 때 상기 타이머 신호들과 관계 없이 발생되지 않는, 상기 클록 발생기를 포함하며;
    상기 제어 신호는 상기 카운터 회로에 저장된 값이 제1 값을 취할 때 인에이블되는, 장치.
  14. 방법으로서,
    반도체 소자에서 제어기로부터 수신되는 리프레시 요청 명령들을 모니터링하는 단계; 및
    상기 리프레시 요청 명령들의 타이밍이 리프레시 타이밍 제한을 충족하지 못했다는 검출에 응답하여 상기 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계를 포함하는, 방법.
  15. 청구항 14에 있어서, 상기 리프레시 스틸 타임 제한에 대한 리프레시 요청 명령들의 수신 부족에 응답하여 상기 리프레시 요청 명령들의 상기 타이밍이 미리 정의된 시간 제한을 초과했다는 것을 검출하는 단계를 더 포함하는, 방법.
  16. 청구항 14에 있어서, 상기 메모리에서 상기 제어기로부터 수신되는 상기 리프레시 요청 명령들을 모니터링하는 단계는:
    기대 리프레시 요청 명령들 사이의 시간 간격이 초과되었음을 나타내는 요청 신호의 수신에 응답하여 복수의 스테이지 회로의 현재 스테이지 회로를 이전 스테이지 회로로 감소시키는 단계; 및
    리프레시 요청 명령의 수신을 나타내는 확인 응답 신호의 수신에 응답하여 복수의 스테이지 회로의 상기 현재 스테이지 회로를 후속 스테이지 회로로 증분시키는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서, 상기 현재 스테이지 회로가 상기 복수의 스테이지 회로의 제1 스테이지 회로일 때 상기 리프레시 요청 명령들의 상기 타이밍이 상기 리프레시 타이밍 제한을 충족하지 못했다는 표시를 제공하는 단계를 더 포함하는, 방법.
  18. 청구항 14에 있어서, 상기 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계는 로우 해머 리프레시 스틸 레이트를 증가시키는 단계를 포함하는, 방법.
  19. 청구항 14에 있어서, 상기 반도체 소자에 저장된 데이터에의 무단 액세스를 방지하는 조치를 수행하는 단계는 특정 환경 조건들에 기초하여 리프레시 레이트를 조절하는 온도 제어 리프레시 모드가 디스에이블되게 하거는 것, 리프레시들을 스킵하는 것, 상기 반도체 소자에 저장된 데이터를 오버라이트하는 것, 상기 반도체 소자에의 액세스를 로크 아웃하는 것 또는 이들의 조합들을 포함하는, 방법.
  20. 청구항 14에 있어서, 상기 반도체 소자는 더블 데이터 레이트 동적 랜덤 액세스 메모리(DDR DRAM)인, 방법.
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