CN110349604A - 包括多个锁存器的存储器设备和包括该设备的片上系统 - Google Patents

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Abstract

存储器设备包括：多个锁存器，布置在包括第一列和第二列的多个列中和多个行中；第一触发器，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据；以及第二触发器，被配置为基于时钟向多个锁存器中布置在第二列中的第二锁存器输出第二数据。第一触发器还被配置为，在第一锁存器和第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞第一数据向第一锁存器的输出，第二触发器还被配置为，在锁定时间段中，阻塞第二数据向第二锁存器的输出。

Description

包括多个锁存器的存储器设备和包括该设备的片上系统
相关申请的交叉引用
本申请要求分别在2018年4月5日和2018年10月12日在韩国知识产权局递交的韩国专利申请No.10-2018-0039997和No.10-2018-0122034的优先权，其公开内容以全文引用的方式并入本文中。
技术领域
与实施例一致的装置涉及存储器设备和包括该存储器设备的片上系统，更具体地，涉及用于通过共享锁存器和连接到共享锁存器的多个锁存器来存储数据的存储器设备、以及包括该存储器设备的片上系统。
背景技术
随着诸如平板PC或移动电话之类的移动产品的发展，可能需要包括诸如存储器设备和SoC之类的组件设备的计算系统的高性能。SoC包括用于在其中存储数据的存储器设备。存储器设备可以包括布置在列和行中的多个锁存器。存储器设备可以将数据写入多个锁存器并读取写入的数据。由于可能需要SoC的高性能和低功率，因此SoC中包括的存储器设备可能需要高性能和低功率。
发明内容
根据实施例，存储器设备包括：多个锁存器，布置在包括第一列和第二列的多个列中和多个行中，多个锁存器中的每个锁存器被配置为存储至少一位数据；第一触发器，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据；以及第二触发器，被配置为基于时钟向多个锁存器中布置在第二列中的第二锁存器输出第二数据。第一触发器还被配置为，在第一锁存器和第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞第一数据向第一锁存器的输出，第二触发器还被配置为，在锁定时间段中，阻塞第二数据向第二锁存器的输出。
根据实施例，片上系统包括：控制处理单元(CPU)，被配置为通过访问多个锁存器来将第一数据写入多个锁存器；以及存储器设备，被配置为对应于CPU的访问来存储第一数据。存储器设备包括：多个锁存器，布置在包括第一列的多个列中和多个行中，多个锁存器中的每个锁存器被配置为存储至少一位数据；以及第一阻塞电路，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据的至少一些位，并且在布置在第一列中的第一锁存器不输出数据的锁定时间段中阻塞施加到布置在第一列中的第一锁存器的信号。
根据实施例，存储器设备包括：多个锁存器，布置在多个列和多个行中，多个锁存器中的每个锁存器被配置为存储至少一位数据；以及按位使能器，被配置为基于多个位使能信号，屏蔽布置在多个列的至少一些列中的一个或多个锁存器。一个或多个锁存器被配置为在被按位使能器屏蔽时接收写数据而不存储写数据。
附图说明
图1是示出根据本发明构思的实施例的计算系统的框图。
图2是示出根据本发明构思的实施例的存储器设备的框图。
图3是示出根据本发明构思的实施例的存储器设备的电路图。
图4是示出根据本发明构思的实施例的存储器设备的电路图。
图5是示出根据本发明构思的实施例的存储器设备的操作的时序图。
图6A、图6B和图6C示出了根据本发明构思的实施例的存储器设备的操作。
图7是示出根据本发明构思的实施例的存储器设备的电路图。
图8是示出根据本发明构思的实施例的存储器设备的电路图。
图9是示出根据本发明构思的实施例的存储器设备的框图。
图10A是示出根据本发明构思的实施例的存储器设备的框图。
图10B是示出根据本发明构思的实施例的存储器设备的框图。
图10C是示出根据本发明构思的实施例的存储器设备的框图。
图11是示出根据本发明构思的实施例的存储器设备的电路图。
图12是示出根据本发明构思的实施例的存储器设备的电路图。
图13是示出根据本发明构思的实施例的存储器设备的电路图。
图14是示出根据本发明构思的实施例的计算系统中使用的接口的框图。
具体实施方式
本发明构思提供了一种能够通过包括共享锁存器来最小化功耗的存储器设备，以及包括该存储器设备的片上系统。
本发明构思还提供了一种能够在将数据写入多个锁存器时，通过包括用于屏蔽每列的多个锁存器的屏蔽电路来选择性地写入数据位的存储器设备、以及包括该存储器设备的片上系统。
图1是示出根据本发明构思的实施例的计算系统的框图。
参考图1，片上系统1可以包括存储器设备10、CPU 11、总线12以及多个功能块13_1和13_2。片上系统1可以应用于智能电话、平板个人计算机(PC)、数码相机、移动设备、机顶盒、智能卡系统、服务器系统和各种电子设备。片上系统1可以在一个芯片上包括多个组件。例如，片上系统1可以包括用于控制诸如存储器设备10、多个功能块131和132等组件设备的设备控制器。根据实施例，可以将片上系统1实现为应用处理器。
CPU 11可以控制经由总线12连接的存储器设备10以及多个功能块13_1和13_2的操作。例如，CPU 11可以通过访问存储器设备10来写入或读取数据。
存储器设备10可以存储用于片上系统1的操作的指令、数据或程序代码。在实施例中，存储器设备10可以包括多个锁存器，并且可以将数据写入多个锁存器。存储器设备10可以是基于锁存器的存储器。
多个功能块13_1和13_2可以执行由片上系统1支持的各种功能。例如，多个功能块13_1和13_2可以包括调制解调器、存储器控制器、输入/输出设备、显示设备、数字信号处理器(DSP)、通用串行总线(USB)控制器、外围组件、互连(PCI)接口等。
根据本发明构思的实施例的存储器设备10可以包括由多个锁存器共享的阻塞电路。阻塞电路可以在多个锁存器被锁定的时段期间阻塞到多个锁存器的信号传输，因此可以减少存储器设备10消耗的功率。
图2是示出根据本发明构思的实施例的存储器设备10的框图。
参考图2，存储器设备10可以包括存储器单元阵列110、时钟门控电路120、行解码器130、阻塞电路140、写使能器150和列解码器160。
存储器单元阵列110可以包括布置在行和列中的多个存储器单元。在实施例中，多个存储器单元可以是多个锁存器。存储器单元阵列110可以基于时钟Clk存储写数据Data_w。多个锁存器可以沿行方向连接到行解码器130和时钟门控电路120，并且可以沿列方向连接到阻塞电路140和列解码器160。
行解码器130可以接收行地址Addr_R，并且可以向时钟门控电路120输出通过解码行地址Addr_R而生成的行使能信号En_Row。时钟门控电路120可以基于行使能信号En_Row向对应的存储器单元阵列110的行输出时钟Clk。
写使能器150可以基于写使能信号En_w向时钟门控电路120和阻塞电路140输出时钟Clk。阻塞电路140可以接收写数据Data_w，并且可以基于时钟Clk向存储器单元阵列110输出写数据Data_w。阻塞电路140可以连接到沿列方向布置的多个锁存器，并且可以在沿列方向布置的多个锁存器被锁定的锁定时间段中阻塞写入数据Data_w的输出。
列解码器160可以接收列地址Addr_C，并且向存储器单元阵列110输出通过解码接收的列地址Addr_C而生成的列使能信号En_Col。存储器单元阵列110可以基于列使能信号En_Col输出对应的列的数据。
根据本发明构思的实施例的存储器设备10可以包括阻塞电路140，该阻塞电路140在存储器单元阵列110可以不存储数据的时间段中阻塞针对存储器单元阵列110的数据输出，从而防止不必要的功耗并改进性能。
图3是示出根据本发明构思的实施例的存储器设备10的电路图。将省略图2和图3之间的冗余描述。
参考图3，存储器设备10可以包括存储器单元阵列110、时钟门控电路120、行解码器130、第一阻塞电路140_1、第二阻塞电路140_2、写使能器150和列解码器160。上面参考图2描述了行解码器130、写使能器150和列解码器160，因此将省略其描述。
存储器单元阵列110可以包括第一个锁存器L1至第六个锁存器L6。第一个锁存器L1至第三个锁存器L3(第一锁存器)可以布置在第一列C1中。第四个锁存器L4至第六个锁存器L6(第二锁存器)可以布置在第二列C2中。下面描述在存储器单元阵列110中包括六个锁存器L1至L6的实施例，但这仅是实施例。存储器单元阵列110可以包括六个或更多或更少的锁存器。
时钟门控电路120可以包括第一时钟门CG1至第三时钟门CG3。第一时钟门CG1可以连接到布置在存储器单元阵列110的第一行中的第一个锁存器L1和第四个锁存器L4(第三锁存器)。第二时钟门CG2可以连接到布置在存储器单元阵列110的第二行中的第二个锁存器L2和第五个锁存器L5(第四锁存器)。第三时钟门CG3可以连接到布置在存储器单元阵列110的第三行中的第三个锁存器L3和第六个锁存器L6。
第一时钟门CG1可以基于从行解码器130接收的第一行使能信号En_Row1来将从写使能器150接收的时钟Clk输出给第一个锁存器L1和第四个锁存器L4。第二时钟门CG2可以基于从行解码器130接收的第二行使能信号En_Row2来将从写使能器150接收的时钟Clk输出给第二个锁存器L2和第五个锁存器L5。第三时钟门CG3可以基于从行解码器130接收的第三行使能信号En_Row3来将从写使能器150接收的时钟Clk输出给第三个锁存器L3和第六个锁存器L6。
第一阻塞电路140_1可以包括第一触发器FF1。第二阻塞电路140_2可以包括第二触发器FF2。第一触发器FF1可以接收第一写数据位WD1，并且对应于从写使能器150接收的时钟Clk的边沿将第一写数据位WD1输出给第一个锁存器L1至第三个锁存器L3。第一个锁存器L1至第三个锁存器L3可以基于时钟门控电路120的时钟Clk存储第一写数据位WD1。第二触发器FF2可以接收第二写数据位WD2，并且对应于从写使能器150接收的时钟Clk的边沿将第二写数据位WD2输出给第四个锁存器L4至第六个锁存器L6。第四个锁存器L4至第六个锁存器L6可以基于时钟门控电路120的时钟Clk存储第二写数据位WD2。
根据本发明构思的实施例，阻塞电路140_1和140_2可以分别包括第一触发器FF1和第二触发器FF2，其在第一个锁存器L1至第六个锁存器L6被锁定的锁定时间段中可以不输出针对第一个锁存器L1至第六个锁存器L6的数据，并均匀地维持输出，因此可以防止根据第一写数据位WD1和第二写数据位WD2的输出的功耗。
列解码器160可以基于列地址Addr_C向第一多路复用器MUX1输出第一列选择信号Sel_C1，因此第一多路复用器MUX1可以输出存储在第一个锁存器L1至第三个锁存器L3中的任何一个锁存器中的数据作为第一读取数据位RD1。列解码器160还可以基于列地址Addr_C向第二多路复用器MUX2输出第二列选择信号Sel_C2，因此第二多路复用器MUX2可以输出存储在第四个锁存器L4至第六个锁存器L6中的任何一个锁存器中的数据作为第二读数据位RD2。
图4是示出根据本发明构思的实施例的存储器设备10a的电路图。将省略图3和图4之间的冗余描述。
参考图4，存储器设备10a可以包括存储器单元阵列110、时钟门控电路120、行解码器130、第一阻塞电路140_1a、第二阻塞电路140_2a、写使能器150和列解码器160。上面参考图3描述了存储器单元阵列110、时钟门控电路120、行解码器130、写使能器150和列解码器160，因此将省略其描述。
第一阻塞电路140_1a可以包括第一共享锁存器SL1和第二共享锁存器SL2。第二阻塞电路140_2a可以包括第三共享锁存器SL3和第四共享锁存器SL4。第一共享锁存器SL1和第二共享锁存器SL2以及第一个锁存器L1至第三个锁存器L3可以在时钟Clk的不同相中操作。例如，第一共享锁存器SL1可以在时钟Clk的第一相中处于通过状态，并且可以在时钟Clk的第二相中处于锁定状态。另一方面，第二共享锁存器SL2和第一个锁存器L1至第三个锁存器L3可以在时钟Clk的第一相中处于锁定状态，并且可以在时钟Clk的第二相中处于通过状态。
第三共享锁存器SL3和第四共享锁存器SL4以及第四个锁存器L4至第六个锁存器L6可以在时钟Clk的不同相中操作。例如，第三共享锁存器SL3可以在时钟Clk的第一相中处于通过状态，并且可以在时钟Clk的第二相中处于锁定状态。另一方面，第二共享锁存器SL2和第一个锁存器L1至第三个锁存器L3可以在时钟Clk的第一相中处于锁定状态，并且可以在时钟Clk的第二相中处于通过状态。
锁定状态可以指不将存储在锁存器中的数据输出给输出端Q的状态，通过状态可以指将存储在锁存器中的数据输出给输出端Q的状态。备选地，锁定状态可以指不管输入信号如何而将输出信号维持先前电平的状态，通过状态可以指基于输入信号而改变输出信号或维持输出信号的状态。
根据本发明构思的实施例的存储器设备10a可以包括处于锁定状态的共享锁存器SL2和SL4，其处于与包括在存储器单元阵列110中的多个锁存器L1至L6所处相相同的相中，从而在多个锁存器L1至L6处于锁定状态的锁定时间段中阻塞针对存储器单元阵列110的信号传输，并因此防止由于不必要的信号传输而导致的功耗。
图5是示出根据本发明构思的实施例的存储器设备的操作的时序图。更具体地，图5是示出包括在存储器单元阵列的第一列中的锁存器L1至L3以及连接到锁存器L1至L3的共享锁存器SL1和SL2的操作的时序图。
参考图4和图5，当写使能信号En_W从第一时间点t1转变为第一相(例如，逻辑高)时，时钟Clk可以被输出给第一共享锁存器SL1、第二共享锁存器SL2以及第一个锁存器L1至第三个锁存器L3。
因为时钟Clk在第二时间点t2到第三时间点t3为第一相(例如，逻辑高)，所以第一共享锁存器SL1可以处于锁定状态，并且共享锁存器SL2和第一个锁存器L1第三个锁存器L3可以处于通过状态。
因为时钟Clk在第三时间点t3到第四时间点t4为第二相(例如，逻辑低)，所以第一共享锁存器SL1可以处于通过状态，并且共享锁存器SL2和第一个锁存器L1第三个锁存器L3可以处于锁定状态。
因为时钟Clk在第四时间点t4到第五时间点t5为第一相(例如，逻辑高)，所以第一共享锁存器SL1可以处于锁定状态，并且共享锁存器SL2和第一个锁存器L1到第三个锁存器L3可以处于通过状态。
图6A、图6B和图6C示出了根据本发明构思的实施例的存储器设备的操作。更具体地，图6A示出了存储器设备在图4中的第二时间点t2和第三时间点t3处的操作。图6B示出了图4中的存储器设备在第三时间点t3和第四时间点t4处的操作。图6C示出了图4中的存储器设备在第四时间点t4和第五时间点t5处的操作。
参考图4和图6A，当第一共享锁存器SL1在第二时间点t2和第三时间点t3处于锁定状态时，第一写数据位WD1可以存储在第一共享锁存器SL1中，并且可以不被传送到第二共享锁存器SL2。
参考图4和图6B，当第一共享锁存器SL1在第三时间点t3和第四时间点t4转换为通过状态时，存储在第一共享锁存器SL1中的第一写数据位WD1可以被传送到第二共享锁存器SL2，并且第二共享锁存器SL2可以存储第一写数据位WD1。
参考图4和图6C，当第二共享锁存器SL2在第四时间点t4和第五时间点t5转换为通过状态时，存储在第二共享锁存器SL2中的第一写数据位WD1可以被传送到第一个锁存器L1至第三个锁存器L3，第一个锁存器L1至第三个锁存器L3可以存储第一写数据位WD1。
根据本发明构思的实施例，因为在第三时间点t3和第四时间点t4传送到多个锁存器L1至L3的信号可以被第二共享锁存器SL2阻塞，因此可以防止传送不必要的信号，从而可以降低功耗。
图7是示出根据本发明构思的实施例的存储器设备10b的电路图。省略了图3和图7之间的冗余描述。
参考图7，存储器设备10b可以包括存储器单元阵列110、时钟门控电路120b、行解码器130、阻塞电路140_1和140_2以及写使能器150。上面参考图3描述了存储器单元阵列110、行解码器130、阻塞电路140_1和140_2以及写使能器150，因此将省略其描述。
时钟门控电路120b可以包括第一行“与”门RA1、第二行“与”门RA2、第三行“与”门RA3、第一行锁存器RL1、第二行锁存器RL2和第三行锁存器RL3。
第一行锁存器RL1可以基于从写使能器150接收的时钟Clk将第一行使能信号En_Row1输出给第一行“与”门RA1。第一行“与”门RA1可以连接到布置在第一行中的锁存器L1和L4，并且可以将通过对从写使能器150接收的时钟Clk和从第一行锁存器RL1接收到的第一行使能信号En_Row1的“与”运算而生成的第一信号Sig1输出给布置在第一行中的锁存器L1和L4。结果是，当存在第一行使能信号En_Row1时，第一行锁存器RL1和第一行“与”门RA1可以将时钟Clk作为第一信号Sig1输出给布置在第一行中的锁存器L1和L4。
第二行锁存器RL2可以基于从写使能器150接收的时钟Clk将第二行使能信号En_Row2输出给第二行“与”门RA2。第二行“与”门RA2可以连接到布置在第二行中的锁存器L2和L5，并且可以将通过对从写使能器150接收的时钟Clk和从第二行锁存器RL2接收到的第二行使能信号En_Row2的“与”运算而生成的第二信号Sig2输出给布置在第二行中的锁存器L2和L5。结果是，当存在第二行使能信号En_Row2时，第二行锁存器RL2和第二行“与”门RA2可以将时钟Clk作为第二信号Sig2输出给布置在第二行中的锁存器L2和L5。
第三行锁存器RL3可以基于从写使能器150接收的时钟Clk将第三行使能信号En_Row3输出给第三行“与”门RA3。第三行“与”门RA3可以连接到布置在第三行中的锁存器L3和L6，并且可以将通过对从写使能器150接收的时钟Clk和从第三行锁存器RL3接收到的第三行使能信号En_Row3的“与”运算而生成的第三信号Sig3输出给布置在第三行中的锁存器L3和L6。结果是，当存在第三行使能信号En_Row3时，第三行锁存器RL3和第三行“与”门RA3可以将时钟Clk作为第三信号Sig3输出给布置在第三行中的锁存器L3和L6。
在实施例中，第一行锁存器RL1至第三行锁存器RL3和存储器单元阵列110的第一个锁存器L1至第六个锁存器L6可以在时钟Clk的不同相中操作。
图8是示出根据本发明构思的实施例的存储器设备10c的电路图。省略了图7和图8之间的冗余描述。
参考图8，存储器设备10c可以包括存储器单元阵列110、时钟门控电路120c、门控锁存器GL、行解码器130、阻塞电路140_1和140_2以及写使能器150。上面参考图3描述了存储器单元阵列110、行解码器130、阻塞电路140_1和140_2以及写使能器150，因此将省略其描述。
门控锁存器GL可以接收行地址Addr_R，并基于从写使能器150接收的时钟Clk将行地址Addr_R输出给行解码器130。在实施例中，门控锁存器GL和包括在存储器单元阵列110中的第一个锁存器L1至第六个锁存器L6可以在时钟Clk的不同相中操作。
行解码器130可以将通过对行地址Addr_R进行解码而生成的第一行使能信号En_Row1至第三行使能信号En_Row3中的任何一个信号或任何信号组合分别输出给第一行“与”门RA1至第三行“与”门RA3。第一行“与”门RA1至第三行“与”门RA3可以将基于第一行使能信号En_Row1至第三行使能信号En_Row3而生成的第一信号Sig1至第三信号Sig3分别输出给存储器单元阵列110。
图9是示出根据本发明构思的实施例的存储器设备10d的框图。将省略图2和图9之间的冗余描述。
参考图9，存储器设备10d可以包括存储器单元阵列110、时钟门控电路120、行解码器130、阻塞电路140、写使能器150、列解码器160和按位使能器170。上面参考图2描述了存储器单元阵列110、时钟门控电路120、行解码器130、阻塞电路140、写使能器150和列解码器160，因此省略其描述。
按位使能器170可以包括连接到存储器单元阵列110的行至少一个屏蔽电路171。至少一个屏蔽电路171可以从外部(例如，图1的CPU 11)接收按位使能信号En_BW，并基于按位使能信号En_BW生成屏蔽信号Sig_M。可以对应于屏蔽信号Sig_M来屏蔽包括在存储器单元阵列110中的至少一个锁存器。可以防止屏蔽锁存器写入数据。在实施例中，可以为每个数据位生成屏蔽信号Sig_M。
根据本发明构思的实施例的存储器设备10d可以在执行了对每个位的屏蔽之后，仅在未被屏蔽的多个锁存器上执行数据写入，从而防止不必要的数据写入操作，因此可以降低存储器设备10d的功耗，并且可以改进存储器设备10d的数据写入性能。
图10A是示出根据本发明构思的实施例的存储器设备10e的框图。
参考图10A，存储器设备10e可以包括第一屏蔽电路171e至第四屏蔽电路174e以及第一个锁存器L1至第十二个锁存器L12。第一个锁存器L1至第十二个锁存器L12可以构成在行和列中布置的存储器单元阵列。
第一屏蔽电路171e可以连接到布置在第一列中的锁存器L1、L2和L3，并且可以基于第一按位使能信号En_BW1将第一屏蔽信号Sig_M1输出给布置在第一列中的锁存器L1、L2和L3。第二屏蔽电路172e可以连接到布置在第二列中的锁存器L4、L5和L6，并且可以基于第二按位使能信号En_BW2将第二屏蔽信号Sig_M2输出给布置在第二列中的锁存器L4、L5和L6。第三屏蔽电路173e可以连接到布置在第三列中的锁存器L7、L8和L9，并且可以基于第三按位使能信号En_BW3将第三屏蔽信号Sig_M3输出给布置在第三列中的锁存器L7、L8和L9。第四屏蔽电路174e可以连接到布置在第四列中的锁存器L10、L11和L12，并且可以基于第四按位使能信号En_BW4将第四屏蔽信号Sig_M4输出给布置在第四列中的锁存器L10、L11和L12。
在实施例中，写入存储器设备10e的数据可以包括4位。可以将数据的第一位D1_1、D1_2和D1_3写入布置在第一列中的锁存器L1、L2和L3。可以将数据的第二位D2_1、D2_2和D2_3写入布置在第二列中的锁存器L4、L5和L6。此外，可以将数据的第三位D3_1、D3_2和D3_3写入布置在第三列中的锁存器L7、L8和L9。可以将数据的第四位D4_1、D4_2和D4_3写入布置在第四列中的锁存器L10、L11和L12。
在图10A的示例中，当“1”作为第一按位使能信号En_BW1、第二按位使能信号En_BW2和第四按位使能信号En_BW4输出时，可以将数据写入锁存器L1、L2、L3和布置在第二列和第四列中的L4、L5、L6、L10、L11、L12。另一方面，当“0”作为第三按位使能信号En_BW3输出时，可以对布置在第三列中的锁存器L7、L8和L9执行屏蔽，可以不写入数据并且可以保留现有数据。
根据本发明构思的实施例的存储器设备10e可以通过屏蔽布置在至少一列中的锁存器来防止不必要的写操作。
图10B是示出根据本发明构思的实施例的存储器设备10f的框图。详细地说，图10B可以示出执行2位屏蔽的实施例。省略了图10A和图10B之间的冗余描述。
参考图10B，存储器设备10f可以包括第一屏蔽电路171f至第四屏蔽电路174f以及第一个锁存器L1至第十二个锁存器L12。第一个锁存器L1至第十二个锁存器L12可以构成在行和列中布置的存储器单元阵列。
第一屏蔽电路171f和第二屏蔽电路172f可以基于第一按位使能信号En_BW1屏蔽布置在第一列中的锁存器L1、L2和L3或布置在第二列中的锁存器L4、L5和L6。第三屏蔽电路173f和第四屏蔽电路174f可以基于第二按位使能信号En_BW2屏蔽布置在第三列中的锁存器L7、L8和L9或布置在第四列中的锁存器L10、L11和L12。
在图10B的示例中，当“1”作为第一按位使能信号En_BW1输出时，可以对布置在第一列和第二列中的锁存器L1、L2、L3、L4、L5和L6执行数据写入。另一方面，当“0”作为第二按位使能信号En_BW2输出时，可以对布置在第三列和第四列中的锁存器L7、L8、L9、L10、L11和L12执行屏蔽，可以不执行数据写入并且可以保留现有数据。
图10B示出了针对每两位执行屏蔽的实施例，但这仅是一个实施例。本发明构思的技术构思还可以应用于针对多于或少于2位的位执行屏蔽的实施例。
图10C是示出根据本发明构思的实施例的存储器设备10g的框图。图10C可以示出布置在连接到一个屏蔽电路的多个列中的锁存器。省略了图10B和图10C之间的冗余描述。
参考图10C，存储器设备10g可以包括第一屏蔽电路171g、第二屏蔽电路173g以及第一个锁存器L1至第十二个锁存器L12。
第一屏蔽电路171g可以基于第一按位使能信号En_BW1来屏蔽布置在第一列和第二列中的锁存器L1、L2、L3、L4、L5和L6。第二屏蔽电路173g可以基于第二按位使能信号En_BW2来屏蔽布置在第三列和第四列中的锁存器L7、L8、L9、L10、L11和L12。
在图10C的示例中，当“1”作为第一按位使能信号En_BW1输出时，可以对布置在第一列和第二列中的锁存器L1、L2、L3、L4、L5和L6执行数据写入。另一方面，当“0”作为第二按位使能信号En_BW2输出时，第二屏蔽电路173g可以对布置在第三列和第四列中的锁存器L7、L8、L9、L10、L11和L12执行屏蔽，可以不对布置在第三列和第四列中的锁存器L7、L8、L9、L10、Ll1和L12执行数据写入，并且可以保留现有数据。
图10C示出了每两位执行屏蔽的实施例，这仅是一个实施例。可以将两个以上的列连接到一个屏蔽电路171g或173g，以使用多于2位来执行屏蔽。
图11是示出根据本发明构思的实施例的存储器设备10h的电路图。省略了图3和图11之间的冗余描述。
参考图11，存储器设备10h可以包括多个锁存器L1至L6、时钟门控电路120、行解码器130、第一阻塞电路140_1、第二阻塞电路140_2、写使能器150、列解码器160、第一屏蔽电路171h和第二屏蔽电路172h。上面参考图3描述了多个锁存器L1至L6、时钟门控电路120、行解码器130、第一阻塞电路140_1、第二阻塞电路140_2、写使能器150和列解码器160，因此将省略其描述。
第一屏蔽电路171h可以包括第一屏蔽锁存器ML1和第一屏蔽“与”门MA1至第三屏蔽“与”门MA3。第二屏蔽电路172h可以包括第二屏蔽锁存器ML2和第四屏蔽“与”门MA4至第六屏蔽“与”门MA6。
第一屏蔽锁存器ML1可以接收第一按位使能信号En_BW1，并且可以将基于时钟Clk生成的第一屏蔽信号Sig_M1输出给第一屏蔽“与”门MA1至第三屏蔽“与”门MA3。在实施例中，第一屏蔽锁存器ML1和第一个锁存器L1至第六个锁存器L6可以在时钟Clk的不同相中操作。
仅当第一屏蔽信号Sig_M1为“1”时，第一屏蔽“与”门MA1至第三屏蔽“与”门MA3可以输出从第一时钟门CG1至第三时钟门CG3接收的时钟Clk。结果是，当从第一屏蔽锁存器ML1输出的第一屏蔽信号Sig_M1为“0”时，输出到包括在第一列C1中的锁存器L1、L2和L3的时钟信号CLK可以被第一屏蔽“与”门MA1至第三屏蔽“与”门MA3阻塞，因此，可以不将数据写入包括在第一列C1中的锁存器L1、L2、L3。
第二屏蔽锁存器ML2可以接收第二按位使能信号En_BW2，并且可以将基于时钟Clk生成的第二屏蔽信号Sig_M1输出给第四屏蔽“与”门MA4到第六屏蔽“与”门MA6。在实施例中，第二屏蔽锁存器ML2和第一个锁存器L1至第六个锁存器L6可以在时钟Clk的不同相中操作。
仅当第二屏蔽信号Sig_M2为“1”时，第四屏蔽“与”门MA4至第六屏蔽“与”门MA6可以输出从第一时钟门CG1至第三时钟门CG3接收的时钟Clk。结果是，当从第二屏蔽锁存器ML2输出的第二屏蔽信号Sig_M2为“0”时，输出到包括在第二列C2中的锁存器L4、L5和L6的时钟信号CLK可以被第四屏蔽“与”门MA4到第六屏蔽“与”门MA6阻塞，因此，可以不将数据写入包括在第一列C2中的锁存器L4、L5和L6。
图12是示出根据本发明构思的实施例的存储器设备10i的电路图。省略了图8、图11和图12之间的冗余描述。
参考图12，存储器设备10i可以包括多个锁存器L1至L6、时钟门控电路120i、行解码器130、第一阻塞电路1401、第二阻塞电路1402、写使能器150、列解码器160、第一屏蔽电路171i、第二屏蔽电路172i和门控锁存器GL。上面参考图11等描述了多个锁存器L1至L6、行解码器130、第一阻塞电路140_1、第二阻塞电路140_2、写使能器150、列解码器160、第一屏蔽电路171i和第二屏蔽电路172i，因此将省略其描述。
门控锁存器GL可以基于时钟Clk向行解码器130输出行地址Addr_R。行解码器130可以将通过对行地址Addr_R进行解码而生成的第一行使能信号En_Row1至第三行使能信号En_Row3中的任何一个信号或任何信号组合输出给第一行“与”门RA1至第三行“与”门RA3。
第一行“与”门RA1至第三行“与”门RA3可以基于第一行使能信号En_Row1至第三行使能信号En_Row3将从写使能器150接收的时钟Clk输出给第一屏蔽“与”门MA1至第六屏蔽“与”门MA6。第一屏蔽“与”门MA1至第六屏蔽“与”门MA6可以基于屏蔽信号Sig_M1和Sig_M2将时钟Clk输出给第一个锁存器L1至第六个锁存器L6。
图13是示出根据本发明构思的实施例的存储器设备10j的电路图。省略了图11和图13之间的冗余描述。
参考图13，存储器设备10j可以包括多个锁存器L1至L6、行解码器130、第一阻塞电路140_1、第二阻塞电路140_2、写使能器150、列解码器160、第一屏蔽时钟门MCG1、第二屏蔽时钟门MCG2、第一屏蔽电路171j、第二屏蔽电路172j和门控锁存器GL。上面参考图11和图12等描述了多个锁存器L1至L6、行解码器130、第一阻塞电路140_1、第二阻塞电路140_2、写使能器150、列解码器160和门控锁存器GL，因此将省略其描述。
第一屏蔽时钟门MCG1可以从写使能器150接收时钟Clk，并且基于第一按位使能信号En_BW1将时钟Clk输出给第一阻塞电路140_1和第一屏蔽电路171j。第一阻塞电路140_1可以基于时钟Clk将第一写数据位WD1输出给布置在第一列C1中的锁存器L1、L2和L3。
第一屏蔽电路171j可以包括第一屏蔽“与”门MA1至第三屏蔽“与”门MA3。第一屏蔽“与”门MA1至第三屏蔽“与”门MA3可以基于第一行使能信号En_Row1至第三行使能信号En_Row3将从第一屏蔽时钟门MCG1接收的时钟Clk输出给第一个锁存器L1至第三个锁存器L3。
第二屏蔽时钟门MCG2可以从写使能器150接收时钟Clk，并且可以基于第二按位使能信号En_BW2将时钟Clk输出给第二阻塞电路140_2和第二屏蔽电路172j。第一阻塞电路140_1可以基于时钟Clk将第二写数据位WD2输出给布置在第二列C2中的锁存器L4、L5和L6。
第二屏蔽电路172j可以包括第四屏蔽“与”门MA4至第六屏蔽“与”门MA6。第四屏蔽“与”门MA4至第六屏蔽“与”门MA6可以基于第四行使能信号En_Row4至第六行使能信号En_Row6将从第二屏蔽时钟门MCG2接收的时钟Clk输出给第四个锁存器L4至第六个锁存器L6。
根据本发明构思的实施例的屏蔽时钟门MCG1和MCG2可以基于按位使能信号En_BW1和En_BW2控制阻塞电路140_1和140_2以及屏蔽电路171j和172j，因此可以针对每个位来执行数据写入。
图14是示出根据本发明构思的实施例的计算系统1000中使用的接口的框图。
参考图14，计算系统1000可以被实现为能够使用或支持MIPI接口的数据处理设备，并且可以包括应用处理器(AP)1600、图像传感器1620、显示器1630等。AP 1600的相机串行接口(CSI)主机1602可以通过CSI与图像传感器1620的CSI设备1621执行串行通信。在实施例中，CSI主机1602可以包括解串器DES，并且CSI设备1621可以包括串行器SER。
AP 1600的显示器串行接口(DSI)主机1602可以通过DSI与显示器1630的DSI设备1631执行串行通信。在实施例中，DSI主机1601可以包括串行器SER，并且DSI设备1631可以包括解串器DES。计算系统1000还可以包括能够与AP 1600通信的射频(RF)芯片1640。AP1600的PHY 1603和RF芯片1640的PHY 1641可以根据移动工业处理器接口(MIPI)DigRF1642执行数据发送和接收。此外，AP 1600还可以包括存储器设备1604。存储器设备1604可以包括阻塞电路，以在多个锁存器不操作的锁定时间段中阻塞针对多个锁存器的信号传输，如上面参考图1至图13所述。此外，存储器设备1604可以包括屏蔽电路，以控制多个锁存器，使得一些数据位不被写入。
计算系统1000还可以包括全球定位系统(GPS)、存储设备1650、麦克风1660、动态随机存取存储器(DRAM)1670和扬声器1680。此外，计算系统1000可以使用超宽带(UWB)1693、无线局域网(WLAN)1692和全球微波接入互操作(WIMAX)1691来执行通信。然而，计算系统1000的结构和接口不限于此。
虽然已经参考本发明构思的实施例示出和描述了本发明构思，但应理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种存储器设备，包括：
多个锁存器，布置在包括第一列和第二列的多个列中和多个行中，所述多个锁存器中的每个锁存器被配置为存储至少一位数据；
第一触发器，被配置为基于时钟向所述多个锁存器中布置在所述第一列中的第一锁存器输出第一数据；以及
第二触发器，被配置为基于所述时钟向所述多个锁存器中布置在所述第二列中的第二锁存器输出第二数据；
其中，所述第一触发器还被配置为，在所述第一锁存器和所述第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞所述第一数据向所述第一锁存器的输出，以及
其中，所述第二触发器还被配置为，在所述锁定时间段中阻塞所述第二数据向所述第二锁存器的输出。
2.根据权利要求1所述的存储器设备，其中，所述第一触发器包括：
第一共享锁存器，被配置为基于所述时钟的第一相输出所接收的第一数据；以及
第二共享锁存器，被配置为基于所述时钟的第二相向所述第一锁存器输出从所述第一共享锁存器接收的第一数据，
其中，所述多个锁存器被配置为基于所述第二相输出从所述第二共享锁存器接收的第一数据。
3.根据权利要求1所述的存储器设备，还包括：
写使能器，被配置为基于写使能信号向所述第一触发器和所述第二触发器输出所述时钟；以及
列解码器，被配置为通过解码列地址来控制从所述多个锁存器读取数据。
4.根据权利要求1所述的存储器设备，其中，所述多个行包括第一行和第二行，
其中，所述存储器设备还包括：
行解码器，被配置为通过解码行地址来生成行使能信号；
第一时钟门，被配置为基于从所述行解码器接收的所述行使能信号，向所述多个锁存器中布置在所述第一行中的第三锁存器输出所述时钟；以及
第二时钟门，被配置为基于从所述行解码器接收的所述行使能信号，向所述多个锁存器中布置在所述第二行中的第四锁存器输出所述时钟，以及
其中，所述第一时钟门和所述第二时钟门中的每个时钟门包括锁存器和“与”门。
5.根据权利要求1所述的存储器设备，其中，所述多个行包括第一行和第二行，
其中，所述存储器设备还包括：
第一门控锁存器，被配置为基于所述时钟输出行地址；
行解码器，被配置为通过解码从所述第一门控锁存器接收的所述行地址来生成行使能信号；
第一行“与”门，被配置为基于对所述时钟和从所述行解码器接收的所述行使能信号的第一“与”运算来生成第一信号，并向所述多个锁存器中布置在所述第一行中的第三锁存器输出所述第一信号；以及
第二行“与”门，被配置为基于对所述时钟和从所述行解码器接收的所述行使能信号的第二“与”运算来生成第二信号，并向所述多个锁存器中布置在所述第二行中的第四锁存器输出所述第二信号。
6.根据权利要求1所述的存储器设备，还包括：
第一屏蔽电路，被配置为基于第一位使能信号屏蔽布置在所述第一列中的所述第一锁存器；以及
第二屏蔽电路，被配置为基于第二位使能信号屏蔽布置在所述第二列中的所述第二锁存器，
其中，所述第一锁存器的每个锁存器还被配置为，当被所述第一屏蔽电路屏蔽时，从所述第一触发器接收所述第一数据而不存储所述第一数据，以及
其中，所述第二锁存器的每个锁存器还被配置为，当被所述第二屏蔽电路屏蔽时，从所述第二触发器接收所述第二数据而不存储所述第二数据。
7.根据权利要求6所述的存储器设备，还包括：
行解码器，被配置为通过解码行地址来生成行使能信号；以及
多个行“与”门，所述多个行“与”门中的每个行“与”门被配置为基于对所述时钟和从所述行解码器接收的所述行使能信号的“与”运算来输出针对所述多个行中的相应一行的时钟，
其中，所述第一屏蔽电路包括：
第一屏蔽锁存器，被配置为基于所述时钟输出第一位使能信号；以及
多个第一屏蔽“与”门，所述多个第一屏蔽“与”门中的每个第一屏蔽“与”门被配置为基于分别从所述多个行“与”门接收的所述时钟，向布置在所述第一列中的所述第一锁存器输出从所述第一屏蔽锁存器接收的所述第一位使能信号。
8.根据权利要求6所述的存储器设备，还包括：
行解码器，被配置为通过解码行地址来生成行使能信号；以及
第一屏蔽时钟门，被配置为基于所述第一位使能信号输出所述时钟，
其中，所述第一屏蔽电路包括多个第一屏蔽“与”门，所述多个第一屏蔽“与”门中的每个第一屏蔽“与”门被配置为基于从所述行解码器接收的所述行使能信号，向布置在所述第一列中的所述第一锁存器输出从所述第一屏蔽时钟门接收的所述时钟。
9.根据权利要求8所述的存储器设备，还包括第二屏蔽时钟门，所述第二屏蔽时钟门被配置为基于所述第二位使能信号输出所述时钟，
其中，所述第一触发器还被配置为从所述第一屏蔽时钟门接收所述时钟，以及
其中，所述第二触发器还被配置为从所述第二屏蔽时钟门接收所述时钟。
10.一种片上系统，包括：
控制处理单元CPU，被配置为通过访问多个锁存器来将第一数据写入所述多个锁存器；以及
存储器设备，被配置为对应于所述CPU的访问来存储所述第一数据，
其中，所述存储器设备包括：
所述多个锁存器，布置在包括第一列的多个列中和多个行中，所述多个锁存器中的每个锁存器被配置为存储至少一位数据；以及
第一阻塞电路，被配置为：
基于时钟向所述多个锁存器中布置在所述第一列中的第一锁存器输出第一数据的至少一些位；以及
在布置在所述第一列中的所述第一锁存器不输出数据的锁定时间段中，阻塞施加到布置在所述第一列中的所述第一锁存器的信号。
11.根据权利要求10所述的片上系统，其中，所述第一阻塞电路包括：
第一共享锁存器，被配置为基于所述时钟的第一相输出所接收的第一数据；以及
第二共享锁存器，被配置为基于所述时钟的第二相向所述第一锁存器输出从所述第一共享锁存器接收的第一数据，
其中，所述多个锁存器被配置为基于所述第二相输出从所述第二共享锁存器接收的第一数据。
12.根据权利要求10所述的片上系统，其中，所述存储器设备还包括：
第二阻塞电路，被配置为：
基于所述时钟向所述多个锁存器中布置在第二列中的第二锁存器输出第二数据的至少一些位；以及
在布置在所述第二列中的所述第二锁存器不输出数据的锁定时间段中，阻塞施加到布置在所述第二列中的所述第二锁存器的信号。
13.根据权利要求12所述的片上系统，其中，所述多个行包括第一行和第二行，
其中，所述片上系统还包括：
行解码器，被配置为通过解码行地址来生成行使能信号；
第一时钟门，被配置为基于从所述行解码器接收的所述行使能信号，向所述多个锁存器中布置在所述第一行中的第三锁存器输出所述时钟；以及
第二时钟门，被配置为基于从所述行解码器接收的所述行使能信号，向所述多个锁存器中布置在所述第二行中的第四锁存器输出所述时钟，以及
其中，所述第一时钟门和所述第二时钟门中的每个时钟门包括锁存器和“与”门。
14.根据权利要求12所述的片上系统，其中，所述多个行包括第一行和第二行，
其中，所述片上系统还包括：
第一门控锁存器，被配置为基于所述时钟输出行地址；
行解码器，被配置为通过解码从所述第一门控锁存器接收的所述行地址来生成行使能信号；
第一行“与”门，被配置为基于对所述时钟和从所述行解码器接收的所述行使能信号的第一“与”运算来生成第一信号，并向所述多个锁存器中布置在所述第一行中的第三锁存器输出所述第一信号；以及
第二行“与”门，被配置为基于对所述时钟和从所述行解码器接收的所述行使能信号的第二“与”运算来生成第二信号，并向所述多个锁存器中布置在所述第二行中的第四锁存器输出所述第二信号。
15.根据权利要求12所述的片上系统，还包括：
第一屏蔽电路，被配置为基于第一位使能信号屏蔽布置在所述第一列中的所述第一锁存器；以及
第二屏蔽电路，被配置为基于第二位使能信号屏蔽布置在所述第二列中的所述第二锁存器，
其中，所述第一锁存器的每个锁存器还被配置为，当被所述第一屏蔽电路屏蔽时，从所述第一阻塞电路接收所述第一数据而不存储所述第一数据，以及
其中，所述第二锁存器的每个锁存器还被配置为，当被所述第二屏蔽电路屏蔽时，从所述第二阻塞电路接收所述第二数据而不存储所述第二数据。
16.一种存储器设备，包括：
多个锁存器，布置在多个列和多个行中，所述多个锁存器中的每个锁存器被配置为存储至少一位数据；以及
按位使能器，被配置为基于多个位使能信号屏蔽布置在所述多个列的至少一些列中的一个或多个锁存器，
其中，所述一个或多个锁存器被配置为在被所述按位使能器屏蔽时接收写数据而不存储所述写数据。
17.根据权利要求16所述的存储器设备，还包括：
行解码器，被配置为通过解码行地址来生成行使能信号；以及
多个行“与”门，所述多个行“与”门中的每个行“与”门被配置为基于对所述时钟和从所述行解码器接收的所述行使能信号的“与”运算来输出针对所述多个行中的相应一行的时钟，
其中，所述按位使能器包括第一屏蔽电路，所述第一屏蔽电路被配置为基于第一位使能信号屏蔽所述多个锁存器中布置在第一列中的第一锁存器，以及
其中，所述第一屏蔽电路包括：
第一屏蔽锁存器，被配置为基于所述时钟输出第一位使能信号；以及
多个第一屏蔽“与”门，所述多个第一屏蔽“与”门中的每个第一屏蔽“与”门被配置为基于分别从所述多个行“与”门接收的所述时钟，向布置在所述第一列中的所述第一锁存器输出从所述第一屏蔽锁存器接收的所述第一位使能信号。
18.根据权利要求16所述的存储器设备，还包括行解码器，所述行解码器被配置为通过解码行地址来生成行使能信号，
其中，所述按位使能器包括第一屏蔽电路，所述第一屏蔽电路被配置为基于第一位使能信号屏蔽布置在第一列中的第一锁存器，以及
其中，所述存储器设备还包括第一屏蔽时钟门，所述第一屏蔽时钟门被配置为基于所述第一位使能信号输出时钟；以及
其中，所述第一屏蔽电路包括多个第一屏蔽“与”门，所述多个第一屏蔽“与”门中的每个第一屏蔽“与”门被配置为基于从所述行解码器接收的所述行使能信号，向布置在所述第一列中的所述第一锁存器输出从所述第一屏蔽时钟门接收的所述时钟。
19.根据权利要求18所述的存储器设备，还包括：
第一触发器，被配置为基于所述时钟的边沿向布置在所述第一列中的所述第一锁存器输出第一数据；以及
第二触发器，被配置为基于所述时钟的所述边沿向所述多个锁存器中布置在第二列中的第二锁存器输出第二数据。
20.根据权利要求19所述的存储器设备，其中，所述按位使能器还包括第二屏蔽电路，所述第二屏蔽电路被配置为基于第二位使能信号屏蔽布置在所述第二列中的所述第二锁存器，
其中，所述存储器设备还包括第二屏蔽时钟门，所述第二屏蔽时钟门被配置为基于所述第二位使能信号输出所述时钟，
其中，所述第一触发器还被配置为从所述第一屏蔽时钟门接收所述时钟，以及
其中，所述第二触发器还被配置为从所述第二屏蔽时钟门接收所述时钟。
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