TW201443915A - 用於記憶體之目標更新之裝置及方法 - Google Patents

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Abstract

本文揭示用於目標列更新之裝置及方法。在一實例裝置中，一預解碼器接收一目標列位址且判定與該目標列位址相關聯之一目標記憶體列是否為一主要或一冗餘記憶體列。該預解碼器經進一步組態以在該主要記憶體列為該目標列時引起更新實體上相鄰於該主要記憶體列之一或多個記憶體列或在該冗餘記憶體列為該目標記憶體列時更新實體上相鄰於該冗餘記憶體列之一或多個記憶體列。

Description

用於記憶體之目標更新之裝置及方法 相關申請案之交叉參考
本申請案主張於2013年2月4日申請之美國非臨時專利申請案第13/758,667號之優先權。本申請案之全文且出於全部目的以引用方式併入本文中。
本發明之實施例大致係關於半導體記憶體，及更具體言之，在一或多項所描述之實施例中，該等實施例係關於更新實體上相鄰於一目標記憶體列或若干目標記憶體列之一記憶體列或若干記憶體列。
在當前記憶體系統中，必須週期性更新儲存於非揮發性記憶體(例如DRAM)中之資料以補償記憶體單元中之電容器之固有洩漏。本質上，更新包含(例如)自各記憶體列讀取資料且隨後將該資料寫入回至相同各自列。結果，各電容器上之原始電荷位準被恢復且資料被保存。
儘管用於使用記憶體更新以補償洩漏之諸多方法為本技術熟知，然而此等方法在應用於現今日益苛求之記憶體操作速度及應用時已遇到困難。例如，在一些例項中，可依一高頻率重複存取一或多個特定記憶體列。藉由實體上相鄰於經重複存取之記憶體列之記憶體列之記憶體單元儲存之資料可在執行正常更新操作以保存該等相鄰列之 資料之前降級。即，由於耦合效應，單元對單元洩漏可增加，且重複存取可使實體上相鄰於該或該等經重複存取之列之列之資料降級。
本文揭示用於更新記憶體之裝置及方法。一實例裝置包含一預解碼器。該預解碼器經組態以接收一目標列位址且判定與該目標列位址相關聯之一目標記憶體列是否為一主要記憶體列或一冗餘記憶體列。該預解碼器經進一步組態以在該主要記憶體列為該目標記憶體列時引起更新實體上相鄰於該主要記憶體列之一或多個記憶體列或在該冗餘記憶體列為該目標記憶體列時引起更新實體上相鄰於該冗餘記憶體列之一或多個記憶體列。
一種實例裝置包含一列位址預解碼器及一列冗餘控制電路。該列位址預解碼器經組態以接收與一目標記憶體列相關聯之一目標列位址且包含一目標列更新(TRR)列位址控制電路。該TRR列位址控制電路經組態成至少部分地基於該目標記憶體列為一主要記憶體列而引起更新實體上相鄰於該目標記憶體列之一或多個列。該列冗餘控制電路經組態以接收該目標列位址且包含一TRR冗餘控制電路。該TRR冗餘控制電路經組態成至少部分地基於該目標記憶體列為一冗餘記憶體列而引起更新實體上相鄰於該目標記憶體列之一或多個列。
一種實例方法包含：接收一目標列位址；判定與該目標列位址相關聯之一目標記憶體列是否為一主要記憶體列或一冗餘記憶體列；若該目標記憶體列為一主要記憶體列且若實體上相鄰於該目標記憶體列之一主要記憶體列尚未修復，則更新該實體上相鄰之主要記憶體列；及若該目標記憶體列為一冗餘記憶體列且實體上相鄰於該目標記憶體列之一冗餘記憶體列被啟用，則更新該實體上相鄰之冗餘記憶體列。
一種實例方法包含：接收一目標列位址；判定與該目標列位址 相關聯之一目標記憶體列是否包含在一主要記憶體部分或一冗餘記憶體部分中；若該目標記憶體列包含在一主要記憶體部分中且實體上相鄰於該目標記憶體列之一記憶體列尚未修復，則更新實體上相鄰於該目標記憶體列之該記憶體列；及若該目標記憶體列包含在一冗餘記憶體部分中，則不更新實體上相鄰於該目標記憶體列之該記憶體列。
一種實例方法包含：判定一主要記憶體列是否已修復；若該主要記憶體列尚未修復，則更新實體上相鄰於該主要記憶體列之一或多個記憶體列；及若該主要記憶體列已修復，則更新實體上相鄰於與該主要記憶體列相關聯之一冗餘記憶體列之一或多個列。
一種用於更新記憶體之實例方法包含：藉由記憶體外部之一器件，識別已被存取多於一臨限次數之該記憶體中之一記憶體單元列作為一目標記憶體單元列，其中該目標記憶體單元列與一目標列位址(TRA)相關聯；引起該記憶體之一預解碼器被提供一第一列位址(TRAdd1)及一第一有效命令，其中該第一列位址相鄰於該目標列位址且接在該目標列位址之前，及其中該預解碼器回應於被提供該第一列位址及該第一有效命令而引起更新實體上相鄰於該目標記憶體列之一第一記憶體單元列；及引起該記憶體之該預解碼器被提供一第二列位址(TRAdd2)及一第二有效命令，其中該第二列位址相鄰於該目標列位址且接在該目標列位址之後，及其中該預解碼器回應於被提供該第二列位址及該第二有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第二記憶體單元列。
本發明揭示一種用於更新記憶體之實例方法，其中該記憶體外部之一器件已識別已被存取多於一臨限次數之該記憶體中之一記憶體單元列作為一目標記憶體單元列，其中該目標記憶體單元列與一目標列位址(TRA)相關聯，其中該方法包含：引起該記憶體之一預解碼器被提供一第一列位址(TRAdd1)及一第一有效命令，其中該第一列位 址相鄰於該目標列位址且接在該目標列位址之前，及其中該預解碼器回應於被提供該第一列位址及該第一有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第一記憶體單元列；及引起該記憶體之該預解碼器被提供一第二列位址(TRAdd2)及一第二有效命令，其中該第二列位址相鄰於該目標列位址且接在該目標列位址之後，及其中該預解碼器回應於被提供該第二列位址及該第二有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第二記憶體單元列。
100‧‧‧裝置
102‧‧‧位址及命令輸入控制電路
104‧‧‧位址控制電路
110‧‧‧預解碼器
115‧‧‧匯流排
200‧‧‧記憶體區段
250‧‧‧主要部分
252‧‧‧主要記憶體列
254‧‧‧主要記憶體列
256‧‧‧主要記憶體列
258‧‧‧主要記憶體列
260‧‧‧冗餘部分
262‧‧‧冗餘記憶體列
264‧‧‧冗餘記憶體列
266‧‧‧冗餘記憶體列
268‧‧‧冗餘記憶體列
300‧‧‧預解碼器
302‧‧‧位址預解碼器
304‧‧‧目標列更新(TRR)列位址控制電路
310‧‧‧列冗餘控制電路
312‧‧‧TRR冗餘控制電路
320‧‧‧TRR狀態控制電路
400‧‧‧方法
405‧‧‧動作
410‧‧‧動作
415‧‧‧動作
420‧‧‧動作
425‧‧‧動作
430‧‧‧動作
435‧‧‧動作
440‧‧‧動作
445‧‧‧動作
450‧‧‧動作
455‧‧‧動作
460‧‧‧動作
500‧‧‧方法
505‧‧‧動作
510‧‧‧動作
515‧‧‧動作
520‧‧‧動作
525‧‧‧動作
600‧‧‧方法
605‧‧‧動作
610‧‧‧動作
615‧‧‧動作
620‧‧‧動作
625‧‧‧動作
630‧‧‧動作
635‧‧‧動作
640‧‧‧動作
700‧‧‧方法
705‧‧‧動作
710‧‧‧動作
715‧‧‧動作
720‧‧‧動作
725‧‧‧動作
730‧‧‧動作
735‧‧‧動作
740‧‧‧動作
745‧‧‧動作
750‧‧‧動作
755‧‧‧動作
800‧‧‧方法
805‧‧‧動作
810‧‧‧動作
815‧‧‧動作
820‧‧‧動作
825‧‧‧動作
830‧‧‧動作
835‧‧‧動作
840‧‧‧動作
845‧‧‧動作
850‧‧‧動作
855‧‧‧動作
900‧‧‧方法
905‧‧‧動作
910‧‧‧動作
915‧‧‧動作
920‧‧‧動作
925‧‧‧動作
930‧‧‧動作
935‧‧‧動作
940‧‧‧動作
1000‧‧‧TRR狀態控制電路
1002‧‧‧TRR狀態機
1004‧‧‧冗餘匹配停用控制電路
1006‧‧‧TRR模式鎖存器
1050‧‧‧狀態機
1052‧‧‧鎖存器
1054‧‧‧鎖存器
1056‧‧‧鎖存器
1060‧‧‧冗餘匹配停用控制電路
1062‧‧‧NAND閘
1064‧‧‧NAND閘
1066‧‧‧反相器
1068‧‧‧反相器
1070‧‧‧TRR模式鎖存電路
1072‧‧‧AND閘
1074‧‧‧TRR模式鎖存器
1076‧‧‧NAND閘
1078‧‧‧反相器
1100‧‧‧邊界主要列控制電路
1120‧‧‧邊界主要停用控制電路
1122‧‧‧邊界主要列修復偵測電路
1124‧‧‧NAND閘
1126‧‧‧反相器
1140‧‧‧邊界主要列更新電路
1142‧‧‧反相器
1144‧‧‧NAND閘
1146‧‧‧反相器
1150‧‧‧邊界主要列控制電路
1152‧‧‧邊界主要列偵測電路
1154‧‧‧鎖存器
1156a‧‧‧區段鎖存器
1156b‧‧‧區段鎖存器
1156n‧‧‧區段鎖存器
1200‧‧‧相鄰冗餘更新電路
1205‧‧‧冗餘列控制電路
1205'‧‧‧邊界冗餘列控制電路
1205"‧‧‧外部冗餘列控制電路
1210‧‧‧相鄰列控制電路
1215‧‧‧啟用熔絲電路
1220‧‧‧OR閘
1225‧‧‧AND閘
1250‧‧‧相鄰列控制電路
1252‧‧‧AND閘
1254‧‧‧鎖存器
1256‧‧‧AND閘
1258‧‧‧AND閘
1300‧‧‧記憶體
1302‧‧‧記憶體單元陣列
1304‧‧‧位址/命令解碼器
1306‧‧‧位址鎖存器
1308‧‧‧行位址解碼器
1310‧‧‧列位址解碼器/列解碼器
1312‧‧‧字線驅動器
1314‧‧‧讀取/寫入電路
1315‧‧‧輸入輸出資料匯流排
1316‧‧‧資料輸出電路
1318‧‧‧資料輸入電路
圖1係根據本發明之一實施例之一裝置之一方塊圖。
圖2係根據本發明之一實施例之一記憶體區段之一方塊圖。
圖3係根據本發明之一實施例之一預解碼器之一方塊圖。
圖4係根據本發明之一實施例之用於更新一記憶體區段之列之一方法之一流程圖。
圖5係根據本發明之一實施例之用於更新一記憶體區段之一主要部分之內部列之一方法之一流程圖。
圖6係根據本發明之一實施例之用於更新一記憶體區段之一主要部分之一邊界列之一方法之一流程圖。
圖7係根據本發明之一實施例之用於更新一記憶體區段之一冗餘部分之內部列之一方法之一流程圖。
圖8係根據本發明之一實施例之用於更新一記憶體區段之一冗餘部分之一邊界列之一方法之一流程圖。
圖9係根據本發明之一實施例之用於更新一記憶體區段之一冗餘部分之一外部列之一方法之一流程圖。
圖10a係根據本發明之一實施例之一目標列更新狀態控制電路之一方塊圖。
圖10b係根據本發明之一實施例之一目標列更新狀態機之一示意 圖。
圖10c係根據本發明之一實施例之一冗餘匹配停用控制電路之一示意圖。
圖10d係根據本發明之一實施例之一目標列更新模式鎖存電路之一示意圖。
圖11a係根據本發明之一實施例之一邊界列控制電路之一示意圖。
圖11b係根據本發明之一實施例之一邊界列控制電路之一示意圖。
圖12a係根據本發明之一實施例之一目標列更新冗餘控制電路之一示意圖。
圖12b係根據本發明之一實施例之一相鄰列控制電路之一示意圖。
圖13係包含根據本發明之一實施例之一裝置之一記憶體之一方塊圖。
本文揭示用於更新記憶體之裝置及方法，根據一或多項實施例，可以一目標列更新(TRR)模式而更新實體上相鄰於一「目標」列之一或多列。於下文闡釋某些細節以提供本發明之實施例之一充分理解。然而，熟習此項技術者應清楚，本發明之實施例可在不具有此等特定細節之情況下實踐。此外，本文所描述之本發明之特定實施例經由實例而提供且不應將本發明之範疇限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。
本發明之實例大致係關於更新實體上相鄰於一「目標」記憶體列之記憶體列，該目標記憶體列及/或該等實體上相鄰之記憶體列是 否在主要或冗餘記憶體部分中。冗餘記憶體部分係用於「修復」故障主要記憶體。該故障主要記憶體可為(例如)記憶體區段之一主要部分之一或多個記憶體單元、一群組之記憶體單元、一記憶體列等等。例如，在一主要記憶體列發生故障之情況下，該故障列之位址可與一另外未使用之記憶體列相關聯。結果，可將任意隨後試圖存取該故障記憶體重新引導至該位址所相關聯之該冗餘記憶體列。與該冗餘記憶體列相關聯之一啟用熔絲(或反熔絲)經熔斷以指示該列已啟用，及與該冗餘記憶體列相關聯之位址熔絲經熔斷以指示與該冗餘記憶體列相關聯之該位址。一旦此程序已達成，該故障記憶體可視為被「修復」且未存取該故障記憶體列，且替代地存取該相關聯之冗餘記憶體列。在一些例項中，經修復之記憶體可與其他記憶體區段之冗餘記憶體相關聯。
本發明之實例進一步大致關於目標列更新操作。可接收及鎖存一目標記憶體列之一位址，即，一目標列位址。至少部分地基於一有效命令，可啟動(例如開啟)該目標記憶體列，及藉此進行更新。在更新該列時，可將資料重新寫入至該記憶體列之記憶體單元。該記憶體列將保持開啟直至接收一預充電命令，因此該記憶體列被撤銷啟動(例如關閉)。
圖1係根據本發明之一實施例之一裝置100之一方塊圖。該裝置100包含位址及命令輸入控制電路102、一位址控制電路104及複數個預解碼器110。位址及命令輸入控制電路102可耦合至位址控制電路104，且可經組態以接收及/或緩衝外部位址且將該等外部位址提供至該位址控制電路104。
位址控制電路104可耦合至複數個預解碼器110且可經組態成將目標列位址提供至該等預解碼器110之一或多者。在至少一實施例中，位址控制電路104可通過一相同匯流排115將目標列位址提供至預解碼 器110之一或多者。在其他實施例中，位址控制電路104可個別耦合至預解碼器110之各者使得該位址控制電路104可將目標列位址選擇性提供至該等預解碼器110之各者。該等目標列位址之各者可至少部分地基於自位址及命令控制電路102提供至位址控制電路104之一外部位址。
預解碼器110之各者可耦合至一各自列解碼器(圖1中未繪示)且可經組態成部分或完全解碼一目標列位址以將一預解碼列位址提供至其各自解碼器。以此方式提供一預解碼列位址可引起列解碼器針對該預解碼列位址而存取一記憶體列。如先前所描述，例如，可基於一預充電命令而預充電該經存取之記憶體列。
各預解碼器110可經進一步組態成以一目標列更新(TRR)模式而操作。當以一TRR模式操作時，一預解碼器110可經組態以接收列位址且更新與該等經接收之列位址相關聯之記憶體列。在一實施例中，在TRR模式期間提供至一預解碼器110之列位址或藉由一預解碼器110提供之列位址可與一目標記憶體列及相鄰於(例如實體上相鄰於)該目標記憶體列之記憶體列相關聯。例如，在TRR模式期間，可提供三個列位址。第一列位址可為一目標列位址TRA，及第二列位址及第三列位址可為相鄰列位址TRAdd1及TRAdd2。
在下文中，將關於分別包括接在目標列位址TRA之前之列位址及接在目標列位址TRA之後之列位址之列位址TRAdd1及列位址TRAdd2描述實例。然而，應理解，在其他實施例中，TRAdd1及TRAdd2可分別包括接在目標列位址TRA之後之列位址及接在目標列位址TRA之前之列位址。
在至少一實施例中，一或多個列位址可包括與複數個實體列相關聯之一邏輯列位址。在一些例項中，例如，目標列位址可為一邏輯列位址，且可如本文所描述而更新實體上相鄰於與該邏輯列位址相關 聯之該複數個實體列之列。另外或替代地，與實體上相鄰於一目標列之一列相關聯之一列位址可為一邏輯列位址。在更新該實體上相鄰列時，可更新與該邏輯列位址相關聯之複數個列之各者或僅可更新實體上相鄰於目標列之列。
在一實施例中，可將一TRR控制信號同時提供至裝置100之預解碼器110之各者。當該TRR控制信號處於一有效狀態中時，可將TRA及一相關聯之有效命令提供至該複數個預解碼器110之一者。作出回應，接收該TRA之預解碼器110可開始以TRR模式操作。在一有效對有效時段(例如tRRD)內，該TRR控制信號可轉變至一非有效狀態，且之後其他預解碼器110可回應於獨立記憶體存取，而接收TRA之預解碼器110以TRR模式操作。在一些實施例中，可自一模式暫存器或一命令解碼器(未展示於圖1中)提供一TRR控制信號，或由定位於裝置100外部之一器件(諸如一記憶體控制器(未展示於圖1中))而提供一TRR控制信號。
在一些例項中，一目標記憶體列可為一冗餘記憶體列。即，與一目標列位址相關聯之主要記憶體列未正常運作且已藉由列位址所相關聯之一冗餘記憶體列予以修復。相應地，預解碼器110可經組態成至少部分地基於判定已修復該目標記憶體列而引起更新該目標列位址所相關聯之該冗餘記憶體列，而非該未正常運作記憶體列。如本文所描述，一冗餘記憶體列之列位址可稱為一冗餘列位址(RTRA)。該RTRA可表示該冗餘記憶體列之相對實體位置，且可與相關聯於一冗餘記憶體列之目標列位址不相同。該預解碼器110可經進一步組態以引起更新實體上相鄰於與TRA相關聯之冗餘記憶體列之列，而非實體上相鄰於未正常運作記憶體列之彼等列。即，該預解碼器110可引起更新與RTRAdd1與RTRAdd2相關聯之冗餘記憶體列，而非分別與TRAdd1及TRAdd2相關聯之主要記憶體列。
在裝置100之一實例操作中，一TRR控制信號可提供至預解碼器110，且至少部分地基於一有效命令及該經確證之TRR控制信號，該預解碼器110可在一TRR模式中操作。可藉由一記憶體控制器將該有效命令及該TRR控制信號之一或多者提供至預解碼器110。可(例如)至少部分地基於(例如)在一特定時間內存取多於一臨限次數(例如64毫秒內250,000次存取)之一記憶體列(例如一目標記憶體列)而確證該TRR控制信號。
在各種實施例中，可(例如藉由記憶體外部之一器件(諸如一記憶體控制器))將已被存取多於一臨限次數之記憶體中之一記憶體單元列識別為一目標記憶體單元列。該目標記憶體單元列可與一目標列位址(TRA)相關聯。在至少一些實施例中，該TRA係藉由一外部器件而產生且提供至記憶體(例如提供至該記憶體之一位址及命令輸入控制電路及/或一位址控制電路)。如本文所使用，該TRA可意指經產生且提供至記憶體之一外部位址，及/或可意指(諸如)藉由一位址及命令輸入電路及/或一位址控制電路而產生且提供至記憶體至一預解碼器之一內部位址(至少部分地基於此一外部位址)。
可藉由一預解碼器110接收目標列位址TRA，且作出回應，該預解碼器可判定與該目標列位址TRA相關聯之主要記憶體列是否已修復。例如，該預解碼器110可判定一冗餘記憶體列是否已修復與該TRA相關聯之主要記憶體列。至少在一些實施例中，若該主要記憶體列尚未修復，則該預解碼器110可引起更新該主要記憶體列。若該主要記憶體列已修復，則該預解碼器110可判定存取何冗餘記憶體列作為目標記憶體列以取代該主要記憶體列。在至少一些實施例中，可更新該目標列。在其他實施例中，可不更新該目標列。
以此方式，亦可將隨後列位址(例如TRAdd1及TRAdd2)提供至位址及命令輸入控制電路102，其中此等隨後列位址與實體上相鄰於目 標記憶體列之記憶體列相關聯，如上文所描述。回應於此等額外位址，可更新實體上相鄰於存取之目標記憶體列(例如無論是否在主要或冗餘記憶體中)之記憶體列。如描述，此可包含更新主要記憶體列，更新冗餘記憶體列，或更新主要記憶體列及/或冗餘記憶體列之組合。
在一些實施例中，記憶體之一預解碼器可被提供一第一列位址(TRAdd1)及一第一有效命令，及一第二列位址TRAdd2及一第二有效命令。TRAdd1可相鄰於TRA且接在該TRA之前，及TRAdd2可相鄰於TRA且接在該TRA之後。如同TRA之情況，TRAdd1及/或TRAdd2可各意指經產生且提供至記憶體之一各自外部位址，及/或可意指經產生且提供至記憶體之一預解碼器之一各自內部位址(至少部分地基於此一外部位址)。
在一或多項實施例中，一記憶體控制器可將TRAdd1及/或TRAdd2(以及第一及第二有效命令)提供至記憶體，其中可(例如藉由一位址及命令輸入電路及/或一位址控制電路)將該TRAdd1及/或TRAdd2提供至預解碼器。在另一實施例中，記憶體內部邏輯(例如，一計數器或反轉邏輯，不管是位址控制電路及/或位址及命令輸入電路之部分或與位址控制電路及/或位址及命令輸入電路分離)可回應於被提供TRA(例如經由一位址及命令輸入控制電路及/或一位址控制電路)而產生TRAdd1及/或TRAdd2，且將該TRAdd1及/或該TRAdd2提供至預解碼器。
例如，在一些實施例中，一目標列位址TRA可藉由位址控制電路104及一預解碼器110之一或多者而接收，且至少部分地基於TRA，該位址控制電路104及該預解碼器110之一或多者可判定TRAdd1及TRAdd2及/或RTRAdd1及RTRAdd2之各自位址。舉例而言，一預解碼器110可接收一目標列位址TRA且判定與TRA相關聯之列是否被修 復。若該列未修復，則該預解碼器110可產生列位址TRAdd1及TRAdd2。若該列被修復，則該預解碼器110可產生列位址RTRAdd1及RTRAdd2。此等經產生之位址可用於引起更新實體上相鄰於該目標列之列，如所描述。
該預解碼器可經組態成回應於被提供TRAdd1及第一有效命令而引起更新實體上相鄰於目標記憶體單元列之一第一記憶體單元列，及回應於被提供TRAdd2及第二有效命令而引起更新實體上相鄰於目標記憶體單元列之一第二記憶體單元列。如本文所使用，一記憶體單元列可意指一單一記憶體單元列或記憶體單元列之一組合，其等之後者有時在技術中統稱為一「豐列(fat row)」。
至少在一些實施例中，儘管TRAdd1係藉由一記憶體控制器連同第一有效命令一起提供及TRAdd2係藉由該記憶體控制器連同第二有效命令一起提供，然本文所揭示之實施例不限於此。例如，在一些實施例中，該等第一及/或第二有效命令可藉由一記憶體控制器連同另一列位址(諸如TRA及/或其他列位址)一起提供。
另外，在一些實施例中，預解碼器亦可被提供TRA及一第三有效命令。例如，一記憶體控制器可將TRA提供至記憶體之一位址控制電路及/或位址及命令輸入控制電路，其中該位址控制電路及/或位址及命令輸入控制電路可將該TRA(連同TRAdd1及/或TRAdd2)提供至預解碼器。儘管在本文稱為一「第三」有效命令，然該術語在本文中僅用於方便區別，此係因為在一些實施例中可在第一及/或第二有效命令之前提供第三有效命令。
例如，在至少一實施例中，一記憶體控制器可首先提供TRA及第三有效命令，接著提供TRAdd1及第一有效命令，及接著提供TRAdd2及第二有效命令。在另一實施例中，該記憶體控制器可首先提供TRA及第三有效命令，接著提供第一有效命令(連同TRA或其他列位址)， 及接著提供第二有效命令(連同TRA或其他列位址)，其中該記憶體可於內部產生TRAdd1及/或TRAdd2且使得將TRAdd1及/或TRAdd2提供至預解碼器。
在一些實施例中，預解碼器可經組態成回應於被提供TRA及第三有效命令而引起更新目標記憶體單元列。然而，亦期望避免不必要地存取該目標記憶體單元列。相應地，在其他實施例中，該預解碼器未引起更新該目標記憶體單元列(即使被提供TRA及/或第三有效命令)。
接續於更新實體上相鄰之記憶體列，預解碼器110可退出TRR模式。在一些實施例中，預解碼器110可在接續於更新實體上相鄰列接收一預充電命令之後自動退出TRR模式。在其他實施例中，預解碼器110可至少部分地基於由其他電路(諸如一模式暫存器(未展示))提供之一控制信號而退出TRR模式。
預解碼器110可經進一步組態以選擇性引起更新相鄰於目標列之列。例如，如下文更詳細所解釋，一預解碼器110可經組態成僅在啟用鄰近列時引起更新相鄰冗餘記憶體列。以此方式，可避免存取故障及/或損壞列。此外，若該目標列為一邊界列(例如，相鄰於一冗餘部分之一主要記憶體列或相鄰於一主要部分之一冗餘記憶體列)，則預解碼器110可選擇性引起更新鄰近部分中之相鄰列中之一列。若一目標列為主要部分或冗餘部分之一外部列，則預解碼器110可經組態成引起僅更新目標列及/或相鄰於該目標列之一內部列。
例如，更新實體上相鄰於一目標記憶體列之記憶體列可補償在一特定時段內大量存取由該目標記憶體所致之電荷洩漏。由於以相對高頻率存取記憶體列可引起相鄰記憶體列中之電荷洩漏，所以可更新相鄰於一重複存取之記憶體列之記憶體列以維持藉由該等相鄰記憶體列之記憶體單元而儲存之資料完整性。
圖2係根據本發明之一實施例之一記憶體區段200之一方塊圖。 記憶體區段200可(例如)與圖1之預解碼器100一起操作且可包含一主要部分250及一冗餘部分260。
主要部分250可包含複數個記憶體列，其等在下文中有時稱為「主要列」，諸如主要記憶體列252、254、256、258。主要記憶體列252可為主要部分250之第一記憶體列，且可稱為外部主要記憶體列。主要記憶體列254、256可分別為主要部分250之第二記憶體列及第三記憶體列，且可稱為內部主要記憶體列。主要記憶體列258可為主要部分250之最後記憶體列，且可稱為邊界主要記憶體列。
冗餘部分260可包含複數個記憶體列，其在下文中有時稱為「冗餘列」，諸如冗餘記憶體列262、264、266、268。冗餘記憶體列264、266可為冗餘部分260之第二記憶體列及第三記憶體列，且可稱為內部冗餘記憶體列。冗餘記憶體列262可為冗餘部分260之一第一記憶體列，且可稱為邊界冗餘記憶體列。冗餘記憶體列268可為冗餘部分260之最後記憶體列，且可稱為外部冗餘記憶體列。記憶體列252、258、262、268之任何者之一存取可導致一邊界條件，且更特定言之，邊界主要記憶體列258或邊界冗餘記憶體列262之一存取可導致一邊界條件。
如自圖2將瞭解，更新實體上相鄰於一目標記憶體列之記憶體列可包含判定(例如)該目標記憶體列是否為一主要記憶體列或一冗餘記憶體列，且可進一步包含判定該目標記憶體列是否為主要部分250及冗餘部分260之邊界。
圖3係根據本發明之一實施例之一預解碼器300之一方塊圖。預解碼器300可用於實施圖1之預解碼器110。預解碼器300包含一列位址預解碼器302、一列冗餘控制電路310及一TRR狀態控制電路320。
列位址預解碼器302可經組態成(例如)自圖1之位址控制電路104接收列位址，且可經進一步組態以部分或完全解碼該等列位址以將經 預解碼之列位址提供至一列解碼器(未展示於圖3中)。以此方式提供列位址可引起藉由該列解碼器存取用於該經預解碼之列位址之列。
列位址預解碼器302可包含一TRR列位址控制電路304。如下文將更詳細解釋，TRR列位址控制電路304可經組態成，當目標記憶體列為一主要記憶體列時，在一TRR模式期間控制記憶體列之更新。例如，在其中目標記憶體列為一邊界主要記憶體列之例項中，TRR列位址控制電路304可經組態成，若邊界冗餘記憶體列已被啟用(例如用於修復一主要記憶體列)，則引起更新實體上相鄰於目標記憶體列(例如邊界主要記憶體列)之該邊界冗餘記憶體列。
列冗餘控制電路310可耦合至列位址預解碼器302且可經組態以自位址控制電路304接收列位址。至少部分地基於各所接收之目標列位址，該列冗餘控制電路310可判定是否已修復與目標列位址相關聯之主要記憶體列，即，該目標記憶體列是否為一冗餘記憶體列。若與該目標列位址相關聯之主要記憶體列已修復，則該列冗餘控制電路310可提供指示該列已修復及/或用於修復之冗餘記憶體列之冗餘列位址之一MATCH控制信號。至少部分地基於該MATCH控制信號，可停用該列位址(例如一目標列位址TRA)通過該列位址預解碼器302之路徑，該冗餘記憶體列之冗餘列位址可替代地用於提供該經預解碼之列位址。
列冗餘控制電路310可包含一TRR冗餘控制電路312。如下文將更詳細解釋，該TRR冗餘控制電路312可經組態成，當目標記憶體列為一冗餘記憶體列時，在一TRR模式期間控制記憶體列之更新。作為一實例，在其中該目標記憶體列為一邊界冗餘記憶體列之例項中，該TRR冗餘控制電路312可經組態成，若邊界主要記憶體列尚未修復，則引起更新實體上相鄰於該邊界冗餘記憶體列(例如該目標記憶體列)之該邊界主要記憶體列。作為另一實例，該TRR冗餘控制電路312可 經組態成引起僅更新經啟用之相鄰冗餘記憶體列。
TRR狀態控制電路320可耦合至列位址預解碼器302之TRR列位址控制電路304，且進一步耦合至列冗餘控制電路310之TRR冗餘控制電路312。TRR狀態控制電路320可經組態以接收TRR控制信號及預充電及有效命令。TRR狀態控制電路320可基於一TRR控制信號及一有效命令而啟用TRR列位址控制電路304及TRR冗餘控制電路312，且開始在TRR模式中操作。隨後，該TRR狀態控制電路320可停用TRR列位址控制電路304及TRR冗餘控制電路312且退出TRR模式。在一實施例中，TRR狀態控制電路320可至少部分地基於一預充電命令(諸如對應於TRAdd2列位址之預充電命令)停用TRR列位址控制電路304及TRR冗餘控制電路312，且退出TRR模式。
TRR狀態控制電路320可經進一步組態成至少部分地基於一目標記憶體列被修復(例如，該目標記憶體列為一冗餘記憶體列)而停用列冗餘控制電路310中之比較邏輯。在一實施例中，例如，若TRAdd1或TRAdd2為經修復之列之地址，則TRR狀態控制電路320可停用比較邏輯以防止列冗餘控制電路310將一MATCH控制信號提供至列位址預解碼器302。在其他實施例中，TRR狀態控制電路320可防止所接收之位址與經修復之列位址相比較。
圖4係根據本發明之一實施例之用於更新記憶體列之一方法400之一流程圖。可(例如)藉由圖3之預解碼器300之一或多個組件而實施方法400。在動作405處，進入一TRR模式，且作出回應，TRR狀態控制電路320可開始在一TRR模式中操作。該TRR狀態控制電路320可進一步將一或多個控制信號提供至TRR列位址控制電路304及TRR冗餘控制電路312，及因此，可啟用該TRR列位址控制電路304及該TRR冗餘控制電路312兩者。在動作410處，可藉由列位址預解碼器302及列冗餘控制電路310接收一目標列位址TRA。
在動作415處，至少部分地基於目標列位址TRA，列冗餘控制電路310可判定該目標記憶體列是否已修復(例如，該目標記憶體列為一冗餘記憶體列)，及若如此，提供指示該目標記憶體列已修復及/或該冗餘記憶體列之冗餘位址用於修復之一MATCH控制信號。若該目標記憶體列尚未修復(例如，該目標記憶體列為一主要記憶體列)，則在動作420處，TRR列位址控制電路304可判定該目標記憶體列是否為一邊界主要記憶體列。若該目標記憶體列並非為一邊界主要記憶體列(指示該目標記憶體列為一內部主要記憶體列)，則在一動作425處，TRR列位址控制電路304可引起更新為該目標記憶體列之該內部主要記憶體列(例如，藉由容許將TRA提供至列解碼器)，及進一步引起更新實體上相鄰於為該目標記憶體列之該內部主要記憶體列之任何未修復的記憶體列(例如，藉由容許將如由位址控制電路104提供之TRAdd1及TRAdd2提供至列解碼器)。若該目標記憶體列為一邊界主要記憶體列，則在動作430處，TRR列位址控制電路304可引起更新實體上相鄰於該邊界主要記憶體列之一或多列。
在動作415處，若該目標記憶體列被判定為被修復(例如，該目標列為一冗餘記憶體列)，則在動作435處，TRR冗餘控制電路312可判定該目標記憶體列是否為一邊緣記憶體列(例如，一外部冗餘記憶體列或邊界冗餘記憶體列)。若該目標記憶體列並非為一邊緣列，則在動作440處，TRR冗餘控制電路312可引起更新修復該目標記憶體列之一內部冗餘記憶體列以及實體上相鄰於該內部冗餘記憶體列之任何啟用冗餘記憶體列。在動作435處，若判定該目標記憶體列為一邊緣記憶體列，則在動作445處，TRR冗餘控制電路312可判定該目標記憶體列是否為一邊界冗餘記憶體列。若該目標記憶體列並非為一邊界冗餘記憶體列(且因此為一外部冗餘記憶體列)，則TRR冗餘控制電路312可引起更新外部冗餘記憶體列及/或相鄰於該外部冗餘記憶體列之一內 部冗餘記憶體列(若啟用)。在動作445處，若判定該目標記憶體列為一邊界冗餘記憶體列，則TRR冗餘控制電路312可引起更新邊界冗餘記憶體列及/或一或多個實體上相鄰之記憶體列(若啟用(在相鄰冗餘記憶體列之情況中)及未被修復(在相鄰主要記憶體列之情況中))。
在動作460處，可針對TRR模式完成列更新，並且TRR狀態控制電路320可停用TRR列位址控制電路304及TRR冗餘控制電路312，且進一步終止在一TRR模式中操作。如所描述，TRR狀態控制電路320可經組態成至少部分地基於接收最後TRR列位址TRAdd2之一預充電命令而停用TRR列位址控制電路304及TRR冗餘控制電路312及/或退出TRR模式。
儘管方法400之動作已被描述為具有一特定序列，然應瞭解，可以任何序列而執行該等動作。方法400可進一步包括方法400之所描述動作之全部或部分或可包含額外動作。在一些實施例中，無需修復冗餘列。舉例而言，可使用部分冗餘記憶體列(諸如每隔一列)使得無需更新相鄰冗餘列。由於僅可使用特定冗餘列使得兩個所使用之冗餘列不相鄰，所以一旦一目標類已判定為一冗餘列，則無需發生更新相鄰列。在至少一實施例中，可刻意停用未使用之冗餘列使得此等列可不用於修復主要記憶體列。在其他實施例中，列位址預解碼器302及/或列冗餘控制電路310可包含經組態成僅容許特定冗餘列用於修復主要記憶體列之控制邏輯。
此外，已以一依序方式而描述方法400之動作，然應瞭解，可平行、同時及/或以一重疊方式執行該方法400之動作之一或多者。例如，在至少一實施例中，可同時部分或完全執行動作415、420、435及445之兩者或兩者以上。
圖5係根據本發明之一實施例之用於更新一記憶體區段之一主要部分之內部列之一方法500之一流程圖。例如，目標記憶體列及實體 上相鄰之記憶體列為主要記憶體列。例如，該方法500可用於實施圖4之方法400之動作425。在動作505處，列位址預解碼器302(例如TRR列位址控制電路304)可引起更新與目標列位址TRA相關聯之主要記憶體列。隨後在動作510處，可藉由列位址預解碼器302及列冗餘控制電路310接收列位址TRAdd1。在動作515處，列位址預解碼器302可引起更新TRAdd1之列，及在動作520處，可藉由列位址預解碼器302及列冗餘控制電路310接收列位址TRAdd2。在一動作525處，列位址預解碼器302可引起更新TRAdd2之列。
圖6係根據本發明之一實施例之用於更新一記憶體區段之一主要部分之一邊界列之一方法600之一流程圖。例如，目標記憶體列為一邊界主要記憶體列，及一相鄰記憶體列為一主要記憶體列且另一相鄰記憶體列為一邊界冗餘記憶體列。該方法600可用於實施圖4之方法400之動作430。在動作605處，列位址預解碼器302可引起更新與目標列位址TRA相關聯之記憶體列。在動作610處，藉由列位址預解碼器302及列冗餘控制電路310接收列位址TRAdd1。在動作615處，列位址預解碼器302可引起更新與TRAdd1相關聯之列。
如上文所描述，在目標記憶體列為一邊界主要記憶體列之例項中，邊界冗餘記憶體列為可更新之一相鄰列。相應地，在動作620處，TRR列位址控制電路304可引起更新邊界冗餘記憶體列而非列位址TRAdd2(與TRR有效命令相關聯)處之主要記憶體列。例如，TRR列位址控制電路304可藉由列解碼器引起解碼冗餘列位址RTRAdd2而非列位址TRAdd2。
以此方式引起更新可(例如)包含停用列位址解碼器中之列位址之正常路徑及/或強制一位址(例如與邊界冗餘記憶體列相關聯之一列位址)被提供為下一預解碼列位址。如將描述，可隨後更新該強制位址。在至少一實施例中，可至少部分地基於一所接收之列位址(例如 TRAdd2)更新該強制位址。舉例而言，可至少部分地回應於接收列位址及相關聯之TRR有效命令而更新列位址。
例如，在動作625處，可接收列位址TRAdd2，及在動作630處，TRR列位址控制電路304可判定邊界冗餘記憶體列是否被啟用。如所描述，可至少部分地基於該邊界冗餘記憶體列之一啟用熔絲之一狀態而作判定。在動作630處，若判定該邊界冗餘記憶體列尚未啟用，則在動作635處不更新該邊界冗餘記憶體列(且皆不為與列位址TRAdd2相關聯之記憶體列)。然而，若該邊界冗餘記憶體列被判定為被啟用，則TRR列位址控制電路304可在動作640處引起更新該邊界冗餘記憶體列。
關於方法500及600，在一些例項中，可修復相鄰主要記憶體列(例如，與列位址TRAdd1及TRAdd2相關聯之列)。在一實施例中，可正常修復此等列。即，可更新與該經修復之相鄰主要記憶體列相關聯之一冗餘列。在其他實施例中，可防止與該經修復之相鄰主要記憶體列相關聯之冗餘列之一更新操作，此係因為其在與該經修復之相鄰主要記憶體列之冗餘列實體上不相鄰於目標列時為不必要的。
圖7係根據本發明之一實施例之用於更新一記憶體區段之一冗餘部分之內部列之一方法700之一流程圖。例如，目標記憶體列及實體上相鄰之記憶體列為冗餘記憶體列。該方法700可用於實施圖4之方法400之動作440。在動作705處，列位址預解碼器302可引起更新與目標記憶體列相關聯之冗餘記憶體列(例如，列位址預解碼器302可引起更新與冗餘列位址RTRA相關聯之冗餘記憶體列，而非與列位址TRA相關聯之主要記憶體列)。在動作710處，TRR冗餘控制電路312可引起更新與冗餘列位址RTRAdd1相關聯之記憶體列，而非與列位址TRAdd1相關聯之主要記憶體列。例如，在動作715處，可接收列位址TRAdd1。在動作720處，若判定與RTRAdd1相關聯之列未被啟用，則 在動作725處不更新記憶體列。然而，若與RTRAdd1相關聯之記憶體列被啟用，則在一動作730處，TRR冗餘控制電路312可引起更新與RTRAdd1相關聯之記憶體列。
在動作735處，TRR冗餘控制電路312可引起更新與冗餘列位址RTRAdd2相關聯之記憶體列，而非與列位址TRAdd2相關聯之記憶體列。例如，在動作740處，可接收列位址TRAdd2。在動作745處，若判定與冗餘列位址RTRAdd2相關聯之記憶體列未被啟用，則在動作750處，不更新記憶體列。若與冗餘列位址RTRAdd2相關聯之記憶體列被啟用，則TRR冗餘控制電路312可在動作755處引起更新與冗餘列位址RTRAdd2相關聯之記憶體列。
圖8係根據本發明之一實施例之用於更新一記憶體區段之一冗餘部分之一邊界列之一方法800之一流程圖。例如，目標記憶體列為邊界冗餘記憶體列。實體上相鄰之記憶體列之一者可為邊界主要記憶體列及另一實體上相鄰之記憶體列可為一冗餘記憶體列。該方法800可用於實施圖4之方法400之動作455。在動作805處，列位址預解碼器302可引起更新與目標記憶體列相關聯之邊界冗餘記憶體列。在動作810處，TRR列位址控制電路304及/或TRR冗餘控制電路312可引起更新邊界主要記憶體列而非與列位址TRAdd1相關聯之記憶體列。
例如，在動作815處，可接收列位址TRAdd1。在動作820處，可判定實體上相鄰於與冗餘列位址(RTRA)相關聯之冗餘列之邊界主要記憶體列是否已修復。若該邊界主要記憶體列已(例如，藉由一冗餘記憶體列)修復，則在動作825處不更新邊界主要記憶體列(且皆不為與TRAdd1位址相關聯之記憶體列)。然而，若該邊界主要記憶體列未被修復，則在一動作830處，TRR冗餘列控制電路312可引起更新邊界主要記憶體列。
在動作835處，TRR冗餘控制電路312可引起更新與冗餘列位址RTRAdd2相關聯之冗餘記憶體列(例如實體上相鄰於邊界冗餘記憶體 列)，而非與列位址TRAdd2相關聯之記憶體列。例如，在步驟840處，可接收列位址TRAdd2。可在動作845處判定與列位址RTRAdd2相關聯之冗餘記憶體列是否被啟用。若與冗餘列位址RTRAdd2相關聯之冗餘記憶體列未被啟用，則在動作850處不更新與冗餘列位址RTRAdd2相關聯之冗餘記憶體列(且皆不為與TRAdd2位址相關聯之記憶體列)。然而，若與冗餘列位址RTRAdd2相關聯之冗餘記憶體列被啟用，則在步驟855處，TRR冗餘控制電路312可引起更新冗餘記憶體列。
圖9係根據本發明之一實施例之用於更新一記憶體區段之一冗餘部分之一外部列之一方法900之一流程圖。例如，目標記憶體列可為一外部冗餘記憶體列(諸如圖2之列268)，及一實體上相鄰之記憶體列可為一冗餘記憶體列。該方法900可用於實施圖4之方法400之動作450。在動作905處，列位址預解碼器302可引起更新與目標記憶體列相關聯之冗餘記憶體列。在動作910處，TRR冗餘控制電路312可引起更新與冗餘列位址RTRAdd1相關聯之記憶體列，而非與列位址TRAdd1相關聯之記憶體列。若與冗餘列位址RTRAdd1相關聯之記憶體列未被啟用，則既不更新與冗餘列位址RTRAdd1相關聯之該記憶體列，亦不更新與列位址TRAdd1相關聯之主要記憶體列。例如，在動作915處，可接收列位址TRAdd1。在動作920處，若判定與冗餘列位址RTRAdd1相關聯之記憶體列未被啟用，則在動作925處不更新該冗餘列位址(且皆不為主要記憶體列位址TRAdd1)。然而，若與冗餘列位址RTRAdd1相關聯之記憶體列被啟用，則在動作930處，TRR冗餘控制電路312可引起更新與冗餘列位址RTRAdd1相關聯之記憶體列。在動作935處，可接收位址TRAdd2。在針對本實例之本發明之實施例中，由於僅有實體上相鄰於外部冗餘記憶體列之一個記憶體列，所以在步驟940處不更新記憶體列。關於方法700、800及900，所描述之實例係關於更新相鄰於為一冗餘記憶體列之一目標記憶體列之列。然 而，在一些例項中，至少部分地基於為一冗餘記憶體列之目標記憶體列，可更新一冗餘記憶體部分之所有記憶體列。
此外，關於方法500、600、700、800及900，各自步驟(諸如方法500之步驟505)被描述為更新與目標列位址相關聯之一目標列。然而，如所描述，在至少一些實施例中，無需更新該目標列，及可僅更新相鄰於該目標列之列。
可在不脫離本發明之範疇之情況下修改先前所描述之實例方法。例如，先前所描述之實例方法可應用於一記憶體區段之一主要部分及一記憶體區段之一冗餘部分之一配置，其中一邊界主要記憶體列實體上相鄰於具有一在前面的列位址(例如TRAdd1)之另一主要記憶體列，且該邊界主要記憶體列之另一側亦實體上相鄰於一邊界冗餘記憶體列。然而，在其他實施例中，不同地配置主要部分及冗餘部分進行。例如，該邊界主要記憶體列可實體上相鄰於另一主要記憶體列，但該主要記憶體列具有一在後面的列位址(例如TRAdd2)，且該邊界主要記憶體列之另一側亦實體上相鄰於一邊界冗餘記憶體列。一記憶體區段之主要部分及冗餘部分之又一配置亦可包含在本發明中。
圖10a繪示根據本發明之一實施例之一TRR狀態控制電路1000。TRR狀態控制電路1000可用於實施圖3之TRR狀態控制電路320。TRR狀態控制電路1000可包含一TRR狀態機1002、一冗餘匹配停用控制電路1004及一TRR模式鎖存器1006。TRR狀態機1002可經組態以接收TRR控制信號及有效命令，且可進一步經組態以自TRR模式鎖存器接收一ADJRF控制信號，該TRR模式鎖存器可重設處於一非有效狀態中時的TRR狀態機1002。TRR狀態機1002可經組態成至少部分地基於具有一有效狀態及一有效命令之一TRR控制信號而進入一TRR模式，且提供指示該TRR狀態機1002之各自狀態之ACT1EN及ACT2EN控制信號。例如，回應於至少部分地基於對應於一第一列位址之一有效命令 而進入一TRR模式，TRR狀態機可進入一第一狀態ACT0。至少部分地基於對應於一第二列位址之一第二有效命令，TRR狀態機可進入一第二狀態ACT1且可將一有效ACT1EN控制信號提供至該冗餘匹配停用控制電路1004。至少部分地基於一第三有效命令，TRR狀態機1002可進入一第三狀態ACT2且將一有效ACT2EN信號提供至冗餘匹配停用控制電路1004及TRR模式鎖存器1006兩者。
冗餘匹配停用控制電路1004可經組態以(例如)自一列冗餘控制電路(諸如圖3之列冗餘控制電路310)接收一TARGET_RED控制信號。該TARGET_RED控制信號可指示目標記憶體列為一冗餘記憶體列。回應於該TARGET_RED控制信號及ACT1EN或ACT2EN控制信號，該冗餘匹配停用控制電路1004可將一控制信號DMF提供至列冗餘控制電路310以(例如)使該列冗餘控制電路310停止判定所接收之列(例如，與列位址TRAdd1及TRAdd2相關聯之列)是否被修復。
TRR模式鎖存器1006可經組態以接收ACT2EN、ACT0ENF及TRRF控制信號及預充電命令。該TRRF控制信號可為一TRR控制信號之互補。至少部分地基於一有效ACT0ENF控制信號(例如ACT0EN之互補)，TRR模式鎖存電路1006可提供及/或鎖存可提供至TRR狀態機1002之一有效ADJRF控制信號，如所描述。一有效ADJRF控制信號可防止TRR狀態機1002重設，使得該TRR狀態機1002可在一TRR模式中進展通過ACT0、ACT1及ACT2狀態。TRR模式鎖存電路1006可經進一步組態成至少部分地基於預充電命令及一有效ACT2EN控制信號而重設。以此方式，TRR狀態機1002可藉由一非有效ADJRF控制信號僅在已接收一最後TRR有效命令及一隨後預充電命令發佈之後而重設。
如所描述，在一些例項中，可不更新目標列。因此，在一些實施例中，可實施TRR狀態控制電路1000使得其進展通過兩個狀態ACT0及ACT1。例如，由於僅更新相鄰於目標列之列，所以此可導致 可發佈僅兩個預充電命令。
圖10b繪示根據本發明之一實施例之一TRR狀態機1050。TRR狀態機1050可用於實施圖10a之TRR狀態1002且可包含複數個鎖存器1052、1054、1056。TRR狀態機1050可經組態以接收一TRR控制信號且至少部分地基於對應於所接收之TRR有效命令之各者之有效命令而透過鎖存器1052、1054及1056分別提供(例如傳播)該TRR信號作為控制信號ACT0EN、ACT1EN及ACT2EN。此外，該等鎖存器1052、1054及1056之各者可於一各自重設端子處接收控制信號ADJRF，使得一非有效ADJRF信號可將該等鎖存器1052、1054及1056之各者保持在一重設狀態中。
圖10c繪示根據本發明之一實施例之一冗餘匹配停用控制電路1060。該冗餘匹配停用控制電路1060可用於實施圖10a之冗餘匹配停用控制電路1004且可包含NAND閘1062、1064及反相器1066、1068。NAND閘1062可經組態以接收ACT1EN及ACT2EN控制信號，及NAND閘1064可經組態以接收NAND閘1062之輸出以及TARGET_RED控制信號。反相器1066、1068可串聯耦合且可經組態以接收NAND閘1064之輸出以提供控制信號DMF。
圖10d繪示根據本發明之一實施例之一TRR模式鎖存電路1070。該TRR模式鎖存電路1070可用於實施圖10a之TRR模式鎖存電路1006且可包含一AND閘1072、一NAND閘1076、一TRR模式鎖存器1074及一反相器1078。AND閘1072可經組態以接收預充電命令及ACT2EN控制信號。TRR模式鎖存器1074可經組態以接收AND閘1072之輸出及ACT0EN控制信號。NAND閘1076可經組態以接收TRR模式鎖存器之輸出及一TRR控制信號，及反相器1078可接收NAND閘1076之輸出以提供控制信號ADJRF。AND閘1072可經組態成回應於一有效ACT2EN控制信號及一預充電命令而重設TRR模式鎖存器1074。回應於一有效 控制信號ACT0EN，可重設TRR模式鎖存器1074。TRR模式鎖存器1074可經組態成鎖存ACT0EN控制信號，使得ADJRF控制信號係有效的直至(例如)藉由最後TRR序列預充電命令而重設TRR模式鎖存器1074。
圖11a繪示根據本發明之一實施例之一邊界主要列控制電路1100。該邊界主要列控制電路1100可包含在一TRR列位址控制電路(諸如圖3之TRR列位址控制電路304)中，且可包含一邊界主要列停用控制電路1120及一邊界主要列更新電路1140。邊界主要列停用控制電路1120可包含一邊界主要列修復偵測電路1122、一NAND閘1124及一反相器1126。邊界主要列修復偵測電路1122可經組態以接收指示是否已修復邊界主要列之一RES控制信號。該邊界主要列修復偵測電路1122可進一步接收指示是否已修復與TRA相關聯之列之一控制信號RES。該邊界主要列修復偵測電路1122可經組態成至少部分地基於具有一有效狀態之RES及RSE控制信號而提供一有效LP控制信號。NAND閘1124可接收LP控制信號及進一步接收ACT1EN控制信號。反相器1126可接收NAND閘1124之輸出且將指示是否已在一ACT1狀態期間修復邊界主要列之一控制信號LPR提供至邊界主要列更新電路1140。
邊界主要列更新電路1140可包含反相器1142、1146及一NAND閘1144。反相器1142可經組態以自邊界主要列停用控制電路1120之反相器1126接收LPR控制信號且將一經反相之LPR控制信號提供至NAND閘1144。除了該經反相之LPR控制信號之外，NAND閘1144亦可接收控制信號ACT1EN及控制信號R-1。如將解釋，可自一邊界冗餘列控制電路(諸如下文所描述之圖12a之冗餘列控制電路1205)提供該控制信號R-1，以指示邊界冗餘列為RTRA且相應地至少部分地基於TRA而更新。反相器1146可經組態以接收NAND閘1144之輸出，及若提供至NAND閘1144之控制信號之各者為有效的，則該反相器1146可提供一 有效控制信號LPEN。在一實施例中，該控制信號LPEN可提供至列位址預解碼器302之預驅動器(未展示)以引起更新邊界主要列(回想該邊界主要列相鄰於邊界冗餘列)，而非一所接收之列位址TRAdd1。
圖11b繪示根據本發明之一實施例之一邊界主要列控制電路1150。該邊界主要列控制電路1150可包含在一TRR列位址控制電路(諸如圖3之TRR列位址控制電路304)中，且可包含一邊界主要列偵測電路1152、一鎖存器1154及複數個區段鎖存器1156a至1156n。該等區段鎖存器1156之各者可對應於一預解碼器300所對應之一記憶體庫(bank)之一記憶體區段。邊界主要列偵測電路1152可經組態以至少部分地基於目標列位址及MATCH及ACT0EN控制信號而接收一列位址(例如一經預解碼之列位址)。至少部分地基於該列位址及該MATCH控制信號，該邊界主要列偵測電路1152可判定該目標列位址是否用於該邊界主要列。若該目標列為該邊界主要列且未修復，則至少部分地基於轉變至一有效狀態之控制信號ACT0EN，該邊界主要列偵測電路1152可將一有效控制信號BPRT提供至鎖存器1154。該鎖存器1154可接收BPRT控制信號，且在一TRR模式之持續時間內提供一經鎖存之控制信號BPRL。可將該BPRL控制信號提供至區段鎖存器1156之各者。回應於轉變至一有效狀態之控制信號ACT2EN，鎖存器1154可進一步提供一控制信號BPRA2E至區段鎖存器1156之各者，在至少一實施例中，該控制信號BPRA2E可為控制信號BPRL之互補。
區段鎖存器1156之各者可經組態以接收控制信號BPRL，及進一步可各從圖3之列位址預解碼器302接收一控制信號ARRAY_SEC。一有效ARRAY_SEC控制信號可引起區段鎖存器1156之一者在ACT2狀態期間更新其對應記憶體區段之邊界冗餘列。接收一有效ARRAY_SEC控制信號及一有效BPRL控制信號之一區段鎖存器1156可於內部鎖存該ARRAY_SEC控制信號。至少部分地基於轉變至一有效狀態之 BPRA2E控制信號，區段鎖存器1156可提供一各自R+1控制信號，藉此引起更新一對應記憶體區段之冗餘列。
圖12a係根據本發明之一實施例之一相鄰冗餘更新電路1200之一示意圖。該相鄰冗餘更新電路1200可用於一TRR冗餘控制電路(諸如圖3之TRR冗餘控制電路312)中。該相鄰冗餘更新電路1200可包含複數個冗餘列控制電路1205。該複數個冗餘列控制電路1205可包含一邊界冗餘列控制電路1205’及一外部冗餘列控制電路1205”。剩餘冗餘列控制電路1205可為內部冗餘列控制電路。如下文將解釋，該等冗餘列控制電路1205之各者可包含可經組態以引起根據本文之實施例更新列之一相鄰列控制電路1210。各冗餘列控制電路1205可進一步包含可經組態以提供指示一各自冗餘列是否被啟用之一控制信號之啟用熔絲電路1215。例如，該邊界冗餘列控制電路1205’之啟用熔絲電路1215可指示邊界冗餘列是否被啟用。該等冗餘列控制電路1205之各者可進一步包含一OR閘1220及/或一AND閘1225，且可經組態以提供一列更新控制信號(例如TRR_EN_BRR)以引起更新一各自冗餘列。
在一實施例中，如圖12a中所繪示，邊界冗餘列控制電路1205’之相鄰列控制電路1210可經組態以提供控制信號R-1，如關於圖11a之邊界主要列更新電路1140所描述。此外，在至少一實施例中，外部冗餘列控制電路1205”可不包含一OR閘1220，此係因為該外部冗餘列控制電路1205”相鄰於僅一個冗餘列控制電路1205。
圖12b係根據本發明之一實施例之一相鄰列控制電路1250之一示意圖。該相鄰列控制電路1250可包含AND閘1252、1256、1258及一鎖存器1254。AND閘1252可經組態以接收一MATCH控制信號及ACT0EN控制信號。該AND閘1252之輸出可提供至鎖存器1254。至少部分地基於具有一有效狀態之TRRENF控制信號，鎖存器1254可將一控制信號ADJ_ROW_EN提供至AND閘1256、1258。該等AND閘 1256、1258可分別接收控制信號ACT1EN及ACT2EN。基於具有一有效狀態之ACT1EN控制信號，AND閘1256可提供一控制信號EN-1以引起更新一第一相鄰冗餘列。類似地，基於具有一有效狀態之ACT2EN控制信號，AND閘1258可提供一控制信號EN+1以引起更新一第二相鄰冗餘列。
關於圖12a及圖12b，現將關於內部冗餘列控制電路1205而描述TRR冗餘控制電路1200之一實例操作。至少部分地基於一各自MATCH控制信號及ACT0EN控制信號，對應於一列X之冗餘列控制電路1205之相鄰列控制電路1210可於內部鎖存一控制信號ADJ_ROW_EN(參見圖12b)。至少部分地基於一有效ACT1EN控制信號，相鄰列控制電路1210可將控制信號EN-1提供至對應於一列X-1之相鄰列控制電路1210之OR閘1220。若對應於該列X-1之該相鄰列控制電路1210之啟用熔絲電路1215指示該列被啟用，則該AND閘1225可提供一控制信號TRR_EN_RX-1以引起更新該列X-1。
該控制信號ACT2EN可隨後轉變至一有效狀態，及該相鄰列控制電路1210可將控制信號EN+1提供至對應於一列X+1之該相鄰列控制電路1210之OR閘1220。若對應於該列X+1之該相鄰列控制電路1210之啟用熔絲電路1215指示該列被啟用，則該AND閘1225可提供一控制信號TRR_EN_RX+1以引起更新該列X+1。以此方式，冗餘列控制電路1205可更新相鄰列，假若該等相鄰列如藉由各自啟用熔絲電路1215指示而啟用。
實例已在本文中被描述為包含各種控制電路。如本文所描述，一控制電路可包含一或多個邏輯電路、控制邏輯、邏輯閘極及/或其之任何組合或子組合。如本文所描述之實例已進一步使用片語「至少部分地基於」而繪示，該片語可包含(但不限於)「至少部分地回應」。此外，如本文所使用，術語「裝置」可意指(但不限於)(例 如)(若干)器件、(若干)系統、(若干)晶片、(若干)晶片封裝、(若干)驅動、(若干)晶粒或其之任何組合或子組合。
儘管已關於一記憶體區段之主要部分之第一列為一外部主要列及邊界主要列為該記憶體區段之一主要部分之最後列而描述實例，然一般技術者將瞭解亦可使用其他組合。例如，第一冗餘列可為一外部冗餘列及最後冗餘列可為一邊界冗餘列。此外，主要列及冗餘列之部分可交錯使得一記憶體區段包含多個主要部分及/或冗餘部分。
已進一步關於具有一遞減位址(例如TRAdd1)(如與在一TRR模式期間所接收之第二列位址相關聯)及具有一遞增位址(例如TRAdd2)(如與在一TRR模式期間接收之第三列位址相關聯)之位址而描述實例。應瞭解，所接收之第二列位址可為遞增列位址，及所接收之第三列位址可為遞減列位址，及本文所描述之各種控制電路及邏輯可經調整以進行相應操作。
已進一步關於在一TRR模式中操作以引起更新一目標列及/或相鄰於該目標列之列而描述實例。一般技術者將瞭解，可使用其他實施方案，諸如關於更新任何其他數目個列之實施方案。例如，在一實施例中，可更新一目標列及/或各相鄰方向上的2個列。在其他實施例中，可更新所有列，或可僅更新一主要部分或冗餘部分中之列。
已關於引起更新主要或冗餘列而描述實例。一般技術者將瞭解，可應用本文所描述之實例使得可更新記憶體之行或其他群組。舉例而言，在至少一實施例中，可更新相鄰於(例如實體上相鄰於)一目標行之行。
圖13係可包含根據本發明之一實施例之圖1之裝置100之一記憶體1300之一部分。該記憶體1300包含一記憶體單元陣列1302，其可為(例如)DRAM記憶體單元、SRAM記憶體單元、快閃記憶體單元或一些其他類型之記憶體單元且可包含任何數目之如本文所描述之記憶體 庫及/或記憶體區段。該記憶體1300包含透過一ADDR/CMD匯流排接收記憶體命令(例如更新命令)及位址之一位址/命令解碼器1304。該位址/命令解碼器1304基於透過該ADDR/CMD匯流排所接收之命令而產生控制信號。該位址/命令解碼器1304亦透過一位址匯流排及一位址鎖存器1306而將列及行位址提供至該記憶體1300。該位址鎖存器接著輸出單獨行位址及單獨列位址。
藉由該位址鎖存器1306將該等列位址及行位址分別提供至一列位址解碼器1310及一行位址解碼器1308。該行位址解碼器1308選擇延伸穿過該陣列1302之對應於各自行位址之線。該列位址解碼器1310連接至啟動該陣列1302中之各自記憶體單元列之對應於所接收之列位址之字線驅動器1312。對應於一所接收之行位址之選擇線(例如一或多個位元線)耦合至一讀取/寫入電路1314，以經由一輸入輸出資料匯流排1315將讀取資料提供至一資料輸出電路1316。透過一資料輸入電路1318及記憶體陣列讀取/寫入電路1314將寫入資料提供至記憶體陣列1302。
該記憶體1300可包含一裝置(未展示)，其可類似於本文所描述之裝置100。例如，該裝置可包含在列解碼器1310及/或命令解碼器1304中，或該記憶體1300中之任何其他位置中。包含該裝置之一列解碼器1310將冗餘目標更新記憶體陣列1302之記憶體。例如，實體上相鄰於一目標記憶體列之記憶體列可在進入一TRR模式中時進行相應更新。
自前述將瞭解，儘管本發明之特定實施例在本文中已出於繪示目的而描述，然可在不偏離本發明之精神及範疇之情況下作各種修改。相應地，本發明不受限制，除隨附申請專利範圍外部。
400‧‧‧方法
405‧‧‧動作
410‧‧‧動作
415‧‧‧動作
420‧‧‧動作
425‧‧‧動作
430‧‧‧動作
435‧‧‧動作
440‧‧‧動作
445‧‧‧動作
450‧‧‧動作
455‧‧‧動作
460‧‧‧動作

Claims (71)

  1. 一種裝置，其包括：一預解碼器，其經組態以接收一目標列位址且判定與該目標列位址相關聯之一目標記憶體列是否為一主要記憶體列或一冗餘記憶體列，該預解碼器經進一步組態以在該主要記憶體列為該目標記憶體列時引起更新實體上相鄰於該主要記憶體列之一或多個記憶體列或在該冗餘記憶體列為該目標記憶體列時引起更新實體上相鄰於該冗餘記憶體列之一或多個記憶體列。
  2. 如請求項1之裝置，其中該預解碼器經進一步組態成至少部分地基於該目標列位址在該主要記憶體列為該目標記憶體列時產生用於實體上相鄰於該主要記憶體列之該一或多個記憶體列之一列位址或在該冗餘記憶體列為該目標記憶體列時產生用於實體上相鄰於該冗餘記憶體列之該一或多個記憶體列之一列位址。
  3. 如請求項2之裝置，其中該預解碼器經組態成僅在該冗餘記憶體列被啟用時引起更新該冗餘記憶體列。
  4. 如請求項1之裝置，其中該預解碼器經組態成至少部分地回應於接收該目標列位址而更新該目標記憶體列。
  5. 如請求項1之裝置，其中該預解碼器經組態成不更新該目標列。
  6. 如請求項1之裝置，其中該預解碼器經組態成在一目標列更新(TRR)模式中操作時引起更新實體上相鄰於該目標記憶體列之該一或多個列。
  7. 如請求項1之裝置，其中實體上相鄰於該目標記憶體列之該一或多個列包括一邊界主要記憶體列或一邊界冗餘記憶體列。
  8. 如請求項1之裝置，其中該預解碼器經組態成引起更新實體上相鄰於該目標記憶體列之該一或多個列包括：該預解碼器經組態 成引起更新實體上相鄰於該目標記憶體列之兩個記憶體列。
  9. 如請求項1之裝置，其中該預解碼器經組態成僅在該主要記憶體列未修復時引起更新該主要記憶體列。
  10. 如請求項1之裝置，其中該目標列位址為與複數個列相關聯之一邏輯列位址。
  11. 如請求項1之裝置，其中該預解碼器包含於一記憶體中。
  12. 一種裝置，其包括：一列位址預解碼器，其經組態以接收與一目標記憶體列相關聯之一目標列位址且包含一目標列更新(TRR)列位址控制電路，該TRR列位址控制電路經組態成至少部分地基於該目標記憶體列為一主要記憶體列而引起更新實體上相鄰於該目標記憶體列之一或多列；及一列冗餘控制電路，其經組態以接收該目標列位址且包含一TRR冗餘控制電路，該TRR冗餘控制電路經組態成至少部分地基於該目標記憶體列為一冗餘記憶體列而引起更新實體上相鄰於該目標記憶體列之一或多列。
  13. 如請求項12之裝置，其進一步包括：一TRR狀態控制電路，其耦合至該TRR列位址控制電路及該TRR冗餘控制電路，該TRR狀態控制電路經組態成至少部分地基於一TRR控制信號而啟用該TRR列位址控制電路及該TRR冗餘控制電路。
  14. 如請求項12之裝置，其中該TRR列位址控制經進一步組態成至少部分地基於該目標記憶體列包括一邊界主要記憶體列而引起更新一邊界冗餘記憶體列。
  15. 如請求項12之裝置，其中該列位址預解碼器經組態成至少部分地回應於包括一主要記憶體列之該目標記憶體列而更新該目標 記憶體列。
  16. 如請求項12之裝置，其中該TRR冗餘控制電路經組態成僅在實體上相鄰於該目標記憶體列之該冗餘記憶體列被啟用時引起更新實體上相鄰於該目標記憶體列之冗餘記憶體列。
  17. 如請求項12之裝置，其中該TRR冗餘控制電路包括：一第一冗餘列控制電路，其經組態成至少部分地基於接收自一第二冗餘列控制電路之一控制信號而引起更新實體上相鄰於該目標記憶體列之該一或多列。
  18. 一種方法，其包括：接收一目標列位址；判定與該目標列位址相關聯之一目標記憶體列是否為一主要記憶體列或一冗餘記憶體列；若該目標記憶體列為一主要記憶體列且若實體上相鄰於該目標記憶體列之一主要記憶體列尚未修復，則更新該實體上相鄰之主要記憶體列；及若該目標記憶體列為一冗餘記憶體列且實體上相鄰於該目標記憶體列之一冗餘記憶體列被啟用，則更新該實體上相鄰之冗餘記憶體列。
  19. 如請求項18之方法，其中接收一目標列位址包括：接收與複數個列相關聯之一邏輯列位址。
  20. 如請求項18之方法，其進一步包括：若該目標記憶體列為一邊界主要記憶體列，則更新實體上相鄰於該目標記憶體列之一邊界冗餘記憶體列。
  21. 如請求項20之方法，其中若實體上相鄰於該目標記憶體列之該邊界冗餘記憶體列被啟用，則僅更新該邊界冗餘記憶體列。
  22. 如請求項18之方法，其進一步包括： 在接收該目標列位址之前進入一目標列更新(TRR)模式。
  23. 如請求項18之方法，其進一步包括：若該目標記憶體列為一邊界冗餘記憶體列，則更新實體上相鄰於該目標記憶體列之一邊界主要記憶體列。
  24. 如請求項23之方法，其中若實體上相鄰於該目標記憶體列之該邊界主要記憶體列尚未修復，則僅更新實體上相鄰於該目標記憶體列之該邊界主要記憶體列。
  25. 如請求項18之方法，其中該更新實體上相鄰於該目標記憶體列之一主要記憶體列包括：藉由一TRR列位址控制電路更新一主要記憶體列。
  26. 如請求項18之方法，其中該更新實體上相鄰於該目標記憶體列之一冗餘記憶體列包括：藉由一TRR冗餘控制電路更新一冗餘記憶體列。
  27. 如請求項18之方法，其進一步包括：若與該目標列位址相關聯之該目標記憶體列為一冗餘記憶體列，則停用一列冗餘控制電路中之比較邏輯。
  28. 如請求項18之方法，其進一步包括：更新與該目標列位址相關聯之該目標記憶體列。
  29. 一種方法，其包括：接收一目標列位址；判定與該目標列位址相關聯之一目標記憶體列是否包含在一主要記憶體部分或一冗餘記憶體部分中；若該目標記憶體列包含在一主要記憶體部分中且實體上相鄰於該目標記憶體列之一記憶體列尚未修復，則更新實體上相鄰於該目標記憶體列之該記憶體列；及若該目標記憶體列包含在一冗餘記憶體部分中，則不更新實 體上相鄰於該目標記憶體列之該記憶體列。
  30. 如請求項29之方法，其中該冗餘記憶體部分之至少一列被刻意停用。
  31. 如請求項29之方法，其中該冗餘記憶體部分之每隔一列未被使用。
  32. 一種方法，其包括：判定一主要記憶體列是否已修復；若該主要記憶體列尚未修復，則更新實體上相鄰於該主要記憶體列之一或多個記憶體列；及若該主要記憶體列已修復，則更新實體上相鄰於與該主要記憶體列相關聯之一冗餘記憶體列之一或多列。
  33. 如請求項32之方法，其中該更新實體上相鄰於與該主要記憶體列相關聯之該冗餘記憶體列之一或多個記憶體列包括：更新一邊界主要記憶體列。
  34. 如請求項32之方法，其中該更新實體上相鄰於與該主要記憶體列相關聯之該冗餘記憶體列之一或多個記憶體列包括：若該冗餘記憶體列被啟用，則更新實體上相鄰於該冗餘記憶體列之一記憶體列。
  35. 如請求項34之方法，其中該更新實體上相鄰於與該主要記憶體列相關聯之該冗餘記憶體列之一或多個記憶體列包括：更新該冗餘記憶體列。
  36. 如請求項32之方法，其中該更新實體上相鄰於該主要記憶體列之一或多個記憶體列包括：判定一邊界冗餘記憶體列是否被啟用；及若該邊界冗餘記憶體列被啟用，則更新該邊界冗餘記憶體列。
  37. 如請求項32之方法，其中該主要記憶體列對應於一第一記憶體區段，及該冗餘記憶體列對應於一第二記憶體區段。
  38. 一種用於更新記憶體之方法，其包括：藉由該記憶體外部之一器件，識別已被存取多於一臨限次數之該記憶體中之一記憶體單元列作為一目標記憶體單元列，其中該目標記憶體單元列與一目標列位址(TRA)相關聯；引起該記憶體之一預解碼器被提供一第一列位址(TRAdd1)及一第一有效命令，其中該第一列位址相鄰於該目標列位址且接在該目標列位址之前，及其中該預解碼器回應於被提供該第一列位址及該第一有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第一記憶體單元列；及引起該記憶體之該預解碼器被提供一第二列位址(TRAdd2)及一第二有效命令，其中該第二列位址相鄰於該目標列位址且接在該目標列位址之後，及其中該預解碼器回應於被提供該第二列位址及該第二有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第二記憶體單元列。
  39. 如請求項38之方法，其中引起該預解碼器被提供該等第一及第二列位址包括將來自該記憶體外部之該器件之該目標列位址提供至該記憶體之一位址控制電路，其中該位址控制電路：回應於被提供該目標列位址而產生該等第一及第二列位址；及將該等第一及第二列位址提供至該預解碼器。
  40. 如請求項38之方法，其中引起一預解碼器被提供該等第一及第二列位址包括：該預解碼器回應於被提供該目標列位址而產生該等第一及第二列位址。
  41. 如請求項39之方法，其中提供該目標列位址包括： 將來自該記憶體外部之該器件之一外部位址提供至該位址控制電路，其中該目標列位址至少部分地基於該外部位址，及將該外部位址提供至該位址控制電路包括：經由該記憶體之一位址及命令輸入控制電路而將來自該記憶體外部之該器件之該外部位址提供至該位址控制電路。
  42. 如請求項41之方法，其中提供該外部位址進一步包括：提供來自該記憶體外部之該器件之該外部位址及該第一有效命令。
  43. 如請求項41之方法，其進一步包括提供來自該記憶體外部之該器件之該第二有效命令。
  44. 如請求項39之方法，其中引起該預解碼器被提供該等第一及第二列位址包括將來自該記憶體外部之該器件之該等第一及第二列位址提供至該記憶體之一位址控制電路，其中該位址控制電路將該等第一及第二列位址提供至回應於被提供該等第一及第二列位址之該預解碼器。
  45. 如請求項44之方法，其中提供該等第一及第二列位址包括將來自該記憶體外部之該器件之第一及第二外部位址提供至該位址控制電路，其中該第一列位址至少部分地基於該第一外部位址，及該第二列位址至少部分地基於該第二外部位址。
  46. 如請求項45之方法，其中提供該等第一及第二外部位址包括：經由該記憶體之一位址及命令輸入控制電路而將來自該記憶體外部之該器件之該等第一及第二外部位址提供至該位址控制電路。
  47. 如請求項45之方法，其中提供來自該記憶體外部之該器件之該等第一及第二外部位址進一步包括：提供來自該記憶體外部之該器件之該第一外部位址及該第一有效命令；及 提供來自該記憶體外部之該器件之該第二外部位址及該第二有效命令。
  48. 如請求項38之方法，其進一步包括引起該記憶體之該預解碼器被提供該目標列位址(TRA)及一第三有效命令。
  49. 如請求項48之方法，其中該預解碼器回應於被提供該目標列位址及該第三有效命令而引起更新該目標記憶體單元列。
  50. 如請求項48之方法，其中該預解碼器回應於被提供該目標列位址及該第三有效命令而未引起更新該目標記憶體單元列。
  51. 如請求項48之方法，其中引起該預解碼器被提供該等第一及第二列位址及該目標列位址包括將來自該記憶體外部之該器件之該等第一及第二列位址及該目標列位址提供至該記憶體之一位址控制電路，其中該位址控制電路將該等第一及第二列位址及該目標列位址提供至回應於被提供該等第一及第二列位址及該目標列位址之該預解碼器。
  52. 如請求項51之方法，其中提供該等第一及第二列位址及該目標列位址包括將來自該記憶體外部之該器件之第一、第二及第三外部位址提供至該位址控制電路，其中該第一列位址至少部分地基於該第一外部位址，及該第二列位址至少部分地基於該第二外部位址，及該目標列位址至少部分地基於該第三外部列位址。
  53. 如請求項52之方法，其中提供該等第一、第二及第三外部位址包括：經由該記憶體之一位址及命令輸入控制電路而將來自該記憶體外部之該器件之該等第一、第二及第三外部位址提供至該位址控制電路。
  54. 如請求項52之方法，其中提供來自該記憶體外部之該器件之該等第一、第二及第三外部位址進一步包括： 提供來自該記憶體外部之該器件之該第一外部位址及該第一有效命令；提供來自該記憶體外部之該器件之該第二外部位址及該第二有效命令；及提供來自該記憶體外部之該器件之該第三外部位址及該第三有效命令。
  55. 如請求項54之方法，其中在提供該第一外部位址及該第一有效命令之前提供該第三外部位址及該第三有效命令，及其中在提供該第二外部位址及該第二有效命令之前提供該第一外部位址及該第一有效命令。
  56. 一種用於更新記憶體之方法，其中該記憶體外部之一器件已識別已被存取多於一臨限次數之該記憶體中之一記憶體單元列作為一目標記憶體單元列，其中該目標記憶體單元列與一目標列位址(TRA)相關聯，其中該方法包括：引起該記憶體之一預解碼器被提供一第一列位址(TRAdd1)及一第一有效命令，其中該第一列位址相鄰於該目標列位址且接在該目標列位址之前，及其中該預解碼器回應於被提供該第一列位址及該第一有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第一記憶體單元列；及引起該記憶體之該預解碼器被提供一第二列位址(TRAdd2)及一第二有效命令，其中該第二列位址相鄰於該目標列位址且接在該目標列位址之後，及其中該預解碼器回應於被提供該第二列位址及該第二有效命令而引起更新實體上相鄰於該目標記憶體單元列之一第二記憶體單元列。
  57. 如請求項56之方法，其中引起一預解碼器被提供該等第一及第二列位址包括：該預解碼器回應於被提供該目標列位址而產生 該等第一及第二列位址。
  58. 如請求項56之方法，其中引起該預解碼器被提供該等第一及第二列位址包括：於該記憶體之一位址控制電路處自該記憶體外部之該器件接收該目標列位址；回應於接收該目標列位址而在該位址控制電路處產生該等第一及第二列位址；及將來自該位址控制電路之該等第一及第二列位址提供至該預解碼器。
  59. 如請求項58之方法，其中接收該目標列位址包括：在該位址控制電路處自該記憶體外部之該器件接收一外部位址，其中該目標列位址至少部分地基於該外部位址。
  60. 如請求項59之方法，其中在該位址控制電路處接收該外部位址包括：經由該記憶體之一位址及命令輸入控制電路而在該位址控制電路處自該記憶體外部之該器件接收該外部位址。
  61. 如請求項59之方法，其中接收該外部位址進一步包括：自該記憶體外部之該器件接收該外部位址及該第一有效命令。
  62. 如請求項61之方法，其進一步包括自該記憶體外部之該器件接收該第二有效命令。
  63. 如請求項56之方法，其中引起該預解碼器被提供該等第一及第二列位址包括：在該記憶體之一位址控制電路處自該記憶體外部之該器件接收該等第一及第二列位址；及將來自該位址控制電路之該等第一及第二列位址提供至該預解碼器。
  64. 如請求項63之方法，其中接收該等第一及第二列位址包括：在 該位址控制電路處自該記憶體外部之該器件接收第一及第二外部位址，其中該第一列位址至少部分地基於該第一外部位址，及該第二列位址至少部分地基於該第二外部位址。
  65. 如請求項64之方法，其中自該記憶體外部之該器件接收該等第一及第二外部位址進一步包括：自該記憶體外部之該器件接收該第一外部位址及該第一有效命令；及自該記憶體外部之該器件接收該第二外部位址及該第二有效命令。
  66. 如請求項56之方法，其進一步包括引起該記憶體之該預解碼器被提供該目標列位址(TRA)及一第三有效命令。
  67. 如請求項66之方法，其中該預解碼器回應於被提供該目標列位址及該第三有效命令而未引起更新該目標記憶體單元列。
  68. 如請求項66之方法，其中引起該預解碼器被提供該等第一及第二列位址及該目標列位址包括：在該記憶體之一位址控制電路處自該記憶體外部之該器件接收該等第一及第二列位址及該目標列位址；及將來自該位址控制電路之該等第一及第二列位址及該目標列位址提供至該預解碼器。
  69. 如請求項68之方法，其中接收該等第一及第二列位址及該目標列位址包括：在該位址控制電路處自該記憶體外部之該器件接收第一、第二及第三外部位址，其中該第一列位址至少部分地基於該第一外部位址，及該第二列位址至少部分地基於該第二外部位址，及該目標列位址至少部分地基於該第三外部列位址。
  70. 如請求項69之方法，其中自該記憶體外部之該器件接收該等第 一、第二及第三外部位址進一步包括：自該記憶體外部之該器件接收該第一外部位址及該第一有效命令；自該記憶體外部之該器件接收該第二外部位址及該第二有效命令；及自該記憶體外部之該器件接收該第三外部位址及該第三有效命令。
  71. 如請求項70之方法，其中在接收該第一外部位址及該第一有效命令之前接收該第三外部位址及該第三有效命令，及其中在接收該第二外部位址及該第二有效命令之前接收該第一外部位址及該第一有效命令。
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