KR102699088B1 - 해머 리프레쉬 동작을 수행하는 메모리 시스템 - Google Patents
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Abstract
메모리 시스템은 메모리 콘트롤러 및 메모리 장치를 포함한다. 상기 메모리 콘트롤러는 집중적으로 액세스되는 해머 어드레스를 결정하여 제공한다. 상기 메모리 장치는 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 내부적으로 발생하고, 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 내부적으로 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행한다. 해머 어드레스의 검출 및 리프레쉬 수행을 메모리 콘트롤러 및 메모리 장치에서 각각 수행하여 해머 리프레쉬 동작에 관한 부담(burden)을 분산함으로써 메모리 장치의 사이즈를 감소하고 메모리 시스템의 전체적인 성능을 향상시킬 수 있다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 집중적으로 액세스되는 행에 관한 해머 리프레쉬 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 또한 워드라인이 액티브 상태와 프리차지 상태 사이에서 빈번하게 천이하는 경우에, 즉 워드라인 또는 행이 집중적으로 액세스되는 경우에 인접 워드라인에 연결된 메모리 셀들에 영향을 미쳐 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 집중적으로 액세스되는 행에 관한 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 메모리 시스템을 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 메모리 시스템의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 콘트롤러 및 메모리 장치를 포함한다.
상기 메모리 콘트롤러는 집중적으로 액세스되는 해머 어드레스를 결정하여 제공한다. 상기 메모리 장치는 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 내부적으로 발생하고, 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 내부적으로 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 어드레스 저장부 및 타이밍 콘트롤러를 포함한다.
상기 해머 어드레스 저장부는 집중적으로 액세스되는 해머 어드레스를 메모리 콘트롤러로부터 제공받아 저장한다. 상기 타이밍 콘트롤러는 동작 특성에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 발생한다.
상기 메모리 장치는 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 내부적으로 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법은, 메모리 콘트롤러에서, 집중적으로 액세스되는 해머 어드레스를 결정하는 단계, 상기 해머 어드레스를 상기 메모리 콘트롤러로부터 메모리 장치로 제공하는 단계, 상기 메모리 장치에서, 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 발생하는 단계 및 상기 메모리 장치에서, 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 상기 메모리 장치에서 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법은, 해머 어드레스의 검출 및 리프레쉬 수행을 메모리 콘트롤러 및 메모리 장치에서 각각 수행하여 해머 리프레쉬 동작에 관한 부담(burden)을 분산함으로써 메모리 장치의 사이즈를 감소하고 메모리 시스템의 전체적인 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 도 2의 메모리 콘트롤러에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 해머 어드레스 관리부에 포함되는 액세스 스토리지의 일 실시예를 나타내는 도면이다.
도 5는 도 2의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 6은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 8은 도 7의 해머 어드레스의 제공에 따른 해머 어드레스 저장부의 저장 상태를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일 예를 나타내는 도면이다.
도 10a, 도 10b 및 도 10c는 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법 및 이에 따른 해머 어드레스 저장부의 저장 상태를 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 13은 해머 플래그 정보를 포함하는 모드 레지스터의 일 실시예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 15a, 도 15b 및 도 15c는 도 14의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 17a 및 도 17b는 도 16의 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 해머 어드레스의 관리 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 도 2의 메모리 콘트롤러에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 해머 어드레스 관리부에 포함되는 액세스 스토리지의 일 실시예를 나타내는 도면이다.
도 5는 도 2의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 6은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 8은 도 7의 해머 어드레스의 제공에 따른 해머 어드레스 저장부의 저장 상태를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일 예를 나타내는 도면이다.
도 10a, 도 10b 및 도 10c는 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법 및 이에 따른 해머 어드레스 저장부의 저장 상태를 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 13은 해머 플래그 정보를 포함하는 모드 레지스터의 일 실시예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 15a, 도 15b 및 도 15c는 도 14의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 17a 및 도 17b는 도 16의 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 해머 어드레스의 관리 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 메모리 콘트롤러에서, 집중적으로 액세스되는 해머 어드레스를 결정하고(S100), 상기 해머 어드레스를 상기 메모리 콘트롤러로부터 메모리 장치로 제공한다(S200). 해머 어드레스에 대해서는 도 6을 참조하여 후술하고, 해머 어드레스의 전송에 대한 실시예들은 도 7 내지 도 13을 참조하여 후술한다.
상기 메모리 장치에서, 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 발생한다(S300). 상기 메모리 장치에서, 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 상기 메모리 장치에서 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행한다(S400). 해머 리프레쉬 신호의 발생 및 해머 리프레쉬 동작의 수행에 대한 실시예들은 도 14 내지 도 17b를 참조하여 후술한다.
디램(DRAM) 등의 휘발성 메모리 장치는 데이터를 저장하는 메모리 셀의 전하 누설(charge leakage) 때문에 주기적으로 리프레쉬를 해야 한다. 디램의 공정 미세화에 따라서 메모리 셀의 저장 커패시턴스가 작아지고 리프레쉬 주기가 짧아지고 있다. 또한 디램의 전체 메모리 용량이 증가함에 따라서 디램 전체를 리프레쉬하기 위해 소요되는 시간이 길어지므로 리프레쉬 주기가 더욱 짧아지고 있다.
특정 행에 대한 집중적인 액세스에 의한 인접 셀의 열화(degradation)을 보상하기 위해 종래에는 TRR(Target Row Refresh) 방식을 채용하였고, 그 이후 시스템의 부담(burden)을 줄이기 위해 인-메모리 리프레쉬(In-memory refresh) 방식이 개발되어 사용되고 있다. TRR 방식은 집중적으로 액세스되는 해머 어드레스에 관한 해머 리프레쉬 동작에 관한 부담을 전적으로 메모리 콘트롤러가 책임지는 것이고, 인-메모리 리프레쉬 방식은 상기 부담을 전적으로 메모리 장치가 책임지는 것이다.
장래에 메모리 장치가 더욱 고용량화, 저전력화가 되면서 인-메모리 리프레쉬를 위한 칩 사이즈 오버헤드(chip size overhead) 그리고 특정 행이 집중되지 않은 상황임에도 이를 고려(care)하기 위한 전력 소모 증가의 문제가 발생할 수 있다.
본 발명의 실시예들에 따른 메모리 시스템의 동작 방법은, 해머 어드레스의 검출 및 리프레쉬 수행을 메모리 콘트롤러 및 메모리 장치에서 각각 수행하여 해머 리프레쉬 동작에 관한 부담(burden)을 분산함으로써 메모리 장치의 사이즈를 감소하고 메모리 시스템의 전체적인 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함한다. 메모리 콘트롤러(100)와 메모리 장치(200)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 액세스 어드레스(ADDR), 클록 신호(CLK), 해머 어드레스(HADD) 등을 전송하기 위한 콘트롤 버스(21) 및 데이터를 전송하기 위한 데이터 버스(22)를 통하여 연결될 수 있다. 코맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 액세스 어드레스(ADDR)는 해머 어드레스(HADD)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)를 제어하기 위한 코맨드 신호(CMD)를 발생하고, 메모리 콘트롤러(100)의 제어에 따라서 메모리 장치(200)에 데이터(DATA)가 기입되거나 메모리 장치(200)로부터 데이터(DATA)가 독출될 수 있다.
본 발명의 실시예들에 따라서, 메모리 콘트롤러(100)는 해머 어드레스(HADD)를 제공하는 해머 어드레스 관리부(hammer address manager)(HMMAG)(300)를 포함하고 메모리 장치(200)는 제공된 해머 어드레스(HADD)에 기초하여 해머 리프레쉬 동작을 수행하는 리프레쉬 콘트롤러(refresh controller)(RFCON)(400)를 포함할 수 있다. 해머 어드레스(HADD)의 검출 및 리프레쉬 수행을 메모리 콘트롤러(100) 및 메모리 장치(200)에서 각각 수행하여 해머 리프레쉬 동작에 관한 부담(burden)을 분산함으로써 메모리 장치(200)의 사이즈를 감소하고 시스템(10)의 전체적인 성능을 향상시킬 수 있다.
도 3은 도 2의 메모리 콘트롤러에 포함되는 해머 어드레스 관리부의 일 실시예를 나타내는 블록도이고, 도 4는 도 3의 해머 어드레스 관리부에 포함되는 액세스 스토리지의 일 실시예를 나타내는 도면이다.
도 3을 참조하면, 해머 어드레스 관리부(300)는 액세스 스토리지(access storage)(320) 및 저장 제어부(storage controller)(340)를 포함할 수 있다.
액세스 스토리지(320)는 집중적으로 액세스되는 해머 어드레스(HADD)에 관한 정보를 저장한다. 일 실시예에서, 액세스 스토리지(320)는 도 4에 도시된 바와 같이 복수의 저장 블록들(SBK_A, SBK_B, SBK_C, SBK_D) (321, 322, 323, 324)을 포함할 수 있고, 저장 블록들(321, 322, 323, 324)의 각각은 복수의 저장 유닛들(SU1~SUk)을 포함할 수 있다. 도 4에는 4개의 메모리 뱅크들(A, B, C, D)에 상응하는 구성을 도시하였으나, 저장 블록들의 개수는 메모리 장치의 구성에 따라서 다양하게 변경될 수 있다. 메모리 장치가 단일 뱅크 구조인 경우에는 액세스 스토리지(320)는 하나의 저장 블록(321)만을 포함할 수 있다. 저장 블록들(321, 322, 323, 324)은 동일한 구성을 가질 수 있으며, 이하에서는 하나의 저장 블록(321)에 대해서 설명한다.
저장 유닛들(SU1~SUk)은 행 어드레스들을 저장하는 어드레스 레지스터들(AREG1~AREGk) 및 상기 행 어드레스들에 상응하는 액세스 카운트 값들을 각각 저장하는 카운트 레지스터들(CREG1~CREGk)을 포함할 수 있다.
저장 제어부(340)는 메모리 콘트롤러(100)로부터 메모리 장치(200)로 전송되는 액세스 어드레스 신호(BADD, XADD)에 기초하여 액세스 스토리지(320)를 제어한다. 액세스 어드레스는 뱅크 어드레스(BADD) 및 행 어드레스(XADD)를 포함할 수 있으며, 메모리 장치(200)가 단일 뱅크 구조인 경우에는 뱅크 어드레스(BADD)는 생략될 수 있다. 저장 제어부(340)는 액세스 카운트 값들에 기초하여 저장된 행 어드레스들 중에서 해머 어드레스(HADD)를 결정하여 제공한다. 저장 제어부(340)가 해머 어드레스(HADD)를 관리하고 결정하는 방법은 시스템의 특성에 따라서 다양하게 결정될 수 있을 것이다.
도 5는 도 2의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 5를 참조하면, 내장형 리프레쉬 콘트롤러(400)는 타이밍 콘트롤러(timing controller)(410), 리프레쉬 카운터(refresh counter)(420) 및 어드레스 발생기(address generator)(430)를 포함할 수 있다.
타이밍 콘트롤러(410)는 노말 리프레쉬 동작의 타이밍을 나타내는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호(HREF)를 발생한다. 도 15a, 도 15b 및 도 15c에 도시된 바와 같이 타이밍 콘트롤러(410)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 선택적으로 활성화할 수 있다. 타이밍 콘트롤러(410)의 동작은 도 15a, 도 15b 및 도 15c를 참조하여 후술한다. 일 실시예에서, 도 5에 도시된 바와 같이, 타이밍 콘트롤러(410)는 리프레쉬 콘트롤러(400)에 포함될 수 있다. 다른 실시예에서, 타이밍 콘트롤러(410)는 생략될 수 있으며, 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)는 메모리 장치 내의 다른 콘트롤 로직으로부터 제공될 수 있다.
리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 예를 들어, 리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)가 활성화될 때마다 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킬 수 있다. 이와 같이, 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킴으로써 노말 리프레쉬 동작을 위한 워드라인을 하나씩 순차적으로 선택할 수 있다.
어드레스 발생기(430)는 메모리 콘트롤러(100)로부터 제공되는 해머 어드레스(HADD)를 저장하고, 해머 리프레쉬 신호(HREF)에 동기하여 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 어드레스 발생기(430)는 해머 어드레스 저장부(hammer address storage)(440) 및 매핑부(mapper)(450)를 포함할 수 있다.
해머 어드레스 저장부(440)는 메모리 콘트롤러(100)로부터 제공되는 해머 어드레스(HADD)를 저장한다. 일 실시예에서, 해머 어드레스 저장부(440)는 도 8에 도시된 바와 같이 복수의 어드레스들을 저장하기 위한 저장 유닛들을 포함할 수 있다.
매핑부(450)는 해머 어드레스 저장부(440)로부터 제공되는 해머 어드레스(HADD)에 기초하여 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 도 6을 참조하여 설명하는 바와 같이, 해머 리프레쉬 어드레스 신호(HRFADD)는 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타낸다. 일 실시예에서, 매핑부(450)는 도 15a 및 도 15b에 도시된 바와 같이, 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 다른 실시예에서, 매핑부(450)는 도 15c에 도시된 바와 같이, 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다.
도 6은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 6에는 메모리 셀 어레이 내에서 행 방향(X)으로 신장되고(extended) 열 방향(Y)으로 인접하여 순차적으로 배열된(arranged) 3개의 워드라인들(WLs-1, WLs, WLs+1), 열 방향(Y)으로 신장되고 행 방향(X)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLp-1, BLp, BLp+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLs)이 집중적으로 액세스되는 해머 어드레스(HADD)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLs)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLs)의 전압이 상승 및 하강하면, 인접 워드라인들(WLs-1, WLs+1) 사이에 발생하는 커플링 현상으로 인해 인접 워드라인들(WLs-1, WLs+1)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)가 빈번하게 액세스될수록 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
도 5의 어드레스 발생기(430)는 해머 어드레스(HADD)에 상응하는 행(WLs)과 물리적으로 인접하는 행(WLs-1, WLs+1)의 어드레스(HRFADD1, HRFADD2))를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 제공하고, 이러한 해머 리프레쉬 어드레스 신호(HRFADD)에 기초하여 인접 워드라인들(WLs-1, WLs+1)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 7에는 메모리 콘트롤러(100)가 메모리 장치(200)의 액세스 동작을 위한 액티브 코맨드(ACT)를 이용하여 실시간으로(on the fly) 해머 어드레스(HADD)를 메모리 장치(200)에 제공하는 실시예가 도시되어 있다.
도 2 및 도 7을 참조하면, 메모리 콘트롤러(100)는 액세스 동작을 위해서 각 시점들(t1~t5)에서 메모리 장치(200)로 액티브 코맨드(ACT)를 전송한다. 여기서 액세스 동작은 메모리 장치(200)에 데이터를 저장하기 위한 기입 동작 또는 메모리 장치(200)로부터 데이터를 읽기 위한 독출 동작을 나타낼 수 있다.
일반적으로 액티브 코맨드(ACT)는 액세스 어드레스(BADD, XADD)를 수반한다. 여기선 "수반한다(accompany)"의 의미는 액세스 어드레스(BADD, XADD)가 액티브 코맨드(ACT)에 포함되는 것을 나타낼 수도 있고, 액세스 어드레스(BADD, XADD)가 액티브 코맨드(ACT)에 포함되지는 않지만 액티브 코맨드(ACT)의 전송 시점에 동기하여 메모리 콘트롤러(100)로부터 메모리 장치(200)로 전송되는 것을 나타낼 수도 있다.
한편, 단일 뱅크 구조의 경우에는 액세스 어드레스는 행 어드레스(XADD)만을 포함하고, 멀티 뱅크 구조의 경우에는 액세스 어드레스는 뱅크 어드레스(BADD) 및 행 어드레스(XADD)를 포함할 수 있다. 메모리 장치(200)는 전송되는 액티브 코맨드(ACT)에 동기하여 액세스 어드레스 신호(BADD, XADD)에 상응하는 행에 대해 액세스 동작을 개시한다.
시점들(t1~t5)로부터 각각 라스-투-카스 지연 시간(RAS-to-CAS delay time)(tRCD)이 경과한 시점들에서 메모리 콘트롤러(100)는 메모리 장치(200)로 기입 코맨드(WR) 또는 독출 코맨드(RD)를 전송하고, 메모리 장치(200)는 이에 수반되는 열 어드레스에 대한 기입 동작 또는 독출 동작을 수행한다.
이와 같이, 메모리 콘트롤러(100)는 액티브 코맨드(ACT)를 메모리 장치(200)로 전송한 후에 액세스 동작을 위한 독출 코맨드(RD) 또는 기입 코맨드(WR)를 메모리 장치(200)로 전송함으로써 선택 행에 대한 액세스 및 선택 열에 대한 열 액세스를 순차적으로 수행할 수 있다.
본 발명의 실시예들에 따라서, 액티브 코맨드(ACT)는 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)가 해머 어드레스(HADD)에 해당하는지 여부를 나타내는 해머 플래그 정보(HFG)를 포함할 수 있다.
메모리 장치(200)는, 액티브 코맨드(ACT)에 포함되는 해머 플래그 정보(HFG)에 기초하여 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)를 해머 어드레스(HADD)로서 저장할 것인지의 여부를 결정할 수 있다.
도 8은 도 7의 해머 어드레스의 제공에 따른 해머 어드레스 저장부의 저장 상태를 나타내는 도면이다.
도 8에 도시된 바와 같이, 메모리 장치(200)의 리프레쉬 콘트롤러(400)에 포함되는 해머 어드레스 저장부(440)는 복수의 메모리 뱅크들(BANK_A, BANK_B, BANK_C, BANK_D)에 상응하는 복수의 저장 블록들(441, 442, 443, 444)을 포함할 수 있다. 도 8에는 4개의 메모리 뱅크들(A, B, C, D)에 상응하는 구성을 도시하였으나, 저장 블록들의 개수는 메모리 장치의 구성에 따라서 다양하게 변경될 수 있다. 메모리 장치가 단일 뱅크 구조인 경우에는 해머 어드레스 저장부(440)는 하나의 저장 블록만을 포함할 수 있다.
메모리 장치(200)는 해머 플래그 정보(HFG)가 제1 값을 갖는 경우, 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)에 기초하여 액세스 동작을 수행하고, 또한 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)를 해머 어드레스(HADD)로서 저장한다. 반면에, 메모리 장치(200)는 해머 플래그 정보(HFG)가 제2 값을 갖는 경우 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)에 기초하여 액세스 동작만을 수행하고, 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)를 해머 어드레스(HADD)로서 저장하지 않는다.
예를 들어, 도 7 및 도 8에 도시된 바와 같이, 시점들(t2, t3, t5)에서는 액티브 코맨드(ACT)에 포함되는 해머 플래그 정보(HFG)가 제1 값(예를 들어, 논리 하이 값 "H")을 갖고, 따라서 메모리 장치(200)는 액티브 코맨드(ACT)에 수반되는 행 어드레스(XADD)를 각 메모리 뱅크에 상응하는 저장 블록에 저장한다.
결과적으로, 시점 t2의 행 어드레스(RA0)는 메모리 뱅크(A)에 상응하는 저장 블록(441)에 저장되고, 시점 t3의 행 어드레스(RA4)는 메모리 뱅크(D)에 상응하는 저장 블록(444)에 저장되고, 시점 t5의 행 어드레스(RA6)는 메모리 뱅크(A)에 상응하는 저장 블록(441)에 저장된다.
반면에, 시점들(t1, t4)에서는 액티브 코맨드(ACT)에 포함되는 해머 플래그 정보(HFG)가 제2 값(예를 들어, 논리 로우 값 "L")을 갖고, 따라서 메모리 장치(200)는 액티브 코맨드(ACT)에 수반되는 행 어드레스(XADD)를 해머 어드레스 저장부(440)에 저장하지 않는다. 결과적으로, 시점 t1의 액세스 어드레스 (B, RA1) 및 시점 t4의 액세스 어드레스(C, RA0)는 일반적인 액세스 동작에 사용되고 해머 어드레스(HADD)로서 저장되지는 않는다.
이와 같이, 통상의 액세스 동작을 위한 액티브 코맨드(ACT)를 이용함으로써, 추가적인 시간 손실 없이 메모리 콘트롤러(100)로부터 메모리 장치(200)로 해머 어드레스(HADD)를 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일 예를 나타내는 도면이다.
도 9에는 액티브 코맨드(ACT), 기입 코맨드(WR), 독출 코맨드(RD) 및 모드 레지스터 기입 코맨드(MRW)를 나타내는 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합이 도시되어 있다. H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, R0~R17은 행 어드레스의 비트들을 나타내고, BA0~BA3는 뱅크 어드레스의 비트들을 나타내고, V는 논리 로우 레벨 또는 논리 하이 레벨일 수 있음을 나타내고, BL은 버스트 길이(burst length)를 나타내고, C4~C9은 열 어드레스의 비트들을 나타내고, MA0~MA5는 모드 레지스터 기입 동작이 수행될 모드 레지스터의 위치를 나타내고, OP0~OP7은 모드 레지스터에 기입될 정보를 나타내고, RE1~RE4은 클록 신호(CK)의 첫 번째 내지 네 번째 상승 에지를 나타낸다.
액티브 코맨드(ACT)는 제1 부분(ACTa) 및 제2 부분(ACTb)을 포함하고 복수의 클록 사이클(예를 들어, 4 클록 사이클) 동안에 전송될 수 있다. 액티브 코맨드(ACT)는 액세스 어드레스, 즉 뱅크 어드레스(BA0~BA3) 및 행 어드레스(R0~R17)을 포함할 수 있다. 또한 액티브 코맨드(ACT)는 액티브 코맨드(ACT)에 수반되는 액세스 어드레스가 해머 어드레스(HADD)에 해당하는지 여부를 나타내는 해머 플래그 정보(HFG)를 포함할 수 있다. 도 9에는 1 비트의 해머 플래그 정보(HFG)를 예시하였으나, 해머 플래그 정보(HFG)는 복수의 비트들로 구성될 수도 있다.
해머 플래그 정보(HFG)가 제1 값(예를 들어, 논리 하이 레벨(H))인 경우 수반되는 액세스 어드레스가 해머 어드레스(HADD)에 해당함을 나타내고, 해머 플래그 정보(HFG)가 제2 값(예를 들어, 논리 로우 레벨(L))인 경우 수반되는 액세스 어드레스가 해머 어드레스(HADD)에 해당하지 않음을 나타낼 수 있다.
독출 코맨드(RD) 및 기입 코맨드(WR)의 각각은 뱅크 어드레스(BA0~BA3) 및 열 어드레스(C4~C9)를 포함하고, 복수의 클록 사이클(예를 들어, 2 클록 사이클) 동안에 전송될 수 있다.
모드 레지스터 기입 코맨드(MRW)는 제1 부분(MRWa) 및 제2 부분(MRWb)을 포함하고 복수의 클록 사이클(예를 들어, 4 클록 사이클) 동안에 전송될 수 있다. 모드 레지스터 기입 코맨드(MRW)는 모드 레지스터 위치 정보(MA0~MA5) 및 모드 정보(OP0~OP7)를 포함할 수 있다. 또한 모드 레지스터 기입 코맨드(MRW)는 메모리 장치(200)의 동작 모드를 설정하기 위한 해머 플래그 정보(HFG)를 포함할 수 있다.
해머 플래그 정보(HFG)가 제1 값(예를 들어, 논리 하이 레벨(H))인 경우 메모리 장치(200)의 동작 모드가 해머 모드임을 나타내고, 해머 플래그 정보(HFG)가 제2 값(예를 들어, 논리 로우 레벨(L))인 경우 메모리 장치(200)의 동작 모드가 통상의 액세스 모드임을 나타낼 수 있다. 이러한 모드 레지스터 기입 코맨드(MRW)를 이용하여 도 12 및 도 13을 참조하여 후술하는 해머 어드레스(HADD)의 제공에 대한 실시예가 구현될 수 있다.
도 9에 도시된 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합은 예시적인 것이며, 코맨드를 나타내는 신호들의 조합은 다양하게 변경될 수 있다. 예를 들어, 도 11을 참조하여 후술하는 해머 어드레스 기입 코맨드(HAW)는 다른 코맨드들과 구별되는 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합에 의해 정의될 수 있다.
도 10a, 도 10b 및 도 10c는 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법 및 이에 따른 해머 어드레스 저장부의 저장 상태를 나타내는 도면들이다. 도 10a, 도 10b 및 도 10c의 실시예는 도 7 내지 도 9를 참조하여 설명한 것과 유사하므로 중복되는 설명은 생략한다.
도 10a, 도 10b 및 도 10c에는 설명 및 도시의 편의를 위하여 도 8의 해머 어드레스 저장부(440)에 포함되는 복수의 저장 블록들(441, 442, 443, 444) 중에서 메모리 뱅크(A)에 상응하는 하나의 저장 블록(441)만 도시되어 있다. 또한, 액티브 코맨드(ACT)의 전송 시점 전후의 저장 블록(441)의 저장 상태들이 예시되어 있다.
도 7 내지 도 9의 경우에는 해머 플래그 정보(HFG)가 하나의 비트로 구현되지만, 도 10a, 도 10b 및 도 10c의 실시예에서는 해머 플래그 정보가 제1 및 제2 해머 플래그 비트들(HFG1, HFG2)로 구현된다. 예를 들어, 제1 해머 플래그 비트(HFG1)는 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)가 해머 어드레스(HADD)에 관계되는지 여부를 나타내고, 제2 해머 플래그 비트(HFG2)는 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)가 해머 어드레스(HADD)에 포함될 것인지 또는 해머 어드레스(HADD)로부터 배제될 것인지를 나타낼 수 있다.
도 10a를 참조하면, 액티브 코맨드(ACT)의 전송 시점(ta)에서 "A"의 값을 갖는 뱅크 어드레스(BADD), "RA5"의 값을 갖는 행 어드레스(XADD), 제2 값(L)을 갖는 제1 해머 플래그 비트(HFG1)가 액티브 코맨드(ACT)에 수반되어 메모리 콘트롤러(100)로부터 메모리 장치(200)로 제공된다. 메모리 장치(200)는 제2 해머 플래그 비트(HFG2)의 값에 관계 없이 제1 해머 플래그 비트(HFG1)의 제2 값(L)에 따라서 수반되는 액세스 어드레스(BADD, XADD)가 해머 어드레스(HADD)와 무관함을 결정하고 통상의 액세스 동작만을 수행할 수 있다. 결과적으로, 메모리 뱅크 어드레스(BADD)의 값(A)에 상응하는 저장 블록(441)의 저장 상태는 변화 없이 유지될 수 있다.
도 10b를 참조하면, 액티브 코맨드(ACT)의 전송 시점(tb)에서 "A"의 값을 갖는 뱅크 어드레스(BADD), "RA6"의 값을 갖는 행 어드레스(XADD), 제1 값(H)을 갖는 제1 해머 플래그 비트(HFG1)가 액티브 코맨드(ACT)에 수반되어 메모리 콘트롤러(100)로부터 메모리 장치(200)로 제공된다. 메모리 장치(200)는 제1 해머 플래그 비트(HFG1)의 제1 값(H)에 따라서 수반되는 액세스 어드레스(BADD, XADD)가 해머 어드레스(HADD)와 관계가 있음을 결정하고 통상의 액세스 동작뿐만 아니라 해머 어드레스(HADD)의 저장 동작을 수행할 수 있다.
예를 들어, 제2 해머 플래그 비트(HFG2)가 제1 값(H)을 갖는 경우 메모리 장치(200)는 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)를 해머 어드레스(HADD)에 포함시킬 수 있다. 결과적으로, 액티브 코맨드(ACT)에 수반되는 행 어드레스(RA6)가 메모리 뱅크 어드레스(BADD)의 값(A)에 상응하는 저장 블록(441)에 새로이 기입될 수 있다.
도 10c를 참조하면, 액티브 코맨드(ACT)의 전송 시점(tc)에서 "A"의 값을 갖는 뱅크 어드레스(BADD), "RA0"의 값을 갖는 행 어드레스(XADD), 제1 값(H)을 갖는 제1 해머 플래그 비트(HFG1)가 액티브 코맨드(ACT)에 수반되어 메모리 콘트롤러(100)로부터 메모리 장치(200)로 제공된다. 메모리 장치(200)는 제1 해머 플래그 비트(HFG1)의 제1 값(H)에 따라서 수반되는 액세스 어드레스(BADD, XADD)가 해머 어드레스(HADD)와 관계가 있음을 결정하고 통상의 액세스 동작뿐만 아니라 해머 어드레스(HADD)의 저장 동작을 수행할 수 있다.
예를 들어, 제2 해머 플래그 비트(HFG2)가 제2 값(L)을 갖는 경우 메모리 장치(200)는 액티브 코맨드(ACT)에 수반되는 액세스 어드레스(BADD, XADD)를 해머 어드레스(HADD)로부터 배제시킬 수 있다. 결과적으로, 액티브 코맨드(ACT)에 수반되는 행 어드레스(RA0)가 뱅크 어드레스(BADD)의 값(A)에 상응하는 저장 블록(441)로부터 삭제될 수 있다.
도 11은 본 발명의 일 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다. 이하 도 7의 설명과 중복되는 설명은 생략될 수 있다.
도 11에는 메모리 콘트롤러(100)가 메모리 장치(200)의 액세스 동작 과 무관한 해머 어드레스 기입 코맨드(HAW)를 이용하여 실시간으로(on the fly) 해머 어드레스(HADD)를 메모리 장치(200)에 제공하는 실시예가 도시되어 있다. 도 9를 참조하여 전술한 바와 같이, 해머 어드레스 기입 코맨드(HAW)는 다른 코맨드들과 구별되는 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합에 의해 정의될 수 있다.
도 2 및 11을 참조하면, 메모리 콘트롤러(100)는 액세스 동작을 위해서 전술한 바와 같이 시점들(t1, t4)에서 메모리 장치(200)로 액티브 코맨드(ACT)와 기입 코맨드(WR) 또는 독출 코맨드(RD)를 순차적으로 전송한다. 메모리 장치(200)는 이러한 코맨드들에 기초하여 선택 행에 대한 액세스 및 선택 열에 대한 열 액세스를 순차적으로 수행할 수 있다.
한편 메모리 콘트롤러(100)는 해머 어드레스(HADD)를 제공하기 위하여 시점들(t2, t3, t5)에서 메모리 장치(200)로 해머 어드레스 기입 코맨드(HAW)를 전송한다. 해머 어드레스 기입 코맨드(HAW)는 액세스 동작과는 무관하므로 독출 코맨드(RD) 또는 기입 코맨드(WR)가 뒤따르지 않는다. 메모리 장치(200)는 해머 어드레스 기입 코맨드(HAW)에 수반되는 어드레스를 해머 어드레스(HADD)로서 저장할 수 있다. 결과적으로, 도 8에 도시된 바와 같이, 시점 t2의 행 어드레스(RA0)는 메모리 뱅크(A)에 상응하는 저장 블록(441)에 저장되고, 시점 t3의 행 어드레스(RA4)는 메모리 뱅크(D)에 상응하는 저장 블록(444)에 저장되고, 시점 t5의 행 어드레스(RA6)는 메모리 뱅크(A)에 상응하는 저장 블록(441)에 저장된다.
도 12는 본 발명의 다른 실시예에 따른 해머 어드레스의 제공 방법을 나타내는 도면이다.
도 12에는 메모리 콘트롤러(100)가 메모리 장치(200)의 동작 모드를 해머 모드(hammer mode)로 설정하고, 상기 해머 모드 동안에 해머 어드레스(HADD)를 메모리 장치(200)에 제공하는 실시예가 도시되어 있다. 도 7 내지 도 11을 참조하여 설명한 실시예들에서는 해머 어드레스(HADD)가 실시간으로(on the fly) 메모리 콘트롤러(100)로부터 메모리 장치(200)로 제공되는 반면에, 도 12의 실시예에서는 해머 어드레스(HADD)가 해머 모드 동안에만 메모리 콘트롤러(100)로부터 메모리 장치(200)로 제공된다. 예를 들어, 메모리 콘트롤러(100)가 포함되는 호스트 장치의 프로세서는 집중적으로 액세스되는 데이터와 관련되는 어드레스를 미리 예측하고, 이러한 집중적으로 액세스되는 데이터와 관련된 어드레스를 해머 어드레스(HADD)로 결정하여 메모리 장치(200)에게 제공할 수 있다.
일 실시예에서, 메모리 장치(200)는 메모리 장치(200)의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터를 포함하고, 메모리 콘트롤러(100)는 모드 레지스터 기입 코맨드(MRW)를 이용하여 해머 플래그 정보(HFG)를 상기 모드 레지스터에 기입함으로써 상기 해머 모드를 시작하거나 종료할 수 있다.
도 2 및 도 12를 참조하면, 메모리 콘트롤러(100)는 시점(t1)에서 해머 모드의 시작을 위한 모드 레지스터 기입 코맨드(MRW)를 전송하고 시점(t5)에서 해머 모드의 종료를 위한 모드 레지스터 기입 코맨드(MRW)를 전송할 수 있다. 도 9를 참조하여 전술한 바와 같이, 모드 레지스터 기입 코맨드(MRW)에 포함되는 해머 플래그 정보(HFG)가 제1 값(예를 들어, 논리 하이 레벨(H))인 경우 메모리 장치(200)의 동작 모드가 해머 모드임을 나타내고, 해머 플래그 정보(HFG)가 제2 값(예를 들어, 논리 로우 레벨(L))인 경우 메모리 장치(200)의 동작 모드가 통상의 액세스 모드임을 나타낼 수 있다. 이러한 해머 플래그 정보(HFG)를 이용하여 해머 모드의 시작 및 종료를 설정할 수 있다.
예를 들어, 메모리 콘트롤러(100)는 메모리 장치(200)의 액세스 동작을 위한 액티브 코맨드(ACT)를 이용하여 해머 모드(t1~t5) 동안에 상기 해머 어드레스(HADD)를 메모리 장치(200)에 제공할 수 있다. 해머 모드(t1~t5) 동안에 전송되는 액티브 코맨드(ACT)는 메모리 장치(200)의 액세스 동작과는 무관하다. 따라서, 메모리 콘트롤러(100)는 해머 모드(t1~t5) 동안에는 액티브 코맨드(ACT)를 메모리 장치(200)로 전송한 후에 상기 액세스 동작을 위한 독출 코맨드(RD) 또는 기입 코맨드(WR)를 메모리 장치(200)로 전송하지 않는다.
메모리 장치(200)는, 해머 모드(t1~t5) 동안에 액티브 코맨드(ACT)에 수반되는 어드레스(BADD, XADD)를 해머 어드레스(HADD)로서 저장할 수 있다. 결과적으로, 도 8에 도시된 바와 같이, 시점 t2의 행 어드레스(RA0)는 메모리 뱅크(A)에 상응하는 저장 블록(441)에 저장되고, 시점 t3의 행 어드레스(RA4)는 메모리 뱅크(D)에 상응하는 저장 블록(444)에 저장되고, 시점 t4의 행 어드레스(RA6)는 메모리 뱅크(A)에 상응하는 저장 블록(441)에 저장된다.
해머 모드(t1~t5)가 종료된 이후의 액세스 모드(access mode)에서는 전술한 바와 같은 통상의 액세스 동작이 수행된다. 액세스 모드의 시점들(t6, t7)에서 메모리 장치(200)로 액티브 코맨드(ACT)와 기입 코맨드(WR) 또는 독출 코맨드(RD)를 순차적으로 전송한다. 메모리 장치(200)는 이러한 코맨드들에 기초하여 선택 행에 대한 액세스 및 선택 열에 대한 열 액세스를 순차적으로 수행할 수 있다.
도 13은 해머 플래그 정보를 포함하는 모드 레지스터의 일 실시예를 나타내는 도면이다.
예를 들어, 도 14의 모드 레지스터 세트(511)에 포함되는 하나의 모드 레지스터는 도 13에 도시된 바와 같은 모드 레지스터 설정(MRSET)을 가질 수 있다. 오퍼런드들(OP0~OP7)의 값들은 리프레쉬 레이트(refresh rate) 정보, 해머 플래그 정보(HFG), 포스트-패키지 리페어 진입/종료 (post-package repair entry/exit) 정보(PPRE), 열적 오프셋(thermal offset) 정보 및 온도 갱신 플러그(temperature update flag)(TUF)를 포함할 수 있다.
메모리 장치는 모드 레지스터 설정(MRSET)에 포함되는 해머 플래그 정보(HFG)에 기초하여 해머 모드의 시작 및 종료 여부를 결정할 수 있다. 메모리 장치는 모드 레지스터 설정(MRSET)을 참조하고, 해머 플래그 정보(HFG)가 제1 값 (예를 들어, 논리 하이 레벨(H))인 경우 해머 모드를 시작하고, 해머 플래그 정보(HFG)가 제2 값 (예를 들어, 논리 로우 레벨(L))인 경우 해머 모드를 종료할 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 14를 참조하면, 메모리 장치(500)는 코맨드 디코더(command decoder) (COM DEC) (510), 어드레스 버퍼(address buffer) (ADD BUF) (520), 메모리 셀 어레이(memory cell array)(530), 행 선택 회로(row selection circuit) (RSEL) (540), 열 선택 회로(column selection circuit) (CSEL) (550), 입출력 회로(560) 및 리프레쉬 콘트롤러(refresh controller) (RFCON)(401)을 포함할 수 있다. 코맨드 디코더(510)는 메모리 장치(500)의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터 세트(MRS)(511)를 포함할 수 있다. 입출력 회로(560)는 라이트 드라이버(write driver) (WDRV) 및 리드 센싱 회로(read sensing circuit) (RSEN)를 포함할 수 있다.
메모리 장치(500)는 메모리 콘트롤러(450)와 통신을 수행하기 위한 인터페이스, 예를 들어, DRAM 인터페이스를 포함할 수 있다. 상기 DRAM 인터페이스는 칩 선택 신호(/CS), RAS 신호(/RAS), CAS 신호(/CAS), 라이트 인에이블 신호(/WE), 클록 인에이블 신호(CKE) 등의 콘트롤 신호들을 수신하기 위한 콘트롤 패드들, 어드레스 신호(ADD)를 수신하기 위한 어드레스 패드들 및 기입 데이터를 수신하거나 독출 데이터를 송신하기 위한 데이터 패드들을 포함할 수 있다.
메모리 셀 어레이(530)는 복수의 워드라인들(WL0~WLn)과 복수의 비트라인들(BL0~BLm)에 각각 연결된 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 디램 셀들과 같이 리프레쉬가 요구되는 구조를 가질 수 있다.
코맨드 디코더(510)는 메모리 콘트롤러로부터 전송되는 콘트롤 신호들(/CS, /RAS, /RAS, /WE, CKE)에 기초하여 액티브 신호(IACT), 프리차지 신호(IPRE), 리프레쉬 신호(IREF), 독출 신호(IRD), 기입 신호(WR) 등과 같은 내부 코맨드 신호들을 발생할 수 있다.
내장형 리프레쉬 콘트롤러(410)는 액티브 신호(IACT), 리프레쉬 신호(IREF), 전술한 바와 같이 메모리 콘트롤러로부터 제공되는 해머 어드레스(HADD)를 수신하고 리프레쉬 동작을 수행하기 위한 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스 신호(CRFADD) 및 해머 리프레쉬 어드레스 신호(HRFADD)를 제공할 수 있다.
어드레스 버퍼(520)는 메모리 콘트롤러로부터 전송되는 외부 어드레스(ADD)에 기초하여 행 어드레스 신호(XADD) 및 열 어드레스 신호(YADD)를 발생한다. 행 어드레스 신호(XADD)는 행 선택 회로(540) 및 내장형 리프레쉬 콘트롤러(10)에 제공되고 열 어드레스 신호(YADD)는 열 선택 회로(550)에 제공된다. 한편 도 14에는 도시하지 않았으나, 메모리 셀 어레이(530)가 복수의 메모리 뱅크들을 포함하는 경우에는 어드레스 버퍼(520)는 뱅크 어드레스 신호를 추가적으로 제공할 수 있다.
행 선택 회로(530)는 기입 동작 또는 독출 동작을 위하여 행 어드레스 신호(XADD)에 기초하여 복수의 워드라인들(WL0~WLn) 중에서 행 어드레스 신호(XADD)에 상응하는 워드라인을 선택한다. 또한 행 선택 회로(530)는 리프레쉬 동작을 위하여 카운터 리프레쉬 어드레스 신호(CRFADD) 또는 해머 리프레쉬 어드레스 신호(HRFADD)에 기초하여 복수의 워드라인들(WL0~WLn) 중에서 상응하는 워드라인을 선택한다. 행 선택 회로(530)는 카운터 리프레쉬 신호(CREF)가 활성화되는 경우 카운터 리프레쉬 어드레스 신호(CRFADD)에 상응하는 워드라인을 선택하고, 해머 리프레쉬 신호(HREF)가 활성화되는 경우 해머 리프레쉬 어드레스 신호(HRFADD)에 상응하는 워드라인을 선택할 수 있다. 열 선택 회로(550)는 열 어드레스 신호(YADD)에 기초하여 복수의 비트라인들(BL0~BLm) 중에서 열 어드레스 신호(YADD)에 상응하는 비트라인을 선택한다.
라이트 드라이버(WDRV) 및 리드 센싱 회로(RSEN)는 비트라인들(BL0~BLm)에 연결된다. 실시예에 따라서, 라이트 드라이버(WDRV) 및 리드 센싱 회로(RSEN)는 비트라인들(BL0~BLm)에 직접 연결될 수도 있고, 열 선택 회로(550)를 경유하여 비트라인들(BL0~BLm)에 연결될 수도 있다.
도 15a, 도 15b 및 도 15c는 도 14의 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 15a, 도 15b 및 도 15c에는 t1~t19에서 펄스 형태로 활성화되는 리프레쉬 신호(IREF)에 대하여 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스 신호(CRFADD) 및 해머 리프레쉬 어드레스 신호(HRFADD)의 발생에 관한 실시예들이 도시되어 있다. 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 사이의 간격은 규칙적일 수도 있고 불규칙적일 수도 있다.
도 2, 도 5 및 도 15a를 참조하면, 타이밍 콘트롤러(410)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 중 일부(t1~t4, t6~t10, t12~t16, t18~t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)의 활성화 시점들(t1~T19) 중 나머지 일부(t5, t11, t17)에 동기하여 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 15a에는 카운터 리프레쉬 신호(CREF)가 5번 활성화된 후 해머 리프레쉬 신호(HREF)가 1번 활성화되는 예가 도시되어 있으나, 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)의 활성화 비율은 다양하게 변경될 수 있다.
리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t4, t6~t10, t12~t16, t18~t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+15)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(430)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t11, t17)에 동기하여 전술한 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 15a에 도시된 바와 같이, 어드레스 발생기(430)의 매핑부(450)는 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 예를 들어, Ha는 시점 t5에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Hb는 시점 t11에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(MXADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 교호적으로(alternatively) 제공할 수 있다.
도 2, 도 5 및 도 15b를 참조하면, 타이밍 콘트롤러(410)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)가 비활성화되는 시점들(ta, tb, tc)에서 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 15b에는 카운터 리프레쉬 신호(CREF)가 6번 활성화된 후 해머 리프레쉬 신호(HREF)가 1번 활성화되는 예가 도시되어 있으나, 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)의 활성화 비율은 다양하게 변경될 수 있다.
리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+19)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(430)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(ta, tb, tc)에 동기하여 전술한 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 15b에 도시된 바와 같이, 어드레스 발생기(420)의 매핑부(450)는 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 예를 들어, Ha는 시점 ta에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Hb는 시점 tb에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(MXADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 교호적으로(alternatively) 제공할 수 있다.
도 2, 도 5 및 도 15c를 참조하면, 타이밍 콘트롤러(410)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 중 일부(t1~t4, t7~t10, t13~t16, t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)의 활성화 시점들(t1~T19) 중 나머지 일부(t5, t6, t11, t12, t17, t18)에 동기하여 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 15c에는 카운터 리프레쉬 신호(CREF)가 4번 활성화된 후 해머 리프레쉬 신호(HREF)가 2번 활성화되는 예가 도시되어 있으나, 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)의 활성화 비율은 다양하게 변경될 수 있다.
리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t4, t7~t10, t13~t16, t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+16)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(430)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t6, t11, t12, t17, t18)에 동기하여 전술한 해머 어드레스(MXADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 15c에 도시된 바와 같이, 어드레스 발생기(430)의 매핑부(450)는 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다. 예를 들어, Ha1은 시점 t5에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Ha2는 시점 t5에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(MXADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 순차적으로 (sequentially) 제공할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 16은 멀티 뱅크 구조에 관련된 실시예를 설명하기 위한 것으로서 도 14에 도시된 구성 요소들 중 일부는 생략되어 있다.
도 16을 참조하면, 메모리 장치(501)는 메모리 셀 어레이가 복수의 메모리 뱅크들(531, 532, 533, 534)을 포함하는 멀티 뱅크 구조를 갖는다. 본 발명의 실시예들에 따른 내장형 리프레쉬 콘트롤러(402)는 타이밍 콘트롤러(101), 리프레쉬 카운터(201) 및 어드레스 발생기를 포함한다. 상기 어드레스 발생기는 복수의 서브 어드레스 발생기들(301, 302, 303, 304)을 포함한다.
타이밍 콘트롤러(101)는 메모리 콘트롤러로부터 제공되는 리프레쉬 신호(IREF)에 응답하여 서로 선택적으로 활성화되는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 발생한다. 리프레쉬 카운터(201)는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 서브 어드레스 발생기들(301, 302, 303, 304)은 메모리 콘트롤러로부터 제공되는 해머 어드레스(HADD)를 수신하여 메모리 뱅크들(531, 532, 533, 534)에 각각 상응하고 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)을 각각 독립적으로 발생한다. 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF) 및 카운터 리프레쉬 어드레스 신호(CRFADD)는 각각 메모리 뱅크들(531, 532, 533, 534)에 대하여 공통적으로 제공될 수 있다.
도 17a 및 도 17b는 도 16의 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 17a를 참조하면, 카운터 리프레쉬 신호(CREF)의 활성화 시점(tc)에서 리프레쉬 어드레스(RAp)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)가 복수의 메모리 뱅크들(531, 532, 533, 534)에 공통으로 제공된다. 결과적으로 메모리 뱅크들(531, 532, 533, 534)에 각각 포함되고 상기 카운터 리프레쉬 어드레스 신호(CRFADD)의 어드레스(RAp)에 상응하는 동일한 행의 메모리 셀들이 동시에 리프레쉬 될 수 있다.
도 17b를 참조하면, 해머 리프레쉬 신호(HREF)의 활성화 시점(th)에서 리프레쉬 어드레스들(RAa, RAb, RAc, RAd)를 나타내는 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)가 복수의 메모리 뱅크들(531, 532, 533, 534)에 각각 제공된다. 결과적으로 메모리 뱅크들(531, 532, 533, 534)에 각각 포함되고 서브 어드레스 발생기들(301, 302, 303, 304)로 발생되는 해머 리프레쉬 어드레스 신호들(HRFADD1, HRFADD2, HRFADD3, HRFADD4)의 리프레쉬 어드레스들((RAa, RAb, RAc, RAd)에 각각 상응하는 서로 다른 행들의 메모리 셀들이 동시에 리프레쉬될 수 있다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 18에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 콘트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(610)와 슬레이브 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(601)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)와 제k 반도체 레이어는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들(622)을 구비한다. 예컨데, 주변 회로들(622)은 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 코맨드(CMD)를 입력받아 버퍼링하는 코맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(610)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 콘트롤러(미도시)로부터 제공되는 코맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(400)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(400)는 메모리 콘트롤러로부터 제공되는 해머 어드레스(HADD)를 수신하고 이에 기초하여 해머 리프레쉬 동작을 수행할 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(800)는 메모리 셀 어레이(810, 820), 디코더(DEC)(830), 리페어 제어 회로(RECON)(840) 및 불휘발성 스토리지(NVS)(850)를 포함할 수 있다. 도 19에서 본 발명의 실시예들과 관련성이 작은 구성 요소는 그 도시를 생략하였다.
메모리 셀 어레이(810, 820)는 노말 메모리 셀 어레이(810) 및 리던던시 메모리 셀 어레이(820)를 포함할 수 있다. 노말 메모리 셀 어레이(810)는 노말 워드 라인들(NW1~NWP)에 연결된 노말 메모리 셀들(NC)을 포함하고, 리던던시 메모리 셀 어레이(820)는 리던던시 워드 라인들(RW1~RWK)에 연결된 리던던시 메모리 셀들(RC)을 포함한다.
디코더(83)는 읽기 동작 또는 쓰기 동작을 위한 어드레스(ADD)에 기초하여 노말 선택 라인들(NS1~NSP) 중 하나를 선택한다. 노말 선택 라인의 선택에 의해 선택된 노말 선택 라인에 연결된 노말 메모리 셀들(NC)에 대한 읽기 동작 또는 쓰기 동작이 수행된다.
불휘발성 스토리지(850)는 노말 메모리 셀들(NC) 중에서 불량 메모리 셀의 위치를 나타내는 페일 어드레스(FADD)를 저장하고, 전원이 공급되면 상기 저장된 페일 어드레스(FADD)를 출력한다. 페일 어드레스(FADD)는 메모리 장치(800)의 테스트 과정 등을 통하여 불휘발성 스토리지(850)에 저장될 수 있다. 불휘발성 스토리지(850)에 저장된 페일 어드레스(FADD)는 메모리 장치(800)의 파워-온 프로세스 중에 리페어 콘트롤러(840)로 로딩될 수 있다.
리페어 제어 회로(840)는 어드레스(ADD)와 저장된 페일 어드레스(FADD)가 일치하는 경우 노말 메모리 셀들(NC)에 대한 액세스를 리던던시 메모리 셀들(RC)에 대한 액세스로 대체하는 리페어 동작을 수행한다. 즉, 리페어 제어 회로(840)는 어드레스(ADD)와 저장된 페일 어드레스(FADD)가 일치하는 경우 리던던시 워드 라인들(RW1~RWK) 중 하나를 선택하고, 디스에이블 신호(NDIS)를 활성화하여 디코더(830)를 디스에이블시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 해머 어드레스의 관리 방법을 설명하기 위한 도면이다.
도 19 및 도 20을 참조하면, 메모리 장치(800)는 해머 어드레스(HADD)에 상응하는 노말 워드 라인(예를 들어, NW3)을 리던던시 워드 라인(예를 들어, RW2)으로 매핑할 수 있다. 이 경우 해머 어드레스(HADD)에 상응하는 노말 워드 라인(NW3)은 실제로 액세스되지 않으므로 인접한 노말 워드 라인들(NW2, NW4)에 대한 해머 리프레쉬 동작은 불필요하게 된다.
한편, 메모리 장치(800)는 해머 어드레스(HADD)에 매핑된 리던던시 워드 라인(RW2)에 물리적으로 인접한 리던던시 워드 라인들(RW1, RW3)을 액세스 어드레스에 매핑되지 않도록 디스에이블시킬 수 있다. 리던던시 워드 라인을 디스에이블시킨다는 것은 노말 워드 라인이 매핑되지 않도록 처리한다는 것을 의미한다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
전술한 바와 같이, 어플리케이션 프로세서(1210)는 해머 어드레스를 제공하는 해머 어드레스 관리부(HMMAG)(300)를 포함하고 메모리 장치(1230)는 제공된 해머 어드레스에 기초하여 해머 리프레쉬 동작을 수행하는 리프레쉬 콘트롤러(RFCON)(400)를 포함할 수 있다. 해머 어드레스의 검출 및 리프레쉬 수행을 어플리케이션 프로세서(1210) 및 메모리 장치(1230)에서 각각 수행하여 해머 리프레쉬 동작에 관한 부담(burden)을 분산함으로써 메모리 장치의 사이즈를 감소하고 시스템의 전체적인 성능을 향상시킬 수 있다.
본 발명의 실시예들은 리프레쉬가 요구되는 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (20)
- 집중적으로 액세스되는 해머 어드레스를 결정하여 제공하는 메모리 콘트롤러; 및
상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 내부적으로 발생하고, 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 내부적으로 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행하는 메모리 장치를 포함하고,
상기 메모리 콘트롤러는, 상기 메모리 장치의 액세스 동작을 위한 액티브 코맨드를 이용하여 실시간으로 상기 해머 어드레스를 상기 메모리 장치에 제공하고,
상기 액티브 코맨드는 상기 액티브 코맨드에 수반되는 액세스 어드레스가 상기 해머 어드레스에 해당하는지 여부를 나타내는 해머 플래그 정보를 포함하는 메모리 시스템. - 삭제
- 제1 항에 있어서,
상기 메모리 콘트롤러는,
상기 액티브 코맨드를 상기 메모리 장치로 전송한 후에 상기 액세스 동작을 위한 독출 코맨드 또는 기입 코맨드를 상기 메모리 장치로 전송하는 것을 특징으로 하는 메모리 시스템. - 삭제
- 제1 항에 있어서,
상기 메모리 장치는,
상기 액티브 코맨드에 포함되는 상기 해머 플래그 정보에 기초하여 상기 액티브 코맨드에 수반되는 상기 액세스 어드레스를 상기 해머 어드레스로서 저장할 것인지의 여부를 결정하는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 장치는,
상기 해머 플래그 정보가 제1 값을 갖는 경우, 상기 액티브 코맨드에 수반되는 상기 액세스 어드레스에 기초하여 상기 액세스 동작을 수행하고 상기 액티브 코맨드에 수반되는 상기 액세스 어드레스를 상기 해머 어드레스로서 저장하는 것을 특징으로 하는 메모리 시스템. - 제6 항에 있어서,
상기 메모리 장치는,
상기 해머 플래그 정보가 제2 값을 갖는 경우 상기 액티브 코맨드에 수반되는 상기 액세스 어드레스에 기초하여 상기 액세스 동작을 수행하고, 상기 액티브 코맨드에 수반되는 상기 액세스 어드레스를 상기 해머 어드레스로서 저장하지 않는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 콘트롤러는,
상기 메모리 장치의 액세스 동작과 무관한 해머 어드레스 기입 코맨드를 이용하여 실시간으로 상기 해머 어드레스를 상기 메모리 장치에 제공하는 것을 특징으로 하는 메모리 시스템. - 제8 항에 있어서,
상기 메모리 장치는,
상기 해머 어드레스 기입 코맨드에 수반되는 어드레스를 상기 해머 어드레스로서 저장하는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 콘트롤러는,
상기 메모리 장치의 동작 모드를 해머 모드로 설정하고, 상기 해머 모드 동안에 상기 해머 어드레스를 상기 메모리 장치에 제공하는 것을 특징으로 하는 메모리 시스템. - 제10 항에 있어서,
상기 메모리 장치는, 상기 메모리 장치의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터를 포함하고,
상기 메모리 콘트롤러는, 모드 레지스터 기입 코맨드를 이용하여 상기 해머 플래그 정보를 상기 모드 레지스터에 기입함으로써 상기 해머 모드를 시작하거나 종료하는 것을 특징으로 하는 메모리 시스템. - 제10 항에 있어서,
상기 메모리 콘트롤러는,
상기 메모리 장치의 액세스 동작을 위한 액티브 코맨드를 이용하여 상기 해머 모드 동안에 상기 해머 어드레스를 상기 메모리 장치에 제공하는 것을 특징으로 하는 메모리 시스템. - 제12 항에 있어서,
상기 메모리 콘트롤러는,
상기 해머 모드 동안에는 상기 액티브 코맨드를 상기 메모리 장치로 전송한 후에 상기 액세스 동작을 위한 독출 코맨드 또는 기입 코맨드를 상기 메모리 장치로 전송하지 않는 것을 특징으로 하는 메모리 시스템. - 제12 항에 있어서,
상기 메모리 장치는,
상기 해머 모드 동안에 상기 액티브 코맨드에 수반되는 어드레스를 상기 해머 어드레스로서 저장하는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 콘트롤러는,
상기 메모리 장치로 제공되는 어드레스 신호에 기초하여 복수의 행 어드레스들 및 상기 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 값들을 저장하고 상기 액세스 카운트 값들에 기초하여 상기 행 어드레스들 중에서 상기 해머 어드레스를 결정하여 제공하는 해머 어드레스 관리부를 포함하는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 장치는,
상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스를 저장하는 해머 어드레스 저장부;
상기 메모리 장치의 동작 특성에 기초하여 상기 해머 리프레쉬 신호를 발생하는 타이밍 콘트롤러; 및
상기 해머 어드레스 저장부로부터 제공되는 상기 해머 어드레스에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생하는 매핑부를 포함하는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 장치는,
노말 워드 라인들에 연결된 노말 메모리 셀들 및 리던던시 워드 라인들에 연결된 리던던시 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고,
상기 메모리 장치는 상기 해머 어드레스에 상응하는 노말 워드 라인을 상기 리던던시 워드 라인으로 매핑하고, 상기 해머 어드레스에 매핑된 상기 리던던시 워드 라인에 물리적으로 인접한 리던던시 워드 라인을 액세스 어드레스에 매핑되지 않도록 디스에이블시키는 것을 특징으로 하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 장치는 복수의 메모리 뱅크들을 포함하고,
상기 메모리 콘트롤러는 상기 메모리 뱅크들의 각각에 대하여 상기 해머 어드레스를 결정하여 제공하는 것을 특징으로 하는 메모리 시스템. - 집중적으로 액세스되는 해머 어드레스를 메모리 콘트롤러로부터 제공받아 저장하는 해머 어드레스 저장부; 및
동작 특성에 기초하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 발생하는 타이밍 콘트롤러를 포함하고,
상기 해머 어드레스 저장부로부터 제공되는 상기 해머 어드레스 및 내부적으로 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행하고,
상기 메모리 콘트롤러는, 메모리 장치의 액세스 동작을 위한 액티브 코맨드를 이용하여 실시간으로 상기 해머 어드레스를 상기 메모리 장치에 제공하고,
상기 액티브 코맨드는 상기 액티브 코맨드에 수반되는 액세스 어드레스가 상기 해머 어드레스에 해당하는지 여부를 나타내는 해머 플래그 정보를 포함하는 메모리 장치. - 메모리 콘트롤러에서, 집중적으로 액세스되는 해머 어드레스를 결정하는 단계;
상기 해머 어드레스를 상기 메모리 콘트롤러로부터 메모리 장치로 제공하는 단계;
상기 메모리 장치에서, 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호를 발생하는 단계; 및
상기 메모리 장치에서, 상기 메모리 콘트롤러로부터 제공되는 상기 해머 어드레스 및 상기 메모리 장치에서 발생되는 상기 해머 리프레쉬 신호에 기초하여 상기 해머 리프레쉬 동작을 수행하는 단계를 포함하고,
상기 메모리 콘트롤러는, 상기 메모리 장치의 액세스 동작을 위한 액티브 코맨드를 이용하여 실시간으로 상기 해머 어드레스를 상기 메모리 장치에 제공하고,
상기 액티브 코맨드는 상기 액티브 코맨드에 수반되는 액세스 어드레스가 상기 해머 어드레스에 해당하는지 여부를 나타내는 해머 플래그 정보를 포함하는 메모리 시스템의 동작 방법.
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