TWI812217B - 半導體記憶體裝置及半導體記憶體裝置的操作方法 - Google Patents
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Abstract
一種半導體記憶體裝置包括：記憶體胞元陣列，包括記
憶體胞元列，記憶體胞元列中的每一者包括揮發性記憶體胞元；列鎚擊管理電路；修復控制電路及連接邏輯。列鎚擊管理電路對與記憶體胞元列相關聯的存取位址進行計數以儲存計數值，且基於計數值確定與記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址。修復控制電路包括修復控制器，修復控制器中的每一者包括缺陷位址儲存器，且對記憶體胞元列之中的缺陷記憶體胞元列進行修復。連接邏輯將多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器連接至列鎚擊管理電路。列鎚擊管理電路使用第一修復控制器作為儲存資源來儲存存取位址的一部分。
Description
本揭露是有關於記憶體，且更具體而言是有關於實行鎚擊再新操作的半導體記憶體裝置及半導體記憶體裝置的操作方法。
[相關申請案的交叉參考]
本申請案主張優先於在2021年10月12日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0134700號的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
半導體記憶體裝置可被分類為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置是指在斷電時會丟失儲存於其中的資料的記憶體裝置。作為揮發性記憶體裝置的實例，動態隨機存取記憶體(dynamic random access memory，DRAM)可用於各種裝置，例如行動系統、伺服器或圖形裝置。
在例如動態隨機存取記憶體(DRAM)裝置等揮發性記憶體裝置中，儲存於記憶體胞元中的胞元電荷可能會因洩漏電流
而丟失。另外，當字元線在現用狀態與預充電狀態之間頻繁變換時(例如，當字元線已被密集存取或頻繁存取時)，連接至與頻繁存取的字元線相鄰的字元線的受影響記憶體胞元可能會丟失所儲存的電荷。可在資料由於胞元電荷的洩漏而丟失之前藉由再充電來維持儲存於記憶體胞元中的電荷。胞元電荷的此種再充電被稱為再新操作，且可在胞元電荷(潛在地、顯著地)丟失之前重覆實行再新操作。
實例性實施例可提供一種半導體記憶體裝置，所述半導體記憶體裝置被配置成藉由使用修復控制電路的一部分作為儲存資源對存取位址進行儲存來管理列鎚擊。
實例性實施例可提供一種半導體記憶體裝置的操作方法，所述半導體記憶體裝置被配置成藉由使用修復控制電路的一部分作為儲存資源對存取位址進行儲存來管理列鎚擊。
根據實例性實施例，一種半導體記憶體裝置包括記憶體胞元陣列、列鎚擊管理電路、修復控制電路及連接邏輯。記憶體胞元陣列包括多個記憶體胞元列且記憶體胞元列中的每一者包括多個揮發性記憶體胞元。列鎚擊管理電路被配置成：對與所述多個記憶體胞元列中的每一者的存取相關聯的存取位址中的每一者進行計數，以在列鎚擊管理電路中儲存計數值；且被配置成基於計數值確定與所述多個記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址。修復控制電路包括多個修復控
制器，且修復控制器中的每一者包括缺陷位址儲存器。修復控制電路被配置成對所述多個記憶體胞元列之中的缺陷記憶體胞元列進行修復。連接邏輯被配置成將所述多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器連接至列鎚擊管理電路。列鎚擊管理電路被配置成使用第一修復控制器作為儲存資源來儲存存取位址的一部分。
根據實例性實施例，提供一種半導體記憶體裝置的操作方法，所述半導體記憶體裝置包括包含多個記憶體胞元列的記憶體胞元陣列，所述多個記憶體胞元列中的每一者包括多個揮發性記憶體胞元，在所述方法中：使用多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器來儲存存取位址的一部分，所述多個修復控制器中的每一者包括缺陷位址儲存器；由第一修復控制器中的至少一者基於目標存取位址與第一修復控制器中的所述至少一者中所儲存的存取位址的比較而產生匹配訊號；由連接邏輯將匹配訊號提供至列鎚擊管理電路中的對應計數器；由列鎚擊管理電路將對應計數器的計數值儲存於存取儲存器中；由列鎚擊管理電路基於計數值與參考數目的比較而確定鎚擊位址；以及由再新控制電路對在實體上與對應於鎚擊位址的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
根據實例性實施例，一種半導體記憶體裝置包括記憶體胞元陣列、列鎚擊管理電路、再新控制電路、修復控制電路及連接邏輯。記憶體胞元陣列包括多個記憶體胞元列，且記憶體胞元
列中的每一者包括多個揮發性記憶體胞元。列鎚擊管理電路被配置成對與所述多個記憶體胞元列中的每一者的存取相關聯的存取位址中的每一者進行計數，以在列鎚擊管理電路中儲存計數值；且被配置成基於計數值確定與所述多個記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址。再新控制電路被配置成對所述多個記憶體胞元列實行再新操作以及對在實體上與對應於鎚擊位址的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。修復控制電路包括多個修復控制器，且修復控制器中的每一者包括缺陷位址儲存器。修復控制電路被配置成對所述多個記憶體胞元列之中的缺陷記憶體胞元列進行修復。連接邏輯被配置成將所述多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器連接至列鎚擊管理電路。列鎚擊管理電路被配置成使用第一修復控制器作為儲存資源對存取位址的一部分進行儲存。
因此，在所述半導體記憶體裝置及所述半導體記憶體裝置的操作方法中，修復控制器的一部分將用於管理列鎚擊的存取位址儲存於所述一部分修復控制器的存取儲存器中，且基於目標存取位址與所述存取位址的比較而將匹配訊號經由連接邏輯提供至列鎚擊管理電路中的對應計數器，且列鎚擊管理電路判斷目標存取位址是否對應於鎚擊位址。因此，可藉由儲存更多的存取位址而在不增大列鎚擊管理電路的大小的情況下提高列鎚擊管理的效率。
20:記憶體系統
30:記憶體控制器
31:匯流排
35:中央處理單元(CPU)
40:再新邏輯
50:主機介面
55:排程器
60:記憶體介面
100:再新管理(RFM)控制邏輯
200、800:半導體記憶體裝置
210:控制邏輯電路
211:命令解碼器
212:模式暫存器集(MRS)
220:位址暫存器
225:時脈緩衝器
230:儲存體控制邏輯
235:選通訊號產生器
240:列位址多工器
250:行位址鎖存器
255:非揮發性儲存器
260:列解碼器
260a~260s:第一列解碼器至第十六列解碼器
270:行解碼器
270a~270s:第一行解碼器至第十六行解碼器
285:感測放大器單元
285a~285s:第一感測放大器至第十六感測放大器
290:輸入/輸出(I/O)閘控電路
310:記憶體胞元陣列
310a~310s:第一儲存體陣列至第十六儲存體陣列/儲存體陣列
320:資料I/O緩衝器
350:錯誤校正碼(ECC)引擎
390:部分
400:再新控制電路
410:再新控制邏輯
420、420a、420b:再新時脈產生器
421、422、423、427:振盪器
424:多工器
425a、425b:解碼器
426:偏置單元
430:再新計數器
440:鎚擊再新位址產生器/鎚擊位址產生器
450:鎚擊位址儲存器
460:映射器
500:列鎚擊管理電路
520:存取儲存器
520a、520s、SBK_A、SBK_S:儲存區塊
540:存取儲存器控制器
550:位址比較器
560:監測器邏輯
565:暫存器
570:計數器電路
570a、570b、570c、570k:計數器
610、620、630、640:電壓產生器
651、652、653、654:子字元線驅動器
660:位元線感測放大器
670:位元線感測放大器
680:局部感測放大器電路
690:局部感測放大器電路
700:修復控制電路
710:修復控制器區塊
720a、720b、720c、720k、PRENI:修復控制器
730:暫存器集
740:位址比較器
750:修復位址產生器
751:表指針
760a~760k:儲存表
765:感測單元
770:連接邏輯
775:切換訊號產生器
777:切換矩陣
781~78k:第一端子
791~79k:第二端子
810:緩衝器晶粒
812:通孔ECC引擎
816:資料I/O緩衝器
820-1、820-2、820-p、820-p-1:記憶體晶粒
821:胞元核心
823:胞元核心ECC引擎
825:再新控制電路(RCC)
827:列鎚擊管理電路(RHMC)
829:修復控制電路(RPCC)
830:連接邏輯
832:資料TSV線組
834:同位TSV線組
900:半導體封裝
910:堆疊記憶體裝置
920:圖形處理單元(GPU)
930:中介層
940:封裝基板
950:焊料球
ACT:現用命令
ACT1:第一現用命令
ACT2:第二現用命令
ADDR:位址(訊號)/存取位址
AREG1~AREGN:位址暫存器
B10:資料匯流排
BA0~BA2:儲存體位址位元
BANK_ADDR:儲存體位址
BL:突發長度旗標
BLSAB:位元線感測放大器區
BTL、BTL0、BTLg-1、BTLg、BTLg+1、BTLn-1、BTLn-2:位元線
BTL1、BTL2、BTLB1、BTLB2:位元線對
C2~C10:行位址的位元
CA0:第一命令-位址訊號
CA1:第二命令-位址訊號
CA2:第三命令-位址訊號
CA3:第四命令-位址訊號
CA4:第五命令-位址訊號
CA5:第六命令-位址訊號
CA6:第七命令-位址訊號
CA7:第八命令-位址訊號
CA8:第九命令-位址訊號
CA9:第十命令-位址訊號
CA10:第十一命令-位址訊號
CA11:第十二命令-位址訊號
CA12:第十三命令-位址訊號
CA13:第十四命令-位址訊號
CID0~CID3:晶粒辨識符
CK、CK_t:時脈訊號
CMD:命令
CREF_ADDR:計數器再新位址
CREG1~CREGN:計數暫存器
COL_ADDR、COL_ADDR':行位址
CONJ:結合區
CS_n:晶片選擇訊號
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CV、CV2:計數值
CW:碼字
D1:第一方向
D2:第二方向
DQ:資料訊號
DQS:資料選通訊號
DTA:資料
FRA:缺陷位址(缺陷列位址)
FRA1~FRAj:缺陷位址
GIO1、GIO2、GIOB1、GIOB2:全域I/O線對
H:邏輯高位準
HADDR:鎚擊位址
Ha1、Ha2、HREF_ADDRa、HREF_ADDRb、HREF_ADDRc、HREF_ADDRd:位址
HED:鎚擊事件偵測訊號
HREF:鎚擊再新訊號
HREF_ADDR:鎚擊再新位址
ICK:內部時脈訊號
IREF:再新控制訊號
IREF1:第一再新控制訊號
IREF2:第二再新控制訊號
L:邏輯低位準
L1、L2、L10、Lp、Lq:TSV線/同位TSV線
LIO1、LIO2、LIOB1、LIOB2:局部I/O線對
MAT1:第一匹配訊號
MAT21、MAT22、MAT2k:第二匹配訊號
MC:記憶體胞元
MCB:微凸塊
MFB1~MFBk:主熔絲位元
MS:模式訊號
NCA:正常胞元陣列
NTH:參考數目
PRE、PREab、PREpb、PREsb:預充電命令
PRPA:列位址
PRPA1~PRPAf:修復位址
R0~R17:列位址位元
RA1~RAj:存取位址
RCA:冗餘胞元陣列
RCK、RCK1、RCK2、RCK3:再新時脈訊號
RCS1、RCS2:時脈控制訊號
RD:讀取命令
REF:再新命令
REF_ADDR:再新列位址
RG1、RG2、RGj:暫存器
RMC:冗餘記憶體胞元
RPRA:修復列位址
ROW_ADDR、ROW_ADDR1~ROW_ADDRf、SRA:列位址
RWL1~RWLr:冗餘字元線
S110、S120、S130、S140、S150、S160:操作
SCB:子陣列區塊
SCS:切換控制訊號
SU1~SUN:儲存單元
SWB:子字元線驅動器區
TPS:表指針訊號
T_ROW_ADDR:目標列位址
t1~t15:啟用時間點/時間點
tRAS:現用時間至預充電時間
tRP:預充電時間
V:有效邏輯位準
Vcc:供電電壓
VCON:控制電壓
WL、WL0、WL1、WL2、WL3、WL4、WLm-1、WLm-2、WLt-2、WLt-1、WLt+1、WLt+2:字元線
WLt:中間字元線/鎚擊字元線
WR:寫入命令
X+1~X+15:位址
以下將參照附圖更詳細地闡述實例性實施例。
圖1是示出根據實例性實施例的記憶體系統的方塊圖。
圖2是示出根據實例性實施例的圖1中的記憶體控制器的方塊圖。
圖3是示出根據實例性實施例的圖1中的半導體記憶體裝置的實例的方塊圖。
圖4示出圖3所示半導體記憶體裝置中的第一儲存體陣列的實例。
圖5是示出圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。
圖6是示出根據實例性實施例的圖5所示列鎚擊管理電路中所包括的存取儲存器的實例的圖。
圖7是示出根據實例性實施例的圖5中的存取儲存器控制器的實例的方塊圖。
圖8是示出根據實例性實施例的圖3中的再新控制電路的實例的方塊圖。
圖9是示出根據實例性實施例的圖8中所示再新時脈產生器的實例的電路圖。
圖10是示出根據實例性實施例的圖8中的再新時脈產生器的另一實例的電路圖。
圖11是示出根據實例性實施例的圖3所示半導體記憶體裝置中的修復控制電路的實例的方塊圖。
圖12是示出根據實例性實施例的圖11所示修復控制電路中的修復位址產生器的實例的方塊圖。
圖13A是示出根據實例性實施例的圖11所示修復控制電路中的修復控制器中的一者的實例的方塊圖。
圖13B是示出根據實例性實施例的圖11所示修復控制電路中的修復控制器中的一者的實例的方塊圖。
圖14示出根據實例性實施例的圖3所示半導體記憶體裝置中的修復控制電路中的修復控制器及列鎚擊管理電路中的計數器。
圖15是示出根據實例性實施例的圖14中的連接邏輯的實例的方塊圖。
圖16是圖3所示半導體記憶體裝置中的一個儲存體陣列的架構的實例性例示。
圖17示出根據一些實例性實施例的圖16中的第一儲存體陣列的一部分。
圖18及圖19示出可在圖1所示記憶體系統中使用的實例性命令。
圖20示出當記憶體系統基於預充電命令確定鎚擊位址時，記憶體系統的命令協定的實例。
圖21是示出記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。
圖22及圖23是示出根據實例性實施例的圖8所示再新控制電路的實例性操作的時序圖。
圖24是示出記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。
圖25是示出根據實例性實施例的圖11所示修復控制電路輸出修復位址的圖。
圖26是示出根據實例性實施例的使用圖11所示修復控制電路作為儲存資源來儲存存取位址的圖。
圖27是示出根據實例性實施例的半導體記憶體裝置的操作方法的流程圖。
圖28是示出根據實例性實施例的半導體記憶體裝置的方塊圖。
圖29是示出根據實例性實施例的包括堆疊的記憶體裝置的半導體封裝的配置圖。
在下文中將參照附圖更全面地闡述各種實例性實施例，在附圖中示出實例性實施例。
圖1是示出根據實例性實施例的記憶體系統的方塊圖。
參照圖1，記憶體系統20可包括記憶體控制器30及/或半導體記憶體裝置200。
記憶體控制器30可對記憶體系統20的總體操作進行控制。記憶體控制器30可對外部主機與半導體記憶體裝置200之間
的總體資料交換進行控制。舉例而言，記憶體控制器30可因應於來自主機的請求將資料寫入半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料。
另外，記憶體控制器30可向半導體記憶體裝置200發出操作命令以對半導體記憶體裝置200進行控制。在一些實例性實施例中，半導體記憶體裝置200是包括動態記憶體胞元的記憶體裝置，例如動態隨機存取記憶體(DRAM)、雙倍資料速率5(double data rate 5，DDR5)同步DRAM(synchronous DRAM，SDRAM)或DDR6 SDRAM。
記憶體控制器30向半導體記憶體裝置200傳輸時脈訊號CK(時脈訊號CK可被稱為命令時脈訊號)、命令CMD及/或位址(訊號)ADDR。當記憶體控制器30將資料訊號DQ寫入半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料訊號DQ時，記憶體控制器30可與半導體記憶體裝置200交換資料選通訊號DQS。位址ADDR可伴隨有命令CMD且位址ADDR可被稱為存取位址。
記憶體控制器30可包括再新管理(refresh management，RFM)控制邏輯100，所述再新管理控制邏輯100產生與所述多個記憶體胞元列的列鎚擊相關聯的RFM命令。
半導體記憶體裝置200包括對資料訊號DQ進行儲存的記憶體胞元陣列310、控制邏輯電路210、列鎚擊(row hammer，RH)管理電路500、修復控制電路700及/或連接邏輯770。列鎚
擊管理電路500與修復控制電路700可由連接邏輯770彼此連接。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。記憶體胞元陣列310可包括多個記憶體胞元列且所述記憶體胞元列中的每一者可包括多個揮發性記憶體胞元。
列鎚擊管理電路500可因應於來自記憶體控制器30的現用命令對與所述多個記憶體胞元列相關聯的現用數目中的每一者進行計數，以在列鎚擊管理電路500中儲存計數值，且可基於計數值確定與所述多個記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址。
修復控制電路700可儲存與具有缺陷的缺陷記憶體胞元列相關聯的缺陷位址，且可因應於存取位址與缺陷位址中的一者匹配而藉由輸出修復位址替代存取位址來對缺陷記憶體胞元列實行修復操作。
修復控制電路700可包括多個修復控制器，且列鎚擊管理電路500可使用所述多個修復控制器之中未用於儲存缺陷位址的第一修復控制器作為儲存資源來儲存用於確定鎚擊位址的存取位址。連接邏輯770可將第一修復控制器連接至列鎚擊管理電路500。
列鎚擊管理電路500可使用第一修復控制器作為儲存資源來儲存存取位址的一部分，且因此可儲存更多的存取位址而不增大列鎚擊管理電路500的大小。因此，列鎚擊管理電路500可提高列鎚擊管理的效能及/或效率。
由於對資料進行儲存的記憶體胞元的電荷洩漏，半導體記憶體裝置200週期性地實行再新操作。由於半導體記憶體裝置200的製造製程的按比例縮小，記憶體胞元的儲存電容可減小及/或再新週期可縮短。由於整個再新時間隨著半導體記憶體裝置200的記憶體容量的增大而增加，因此再新週期可進一步縮短。
為了對由於對特定列或鎚擊位址進行密集存取而導致的相鄰記憶體胞元的劣化進行補償，採用目標列再新(target row refresh，TRR)方案且已開發出記憶體內再新方案來減輕記憶體控制器30的負擔。在TRR方案中，記憶體控制器30完全負責鎚擊再新操作，且在記憶體內再新方案中，半導體記憶體裝置200完全負責鎚擊再新操作。
隨著記憶體容量增大且對半導體記憶體裝置的低功耗的需求增加，用於記憶體內再新的晶片大小開銷(overhead)可能很大。另外，由於即使不存在密集存取，半導體記憶體裝置亦須處理鎚擊再新操作，因此功耗可能會增大。另外，會對選自所述多個記憶體胞元列的一些記憶體胞元列的列鎚擊進行管理。
在根據實例性實施例的記憶體系統20中，列鎚擊管理電路500可使用修復控制電路700的一部分作為儲存資源來儲存存取位址的一部分。
圖2是示出根據實例性實施例的圖1中的記憶體控制器的方塊圖。
參照圖2，記憶體控制器30可包括經由匯流排31彼此
連接的中央處理單元(central processing unit，CPU)35、RFM控制邏輯100、再新邏輯40、主機介面50、排程器55及/或記憶體介面60。
CPU 35可對記憶體控制器30的總體操作進行控制。CPU 35可對RFM控制邏輯100、再新邏輯40、主機介面50、排程器55及記憶體介面60進行控制。
再新邏輯40可基於半導體記憶體裝置200的再新間隔而產生用於對所述多個記憶體胞元列進行再新的自動再新命令。
主機介面50可實行與主機的介接。記憶體介面60可實行與半導體記憶體裝置200的介接。
排程器55可對記憶體控制器30中產生的命令序列的排程及傳輸進行管理。排程器55可經由記憶體介面60將現用命令及隨後的命令傳輸至半導體記憶體裝置200且半導體記憶體裝置200可基於至少一些記憶體胞元列的現用計數對記憶體胞元列的列鎚擊進行管理。
圖3是示出根據實例性實施例的圖1中的半導體記憶體裝置的實例的方塊圖。
參照圖3，半導體記憶體裝置200可包括控制邏輯電路210、位址暫存器220、儲存體控制邏輯230、再新控制電路400、列位址多工器240、行位址鎖存器250、非揮發性儲存器255(例如，唯讀記憶體(read only memory，ROM))、列解碼器260、行解碼器270、記憶體胞元陣列310、感測放大器單元285、輸入/
輸出(input/output，I/O)閘控電路290、錯誤校正碼(error correction code，ECC)引擎350、時脈緩衝器225、選通訊號產生器235、資料I/O緩衝器320、列鎚擊管理電路500、修復控制電路700及/或連接邏輯770。
記憶體胞元陣列310可包括第一儲存體陣列310a至第十六儲存體陣列310s。列解碼器260可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一列解碼器260a至第十六列解碼器260s，行解碼器270可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一行解碼器270a至第十六行解碼器270s，且感測放大器單元285可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一感測放大器285a至第十六感測放大器285s。
第一儲存體陣列310a至第十六儲存體陣列310s、第一列解碼器260a至第十六列解碼器260s、第一行解碼器270a至第十六行解碼器270s以及第一感測放大器285a至第十六感測放大器285s可形成第一儲存體至第十六儲存體。第一儲存體陣列310a至第十六儲存體陣列310s中的每一者包括形成於多條字元線WL與多條位元線BTL的交叉部分處的多個記憶體胞元MC。
位址暫存器220可自記憶體控制器30接收位址ADDR，所述位址ADDR包括儲存體位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR。位址暫存器220可將所接收的儲存體位址BANK_ADDR提供至儲存體控制邏輯230，可將所
接收的列位址ROW_ADDR提供至列位址多工器240，且可將所接收的行位址COL_ADDR提供至行位址鎖存器250。
儲存體控制邏輯230可因應於儲存體位址BANK_ADDR而產生儲存體控制訊號。與儲存體位址BANK_ADDR對應的第一列解碼器260a至第十六列解碼器260s中的一者因應於儲存體控制訊號而被啟用，且與儲存體位址BANK_ADDR對應的第一行解碼器270a至第十六行解碼器270s中的一者因應於儲存體控制訊號而被啟用。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自再新控制電路400接收再新列位址REF_ADDR。列位址多工器240可選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址SRA。自列位址多工器240輸出的列位址SRA被施加至第一列解碼器260a至第十六列解碼器260s。
再新控制電路400可因應於來自控制邏輯電路210的第三控制訊號CTL3而在正常再新模式下依序增大或減小再新列位址REF_ADDR。再新控制電路400可在鎚擊再新模式下接收鎚擊位址HADDR且可輸出鎚擊再新列位址，所述鎚擊再新列位址將在實體上與對應於鎚擊位址HADDR的記憶體胞元列相鄰的受害記憶體胞元列指定為再新列位址REF_ADDR。
第一列解碼器260a至第十六列解碼器260s中的被儲存體控制邏輯230啟用的一者可對自列位址多工器240輸出的列位
址SRA進行解碼，且可啟用與列位址SRA對應的字元線。舉例而言，被啟用的儲存體列解碼器向對應於列位址的字元線施加字元線驅動電壓。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可臨時儲存所接收的行位址COL_ADDR。在一些實例性實施例中，在突發模式下，行位址鎖存器250可產生自所接收的行位址COL_ADDR遞增的行位址COL_ADDR'。行位址鎖存器250可將臨時儲存的或所產生的行位址COL_ADDR'施加至第一行解碼器270a至第十六行解碼器270s。
第一行解碼器270a至第十六行解碼器270s中的被啟用的一者藉由I/O閘控電路290啟用與儲存體位址BANK_ADDR及行位址COL_ADDR對應的感測放大器。
I/O閘控電路290可包括用於對輸入/輸出資料進行閘控的電路系統，且可更包括輸入資料遮罩邏輯(mask logic)、用於儲存自第一儲存體陣列310a至第十六儲存體陣列310s輸出的資料的讀取資料鎖存器、以及用於將資料寫入至第一儲存體陣列310a至第十六儲存體陣列310s的寫入驅動器。
藉由與第一儲存體陣列310a至第十六儲存體陣列310s中的欲被讀取資料的一個儲存體陣列耦合的感測放大器來對自所述一個儲存體陣列讀取的碼字CW進行感測，且將碼字CW儲存於讀取資料鎖存器中。在由ECC引擎350對碼字CW實行ECC解碼之後，可將儲存於讀取資料鎖存器中的碼字CW作為資料DTA
提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料DTA轉換成資料訊號DQ，且可將資料訊號DQ與資料選通訊號DQS一起傳輸至記憶體控制器30。
可將欲寫入第一儲存體陣列310a至第十六儲存體陣列310s中的一個儲存體陣列中的資料訊號DQ自記憶體控制器30提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料訊號DQ轉換成資料DTA且可將資料DTA提供至ECC引擎350。ECC引擎350可對資料DTA實行ECC編碼以產生同位位元(parity bit)，且ECC引擎350可將包括資料DTA及同位位元的碼字CW提供至I/O閘控電路290。I/O閘控電路290可經由寫入驅動器將碼字CW寫入一個儲存體陣列中的子頁面中。
資料I/O緩衝器320在半導體記憶體裝置200的寫入操作中可藉由將資料訊號DQ轉換成資料DTA而將資料訊號DQ自記憶體控制器30提供至ECC引擎350，且在半導體記憶體裝置200的讀取操作中可自ECC引擎350將資料DTA轉換成資料訊號DQ並且可將資料訊號DQ及資料選通訊號DQS傳輸至記憶體控制器30。
ECC引擎350可基於來自控制邏輯電路210的第二控制訊號CTL2對資料DTA實行ECC編碼及ECC解碼。
時脈緩衝器225可接收時脈訊號CK，可藉由對時脈訊號CK進行緩衝來產生內部時脈訊號ICK，且可將內部時脈訊號ICK提供至對命令CMD及位址ADDR進行處理的電路組件。
選通訊號產生器235可接收時脈訊號CK，可基於時脈訊號CK產生資料選通訊號DQS，且可將資料選通訊號DQS提供至資料I/O緩衝器320。
非揮發性儲存器255可儲存缺陷位址(缺陷列位址)FRA且可在其中向半導體記憶體裝置200施加電力的半導體記憶體裝置200的加電序列期間將缺陷位址FRA提供至修復控制電路700。
因應於存取列位址ROW_ADDR與缺陷位址FRA中的一者匹配，修復控制電路700可輸出修復列位址RPRA替代存取列位址ROW_ADDR，且可將修復列位址RPRA提供至第一列解碼器260a至第十六列解碼器260s中的一者。
列鎚擊管理電路500可基於與來自記憶體控制器30的現用命令相伴的儲存體位址BANK_ADDR及列位址ROW_ADDR對記憶體胞元列的現用數目進行計數，以在列鎚擊管理電路500中儲存計數值，且可基於計數值確定與所述多個記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址HADDR。列鎚擊管理電路500可將鎚擊位址HADDR提供至再新控制電路400。
連接邏輯770可將所述多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器連接至列鎚擊管理電路500。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。舉例而言，控制邏輯電路210可為半導體記憶體裝置200
產生控制訊號，以實行寫入操作、讀取操作、正常再新操作及/或鎚擊再新操作。控制邏輯電路210包括對自記憶體控制器30接收的命令CMD進行解碼的命令解碼器211及/或對半導體記憶體裝置200的操作模式進行設定的模式暫存器集(mode register set，MRS)212。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生對應於命令CMD的控制訊號。控制邏輯電路210可產生對I/O閘控電路進行控制的第一控制訊號CTL1、對ECC引擎350進行控制的第二控制訊號CTL2及對再新控制電路400進行控制的第三控制訊號CTL3。
圖4示出圖3所示半導體記憶體裝置中的第一儲存體陣列的實例。
參照圖4，第一儲存體陣列310a包括正常胞元陣列NCA，正常胞元陣列NCA包括多條字元線WL0至WLm-1(m是大於二的自然數)、多條位元線BTL0至BTLn-1(n是大於二的自然數)、以及設置於字元線WL0至WLm-1與位元線BTL0至BTLn-1之間的交叉部分處的多個揮發性記憶體胞元MC。記憶體胞元MC中的每一者包括耦合至字元線WL0至WLm-1中的每一者及位元線BTL0至BTLn-1中的每一者的胞元電晶體以及耦合至胞元電晶體的胞元電容器。記憶體胞元MC中的每一者可具有DRAM胞元結構。字元線WL0至WLm-1在第一方向D1上延伸且位元線BTL0
至BTLn-1在與第一方向D1交叉的第二方向D2上延伸。
另外，第一儲存體陣列310a更包括冗餘胞元陣列RCA，冗餘胞元陣列RCA包括多條冗餘字元線RWL1至RWLr(r是大於二的自然數)、多條位元線BTL0至BTLn-1、以及設置於冗餘字元線RWL1至RWLr與位元線BTL0至BTLn-1之間的交叉部分處的多個冗餘記憶體胞元RMC。
耦合至所述多個記憶體胞元MC的字元線WL0至WLm-1可被稱為第一儲存體陣列310a的列，且耦合至所述多個記憶體胞元MC的位元線BTL0至BTLn-1可被稱為第一儲存體陣列310a的行。
圖5是示出圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖，且圖6是示出根據實例性實施例的圖5所示列鎚擊管理電路中所包括的存取儲存器(access storage)的實例的圖。
參照圖5，列鎚擊管理電路500可包括存取儲存器520及/或存取儲存器控制器540。
存取儲存器520可儲存關於被密集存取或頻繁存取的鎚擊位址HADDR的資訊。在實例性實施例中，如圖6中所示，存取儲存器520可包括多個儲存區塊SBK_A 520a至SBK_S 520s，且儲存區塊520a至520s中的每一者可包括多個儲存單元SU1至SUN。此處，s是大於二的整數，且N是大於三的整數。儲存區塊520a至520s可具有相同的配置，且因此僅闡述一個儲存區塊
520a。
儲存單元SU1至SUN可包括儲存被存取的列位址的位址暫存器AREG1至AREGN以及儲存與列位址對應的存取計數值的計數暫存器CREG1至CREGN。
存取儲存器控制器540可基於來自記憶體控制器30的存取位址ADDR來對存取儲存器520進行控制。存取位址ADDR可包括儲存體位址BANK_ADDR及列位址ROW_ADDR。存取儲存器控制器540可基於存取計數值而在所儲存的存取位址之中確定並提供鎚擊位址HADDR。
圖7是示出根據實例性實施例的圖5中的存取儲存器控制器的實例的方塊圖。
參照圖7，存取儲存器控制器540可包括位址比較器550、計數器電路570、監測器邏輯560及/或暫存器565。計數器電路570可包括多個計數器570a至570k。
位址比較器550可將目標存取位址的目標列位址T_ROW_ADDR與存取儲存器520中所儲存的(先前)列位址中的相應一者進行比較，以產生指示目標列位址T_ROW_ADDR是否與先前列位址中的相應一者匹配的第一匹配訊號MAT1。目標存取位址指定所述多個記憶體胞元列之中當前被存取的記憶體胞元列。位址比較器550可將第一匹配訊號MAT1提供至監測器邏輯560及計數器電路570。第一匹配訊號MAT1可包括多個位元且當目標列位址T_ROW_ADDR與先前列位址中的一者匹配時，所述多個
位元中的一者可具有邏輯高位準。
所述多個計數器570a至570k中的一者可因應於第一匹配訊號MAT1中的所述多個位元中的一者具有非零值而增大與存取儲存器520或者修復控制電路700中的第一修復控制器中的一者中的目標列位址T_ROW_ADDR對應的計數值(例如，存取計數值)CV。
暫存器565可儲存參考數目NTH且可將參考數目NTH提供至監測器邏輯560。
監測器邏輯560可因應於第一匹配訊號MAT1中的所述多個位元中的一者具有非零值而連接至存取儲存器520或修復控制電路700中的第一修復控制器，可將儲存於存取儲存器520或修復控制電路700中的第一修復控制器中的目標列位址T_ROW_ADDR的計數值CV與參考數目NTH進行比較，可基於所述比較來判斷目標列位址T_ROW_ADDR是否與鎚擊位址對應，且可產生指示發生鎚擊事件的鎚擊事件偵測訊號HED。
當目標列位址T_ROW_ADDR的計數值小於參考數目NTH時，監測器邏輯560可不向再新控制電路400提供鎚擊位址HADDR。
因應於目標列位址T_ROW_ADDR的計數值等於或大於參考數目NTH，監測器邏輯560可向再新控制電路400提供鎚擊位址HADDR。
監測器邏輯560可因應於第一匹配訊號MAT1中的所述
多個位元具有零值而將目標列位址T_ROW_ADDR儲存於存取儲存器520或第一修復控制器中的一者中且將目標列位址T_ROW_ADDR的計數值增大至「一」。
所述多個計數器570a至570k的數目可對應於修復控制電路700中的多個修復控制器的數目。
圖8是示出根據實例性實施例的圖3中的再新控制電路的實例的方塊圖。
參照圖8，再新控制電路400可包括再新控制邏輯410、再新時脈產生器420、再新計數器430及/或鎚擊再新位址產生器440。
再新控制邏輯410可因應於鎚擊事件偵測訊號HED而提供模式訊號MS。另外，再新控制邏輯410可因應於第一再新控制訊號IREF1及第二再新控制訊號IREF2中的一者而向鎚擊再新位址產生器440提供鎚擊再新訊號HREF來對鎚擊位址的輸出時序進行控制。
再新時脈產生器420可基於第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS而產生指示正常再新操作的時序的再新時脈訊號RCK。再新時脈產生器420可因應於接收到第一再新控制訊號IREF1或者在第二再新控制訊號IREF2被啟用期間產生再新時脈訊號RCK。
當來自記憶體控制器30的命令CMD對應於自動再新命令時，每當控制邏輯電路210接收到自動再新命令時，圖3中的
控制邏輯電路210可將第一再新控制訊號IREF1施加至再新控制電路400。當來自記憶體控制器30的命令CMD對應於自主再新進入命令時，控制邏輯電路210可將第二再新控制訊號IREF2施加至再新控制電路400且第二再新控制訊號IREF2自控制邏輯電路210接收自主再新進入命令時的時間點至控制邏輯電路210接收自主再新退出命令時的時間點被啟用。
再新計數器430可藉由在再新時脈訊號RCK的週期處實行計數操作來產生依序地指定記憶體胞元列的計數器再新位址CREF_ADDR，且可將計數器再新位址CREF_ADDR作為再新列位址REF_ADDR提供至圖3中的列位址多工器240。
鎚擊再新位址產生器440可包括鎚擊位址儲存器450及/或映射器460。
鎚擊位址儲存器450可儲存鎚擊位址HADDR且可因應於鎚擊再新訊號HREF而將鎚擊位址HADDR輸出至映射器460。映射器460可產生鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR指定在實體上與對應於鎚擊位址HADDR的記憶體胞元列相鄰的受害記憶體胞元列。
鎚擊再新位址產生器440可將鎚擊再新位址HREF_ADDR作為再新列位址REF_ADDR提供至圖3中的列位址多工器240。
第一再新控制訊號IREF1及第二再新控制訊號IREF2可包括於圖3中的第三控制訊號CTL3中。
圖9是示出根據實例性實施例的圖8中所示再新時脈產生器的實例的電路圖。
參照圖9，再新時脈產生器420a可包括多個振盪器421、422及423、多工器424及/或解碼器425a。解碼器425a可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制訊號RCS1。振盪器421、422及423產生具有不同週期的再新時脈訊號RCK1、RCK2及RCK3。多工器424因應於時脈控制訊號RCS1而選擇再新時脈訊號RCK1、RCK2及RCK3中的一者來提供再新時脈訊號RCK。
由於模式訊號MS指示發生列鎚擊事件，因此再新時脈產生器420a可藉由選擇再新時脈訊號RCK1、RCK2及RCK3中的一者來調整再新循環。
圖10是示出根據實例性實施例的圖8中的再新時脈產生器的另一實例的電路圖。
參照圖10，再新時脈產生器420b可包括解碼器425b、偏置單元426及/或振盪器427。振盪器427可包括多個反相器、多個第一偏置電晶體以及多個第二偏置電晶體。第一偏置電晶體的每一個可連接於供電電壓Vcc與所述多個反相器中的相應一者之間，並且第二偏置電晶體的每一個可連接於所述多個反相器中的相應一者之間與接地電壓之間。
解碼器425b可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制訊號
RCS2。偏置單元426因應於時脈控制訊號RCS2而產生控制電壓VCON，並且可將控制電壓VCON提供至第一偏置電晶體的每一閘極以及第二偏置電晶體的每一閘極。振盪器427根據控制電壓VCON產生具有可變週期的再新時脈訊號RCK。
由於模式訊號MS指示發生列鎚擊事件，因此再新時脈產生器420b可藉由基於時脈控制訊號RCS2改變再新時脈訊號RCK的週期來調整再新循環。
圖11是示出根據實例性實施例的圖3所示半導體記憶體裝置中的修復控制電路的實例的方塊圖。
參照圖11，修復控制電路700可包括修復控制器區塊710及/或修復位址產生器750。
修復控制器區塊710可包括多個修復控制器720a、720b、...、720k(k是大於二的整數)。所述多個修復控制器720a、720b、...、720k中的每一者被表示為PRENI(意指冗餘賦能)。所述多個修復控制器720a、720b、...、720k中的每一者可對與當前被存取的記憶體胞元列相關聯的目標列位址T_ROW_ADDR和儲存於所述修復控制器中的對應缺陷位址進行比較，且可基於所述比較的結果產生第二匹配訊號MAT21、MAT22、...、MAT2k中的相應一者。所述多個修復控制器720a、720b、...、720k中的每一者可儲存主熔絲位元MFB1、MFB2、...、MTBk中的相應一者，且所述主熔絲位元MFB1、MFB2、...、MTBk中的每一者指示對應缺陷位址是否儲存於所述修復控制器中。
修復位址產生器750可接收目標列位址T_ROW_ADDR，且可基於第二匹配訊號MAT21、MAT22、...、MAT2k輸出修復列位址RPRA替代目標列位址T_ROW_ADDR。
圖12是示出根據實例性實施例的圖11所示修復控制電路中的修復位址產生器的實例的方塊圖。
參照圖12，修復位址產生器750可包括表指針(table pointer)751、多個儲存表760a至760k及/或感測單元765。
表指針751可基於目標列位址T_ROW_ADDR而產生表指針訊號TPS。所述多個儲存表760a至760k中的每一者可儲存對應於列位址ROW_ADDR1至ROW_ADDRf(f是大於一的整數)的修復位址RPRA1至PRPAf，且可基於表指針訊號TPS及第二匹配訊號MAT21、MAT22、...、MAT2k而經由感測單元765輸出修復列位址RPRA替代列位址ROW_ADDR1至ROW_ADDRf中的與第二匹配訊號MAT21、MAT22、...、MAT2k之中具有高位準的匹配訊號相關聯的一者。
圖13A是示出根據實例性實施例的圖11所示修復控制電路中的修復控制器中的一者的實例的方塊圖。
圖13A示出修復控制器720a、720b、...、720k之中的修復控制器720a的配置，且修復控制器720b、...、720k中的每一配置可與修復控制器720a的配置相同。
參照圖13A，修復控制器720a可包括暫存器集730及/或位址比較器740。位址比較器740可被稱為第二位址比較器。暫
存器集730可被稱為缺陷位址儲存器。
暫存器集730可儲存主熔絲位元MFB1，且可包括暫存器RG1至RGj(j是大於一的整數)且暫存器RG1至RGj中的每一者可儲存與記憶體胞元陣列310的指定區相關聯的缺陷位址FRA1至FRAj中的相應一者。在圖13A中，主熔絲位元MFB1指示修復控制器720a被用於儲存缺陷位址。
位址比較器740可因應於目標列位址T_ROW_ADDR與缺陷位址FRA1至FRAj中的一者匹配而對目標列位址T_ROW_ADDR與缺陷位址FRA1至FRAj進行比較來產生第二匹配訊號MAT21。位址比較器740可將第二匹配訊號MAT21提供至圖11中的修復位址產生器750。
圖13B是示出根據實例性實施例的圖11所示修復控制電路中的修復控制器中的一者的實例的方塊圖。
圖13B示出修復控制器720a、720b、...、720k之中的修復控制器720a的配置，且修復控制器720b、...、720k中的每一配置可與修復控制器720a的配置相同。
參照圖13B，修復控制器720a可包括暫存器集730及/或位址比較器740。位址比較器740可被稱為第二位址比較器。暫存器集730可被稱為缺陷位址儲存器。
暫存器集730可儲存主熔絲位元MFB1，且可包括暫存器RG1至RGj(j是大於一的整數)且暫存器RG1至RGj中的每一者可儲存與記憶體胞元陣列310的指定區相關聯的存取位址
RA1至RAj中的相應一者。在圖13B中，主熔絲位元MFB1指示修復控制器720a未被用於儲存缺陷位址。
位址比較器740可對目標列位址T_ROW_ADDR與存取位址RA1至RAj進行比較以因應於目標列位址T_ROW_ADDR與存取位址RA1至RAj中的一者匹配來產生第二匹配訊號MAT21。位址比較器740可經由連接邏輯770將第二匹配訊號MAT21提供至圖7中的計數器電路570中的對應計數器。
圖14示出根據實例性實施例的圖3所示半導體記憶體裝置中的修復控制電路中的修復控制器及列鎚擊管理電路中的計數器。
參照圖14，修復控制器區塊710包括多個修復控制器720a、720b、720c、...、720k，且修復控制器720a、720b、720c、...、720k中的每一者儲存主熔絲位元MFB1、MFB2、MFB3、...、MFBk中的相應一者。主熔絲位元MFB1、MFB2、MFB3、...、MFBk之中畫有陰影的主熔絲位元MFB2及主熔絲位元MFBk指示修復控制器720b及修復控制器720k分別被用於儲存相關聯的缺陷位址，且主熔絲位元MFB1、MFB2、MFB3、...、MFBk之中未畫有陰影的主熔絲位元MFB1及MFB3指示修復控制器720a及修復控制器720c分別未被用於儲存缺陷位址。因此，修復控制器720a及修復控制器720c可儲存與記憶體胞元陣列310的記憶體區相關聯的存取位址，可藉由對存取位址與目標列位址進行比較來產生第二匹配訊號，且可將第二匹配訊號提供至連接邏輯770。
計數器電路570可包括多個計數器570a、570b、570c、...、570k，且連接邏輯770可基於主熔絲位元MFB1、MFB2、MFB3、...、MFBk而將第二匹配訊號中的每一者分別提供至計數器570b及計數器570k。
連接邏輯770可基於主熔絲位元MFB1、MFB2、MFB3、...、MFBk將修復控制器720a、720b、720c、...、720k辨識為未用於儲存缺陷位址的第一修復控制器以及用於儲存缺陷位址的第二修復控制器。在圖14中，修復控制器720a及修復控制器720c對應於第一修復控制器，且修復控制器720b及修復控制器720k對應於第二修復控制器。
圖15是示出根據實例性實施例的圖14中的連接邏輯的實例的方塊圖。
參照圖15，連接邏輯770可包括切換訊號產生器775及/或切換矩陣777。
切換訊號產生器775可基於主熔絲位元MFB1至MFBk產生多個切換控制訊號SCS。切換矩陣可包括連接至所述多個修復控制器720a、720b、720c、...、720k的第一端子781至78k以及連接至所述多個計數器570a、570b、570c、...、570k的第二端子791至79k，且可藉由對第一端子781至78k與第二端子791至79k的相互連接進行控制而基於切換控制訊號SCS來經由第一端子781至78k及第二端子791至79k將第一修復控制器連接至所述多個計數器570a、570b、570c、...、570k之中的對應計數器。
在實例性實施例中，連接邏輯770可基於主熔絲位元MFB1至MFBk來改變連接至所述多個計數器570a、570b、570c、...、570k的一部分的第一修復控制器的數目。即，連接邏輯770可基於第一修復控制器的儲存容量來改變連接至計數器570a、570b、570c、...、570k的第一修復控制器的數目。
圖16是圖3所示半導體記憶體裝置中的一個儲存體陣列的架構的實例性例示。
在圖16中，顯示了第一儲存體陣列310a及與第一儲存體陣列310a相關聯的電路。在圖16中，示出了第一儲存體陣列310a及第一列解碼器260a。
參照圖16，在第一儲存體陣列310a中，在第一方向D1上可設置有I個子陣列區塊SCB，且在實質上垂直於第一方向D1的第二方向D2上可設置有J個子陣列區塊SCB。I及J分別表示在第一方向D1及第二方向D2上的子陣列區塊SCB的數目，且I及J是大於二的自然數。
在第一方向D1上設置於一列中的I個子陣列區塊SCB可被稱為列區塊。子陣列區塊SCB中的每一者中設置有多條位元線、多條字元線及連接至位元線及字元線的多個記憶體胞元。
在第一方向D1上在子陣列區塊SCB之間以及在第一方向D1上在子陣列區塊SCB中的每一者的每一側上可設置有I+1個子字元線驅動器區SWB。子字元線驅動器區SWB中可設置有子字元線驅動器。例如在第二方向D2上在子陣列區塊SCB之間
以及在第二方向D2上在子陣列區塊SCB中的每一者的上方及下方可設置有J+1個位元線感測放大器區BLSAB。位元線感測放大器區BLSAB中可設置有用於感測儲存於記憶體胞元中的資料的位元線感測放大器。
在子字元線驅動器區SWB中的每一者中可設置有多個子字元線驅動器。一個子字元線驅動器區SWB可與在第一方向D1上相鄰於所述子字元線驅動器區SWB的兩個子陣列區塊SCB相關聯。
鄰近子字元線驅動器區SWB及位元線感測放大器區BLSAB可設置有多個結合區CONJ。結合區CONJ中的每一者中可設置有電壓產生器。在下文中可參照圖17闡述第一儲存體陣列310a中的部分390。
第一列解碼器260a可因應於列位址SRA被啟用而選擇圖4中的正常胞元陣列NCA中的字元線中的一者，且可因應於修復列位址PRPA被啟用而選擇圖4中的冗餘胞元陣列RCA中的冗餘字元線中的一者。
在圖14中，計數器570a、570b、570c、...、570k中的相應一者及修復控制器720a、720b、720c、...、720k中的相應一者可與圖16中的列區段中的相應一者相關聯。另外，計數器570a、570b、570c、...、570k中的相應一者及修復控制器720a、720b、720c、...、720k中的相應一者可被劃分成多個組且所述組中的每一者可對應於儲存體陣列310a至310s中的相應一者。在一些實
例性實施例中，列鎚擊管理電路500可使用與所述多個儲存體陣列310a至310s之中的第一儲存體陣列310a對應的第一組修復控制器作為儲存體儲存資源來儲存與所述多個儲存體陣列310a至310s之中的第二儲存體陣列310b相關聯的存取位址。
圖17示出根據一些實例性實施例的圖16中的第一儲存體陣列的一部分。
參照圖16及圖17，在第一儲存體陣列310a的部分390中，設置有子陣列區塊SCB、兩個位元線感測放大器區BLSAB、兩個子字元線驅動器區SWB及四個結合區CONJ。
子陣列區塊SCB包括在列方向(第一方向D1)上延伸的多條字元線WL1至WL4以及在行方向(第二方向D2)上延伸的多個位元線對BTL1至BTLB1及BTL2至BTLB2。子陣列區塊SCB包括設置於字元線WL1至WL4與位元線對BTL1至BTLB1及BTL2至BTLB2之間的交叉部分處的多個記憶體胞元MC。
參照圖17，子字元線驅動器區SWB包括多個子字元線驅動器651、652、653及654，所述多個子字元線驅動器651、652、653及654分別驅動字元線WL1至WL4。子字元線驅動器651及子字元線驅動器652可設置於相對於子陣列區塊SCB位於左側(在此實例中)的子字元線驅動器區SWB中。另外，子字元線驅動器653及子字元線驅動器654可設置於相對於子陣列區塊SCB位於右側(在此實例中)的子字元線驅動器區SWB中。
位元線感測放大器區BLSAB包括耦合至位元線對
BTL1至BTLB1及BTL2至BTLB2的位元線感測放大器(bit-line sense amplifier，BLSA)660及位元線感測放大器670、以及局部感測放大器電路680及局部感測放大器電路690。位元線感測放大器660可對位元線對BTL1與BTLB1之間的電壓差進行感測及放大以將經放大的電壓差提供至局部I/O線對LIO1及LIOB1。
局部感測放大器電路680對局部I/O線對LIO1及LIOB1與全域I/O線對GIO1及GIOB1之間的連接進行控制。局部感測放大器電路690對局部I/O線對LIO2及LIOB2與全域I/O線對GIO2及GIOB2之間的連接進行控制。
如圖10中所示，位元線感測放大器660與位元線感測放大器670可交替地設置於子陣列區塊SCB的上部部分及下部部分處。結合區CONJ被設置成與位元線感測放大器區BLSAB及子字元線驅動器區SWB相鄰。結合區CONJ亦被設置於圖17中的子陣列區塊SCB的每一隅角處。結合區CONJ中可設置有多個電壓產生器610、620、630及640。
圖18及圖19示出可在圖1所示記憶體系統中使用的實例性命令。
圖18示出表示現用命令ACT、寫入命令WR及讀取命令RD的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合，且圖19示出表示預充電命令PREab、預充電命令PREsb及預充電命令PREpb的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合。
在圖18至圖19中，H指示邏輯高位準，L指示邏輯低位準，V指示與邏輯高位準及邏輯低位準中的一者對應的有效邏輯位準，R0至R17指示列位址的位元，BA0至BA2指示儲存體位址的位元，且CID0至CID3指示當半導體記憶體裝置200是由包括多個記憶體晶粒的堆疊的記憶體裝置構建時記憶體晶粒的晶粒辨識符。另外，在圖14中，C2至C10指示行位址的位元，且在圖18中，BL指示突發長度旗標(burst length flag)。
參照圖18，現用命令ACT、寫入命令WR及讀取命令RD可在兩個循環期間(例如，在晶片選擇訊號CS_n的高位準與低位準期間)傳送。現用命令ACT可包括儲存體位址位元BA0及儲存體位址位元BA1以及列位址位元R0至R17。
在圖19中，PREpb是對特定儲存體組中的特定儲存體進行預充電的預充電命令，PREab是對所有儲存體組中的所有儲存體進行預充電的所有儲存體預充電命令，且PREsb是對所有儲存體組中的相同儲存體進行預充電的相同儲存體預充電命令。
參照圖19，可使用預充電命令PREab及預充電命令PREsb中的每一者的第九命令-位址訊號CA8或第十命令-位址訊號CA9作為旗標來確定鎚擊位址。
圖20示出當記憶體系統基於預充電命令確定鎚擊位址時記憶體系統的命令協定的實例。
參照圖1、圖2、圖19及圖20，排程器55以與時脈訊號CK_t的邊緣同步的方式將第一現用命令ACT1施加至半導體記
憶體裝置200，且在經過與現用時間至預充電時間對應的tRAS之後，將預充電命令PRE施加至半導體記憶體裝置200，所述預充電命令PRE指定由目標列位址指定的目標記憶體胞元列是否對應於與第一現用命令ACT1相伴的鎚擊位址。在一些實例性實施例中，排程器55可將預充電命令PRE的第十命令-位址訊號CA9設定成邏輯低位準。
在與預充電時間tRP對應的時間間隔之後，排程器55以與時脈訊號CK_t的邊緣同步的方式將第二現用命令ACT2施加至半導體記憶體裝置200，且將再新命令REF施加至半導體記憶體裝置200。半導體記憶體裝置200因應於再新命令REF而對在實體上與對應於鎚擊位址的記憶體胞元列相鄰的兩個受害記憶體胞元列實行鎚擊再新操作。
圖21是示出記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。
圖21示出記憶體胞元陣列中的三條字元線WLt-1、WLt及WLt+1、三條位元線BTLg-1、BTLg及BTLg+1以及耦合至字元線WLt-1、WLt及WLt+1以及位元線BTLg-1、BTLg及BTLg+1的記憶體胞元MC。所述三條字元線WLt-1、WLt及WLt+1在列方向(例如，第一方向D1)上延伸且沿著行方向(例如，第二方向D2)依序排列。所述三條位元線BTLg-1、BTLg及BTLg+1在行方向上延伸且沿著列方向依序排列。應理解，由於在字元線WLt-1與字元線WLt之間不存在介入的字元線，因此字元線WLt-1
與字元線WLt在實體上直接彼此相鄰。
舉例而言，中間字元線WLt可對應於已被密集存取的鎚擊位址HADDR。應理解，「密集存取的字元線」是指具有相對較高的啟用次數及/或具有相對較高的啟用頻率的字元線。每當鎚擊字元線(例如，中間字元線WLt)被存取時，鎚擊字元線WLt被賦能及預充電，且鎚擊字元線WLt的電壓位準增大及減小。字元線耦合可能會導致相鄰的字元線WLt-1與字元線WLt+1的電壓位準隨著鎚擊字元線WLt的電壓位準的改變而波動，且因此耦合至相鄰的字元線WLt-1與字元線WLt+1的記憶體胞元MC的胞元電荷會受到影響。隨著鎚擊字元線WLt被存取得越頻繁，耦合至相鄰的字元線WLt-1與字元線WLt+1的記憶體胞元MC的胞元電荷可能會被丟失得越快。
圖8中的鎚擊位址產生器440可提供HREF_ADDR，HREF_ADDR表示在實體上與鎚擊位址HADDR的列(例如，中間字元線WLt)相鄰的列(例如，字元線WLt-1及字元線WLt+1)的位址HREF_ADDRa及位址HREF_ADDRb，並且可附加地基於(例如，因應於)鎚擊再新位址HREF_ADDR對相鄰的字元線WLt-1與字元線WLt+1實行再新操作，以減少或可能防止儲存於記憶體胞元MC中的資料的丟失。
圖22及圖23是示出根據實例性實施例的圖8所示再新控制電路的實例性操作的時序圖。
圖22及圖23示出對於以脈波形狀啟用的再新控制訊號
IREF，再新時脈訊號RCK、鎚擊再新訊號HREF、計數器再新位址CREF_ADDR及鎚擊再新位址HREF_ADDR的產生。再新控制訊號IREF的啟用時間點t1至t15之間的間隔可為規則的或不規則的。
參照圖8及圖22，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t15之中的一些時間點t1至t4、t6至t10及t12至t15同步的方式啟用再新時脈訊號RCK，且可在其他的時間點t5及t11啟用鎚擊再新訊號HREF。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4、t6至t10及t12至t15同步的方式產生表示依序改變的位址X+1至X+15的計數器再新位址CREF_ADDR。鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5及t11同步的方式產生鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1及位址Ha2。
參照圖8及圖23，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t10之中的一些時間點t1至t4及t7至t10同步的方式啟用再新時脈訊號RCK，且可在其他的時間點t5及t6啟用鎚擊再新訊號HREF。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4及t7至t10同步的方式產生表示依序改變的位址X+1至X+7的計數器再新位址CREF_ADDR。鎚擊再新位址產生器440
可以與鎚擊再新訊號HREF的啟用時間點t5及t6同步的方式產生鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1及位址Ha2。
圖24是示出記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。
圖24示出記憶體胞元陣列中的五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2、三條位元線BTLg-1、BTLg及BTLg+1以及耦合至字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2及位元線BTLg-1、BTLg及BTLg+1的記憶體胞元MC。所述五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2在列方向上延伸且沿著行方向依序排列。
圖9中的鎚擊位址產生器440可提供HREF_ADDR，HREF_ADDR表示在實體上與鎚擊位址HADDR的列(例如，中間字元線WLt)相鄰的列(例如，字元線WLt-2、WLt-1、WLt及WLt+1)的位址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc及HREF_ADDRd，並且可附加地基於(例如，因應於)鎚擊再新位址HREF_ADDR對相鄰的字元線WLt-2、WLt-1、WLt及WLt+1實行再新操作，以減少或可能防止儲存於記憶體胞元MC中的資料的丟失。
圖25是示出根據實例性實施例的圖11所示修復控制電路輸出修復位址的圖。
參照圖25，儲存於修復控制器720b中的主熔絲位元
MFB2指示修復控制器720b中的暫存器集儲存缺陷位址，且修復控制器720b對目標列位址T_ROW_ADDR與暫存器集中所儲存的缺陷位址進行比較，且因應於目標列位址T_ROW_ADDR與缺陷位址中的一者匹配而將第二匹配訊號MAT22輸出至修復位址產生器750。修復位址產生器750可基於第二匹配訊號MAT22而產生修復列位址RPRA替代目標列位址T_ROW_ADDR。
圖26是示出根據實例性實施例的使用圖11所示修復控制電路作為儲存資源來儲存存取位址的圖。
參照圖26，儲存於修復控制器720a中的主熔絲位元MFB1指示修復控制器720a中的暫存器集未用於儲存缺陷位址，且修復控制器720a對目標列位址T_ROW_ADDR與修復控制器720a中所儲存的存取位址進行比較，且因應於目標列位址T_ROW_ADDR與存取位址中的一者匹配而將第二匹配訊號MAT21輸出至對應的計數器570b。計數器570b增大與目標列位址T_ROW_ADDR相關聯的計數值CV2且將計數值CV2儲存於圖13B中的暫存器集730中。
圖27是示出根據實例性實施例的半導體記憶體裝置的操作的流程圖。
參照圖3至圖27，提供一種半導體記憶體裝置200的操作方法，半導體記憶體裝置200包括包含多個記憶體胞元列的記憶體胞元陣列310，所述多個記憶體胞元列中的每一者包括多個揮發性記憶體胞元。
根據所述方法，多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器儲存存取位址的一部分，所述多個修復控制器中的每一者包括缺陷位址儲存器及位址比較器(操作S110)。
第一修復控制器中的至少一者基於目標存取位址與第一修復控制器中的所述至少一者中所儲存的存取位址的比較而產生(第二)匹配訊號(操作S120)。
連接邏輯770將匹配訊號提供至列鎚擊管理電路500中的對應計數器(操作S130)。
列鎚擊管理電路500將對應計數器的計數值儲存於存取儲存器520中(操作S140)。
列鎚擊管理電路500基於計數值與參考數目的比較而確定鎚擊位址HADDR(操作S150)。
再新控制電路400對在實體上與對應於鎚擊位址HADDR的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作(操作S160)。
在實例性實施例中，連接邏輯770可基於主熔絲位元而辨識所述多個修復控制器之中的第一修復控制器，且主熔絲位元中的每一者指示對應存取位址是否儲存於第一修復控制器中。另外，連接邏輯770可將第一修復控制器連接至列鎚擊管理電路500。
如上所述，在所述半導體記憶體裝置及所述半導體記憶體裝置的操作方法中，修復控制器的一部分將用於管理列鎚擊的
存取位址儲存於所述修復控制器中的存取儲存器中，且基於目標存取位址與存取位址的比較而經由連接邏輯將匹配訊號提供至列鎚擊管理電路中的對應計數器，且列鎚擊管理電路判斷目標存取位址是否對應於鎚擊位址。因此，可藉由儲存更多的存取位址而在不增大列鎚擊管理電路的大小的情況下提高列鎚擊管理的效率。
圖28是示出根據實例性實施例的半導體記憶體裝置的方塊圖。
參照圖28，半導體記憶體裝置800可包括在堆疊晶片結構中提供軟錯誤分析(soft error analyzing)及校正功能的至少一個緩衝器晶粒810及多個記憶體晶粒820-1至820-p(p是等於或大於三的自然數)。
所述多個記憶體晶粒820-1至820-p堆疊於緩衝器晶粒810上且經由多個矽穿孔(through silicon via，TSV)線來傳遞資料。
記憶體晶粒820-1至820-p中的至少一者可包括對資料進行儲存的胞元核心821、基於欲發送至所述至少一個緩衝器晶粒810的傳輸資料而產生傳輸同位位元(例如，傳輸同位資料)的胞元核心ECC引擎823、再新控制電路(refresh control circuit，RCC)825、列鎚擊管理電路(row hammer management circuit，RHMC)827、修復控制電路(repair control circuit，RPCC)829及連接邏輯830。胞元核心821可包括具有DRAM胞元結構的多個記憶體
胞元。
再新控制電路825可採用圖8所示再新控制電路400，列鎚擊管理電路827可採用圖5所示列鎚擊管理電路500，且修復控制電路829可採用圖11所示修復控制電路700。
因此，修復控制電路829包括多個修復控制器，修復控制器的一部分可將用於管理列鎚擊的存取位址儲存於所述修復控制器中的存取儲存器中，且基於目標存取位址與存取位址的比較而經由連接邏輯830將匹配訊號提供至列鎚擊管理電路827中的對應計數器，且列鎚擊管理電路827可判斷目標存取位址是否對應於鎚擊位址。因此，可藉由儲存更多的存取位址而在不增大列鎚擊管理電路827的大小的情況下提高列鎚擊管理的效率。
緩衝器晶粒810可包括通孔ECC引擎812，當自經由TSV線接收的傳輸資料偵測到傳輸錯誤時，通孔ECC引擎812使用傳輸同位位元來對傳輸錯誤進行校正，且產生經錯誤校正的資料。
緩衝器晶粒810可更包括資料I/O緩衝器816。資料I/O緩衝器816可藉由對來自通孔ECC引擎812的資料DTA進行採樣來產生資料訊號DQ，且可將資料訊號DQ輸出至外部。
半導體記憶體裝置800可為堆疊晶片型記憶體裝置或經由TSV線傳遞資料及對訊號進行控制的堆疊記憶體裝置。TSV線亦可被稱為「貫穿電極」。
胞元核心ECC引擎823可在發送傳輸資料之前對自記
憶體晶粒820-p輸出的資料實行錯誤校正。
在一個記憶體晶粒820-p處形成的資料TSV線組832可包括128條TSV線L1至Lp，且同位TSV線組834可包括8條TSV線L10至Lq。資料TSV線組832的TSV線L1至Lp及同位TSV線組834的同位TSV線L10至Lq可連接至微凸塊MCB，所述微凸塊MCB對應地形成於記憶體晶粒820-1至820-p之間。
半導體記憶體裝置800可具有三維(three-dimensional，3D)晶片結構或2.5D晶片結構，以經由資料匯流排B10與主機進行通訊。緩衝器晶粒810可經由資料匯流排B10與記憶體控制器連接。
根據實例性實施例，如圖28中所示，胞元核心ECC引擎823可包括於記憶體晶粒中，通孔ECC引擎812可包括於緩衝器晶粒中。因此，可偵測到軟資料故障並校正軟資料故障。軟資料故障可包括當經由TSV線傳輸資料時由於雜訊而產生的傳輸錯誤。
圖29是示出根據實例性實施例的包括堆疊的記憶體裝置的半導體封裝的配置圖。
參照圖29，半導體封裝900可包括一或多個堆疊記憶體裝置910及圖形處理單元(graphic processing unit，GPU)920。
堆疊記憶體裝置910及GPU 920可安裝於中介層930上，且上面安裝有堆疊記憶體裝置910及GPU 920的中介層可安裝於封裝基板940上，封裝基板940則安裝於焊料球950上。GPU
920可對應於可實行記憶體控制功能的半導體裝置，且舉例而言，GPU 920可被實施為應用處理器(application processor，AP)。GPU 920可包括具有排程器的記憶體控制器。
堆疊記憶體裝置910可以各種形式實施，且堆疊記憶體裝置910可為其中堆疊有多個層的高頻寬記憶體(high bandwidth memory，HBM)形式的記憶體裝置。因此，堆疊記憶體裝置910可包括緩衝器晶粒及多個記憶體晶粒，且所述多個記憶體晶粒中的每一者包括再新控制電路、列鎚擊管理電路、修復控制電路及連接邏輯。
所述多個堆疊記憶體裝置910可安裝於中介層930上，且GPU 920可與所述多個堆疊記憶體裝置910進行通訊。舉例而言，堆疊記憶體裝置910及GPU 920中的每一者可包括物理區，且可經由物理區在堆疊記憶體裝置910與GPU 920之間實行通訊。同時，當堆疊記憶體裝置910包括直接存取區時，可經由安裝於封裝基板940及直接存取區之下的導電構件(例如，焊料球950)將測試訊號提供至堆疊記憶體裝置910中。
本發明概念的各態樣可應用於使用採用揮發性記憶體胞元的半導體記憶體裝置的系統。舉例而言，本發明概念的各態樣可應用於使用半導體記憶體裝置作為工作記憶體的系統，例如智慧型電話、導航系統、筆記型電腦、桌上型電腦及遊戲控制台。
在本文中揭露的用於處理(及/或實行)至少一種功能或操作的元件中的任一者可被包括於及/或實施為(及/或實施於)一
或多個處理電路系統(例如硬體、軟體、或硬體與軟體組合)。舉例而言，更具體而言，處理電路系統可包括(及/或被包括於)但不限於處理器(及/或多個處理器)、中央處理單元(CPU)、控制器、算術邏輯單元(arithmetic logic unit，ALU)、數位訊號處理器、微型電腦、現場可程式化閘陣列(field programmable gate array，FPGA)、系統晶片(System-on-Chip，SoC)、可程式化邏輯單元、微處理器、專用積體電路(application-specific integrated circuit，ASIC)等。
前述內容是對實例性實施例的例示而不應被解釋為限於本文中所述的實例性實施例。儘管已闡述幾個實例性實施例，然而熟習此項技術者將易於理解，在不本質上背離本發明概念的新穎教示及優點的條件下，可在實例性實施例中進行諸多潤飾。因此，所有此等潤飾皆旨在包括於如申請專利範圍所界定的本發明概念的範圍內。
200:半導體記憶體裝置
210:控制邏輯電路
211:命令解碼器
212:模式暫存器集(MRS)
220:位址暫存器
225:時脈緩衝器
230:儲存體控制邏輯
235:選通訊號產生器
240:列位址多工器
250:行位址鎖存器
255:非揮發性儲存器
260:列解碼器
260a~260s:第一列解碼器至第十六列解碼器
270:行解碼器
270a~270s:第一行解碼器至第十六行解碼器
285:感測放大器單元
285a~285s:第一感測放大器至第十六感測放大器
290:輸入/輸出(I/O)閘控電路
310:記憶體胞元陣列
310a~310s:第一儲存體陣列至第十六儲存體陣列/儲存體陣列
320:資料I/O緩衝器
350:錯誤校正碼(ECC)引擎
400:再新控制電路
500:列鎚擊管理電路
700:修復控制電路
770:連接邏輯
ADDR:位址(訊號)/存取位址
BANK_ADDR:儲存體位址
BTL:位元線
CK:時脈訊號
CMD:命令
COL_ADDR、COL_ADDR':行位址
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CW:碼字
DQ:資料訊號
DQS:資料選通訊號
DTA:資料
FRA:缺陷位址(缺陷列位址)
HADDR:鎚擊位址
ICK:內部時脈訊號
MC:記憶體胞元
PRPA、ROW_ADDR、SRA:列位址
REF_ADDR:再新列位址
WL:字元線
Claims (20)
- 一種半導體記憶體裝置，包括：記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多個揮發性記憶體胞元；列鎚擊管理電路，被配置成：對與所述多個記憶體胞元列中的每一者的存取相關聯的存取位址中的每一者進行計數，以在所述列鎚擊管理電路中儲存計數值；以及基於所述計數值確定與所述多個記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址；修復控制電路，包括多個修復控制器，所述多個修復控制器各自包括缺陷位址儲存器，所述修復控制電路被配置成對所述多個記憶體胞元列之中的缺陷記憶體胞元列進行修復；以及連接邏輯，被配置成將所述多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器連接至所述列鎚擊管理電路，其中所述列鎚擊管理電路被配置成使用所述第一修復控制器作為儲存資源來儲存所述存取位址的一部分。
- 如請求項1所述的半導體記憶體裝置，其中所述列鎚擊管理電路包括：存取儲存器，被配置成儲存所述存取位址及對應於所述存取位址的所述計數值；以及存取儲存器控制器，被配置成控制所述存取儲存器且被配置 成基於所述計數值來確定所述鎚擊位址。
- 如請求項2所述的半導體記憶體裝置，其中所述存取儲存器控制器包括：第一位址比較器，被配置成對目標存取位址的目標列位址與儲存於所述存取儲存器中的第一列位址中的相應一者進行比較以產生第一匹配訊號，所述目標存取位址指定所述多個記憶體胞元列之中的當前被存取的記憶體胞元列；計數器電路，包括多個計數器，所述多個計數器被配置成基於所述第一匹配訊號及由所述第一修復控制器提供的第二匹配訊號而產生所述計數值，且被配置成將所述計數值儲存於所述存取儲存器中；以及監測器邏輯，連接至所述存取儲存器，所述監測器邏輯被配置成：基於所述第一匹配訊號及所述第二匹配訊號選擇性地將所述目標列位址儲存於所述存取儲存器中；以及基於對所述目標列位址的計數值與參考數目進行的比較來確定所述鎚擊位址。
- 如請求項3所述的半導體記憶體裝置，其中所述多個修復控制器包括：所述第一修復控制器；以及第二修復控制器，被配置成儲存所述缺陷位址。
- 如請求項4所述的半導體記憶體裝置，其中所述連接 邏輯被配置成基於所述多個修復控制器中的每一者中所儲存的主熔絲位元來辨識所述第一修復控制器與所述第二修復控制器。
- 如請求項5所述的半導體記憶體裝置，其中所述第一修復控制器中的每一者包括：所述缺陷位址儲存器，被配置成儲存所述主熔絲位元及所述存取位址的所述一部分，所述主熔絲位元指示對應存取位址是否儲存於所述缺陷位址儲存器中；以及第二位址比較器，被配置成對所述目標列位址與所述缺陷位址儲存器中所儲存的列位址中的相應一者進行比較以產生所述第二匹配訊號中的一個對應的第二匹配訊號。
- 如請求項6所述的半導體記憶體裝置，其中所述連接邏輯被配置成將所述對應的第二匹配訊號提供至所述多個計數器中的一個對應的計數器。
- 如請求項6所述的半導體記憶體裝置，其中所述連接邏輯被配置成基於所述主熔絲位元來改變連接至所述多個計數器的一部分的所述第一修復控制器的數目。
- 如請求項3所述的半導體記憶體裝置，其中所述監測器邏輯被配置成因應於所述第一匹配訊號指示所述目標列位址不與儲存於所述存取儲存器中的列位址中的相應一者匹配而將所述目標列位址儲存於所述存取儲存器中。
- 如請求項1所述的半導體記憶體裝置，其中所述連接邏輯包括： 切換矩陣，包括第一端子及第二端子，所述第一端子連接至所述多個修復控制器，所述第二端子連接至所述列鎚擊管理電路中的多個計數器，所述切換矩陣被配置成基於切換控制訊號將所述第一修復控制器經由所述第一端子及所述第二端子連接至所述多個計數器之中的對應計數器；以及切換訊號產生器，被配置成基於主熔絲位元產生所述切換控制訊號，所述主熔絲位元中的每一者指示是否儲存對應的存取位址。
- 如請求項1所述的半導體記憶體裝置，更包括：再新控制電路，被配置成對所述多個記憶體胞元列實行再新操作以及對在實體上與對應於所述鎚擊位址的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
- 如請求項11所述的半導體記憶體裝置，其中所述再新控制電路包括：再新控制邏輯，被配置成因應於與所述鎚擊位址相關聯的鎚擊事件偵測訊號而產生鎚擊再新訊號；再新時脈產生器，被配置成因應於再新控制訊號而產生再新時脈訊號；再新計數器，被配置成基於所述再新時脈訊號而產生與所述多個記憶體胞元列上的正常的再新操作相關聯的計數再新位址；鎚擊位址儲存器，被配置成儲存所述鎚擊位址且被配置成因應於所述鎚擊再新訊號而輸出所述鎚擊位址；以及 映射器，被配置成基於自所述鎚擊位址儲存器輸出的所述鎚擊位址而產生指定所述受害記憶體胞元列的位址的鎚擊再新位址。
- 如請求項12所述的半導體記憶體裝置，其中所述映射器被配置成基於所述鎚擊位址而產生至少兩個鎚擊再新位址。
- 如請求項11所述的半導體記憶體裝置，其中：所述存取位址中的每一者伴隨有自外部的記憶體控制器提供的現用命令；且所述列鎚擊管理電路被配置成因應於在所述現用命令之後自所述記憶體控制器施加的預充電命令來確定所述鎚擊位址。
- 如請求項1所述的半導體記憶體裝置，更包括：非揮發性儲存器，被配置成儲存所述缺陷位址，且其中所述非揮發性儲存器被配置成在所述半導體記憶體裝置的加電序列期間將所述缺陷位址提供至所述修復控制電路。
- 如請求項1所述的半導體記憶體裝置，其中所述記憶體胞元陣列包括：正常胞元陣列，包括多個正常記憶體胞元且連接至多條字元線；以及冗餘胞元陣列，包括多個冗餘記憶體胞元且連接至多條冗餘字元線，且其中，因應於目標存取位址的目標列位址與所述缺陷位址中的一者匹配，所述目標存取位址指定所述多個記憶體胞元列之中 的當前被存取的記憶體胞元列，所述修復控制電路被配置成輸出修復位址，所述修復位址替代所述目標存取位址且指定所述多條冗餘字元線中的一者。
- 如請求項1所述的半導體記憶體裝置，其中：所述記憶體胞元陣列包括多個儲存體陣列；所述多個修復控制器被劃分成對應於所述多個儲存體陣列的多個組，所述列鎚擊管理電路被配置成使用與所述多個儲存體陣列之中的第一儲存體陣列對應的第一組修復控制器作為儲存體儲存資源來儲存所述多個儲存體陣列之中與第二儲存體陣列相關聯的存取位址。
- 一種半導體記憶體裝置的操作方法，所述半導體記憶體裝置包括包含多個記憶體胞元列的記憶體胞元陣列，所述多個記憶體胞元列各自包括多個揮發性記憶體胞元，所述方法包括：藉由使用多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器來儲存存取位址的一部分，所述多個修復控制器各自包括缺陷位址儲存器；由所述第一修復控制器中的至少一者基於目標存取位址與所述第一修復控制器中的所述至少一者中所儲存的存取位址的比較而產生匹配訊號；藉由連接邏輯將所述匹配訊號提供至列鎚擊管理電路中的對 應計數器；藉由所述列鎚擊管理電路將所述對應計數器的計數值儲存於存取儲存器中；由所述列鎚擊管理電路基於所述計數值與參考數目的比較而確定鎚擊位址；以及藉由再新控制電路對在實體上與對應於所述鎚擊位址的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
- 如請求項18所述的方法，更包括：由所述連接邏輯基於主熔絲位元而辨識所述多個修復控制器之中的所述第一修復控制器，所述主熔絲位元各自指示對應存取位址是否儲存於所述第一修復控制器中；以及藉由所述連接邏輯將所述第一修復控制器連接至所述列鎚擊管理電路。
- 一種半導體記憶體裝置，包括：記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多個揮發性記憶體胞元；列鎚擊管理電路，被配置成：對與所述多個記憶體胞元列中的每一者的存取相關聯的存取位址中的每一者進行計數，以在所述列鎚擊管理電路中儲存計數值；以及基於所述計數值確定與所述多個記憶體胞元列中的被密集存取的至少一個記憶體胞元列相關聯的鎚擊位址； 再新控制電路，被配置成對所述多個記憶體胞元列實行再新操作以及對在實體上與對應於所述鎚擊位址的記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作；修復控制電路，包括多個修復控制器，所述多個修復控制器各自包括缺陷位址儲存器，所述修復控制電路被配置成對所述多個記憶體胞元列之中的缺陷記憶體胞元列進行修復；以及連接邏輯，被配置成將所述列鎚擊管理電路連接至所述多個修復控制器之中的未用於儲存缺陷位址的第一修復控制器，其中所述列鎚擊管理電路被配置成藉由使用所述第一修復控制器作為儲存資源對所述存取位址的一部分進行儲存來管理所述多個記憶體胞元列的列鎚擊。
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