TW202341144A - 半導體記憶體裝置和包括其的記憶體系統 - Google Patents

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Abstract

一種半導體記憶體裝置包括列鎚擊管理電路及再新控制電路。列鎚擊管理電路對每一記憶體胞元列上的存取的次數進行計數，以將計數值儲存於每一記憶體胞元列的計數胞元中作為計數資料。列鎚擊管理電路中的鎚擊位址佇列儲存被密集存取的候選鎚擊位址；因應於候選鎚擊位址的數目達到第二數目，使提供至記憶體控制器的錯誤訊號的邏輯位準發生轉變；以及因應於候選鎚擊位址的數目達到第一數目，輸出候選鎚擊位址中的一者作為鎚擊位址。再新控制電路對在實體上相鄰於與鎚擊位址對應的記憶體胞元列的受害記憶體胞元列實行鎚擊再新操作。

Description

半導體存儲設備和包括其的存儲系統
本揭露的實施例是有關於一種記憶體，且更具體而言，是有關於一種能夠防禦列鎚擊攻擊（row hammer attack）的半導體記憶體裝置及包括其的記憶體系統。 [相關申請案的交叉參考]
本申請案主張於2022年4月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0044441號及於2022年4月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0051804號以及於2022年4月19日在美國專利及商標局（United States Patent and Trademark Office，USPTO）提出申請的美國臨時申請案第63/332,389號及於2022年8月10日在USPTO提出申請的序列號為17/885,081的美國專利申請案的優先權，上述韓國專利申請案、美國臨時申請案及美國專利申請案的揭露內容全文以引用的方式併入本案。
半導體記憶體裝置可被分類為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置是指在斷電時會丟失儲存於其中的資料的記憶體裝置。作為揮發性記憶體裝置的實例，動態隨機存取記憶體（dynamic random access memory，DRAM）可用於各種裝置，例如行動系統、伺服器或圖形裝置。
實例性實施例可提供一種在對所有的多個記憶體胞元列的列鎚擊進行管理的同時能夠防禦列鎚擊攻擊的半導體記憶體裝置。
實例性實施例可提供一種包括在對所有的多個記憶體胞元列的列鎚擊進行管理的同時能夠防禦列鎚擊攻擊的半導體記憶體裝置的記憶體系統。
根據實例性實施例，一種半導體記憶體裝置包括記憶體胞元陣列、列鎚擊管理電路及再新控制電路。記憶體胞元陣列包括多個記憶體胞元列。所述多個記憶體胞元列中的每一者包括多個記憶體胞元。列鎚擊管理電路因應於來自外部的記憶體控制器的現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料。列鎚擊管理電路包括鎚擊位址佇列。鎚擊位址佇列基於計數值與第一參考次數的比較，基於先進先出（first-in first-out，FIFO）方案來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目；因應於鎚擊位址佇列中所儲存的候選鎚擊位址的數目達到等於或小於第一數目的第二數目，使提供至記憶體控制器的錯誤訊號的邏輯位準發生轉變；以及因應於鎚擊位址佇列中所儲存的候選鎚擊位址的數目達到第一數目，輸出鎚擊位址佇列中所儲存的候選鎚擊位址中的一者作為鎚擊位址。再新控制電路接收鎚擊位址，且對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於與鎚擊位址對應的記憶體胞元列。
根據實例性實施例，一種半導體記憶體裝置包括記憶體胞元陣列、列鎚擊管理電路及再新控制電路。記憶體胞元陣列包括多個記憶體胞元列。所述多個記憶體胞元列中的每一者包括多個記憶體胞元。列鎚擊管理電路因應於來自外部的記憶體控制器的現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料。列鎚擊管理電路包括鎚擊位址佇列。鎚擊位址佇列基於計數值與第一參考次數的第一比較，基於先進先出（FIFO）方案來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目；基於計數資料與第二參考次數及第三參考次數的第二比較而使提供至記憶體控制器的錯誤訊號的邏輯位準發生轉變，在候選鎚擊位址被儲存於所述多個FIFO暫存器中之後所述計數資料更與候選鎚擊位址中的每一者相關聯；以及基於第二比較的結果而輸出鎚擊位址佇列中所儲存的候選鎚擊位址中的一者作為鎚擊位址。再新控制電路接收鎚擊位址，且對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於與鎚擊位址對應的記憶體胞元列。
根據實例性實施例，一種記憶體系統包括半導體記憶體裝置以及對半導體記憶體裝置進行控制的記憶體控制器。半導體記憶體裝置包括記憶體胞元陣列、列鎚擊管理電路及再新控制電路。記憶體胞元陣列包括多個記憶體胞元列。所述多個記憶體胞元列中的每一者包括多個記憶體胞元。列鎚擊管理電路因應於來自記憶體控制器的現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料。列鎚擊管理電路包括鎚擊位址佇列。鎚擊位址佇列基於計數值與第一參考次數的比較，基於先進先出（FIFO）方案來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目；因應於鎚擊位址佇列中所儲存的候選鎚擊位址的數目達到等於或小於第一數目的第二數目，使提供至記憶體控制器的錯誤訊號的邏輯位準發生轉變；以及因應於鎚擊位址佇列中所儲存的候選鎚擊位址的數目達到第一數目，輸出鎚擊位址佇列中所儲存的候選鎚擊位址中的一者作為鎚擊位址。再新控制電路接收鎚擊位址，且對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於與鎚擊位址對應的記憶體胞元列。列鎚擊管理電路更包括隨機數產生器。隨機數產生器產生隨機計數資料，所述隨機計數資料是基於在半導體記憶體裝置的加電序列期間來自記憶體控制器的隨機初始化命令而欲儲存於所述多個記憶體胞元列中的每一者的計數胞元中。
因此，根據實例性實施例的半導體記憶體裝置可將多個記憶體胞元列中的每一者的現用計數儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料，且可基於在現用命令之後施加的後續命令而更新所述計數資料。另外，列鎚擊管理電路中的鎚擊位址佇列可因應於鎚擊位址佇列中的所有的FIFO暫存器或FIFO暫存器的一部分中所儲存的候選鎚擊位址，將提供至記憶體控制器的錯誤訊號的邏輯位準自第一邏輯位準轉變成第二邏輯位準。因此，在候選鎚擊位址被儲存於鎚擊位址佇列中之後，半導體記憶體裝置可對候選鎚擊位址上的列鎚擊攻擊進行管理。
在下文中將參考附圖更全面地闡述本揭露的實施例。在整個附圖中，相同的參考編號可指代相同的元件。
應理解，在本文中使用「第一（first）」、「第二（second）」、「第三（third）」等用語將一個元件與另一元件區分開，且所述元件不受該些用語的限制。因此，實例性實施例中的「第一」元件可在另一實例性實施例中被闡述為「第二」元件。
應理解，除非上下文中另有指明，否則每一實例性實施例內的特徵或態樣的說明通常應被認為可用於其他實施例中的其他相似的特徵或態樣。
除非上下文中另有指明，否則本文中所使用的單數形式「一（a、an）」及「所述（the）」旨在亦包括複數形式。
圖1是示出根據實例性實施例的記憶體系統的方塊圖。
參考圖1，記憶體系統20可包括記憶體控制器30及半導體記憶體裝置200。
記憶體控制器30可對記憶體系統20的總體操作進行控制。記憶體控制器30可對外部主機與半導體記憶體裝置200之間的總體資料交換進行控制。舉例而言，記憶體控制器30可因應於來自主機的請求而將資料寫入半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料。
另外，記憶體控制器30可向半導體記憶體裝置200發出操作命令以對半導體記憶體裝置200進行控制。在一些實例性實施例中，半導體記憶體裝置200是包括動態記憶體胞元的記憶體裝置，例如（舉例而言）動態隨機存取記憶體（DRAM）、雙倍資料速率5（double data rate 5，DDR5）同步DRAM（synchronous DRAM，SDRAM）、DDR6 SDRAM等。
記憶體控制器30向半導體記憶體裝置200傳輸時脈訊號CK（亦被稱為命令時脈訊號）、命令CMD及位址（訊號）ADDR。在本文中，為便於說明，時脈訊號（clock signal）CK、命令（command）CMD及位址（address）ADDR等用語可與多個時脈訊號（clock signals）CK、多個命令（commands）CMD及多個位址（addresses）ADDR等用語互換使用。當記憶體控制器30將資料訊號DQ寫入半導體記憶體裝置200中時，記憶體控制器30可將資料選通訊號DQS傳輸至半導體記憶體裝置200。當記憶體控制器30自半導體記憶體裝置200讀取資料訊號DQ時，半導體記憶體裝置200可將資料選通訊號DQS傳輸至記憶體控制器30。位址ADDR可伴隨有命令CMD且位址ADDR亦可被稱為存取位址。
記憶體控制器30可包括再新管理（refresh management，RFM）控制邏輯100，所述RFM控制邏輯100產生與所述多個記憶體胞元列的列鎚擊相關聯的RFM命令。
半導體記憶體裝置200包括對資料訊號DQ進行儲存的記憶體胞元陣列310、控制邏輯電路210及列鎚擊（row hammer，RH）管理電路500。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。記憶體胞元陣列310可包括多個記憶體胞元列且所述記憶體胞元列中的每一者可包括多個（揮發性）記憶體胞元。
列鎚擊管理電路500可因應於來自記憶體控制器30的現用命令對與所述多個記憶體胞元列中的每一者相關聯的存取次數進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料。列鎚擊管理電路500可基於計數值與第一參考次數（例如，圖5A中所示的NTH1）的比較，基於先進先出（FIFO）來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目；可因應於列鎚擊管理電路500中所儲存的候選鎚擊位址的數目達到等於或小於第一數目的第二數目而使提供至記憶體控制器30的錯誤訊號ERR的邏輯位準發生轉變；且可因應於列鎚擊管理電路500中所儲存的候選鎚擊位址的數目達到第一數目而輸出列鎚擊管理電路500中所儲存的候選鎚擊位址中的一者作為鎚擊位址。此處，用語「集中存取」可意指對特定的記憶體胞元列進行存取達與第一參照次數相同或多於第一參照次數的數目。
因應於在現用命令之後施加的後續命令（例如，現用計數更新命令或預充電命令），列鎚擊管理電路500可實行內部讀取-更新-寫入操作，以自所述多個記憶體胞元列之中的目標記憶體胞元列讀取計數資料，更新所讀取的計數資料，且將已更新的計數資料寫入目標記憶體胞元列中。
列鎚擊管理電路500可因應於後續命令而更新儲存於目標記憶體胞元列的計數胞元中的計數值。現用計數更新命令可為用於標示內部讀取-更新-寫入操作的專用命令，所述專用命令在對目標記憶體胞元列的讀取命令或寫入命令之後且在對目標記憶體胞元列進行預充電之前被施加至半導體記憶體裝置200。
在實例性實施例中，鎚擊管理電路500可因應於在施加有現用命令之後選擇性地施加的包括自動預充電的讀取命令或包括自動預充電的寫入命令而在對目標記憶體胞元列進行預充電之前實行內部讀取-更新-寫入操作。
由於對資料進行儲存的記憶體胞元的電荷洩漏，半導體記憶體裝置200週期性地實行再新操作。由於半導體記憶體裝置200的製造製程的按比例縮小，記憶體胞元的儲存容量減小且再新週期縮短。由於整個再新時間隨著半導體記憶體裝置200的記憶體容量的增大而增加，因此再新週期被進一步縮短。
為了對由於對特定列或鎚擊位址進行密集存取而導致的相鄰記憶體胞元的劣化進行補償，採用目標列再新（target row refresh，TRR）方案且開發記憶體內再新方案來減輕記憶體控制器的負擔。在實施例中，記憶體控制器在TRR方案中完全負責鎚擊再新操作，且半導體記憶體裝置在記憶體內再新方案中亦完全負責鎚擊再新操作。
隨著記憶體容量增大且對半導體記憶體裝置的低功耗的需求增加，對於增大用於記憶體內再新的晶片大小開銷（overhead）的需求可能大。另外，由於即使不存在密集存取時半導體記憶體裝置亦實施鎚擊再新操作，因此功耗可能會增大。另外，對選自所述多個記憶體胞元列的一些記憶體胞元列的列鎚擊進行管理。
在根據實例性實施例的記憶體系統20中，當列鎚擊管理電路500對與所述多個記憶體胞元列相關聯的現用數目中的每一者進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料，且可基於計數值對所有的記憶體胞元列的列鎚擊進行管理，半導體記憶體裝置200可向記憶體控制器30告知列鎚擊管理電路500中所包括的鎚擊位址的狀態，且使用錯誤訊號ERR來儲存候選鎚擊位址。
圖2是示出根據實例性實施例的圖1中的記憶體控制器的方塊圖。
參考圖2，記憶體控制器30可包括經由匯流排31彼此連接的中央處理單元（central processing unit，CPU）35、RFM控制邏輯100、再新邏輯40、主機介面50、排程器55及記憶體介面60。
CPU 35可對記憶體控制器30的總體操作進行控制。CPU 35可藉由匯流排31對RFM控制邏輯100、再新邏輯40、主機介面50、排程器55及記憶體介面60進行控制。
再新邏輯40可基於半導體記憶體裝置200的再新間隔而產生用於對所述多個記憶體胞元列的記憶體胞元進行再新的自動再新命令。
主機介面50可與主機實行介接。
排程器55可對記憶體控制器30中產生的命令序列的排程及傳輸進行管理。排程器55可經由記憶體介面60將現用命令及後續命令傳輸至半導體記憶體裝置200且半導體記憶體裝置200可更新記憶體胞元列中的每一者的現用計數以對所有的記憶體胞元列的列鎚擊進行管理。
記憶體介面60可與半導體記憶體裝置200實行介接。
圖3是示出根據實例性實施例的圖1中的半導體記憶體裝置的實例的方塊圖。
參考圖3，半導體記憶體裝置200可包括控制邏輯電路210、位址暫存器220、儲存體控制邏輯230、再新控制電路400、列位址多工器240、行位址鎖存器250、列解碼器260、行解碼器270、記憶體胞元陣列310、感測放大器單元285、輸入/輸出（input/output，I/O）閘控電路290、錯誤校正碼（error correction code，ECC）引擎350、時脈緩衝器225、選通訊號產生器235、列鎚擊管理電路500及資料I/O緩衝器320。
記憶體胞元陣列310可包括第一儲存體陣列310a至第十六儲存體陣列310s。列解碼器260可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一列解碼器260a至第十六列解碼器260s。行解碼器270可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一行解碼器270a至第十六行解碼器270s。感測放大器單元285可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一感測放大器285a至第十六感測放大器285s。
第一儲存體陣列310a至第十六儲存體陣列310s、第一列解碼器260a至第十六列解碼器260s、第一行解碼器270a至第十六行解碼器270s與第一感測放大器285a至第十六感測放大器285s可形成第一儲存體至第十六儲存體。第一儲存體陣列310a至第十六儲存體陣列310s中的每一者包括形成於多條字元線WL與多條位元線BTL的交叉部分處的多個記憶體胞元MC。
位址暫存器220可自記憶體控制器30接收包括儲存體位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR的位址ADDR。位址暫存器220可將所接收的儲存體位址BANK_ADDR提供至儲存體控制邏輯230，可將所接收的列位址ROW_ADDR提供至列位址多工器240，且可將所接收的行位址COL_ADDR提供至行位址鎖存器250。
儲存體控制邏輯230可因應於儲存體位址BANK_ADDR而產生儲存體控制訊號。第一列解碼器260a至第十六列解碼器260s中與儲存體位址BANK_ADDR對應的一者因應於儲存體控制訊號而被啟用，且第一行解碼器270a至第十六行解碼器270s中與儲存體位址BANK_ADDR對應的一者因應於儲存體控制訊號而被啟用。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自再新控制電路400接收再新列位址REF_ADDR。列位址多工器240可選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址SRA。自列位址多工器240輸出的列位址SRA被施加至第一列解碼器260a至第十六列解碼器260s。
再新控制電路400可因應於來自控制邏輯電路210的第一再新控制訊號IREF1及第二再新控制訊號IREF2而在正常再新模式下依序地增大或減小再新列位址REF_ADDR。再新控制電路400可在鎚擊再新模式下接收鎚擊位址HADDR且可輸出一或多個鎚擊再新位址，所述一或多個鎚擊再新位址將在實體上與對應於鎚擊位址的記憶體胞元列相鄰的一或多個受害記憶體胞元列標示為再新列位址REF_ADDR。
第一列解碼器260a至第十六列解碼器260s中藉由儲存體控制邏輯230而被啟用的一者可對自列位址多工器240輸出的列位址SRA進行解碼，且可啟用與列位址SRA對應的字元線。舉例而言，被啟用的儲存體列解碼器對與列位址對應的字元線施加字元線驅動電壓。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可暫時地儲存所接收的行位址COL_ADDR。在一些實施例中，在突發模式下，行位址鎖存器250可產生作為所接收的行位址COL_ADDR的增量的行位址COL_ADDR'。行位址鎖存器250可將暫時儲存的或產生的行位址COL_ADDR'施加至第一行解碼器270a至第十六行解碼器270s。
第一行解碼器270a至第十六行解碼器270s中的被啟用的一者藉由I/O閘控電路290而啟用對應於儲存體位址BANK_ADDR及行位址COL_ADDR的感測放大器。
I/O閘控電路290可包括用於對輸入/輸出資料進行閘控的電路系統，且可更包括輸入資料遮罩邏輯（mask logic）、用於儲存自第一儲存體陣列310a至第十六儲存體陣列310s輸出的資料的讀取資料鎖存器、以及用於將資料寫入至第一儲存體陣列310a至第十六儲存體陣列310s的寫入驅動器。
藉由與第一儲存體陣列310a至第十六儲存體陣列310s中的欲被讀取資料的所選擇的一個儲存體陣列耦合的感測放大器來對自所述所選擇的一個儲存體陣列讀取的碼字CW（例如，圖16中的讀取碼字RCW）進行感測，且將碼字CW儲存於讀取資料鎖存器中。在由ECC引擎350對碼字CW實行ECC解碼之後，可將儲存於讀取資料鎖存器中的碼字CW作為資料DTA（例如，圖16中的校正資料C_DTA）提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料DTA轉換成資料訊號DQ，且可將資料訊號DQ與資料選通訊號DQS一起傳輸至記憶體控制器30。
可將欲被寫入第一儲存體陣列310a至第十六儲存體陣列310s中的所選擇的一個儲存體陣列中的資料訊號DQ自記憶體控制器30提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料訊號DQ轉換成資料DTA且可將資料DTA提供至ECC引擎350。ECC引擎350可對資料DTA實行ECC編碼以產生同位位元（parity bit），且ECC引擎350可將包括資料DTA及同位位元的碼字CW提供至I/O閘控電路290。I/O閘控電路290可經由寫入驅動器將碼字CW寫入所述所選擇的一個儲存體陣列中的子頁面中。
資料I/O緩衝器320可在半導體記憶體裝置200的寫入操作中藉由將資料訊號DQ轉換成資料DTA而將資料訊號DQ自記憶體控制器30提供至ECC引擎350，且可在半導體記憶體裝置200的讀取操作中自ECC引擎350將資料DTA轉換成資料訊號DQ且可將資料訊號DQ及資料選通訊號DQS傳輸至記憶體控制器30。
ECC引擎350可基於來自控制邏輯電路210的第二控制訊號CTL2對資料DTA實行ECC編碼且可對碼字CW實行ECC解碼。ECC引擎350可基於來自控制邏輯電路210的第二控制訊號CTL2對自列鎚擊管理電路500提供的計數資料CNTD實行ECC編碼及ECC解碼。
時脈緩衝器225可接收時脈訊號CK，可藉由對時脈訊號CK進行緩衝來產生內部時脈訊號ICK，且可將內部時脈訊號ICK提供至對命令CMD及位址ADDR進行處理的電路組件。
選通訊號產生器235可接收時脈訊號CK，可基於時脈訊號CK產生資料選通訊號DQS，且可將資料選通訊號DQS提供至記憶體控制器30。
列鎚擊管理電路500可因應於來自記憶體控制器30的現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料。列鎚擊管理電路500可基於計數值與第一參考次數（例如，圖5A中所示的NTH1）的比較，基於先入先出（FIFO）儲存所述多個記憶體胞元列之中被集中存取的一或多個候選鎚擊位址達第一數目；可因應於列鎚擊管理電路500中所儲存的候選鎚擊位址的數目達到等於或小於第一數目的第二數目而使藉由錯誤引腳201提供至記憶體控制器30的錯誤訊號ERR的邏輯位準發生轉變；且可因應於列鎚擊管理電路500中所儲存的候選鎚擊位址的數目達到第一數目，將列鎚擊管理電路500中所儲存的候選鎚擊位址中的一者作為鎚擊位址HADDR提供至再新控制電路400。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。舉例而言，控制邏輯電路210可為半導體記憶體裝置200產生控制訊號，以實行寫入操作、讀取操作、正常再新操作及鎚擊再新操作。控制邏輯電路210可包括對自記憶體控制器30接收的命令CMD進行解碼的命令解碼器211及對半導體記憶體裝置200的操作模式進行設定的模式暫存器212。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210可向I/O閘控電路290提供第一控制訊號CTL1、向ECC引擎350提供第二控制訊號CTL2、且向列鎚擊管理電路500提供第三控制訊號CTL3。另外，命令解碼器211可藉由對命令CMD進行解碼來產生內部命令訊號，所述內部命令訊號包括第一再新控制訊號IREF1、第二再新控制訊號IREF2、現用訊號IACT、預充電訊號IPRE、讀取訊號IRD及寫入訊號IWR。
圖4示出根據實例性實施例的圖3所示半導體記憶體裝置中的第一儲存體陣列的實例。
參考圖4，第一儲存體陣列310a包括多條字元線WL0至WLm-1（m是大於二的自然數）、多條位元線BTL0至BTLn-1（n是大於二的自然數）、以及設置於字元線WL0至WLm-1與位元線BTL0至BTLn-1之間的交叉部分處的多個記憶體胞元MC。記憶體胞元MC中的每一者包括耦合至字元線WL0至WLm-1中的每一者及位元線BTL0至BTLn-1中的每一者的胞元電晶體，且胞元電容器耦合至胞元電晶體。記憶體胞元MC中的每一者可具有DRAM胞元結構。字元線WL0至WLm-1中的每一者在第一方向D1上延伸且位元線BTL0至BTLn-1中的每一者在與第一方向D1交叉的第二方向D2上延伸。
耦合至所述多個記憶體胞元MC的字元線WL0至WLm-1可被稱為第一儲存體陣列310a的列，且耦合至所述多個記憶體胞元MC的位元線BTL0至BTLn-1可被稱為第一儲存體陣列310a的行。
圖5A是示出根據實例性實施例的圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。
參考圖5A，列鎚擊管理電路500a可包括加法器510a（其亦可被稱為加法器電路）、比較器520（其亦可被稱為比較器電路）、暫存器540及鎚擊位址佇列600。在實例性實施例中，列鎚擊管理電路500a可更包括隨機數產生器RNG 550（其亦可被稱為隨機數產生器電路）。
加法器510a對自目標記憶體胞元列的計數胞元讀取的讀取計數資料CNTD進行更新，以藉由將計數資料CNTD增大一來提供更新計數資料UCNTD，所述讀取計數資料CNTD是自目標記憶體胞元列的計數胞元讀取，且對讀取計數資料CNTD實行ECC解碼操作。加法器510a可對讀取計數資料CNTD進行更新。加法器510a可使用向上計數器（up-counter）來實施。
更新計數資料UCNTD被提供至ECC引擎350，且ECC引擎350對更新計數資料UCNTD實行ECC編碼操作。
暫存器540可儲存第一參考次數NTH1。比較器520可將讀取計數資料CNTD與第一參考次數NTH1進行比較，以輸出指示比較結果的第一比較訊號CS1。
第一參考次數NTH1可包括預設參考次數及預設參考次數的倍數。因此，第一比較訊號CS1可包括多個位元。
因應於第一比較訊號CS1指示讀取計數資料CNTD等於或大於第一參考次數NTH1，鎚擊位址佇列600可儲存標示目標記憶體胞元列的目標存取位址T_ROW_ADDR作為候選鎚擊位址，且可向圖3中的再新控制電路400提供儲存於鎚擊位址佇列600中的候選鎚擊位址中的一者作為鎚擊位址HADDR。鎚擊位址佇列600可儲存存取次數等於或大於第一參考次數NTH1的目標存取位址T_ROW_ADDR作為候選鎚擊位址，且可基於鎚擊位址佇列600中所儲存的候選鎚擊位址的數目來指示鎚擊位址佇列600的狀態。
隨機數產生器550可基於隨機初始化訊號RN_INIT產生欲儲存於所述多個記憶體胞元列中的每一者的計數胞元中的隨機計數資料RCNTD，所述隨機初始化訊號RN_INIT是基於在半導體記憶體裝置200的加電序列期間來自記憶體控制器30的隨機初始化命令，且可藉由ECC引擎350將隨機計數資料RCNTD儲存於記憶體胞元列中的每一者中的計數胞元中。隨機初始化訊號RN_INIT可自圖3中的控制邏輯電路210提供，且可包括於第三控制電路CTL3中。
圖5B是示出根據實例性實施例的圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。
參考圖5B，列鎚擊管理電路500b可包括加法器510b、比較器520、暫存器540、（tRAS）計數器560（其亦可被稱為計數器電路）及鎚擊位址佇列600。列鎚擊管理電路500b可更包括隨機數產生器550。
圖5B所示列鎚擊管理電路500b與圖5A所示列鎚擊管理電路500a的不同之處在於，列鎚擊管理電路500b更包括計數器560且在加法器510b的操作方面有所不同。
計數器560可藉由因應於接收到現用訊號IACT而開始計數操作且因應於接收到預充電訊號IPRE而結束計數操作來產生間隔計數值ICNT，且可向加法器510b提供間隔計數訊號ICNT。因此，間隔計數值ICNT可代表目標記憶體胞元列的啟用時間間隔tRAS。即，計數器560可對目標記憶體胞元列上的現用命令與預充電命令之間的時間間隔進行計數，乃因現用訊號IACT與現用命令相關聯且預充電訊號IPRE與預充電命令相關聯。
加法器510b可讀取自目標記憶體胞元列的計數胞元讀取的計數資料CNTD及間隔計數值ICNT，以提供更新計數資料UCNTD1。在自目標記憶體胞元列的計數胞元讀取計數資料CNTD之後將計數資料CNTD提供至加法器510b，且對計數資料CNTD實行ECC解碼操作。因此，更新計數資料UCNTD1可反映目標記憶體胞元列的啟用時間間隔tRAS。更新計數資料UCNTD1被提供至ECC引擎350，且ECC引擎350對更新計數資料UCNTD1實行ECC編碼操作。
因此，列鎚擊管理電路500b可藉由反映目標記憶體胞元列的啟用時間間隔tRAS來確定鎚擊位址HADDR，且可防止由於被賦能的字元線（例如，目標記憶體胞元列）而產生的傳送閘效應（pass gate effect）。
圖6是示出根據實例性實施例的圖3中的再新控制電路的實例的方塊圖。
參考圖6，再新控制電路400可包括再新控制邏輯410、再新時脈產生器420（其亦可被稱為再新時脈產生器電路）、再新計數器430（其亦可被稱為再新計數器）及鎚擊再新位址產生器440。
再新控制邏輯410可因應於再新管理訊號RFMS而提供模式訊號MS。另外，再新控制邏輯410可因應於第一再新控制訊號IREF1及第二再新控制訊號IREF2中的一者而向鎚擊再新位址產生器440提供鎚擊再新訊號HREF以對鎚擊位址的輸出時序進行控制。
圖3中的控制邏輯電路210可基於來自記憶體控制器30的再新管理命令而向再新控制電路400提供再新管理訊號RFMS。
再新時脈產生器420可基於第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS而產生指示正常再新操作的時序的再新時脈訊號RCK。再新時脈產生器420可因應於接收到第一再新控制訊號IREF1或者在當第二再新控制訊號IREF2被啟用的時間期間產生再新時脈訊號RCK。
當來自記憶體控制器30的命令CMD對應於自動再新命令時，每當控制邏輯電路210接收到自動再新命令時，圖3中的控制邏輯電路210均可對再新控制電路400施加第一再新控制訊號IREF1。當來自記憶體控制器30的命令CMD對應於自我再新進入命令時，控制邏輯電路210可對再新控制電路400施加第二再新控制訊號IREF2且第二再新控制訊號IREF2自在控制邏輯電路210接收到自我再新進入命令時的時間點至在控制邏輯電路210接收到自我再新退出命令時的時間點被啟用。
再新計數器430可藉由在再新時脈訊號RCK的週期處實行計數操作來產生依序地標示記憶體胞元列的計數器再新位址CREF_ADDR，且可將計數器再新位址CREF_ADDR作為再新列位址REF_ADDR提供至圖3中的列位址多工器240。
鎚擊再新位址產生器440可包括鎚擊位址儲存器450及映射器460（其亦可被稱為映射器電路）。
鎚擊位址儲存器450可儲存鎚擊位址HADDR且可因應於鎚擊再新訊號HREF而將鎚擊位址HADDR輸出至映射器460。映射器460可產生標示一或多個受害記憶體胞元列的鎚擊再新位址HREF_ADDR，所述一或多個受害記憶體胞元列在實體上相鄰於與鎚擊位址HADDR對應的記憶體胞元列。
鎚擊再新位址產生器440可將鎚擊再新位址HREF_ADDR作為再新列位址REF_ADDR提供至圖3中的列位址多工器240。
圖7是示出根據實例性實施例的圖6中所示的再新時脈產生器的實例的電路圖。
參考圖7，再新時脈產生器420a可包括多個振盪器421、422及423、多工器424及解碼器425a。解碼器425a可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制訊號RCS1。振盪器421、422及423產生具有不同週期的再新時脈訊號RCK1、RCK2與RCK3。多工器424因應於時脈控制訊號RCS1而選擇再新時脈訊號RCK1、RCK2及RCK3中的一者來提供再新時脈訊號RCK。
由於模式訊號MS指示發生列鎚擊事件，因此再新時脈產生器420a可藉由選擇再新時脈訊號RCK1、RCK2及RCK3中的一者來調整再新循環。
圖8是示出根據實例性實施例的圖6中的再新時脈產生器的實例的電路圖。
參考圖8，再新時脈產生器420b可包括解碼器425b、偏置單元426及振盪器427。
解碼器425b可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制訊號RCS2。偏置單元426因應於時脈控制訊號RCS2而產生控制電壓VCON。振盪器427根據控制電壓VCON而產生具有可變週期的再新時脈訊號RCK。
由於模式訊號MS指示發生列鎚擊事件，因此再新時脈產生器420b可藉由基於時脈控制訊號RCS2而改變再新時脈訊號RCK的週期來調整再新循環。
圖9示出根據實例性實施例的圖5A或圖5B所示列鎚擊管理電路中的鎚擊位址佇列的實例。
參考圖9，鎚擊位址佇列600a可包括多個FIFO暫存器610a、610b、…、610h及監測邏輯650a（其亦可被稱為監測邏輯電路）。所述多個FIFO暫存器610a、610b、…、610h的數目可對應於第一數目。
所述多個FIFO暫存器610a、610b、…、610h可基於FIFO方案儲存自輸入端子IN至輸出端子OUT的多個候選鎚擊位址CHADDRa、CHADDRb、…、CHADDRh達第一數目。
監測邏輯650a可連接至所述多個FIFO暫存器610a、610b、…、610h，可對所述多個FIFO暫存器610a、610b、…、610h進行管理，且可對所述多個FIFO暫存器610a、610b、…、610h中的每一者是否儲存有候選鎚擊位址進行監測。因應於所述多個FIFO暫存器610a、610b、…、610h中所儲存的候選鎚擊位址的數目達到第一數目（即，因應於所述多個FIFO暫存器已滿），監測邏輯650a可輸出自所有的候選鎚擊位址之中首先輸入的候選鎚擊位址作為鎚擊位址HADDR，且可藉由因應於輸出鎚擊位址HADDR而將錯誤訊號ERR1的邏輯位準自第一邏輯位準轉變成不同於第一邏輯位準的第二邏輯位準而向記憶體控制器30告知鎚擊位址佇列600a的狀態。
因應於錯誤訊號ERR1的轉變，圖2所示記憶體控制器30對半導體記憶體裝置200施加再新管理命令，且監測邏輯650a可因應於以鎚擊位址HADDR為基礎的鎚擊再新操作完成而將錯誤訊號ERR1轉變成第一邏輯位準。即，監測邏輯650a可在自監測邏輯650a輸出鎚擊位址HADDR處的時間點起經過預定時間間隔之後，因應於鎚擊再新操作而將錯誤訊號ERR1轉變成第一邏輯位準。
圖10是示出根據實例性實施例的圖9所示鎚擊位址佇列的實例性操作的時序圖。
在圖10中，假定圖9中的所述多個FIFO暫存器610a、610b、…、610h包括三個FIFO暫存器610a、610b及610c，且對由重複的列位址RA=x、列位址RA=y及列位址RA=z標示的記憶體胞元列進行存取。另外，假定第一參考次數NTH1對應於1024。
在圖10中，ACT-x表示與列位址RA=x相伴的現用命令，PRE-x表示由列位址RA=x標示的記憶體胞元列上的預充電命令，ACT-y表示與列位址RA=y相伴的現用命令，PRE-y表示由列位址RA=y標示的記憶體胞元列上的預充電命令，ACT-z表示與列位址RA=z相伴的現用命令，且PRE-z表示由列位址RA=z標示的記憶體胞元列上的預充電命令。
參考圖9及圖10，因應於與由列位址RA=x標示的記憶體胞元列相關聯的計數值（例如，計數資料CNTD）達到1024，將列位址RA=x儲存於FIFO暫存器610a中作為候選鎚擊位址。因應於與由列位址RA=y標示的記憶體胞元列相關聯的計數值（例如，計數資料CNTD）達到1024，將列位址RA=y儲存於FIFO暫存器610b中作為候選鎚擊位址。因應於與由列位址RA=z標示的記憶體胞元列相關聯的計數值（例如，計數資料CNTD）達到1024，將列位址RA=z儲存於FIFO暫存器610a中作為候選鎚擊位址。
由於所有的FIFO暫存器610a、610b及610c均儲存有候選鎚擊位址，因此監測邏輯650a藉由將錯誤訊號ERR1轉變成第二邏輯位準而向記憶體控制器30告知鎚擊位址佇列600a已滿（即，在鎚擊位址佇列600a中不存在可用空間）。因應於錯誤訊號ERR1的轉變，記憶體控制器30可停止對半導體記憶體裝置200施加現用命令，且可對半導體記憶體裝置200施加再新管理RFM命令。監測邏輯650a可因應於FIFO暫存器610a中所儲存的列位址RA=x作為鎚擊位址進行輸出而將錯誤訊號ERR1自第一邏輯位準（例如，邏輯高位準）轉變成第二邏輯位準（例如，邏輯低位準）。
圖6中的再新控制電路400可對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於與鎚擊位址對應的記憶體胞元列，且監測邏輯650a可在鎚擊再新操作完成之後將錯誤訊號ERR1轉變成第一邏輯位準。鎚擊再新操作由圖10中的立即列鎚擊（row hammer，R/H）減低（Immediate R/H mitigation）來表示。
圖11示出根據實例性實施例的圖5A或圖5B所示列鎚擊管理電路中的鎚擊位址佇列的實例。
參考圖11，鎚擊位址佇列600b可包括多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h、監測邏輯650b、多工器660a及計數器670a。所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h的數目可對應於第一數目。
所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者可儲存多個候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的相應一者達第一數目，所述多個候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的每一者的存取次數等於或大於第一參考次數NTH1。所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者亦可基於FIFO方案，在將候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh儲存於所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中作為附加計數資料ACNTDa、ACNTDb、ACNTDc、ACNTDd、ACNTDe、ACNTDf、ACNTDg及ACNTDh中的相應一者之後，對與候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的每一者相關聯的附加存取次數中的相應一者進行儲存。
監測邏輯650b可連接至所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h，可對所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h進行管理，且可監測所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者是否儲存有候選鎚擊位址。因應於所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中所儲存的候選鎚擊位址的數目達到較第一數目小的第二數目（即，因應於所述多個FIFO暫存器已滿），監測邏輯650b可藉由將錯誤訊號ERR2的邏輯位準自第一邏輯位準轉變成與第一邏輯位準不同的第二邏輯位準而向記憶體控制器30告知鎚擊位址佇列600b的狀態，且可基於附加計數資料ACNTDa、ACNTDb、ACNTDc、ACNTDd、ACNTDe、ACNTDf、ACNTDg及ACNTDh來產生選擇訊號SEL1。
多工器660a可接收候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh，且可基於選擇訊號SEL1而輸出候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh之中附加計數資料最大的候選鎚擊位址作為鎚擊位址HADDR。
因應於錯誤訊號ERR1的轉變，記憶體控制器30可停止對半導體記憶體裝置200施加現用命令，且可對半導體記憶體裝置200施加再新管理RFM命令。監測邏輯650b可因應於自所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的一者輸出的鎚擊位址HADDR而將錯誤訊號ERR2自第一邏輯位準（例如，邏輯高位準）轉變成第二邏輯位準（例如，邏輯低位準）。
計數器670a可在候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的每一者被儲存於所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的相應一者中之後，對與候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的每一者相關聯的計數資料CNTD進行計數，以產生附加計數資料ACNTD，且可將附加計數資料ACNTD儲存於對應的FIFO暫存器中。
所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者可包括第一區611及第二區613，第一區611用於儲存候選鎚擊位址（例如，候選鎚擊位址CHADDRa），第二區613用於儲存附加計數資料（例如，附加計數資料ACNTDa）。
當列鎚擊管理電路500採用鎚擊位址佇列600b時，列鎚擊管理電路500可儲存記憶體控制器30在其中記憶體控制器30辨識出錯誤訊號ERR2的轉變的轉回時間（turn-around time）期間發出的現用命令，且再新控制電路400可對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於與最後儲存於鎚擊位址佇列600b中的候選鎚擊位址對應的記憶體胞元列。
圖12A示出根據實例性實施例的圖5A或圖5B所示列鎚擊管理電路中的鎚擊位址佇列的實例。
參考圖12A，鎚擊位址佇列600b可包括多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h、監測邏輯650c、多工器660b、比較器675及暫存器680。所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h的數目可對應於第一數目。
所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者可儲存多個候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的相應一者，所述多個候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的每一者的存取次數均等於或大於第一參考次數NTH1。所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者亦可基於FIFO方案，在將候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh儲存於所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中作為計數資料CNTDa、CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg及CNTDh中的相應一者之後，對與候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh中的每一者相關聯的附加存取次數中的相應一者進行儲存。
監測邏輯650c可連接至所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h，可對所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h進行管理，且可監測所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者是否儲存有候選鎚擊位址。
暫存器680可儲存較第一參考次數NTH1大的第二參考次數NTH2，以及較第二參考次數NTH2大的第三參考次數NTH3。暫存器680可向比較器675提供第二參考次數NTH2及第三參考次數NTH3。
比較器675可將儲存於所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者中作為計數資料CNTD的計數資料CNTDa、CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg及CNTDh中的每一者與第二參考次數NTH2及第三參考次數NTH3進行比較，以產生（例如，輸出）第二比較訊號CS2，且可將第二比較訊號CS2提供至監測邏輯650c。第二比較訊號CS2可包括多個位元，且可指示相對於第二參考次數NTH2及第三參考次數NTH3，計數資料CNTD是更大還是更小。
監測邏輯650c可基於第二比較訊號CS2產生選擇訊號SEL2，選擇訊號SEL2與自候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh之中選擇與超過第二參考次數NTH2的計數資料對應的第一候選鎚擊位址相關聯；且可將選擇訊號SEL2提供至多工器660b。監測邏輯650c可基於第二比較訊號CS2產生選擇訊號SEL2，選擇訊號SEL2與自候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh之中選擇與超過第三參考次數NTH3的計數資料對應的第二候選鎚擊位址相關聯；可將選擇訊號SEL2提供至多工器660b，且可將錯誤訊號ERR3的邏輯位準自第一邏輯位準轉變成第二邏輯位準。
多工器660b可基於選擇訊號SEL2而接收候選鎚擊位址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg及CHADDRh，且可輸出與超過第二參考次數NTH2的計數資料對應的第一候選鎚擊位址作為鎚擊位址HADDR，或者可輸出與超過第三參考次數NTH3的計數資料對應的第二候選鎚擊位址作為鎚擊位址HADDR。
當鎚擊位址佇列600c輸出第一候選鎚擊位址作為鎚擊位址HADDR時，圖3中的再新控制電路400可在所述多個記憶體胞元列上在正常再新時序處對兩個受害記憶體胞元列實行鎚擊再新操作，所述兩個受害記憶體胞元列在實體上相鄰於與第一候選鎚擊位址對應的第一記憶體胞元列。
當鎚擊位址佇列600c輸出第二候選鎚擊位址作為鎚擊位址HADDR時，因應於錯誤訊號ERR3的轉變，記憶體控制器30可停止對半導體記憶體裝置200施加現用命令，且可對半導體記憶體裝置200施加再新管理RFM命令。圖3中的再新控制電路400可因應於再新管理訊號RFMS而對四個受害記憶體胞元列實行鎚擊再新操作，所述四個受害記憶體胞元列在實體上相鄰於與第二候選鎚擊對應的第二記憶體胞元列。
所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的每一者可包括第一區612及第二區614，第一區612用於儲存候選鎚擊位址（例如，候選鎚擊位址CHADDRa），第二區614用於儲存計數資料（例如，附加計數資料CNTDa）。
圖12B示出根據實例性實施例的圖12A所示鎚擊位址佇列的實例性操作。
參考圖5A、圖12A及圖12B，當特定記憶體胞元列的計數資料CNTD（例如，啟用計數）等於或大於第一參考次數NTH1時，列鎚擊管理電路500a將特定記憶體胞元列的列位址儲存於鎚擊位址佇列600c中作為候選鎚擊位址。當在特定記憶體胞元列的列位址被儲存於鎚擊位址佇列600c中之後特定記憶體胞元列的計數資料CNTD等於或大於第二參考次數NTH2時，監測邏輯650c產生選擇訊號SEL2，以用於自所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中所儲存的候選鎚擊位址之中選擇具有優先權的特定記憶體胞元列的列位址。圖3中的再新控制電路400可在所述多個記憶體胞元列上在正常再新時序處對在實體上與具有優先權的特定記憶體胞元列相鄰的受害記憶體胞元列實行鎚擊再新操作。
當特定記憶體胞元列的列位址仍被儲存於所述多個FIFO暫存器610a、610b、610c、610d、610e、610f、610g及610h中的一者中，且特定記憶體胞元列的計數資料CNTD等於或大於第三參考次數NTH3時，監測邏輯650c將錯誤訊號ERR3的邏輯位準自第一邏輯位準轉變成第二邏輯位準，且產生用於對特定記憶體胞元列的列位址進行選擇的選擇訊號SEL2。因應於錯誤訊號ERR3的轉變，記憶體控制器30可停止對半導體記憶體裝置200施加現用命令，且可對半導體記憶體裝置200施加再新管理RFM命令。圖3中的再新控制電路400可因應於再新管理訊號RFMS而對受害記憶體胞元列實行鎚擊再新操作，所述受害記憶體胞元列在實體上相鄰於特定記憶體胞元列。
圖5A、圖5B及圖9至圖12B中闡述列鎚擊管理電路500包括一個鎚擊位址佇列600。然而，實施例並非僅限於此。舉例而言，在實例性實施例中，列鎚擊管理電路500可包括與圖3中的第一儲存體陣列310a至第十六儲存體陣列310s的數目對應的多個鎚擊位址佇列，且所述多個鎚擊位址佇列中的每一者可與第一儲存體陣列310a至第十六儲存體陣列310s中的相應一者相關聯。當所述多個鎚擊位址佇列中的一者充滿候選鎚擊位址時，所述一個鎚擊位址佇列將對應的錯誤訊號的邏輯位準轉變成第二邏輯位準，且記憶體控制器30可因應於所述對應的錯誤訊號的轉變而對與所述一個鎚擊位址佇列對應的記憶體陣列施加再新管理命令，同時記憶體控制器30對其他儲存體陣列實行正常操作。即，可對來自所述多個鎚擊位址佇列的錯誤訊號進行合併，且將經合併的錯誤訊號提供至記憶體控制器30。
另外，除使用錯誤訊號ERR以外，所述多個鎚擊位址佇列可將所述對應的儲存體的儲存體位址寫入圖3中的模式暫存器212中，且記憶體控制器30可藉由對模式暫存器212進行讀取而對所述對應的儲存體陣列施加再新管理命令，同時記憶體控制器30對其他的儲存體陣列實行正常操作。
圖13示出根據一些實例性實施例的圖3所示半導體記憶體裝置中的第一儲存體陣列及第一感測放大器。
參考圖13，在第一儲存體陣列310a中，在第一方向D1上可設置有I個子陣列區塊SCB，且在垂直於第一方向D1的第二方向D2上可設置有J個子陣列區塊SCB。I及J分別代表子陣列區塊SCB在第一方向D1上及在第二方向D2上的數目，且I及J是大於二的自然數。
在第一方向D1上設置於一列中的I個子陣列區塊SCB可被稱為列區塊。子陣列區塊SCB中的每一者中設置有多條位元線、多條字元線及連接至位元線及字元線的多個記憶體胞元。
在第一方向D1上在子陣列區塊SCB之間以及在第一方向D1上在子陣列區塊SCB中的每一者的每一側上可設置有I+1個子字元線驅動器區SWB。子字元線驅動器區SWB中可設置有子字元線驅動器。例如在第二方向D2上在子陣列區塊SCB之間以及在第二方向D2上在子陣列區塊SCB中的每一者的上方及下方可設置有J+1個位元線感測放大器區BLSAB。位元線感測放大器區BLSAB中可設置有對儲存於記憶體胞元中的資料進行感測的位元線感測放大器。
在子字元線驅動器區SWB中的每一者中可設置有多個子字元線驅動器。一個子字元線驅動器區SWB可與在第一方向D1上相鄰於所述子字元線驅動器區SWB的兩個子陣列區塊SCB相關聯。
鄰近子字元線驅動器區SWB及位元線感測放大器區BLSAB可設置有多個結合區CONJ。結合區CONJ中的每一者中可設置有電壓產生器。
第一感測放大器285a可在第一方向D1上相對於第一儲存體陣列310a設置，且第一感測放大器285a可包括I個I/O感測放大器IOSA 286a、286b、…、286i、I個驅動器DRV 287a、287b、…、287i、及控制器289。控制器289可藉由在讀取操作中向所述I個I/O感測放大器286a、286b、…、286i提供賦能訊號IOSA_EN且在寫入操作中向所述I個驅動器DRV 287a、287b、…、287i提供驅動訊號PDT而對所述I個I/O感測放大器286a、286b、…、286i及所述I個驅動器287a、287b、…、287i進行控制。
在下文中將參考圖14來闡述第一儲存體陣列310a中的部分390。
圖14示出根據實例性實施例的圖13中的第一儲存體陣列的一部分。
參考圖13及圖14，在第一儲存體陣列310a的部分390中設置有子陣列區塊SCBa及子陣列區塊SCBb、位元線感測放大器區BLSAB、四個子字元線驅動器區SWBa1、SWBa2、SWBb1及SWBb2、以及結合區CONJ中的兩個結合區CONJ。
子陣列區塊SCBa可包括在第二方向D2上延伸的多個字元線WL0至WL3以及在第一方向D1上延伸的多個位元線BTL0至BTL3。子陣列區塊SCBa可包括設置於字元線WL0至WL3與位元線BTL0至BTL3的交叉部分處的多個記憶體胞元MC。子陣列區塊SCBb可包括在第二方向D2上延伸的多條字元線WL4至WL7以及在第一方向D1上延伸的所述多條位元線BTL0至BTL3。子陣列區塊SCBb可包括設置於字元線WL4至WL7與位元線BTL0至BTL3的交叉部分處的多個記憶體胞元MC。
參考圖14，子字元線驅動器區SWBa1及子字元線驅動器區SWBa2可包括分別對字元線WL0至WL3進行驅動的多個子字元線驅動器731、732、733及734。子字元線驅動器區SWBb1及子字元線驅動器區SWBb2可包括分別對字元線WL4至WL7進行驅動的多個子字元線驅動器741、742、743及744。
位元線感測放大器區BLSAB可包括耦合至子陣列區塊SCBb中的位元線BTL0及子陣列區塊SCBa中的位元線BTL1的位元線感測放大器BLSA 750、以及局部感測放大器（local sense amplifier，LSA）電路780。位元線感測放大器750可感測並放大位元線BTL0與位元線BTL1之間的電壓差，以將放大的電壓差提供至局部I/O線對LIO1與LIOB1。
局部感測放大器電路780可對局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的電性連接進行控制。
如圖14中所示，結合區CONJ可被設置成相鄰於位元線感測放大器區BLSAB以及子字元線驅動器區SWBa1、子字元線驅動器區SWBb1、子字元線驅動器區SWBa2及子字元線驅動器區SWBb2。結合區CONJ中可設置有電壓產生器710及電壓產生器720。
圖15示出根據實例性實施例的圖3所示半導體記憶體裝置的一部分，用於闡釋寫入操作。
圖15中示出控制邏輯電路210、第一儲存體陣列310a、I/O閘控電路290、ECC引擎350及列鎚擊管理電路500。
參考圖15，第一儲存體陣列310a包括正常胞元陣列NCA及冗餘胞元陣列RCA。
正常胞元陣列NCA包括多個第一記憶體區塊MB0至MB15（例如，311至313），且冗餘胞元陣列RCA包括至少第二記憶體區塊314。第一記憶體區塊311至第一記憶體區塊313是確定或用於確定半導體記憶體裝置200的記憶體容量的記憶體區塊。第二記憶體區塊314可用於ECC及/或冗餘修復。由於使用用於ECC及/或冗餘修復的第二記憶體區塊314來進行ECC、資料線修復（data line repair）及區塊修復（block repair），以修復第一記憶體區塊311至第一記憶體區塊313中所產生的「失效（failed）」胞元，因此第二記憶體區塊314亦被稱為EDB區塊。第一記憶體區塊311至第一記憶體區塊313及第二記憶體區塊314可各自代表圖13中的子陣列區塊SCB。
I/O閘控電路290包括分別連接至第一記憶體區塊311至第一記憶體區塊313及第二記憶體區塊314的多個開關電路291a至291d。
ECC引擎350可經由第一資料線GIO及第二資料線EDBIO連接至開關電路291a至開關電路291d。控制邏輯電路210可接收命令CMD及位址ADDR，且可對命令CMD進行解碼以產生用於對開關電路291a至開關電路291d進行控制的第一控制訊號CTL1、用於對ECC引擎350進行控制的第二控制訊號CTL2以及用於對列鎚擊管理電路500進行控制的第三控制訊號CTL3。
當命令CMD是寫入命令時，控制邏輯電路210向ECC引擎350提供第二控制訊號CTL2。ECC引擎350對資料DTA實行ECC編碼，以產生與資料DTA相關聯的同位資料且向I/O閘控電路290提供包括資料DTA及同位資料的碼字CW。控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得碼字CW將被儲存於第一儲存體陣列310a中的目標頁面的子頁面中。
當在寫入命令之後接收到的命令CMD對應於現用計數更新命令時，控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得I/O閘控電路290自第一儲存體陣列310的目標頁面讀取計數資料CNTD及與計數資料CNTD相關聯的計數同位資料，且向ECC引擎350提供計數資料CNTD及計數同位資料。基於第二控制訊號CTL2，ECC引擎350對計數資料CNTD及計數同位資料實行ECC解碼操作，對計數資料CNTD中的錯誤位元進行校正且將計數資料CNTD作為校正計數資料提供至列鎚擊管理電路500。
列鎚擊管理電路500對計數資料CNTD進行更新，以向ECC引擎350提供更新計數資料UCNTD。ECC引擎350對更新計數資料UCNTD實行ECC編碼以產生更新的計數同位資料，且經由I/O閘控電路290將更新計數資料UCNTD及更新的計數同位資料儲存於目標頁面中。
即，因應於現用計數更新命令，ECC引擎350及列鎚擊管理電路500可實行內部讀取-更新-寫入操作，以讀取計數資料CNTD、更新所讀取的計數資料及寫入已更新的計數資料。另外，因應於對候選鎚擊位址（所述候選鎚擊位址中的每一者的存取次數等於或大於第一參考次數NTH1）進行儲存的所有的FIFO暫存器或FIFO暫存器的一部分，列鎚擊管理電路500可藉由將錯誤訊號ERR的邏輯位準自第一邏輯位準轉變成第二邏輯位準而向記憶體控制器30告知FIFO暫存器的狀態。
圖16示出根據實例性實施例的圖3所示半導體記憶體裝置的一部分，用於闡釋讀取操作。為便於闡釋，將不再對先前參考圖15所闡述的組件及技術態樣的進一步說明予以贅述。
參考圖16，當命令CMD是標示讀取操作的讀取命令時，控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得儲存於第一儲存體陣列310a中的目標頁面的子頁面中的（讀取）碼字RCW被提供至ECC引擎350。
當在寫入命令之後接收到的命令CMD對應於現用計數更新命令時，控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得I/O閘控電路290自第一儲存體陣列310的目標頁面讀取計數資料CNTD及與計數資料CNTD相關聯的計數同位資料，且將計數資料CNTD及計數同位資料提供至ECC引擎350。基於第二控制訊號CTL2，ECC引擎350對計數資料CNTD及計數同位資料實行ECC解碼操作，對計數資料CNTD中的錯誤位元進行校正且將計數資料CNTD作為校正計數資料提供至列鎚擊管理電路500。
列鎚擊管理電路500對計數資料CNTD進行更新，以向ECC引擎350提供更新計數資料UCNTD。ECC引擎350對更新計數資料UCNTD實行ECC編碼以產生更新的計數同位資料，且經由I/O閘控電路290將更新計數資料UCNTD及更新的計數同位資料儲存於目標頁面中。
即，因應於現用計數更新命令，ECC引擎350及列鎚擊管理電路500可實行內部讀取-更新-寫入操作，以讀取計數資料CNTD、更新所讀取的計數資料、及寫入更新的計數資料。另外，因應於對候選鎚擊位址（所述候選鎚擊位址中的每一者的存取次數等於或大於第一參考次數NTH1）進行儲存的所有的FIFO暫存器或FIFO暫存器的一部分，列鎚擊管理電路500可藉由將錯誤訊號ERR的邏輯位準自第一邏輯位準轉變成第二邏輯位準而向記憶體控制器30告知FIFO暫存器的狀態。
圖17是示出根據實例性實施例的圖3所示半導體記憶體裝置中的ECC引擎的實例的方塊圖。
參考圖17，ECC引擎350可包括ECC編碼器360、ECC解碼器380及（ECC）記憶體365。記憶體365可對ECC 370進行儲存。ECC 370可為單錯誤校正（single error correction，SEC）碼或單錯誤校正/雙錯誤偵測（single error correction/double error detection，SECDED）碼。
ECC編碼器360可自資料I/O緩衝器320接收資料DTA，且使用與欲儲存於第一儲存體陣列310a的正常胞元陣列NCA中的資料DTA相關聯的ECC 370產生同位資料PRT。同位資料PRT可儲存於第一儲存體陣列310a的冗餘胞元陣列RCA中。另外，ECC編碼器360可自列鎚擊管理電路500接收計數資料CNTD作為更新計數資料UCNTD，且使用ECC 370產生與欲儲存於第一儲存體陣列310a的正常胞元陣列NCA中的計數資料CNTD（例如，更新計數資料UCNTD）相關聯的計數同位資料CPRT。計數同位資料CPRT可儲存於第一儲存體陣列310a的冗餘胞元陣列RCA中。
ECC解碼器380可使用ECC 370基於自第一儲存體陣列310a讀取的讀取資料RMD及同位資料PRT而對讀取資料RMD實行ECC解碼操作。當讀取資料RMD包括作為ECC解碼的結果的錯誤位元時，ECC解碼器380可對讀取資料RMD中的錯誤位元進行校正，且可向資料I/O緩衝器320提供校正資料C_DTA。
另外，ECC解碼器380可使用ECC 370基於自第一儲存體陣列310a讀取的計數資料CNTD及計數同位資料CPRT而對計數資料CNTD實行ECC解碼操作。當計數資料CNTD包括作為ECC解碼的結果的錯誤位元時，ECC解碼器380可對計數資料CNTD中的錯誤位元進行校正，且可向列鎚擊管理電路500提供校正計數資料C_CNTD。
圖18是示出根據實例性實施例的圖3中的第一儲存體陣列的實例的方塊圖。
參考圖18，第一儲存體陣列310aa可包括第一子陣列區塊SCA11 311a及第一子陣列區塊SCA11 312a、第二子陣列區塊SCA12 313a及第二子陣列區塊SCA12 314a、第三子陣列區塊SCA2 315a、I/O感測放大器331、I/O感測放大器332、I/O感測放大器333、I/O感測放大器334及I/O感測放大器336以及驅動器341、驅動器342、驅動器343、驅動器344及驅動器346。
可經由第一全域I/O線GIO1＜1:a＞及第一局部I/O線LIO1＜1:a＞來實行用於第一子陣列區塊311a及第一子陣列區塊312a以及第二子陣列區塊313a及第二子陣列區塊314a中的每一者的資料I/O。此處，a可為等於或大於8的自然數。端視讀取命令或寫入命令而定，可透過經由行選擇線CSL中的一者進行傳輸的行選擇訊號來選擇設置於第一方向D1上的第一子陣列區塊311a及第一子陣列區塊312a以及第二子陣列區塊313a及第二子陣列區塊314a中的每一者的「a」條位元線。根據各種實施例，第一子陣列區塊311a及第一子陣列區塊312a的數目與第二子陣列區塊313a及第二子陣列區塊314a的數目可不同，且例如可端視半導體記憶體裝置200能夠處理的資料的位元的數目來確定所述數目。
可藉由第二全域I/O線G102＜1:b＞及第二局部I/O線LIO2＜1:b＞來實行用於第三子陣列區塊315a的資料I/O。此處，b可為小於a的自然數。端視讀取命令或寫入命令而定，可透過經由行選擇線CSL中的一者進行傳輸的行選擇訊號來選擇第三子陣列區塊315a的「b」條位元線。根據各種實施例的第三子陣列區塊315a的數目可不同。
在實例性實施例中，第一儲存體陣列310aa可更包括在第二方向D2上設置的第一子陣列區塊、第二子陣列區塊及第三子陣列區塊。
在實例性實施例中，第一子陣列區塊311a及第一子陣列區塊312a可儲存正常資料及計數資料，第二子陣列區塊313a及第二子陣列區塊314a可儲存正常資料，而第三子陣列區塊315a可儲存同位資料及計數同位資料。正常資料可為例如半導體記憶體裝置200自外部裝置接收的資料或者半導體記憶體裝置200欲提供至外部裝置的資料。
I/O感測放大器331可感測並放大第一全域I/O線GIO1＜1:a＞的端視經由第一全域I/O線GIO1＜1:a＞輸出的位元而確定的電壓。I/O感測放大器332、I/O感測放大器333、I/O感測放大器334及I/O感測放大器336中的每一者可以相似於I/O感測放大器331的方式進行運作。I/O感測放大器336可感測並放大第二全域I/O線GIO2＜1:b＞的端視經由第二全域I/O線GIO2＜1:b＞輸出的位元而確定的電壓。
驅動器341可基於寫入命令而經由第一全域I/O線GIO1＜1:a＞、第一局部I/O線LIO1＜1:a＞以及透過經由行選擇線CSL中的一者進行傳輸的行選擇訊號所選擇的「a」條位元線而向第一子陣列區塊313a的記憶體胞元提供資料。所述資料可包括經由一個資料I/O引腳所接收的位元，或者可包括經由在資料選通訊號的上升邊緣或下降邊緣處對齊的多個資料I/O引腳所接收的位元。
驅動器342、驅動器343、驅動器344及驅動器346可以實質上相似於驅動器341的方式進行運作。驅動器346可經由第二全域I/O線GIO2＜1:b＞、第二局部I/O線LIO2＜1:b＞以及透過經由行選擇線CSL中的一者進行傳輸的行選擇訊號所選擇的「b」條位元線而向第三子陣列區塊315a的記憶體胞元傳輸同位資料或計數同位資料。
圖19至圖21示出根據實例性實施例的可在圖1所示記憶體系統中使用的實例性命令。
圖19示出代表現用命令ACT、寫入命令WR及讀取命令RD的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合。圖20示出代表包括自動預充電的寫入命令WRA及包括自動預充電的讀取命令RDA的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合。圖21示出代表預充電命令PREab、預充電命令PREsb及預充電命令PREpb的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合。
在圖19至圖21中，H指示邏輯高位準，L指示邏輯低位準，V指示與邏輯高位準H及邏輯低位準L中的一者對應的有效邏輯位準，R0至R17指示列位址的位元，BA0至BA2指示儲存體位址的位元，BG0至BG2指示儲存體組位址的位元，且CID0至CID3指示當半導體記憶體裝置200是由包括多個記憶體晶粒的堆疊的記憶體裝置構建時記憶體晶粒（或記憶體晶片）的晶粒辨識符。另外，在圖19及圖20中，C2至C10指示行位址的位元，在圖14中，BL指示突發長度旗標（burst length flag），且在圖20中，AP指示自動預充電旗標。
參考圖19，現用命令ACT、寫入命令WR及讀取命令RD可在兩個循環期間（例如，在晶片選擇訊號CS_n的邏輯高位準H與邏輯低位準L期間）傳送。現用命令ACT可包括儲存體位址位元BA0及儲存體位址位元BA1以及列位址位元R0至R17。
參考圖20，包括自動預充電的寫入命令WRA及包括自動預充電的讀取命令RDA可在兩個循環期間（例如，在晶片選擇訊號CS_n的邏輯高位準H與邏輯低位準L期間）傳送，且可包括儲存體位址位元BA0及儲存體位址位元BA1以及行位址位元C3至C10或行位址位元C2至C10。可使用包括自動預充電的寫入命令WRA及包括自動預充電的讀取命令RDA的第十命令-位址訊號CA9或第十一命令-位址訊號CA10作為現用計數更新旗標。
在圖21中，PREpb是對特定儲存體組中的特定儲存體進行預充電的預充電命令，PREab是對所有儲存體組中的所有儲存體進行預充電的所有儲存體預充電命令，且PREsb是對所有儲存體組中的相同儲存體進行預充電的相同儲存體預充電命令。
參考圖21，可使用預充電命令PREab及預充電命令PREsb中的每一者的第九命令-位址訊號CA8或第十命令-位址訊號CA9作為標示內部讀取-更新-寫入操作的現用計數更新旗標。
圖22及圖23分別示出根據實例性實施例的當記憶體系統使用現用計數更新命令時的記憶體系統的命令協議的實例。
圖22及圖23中示出差分時脈訊號對CK_t與CK_c。
參考圖1、圖2、圖3及圖22，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加第一現用命令ACT1，第一現用命令ACT1伴隨有標示第一目標記憶體胞元列的第一目標列位址。
因應於第一現用命令ACT1，控制邏輯電路210藉由對第一現用訊號IACT1進行賦能來對連接至第一目標記憶體胞元列的第一目標字元線進行賦能。
在施加第一現用命令ACT1之後，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加標示對第一目標記憶體胞元列的讀取操作的讀取命令RD。因應於讀取命令RD，控制邏輯電路210藉由對第一讀取訊號IRD1進行賦能而對第一目標記憶體胞元列中所儲存的資料實行讀取操作。
在自施加讀取命令RD時起的與同一儲存體組的連續讀取命令的延遲時間對應的時間間隔tCCD_L之後，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加現用計數更新命令ACU，且控制邏輯電路210因應於現用計數更新命令ACU，藉由依序地對第二讀取訊號IRD2及寫入訊號IWR進行賦能而自第一目標記憶體胞元列讀取計數資料CNTD，對讀取計數資料CNTD進行更新，且將更新的計數資料儲存於第一目標記憶體胞元列中。因此，由第一目標列位址（例如，RA=u）標示的第一目標記憶體胞元列中所儲存的位元值自k至k+1增大一。
在自施加現用計數更新命令ACU時起的與實行內部讀取-更新-寫入操作的時間對應的時間間隔tACU之後，排程器55對半導體記憶體裝置200施加預充電命令PRE，且控制邏輯電路210因應於預充電命令PRE而藉由對預充電訊號IPRE進行賦能來對第一目標字元線進行預充電。
在經過對應於預充電時間的時間間隔tRP之後，排程器55對半導體記憶體裝置200施加與第二目標記憶體胞元列相關聯的第二現用命令ACT2，且控制邏輯電路210因應於第二現用命令ACT2而藉由對第二現用訊號IACT2進行賦能來對連接至第二目標記憶體胞元列的第二目標字元線進行賦能。
參考圖1、圖2、圖3及圖23，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加第一現用命令ACT1，第一現用命令ACT1伴隨有標示第一目標記憶體胞元列的第一目標列位址。
因應於第一現用命令ACT1，控制邏輯電路210藉由對第一現用訊號IACT1進行賦能來對連接至第一目標記憶體胞元列的第一目標字元線進行賦能。
在施加第一現用命令ACT1之後，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加標示對第一目標記憶體胞元列的寫入操作的寫入命令WR。控制邏輯電路210因應於寫入命令WR而藉由對第一寫入訊號IWR1進行賦能來實行寫入操作以將資料儲存於第一目標記憶體胞元列中。
在經過自施加寫入命令WR起的與用於相同儲存體組的連續寫入命令的延遲時間對應的時間間隔tCCD_L_WR之後，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加現用計數更新命令ACU，且控制邏輯電路210因應於現用計數更新命令ACU而藉由依序地對讀取訊號IRD及第二寫入訊號IWR2進行賦能而自第一目標記憶體胞元列讀取計數資料CNTD，更新所讀取的計數資料CNTD、且將更新的計數資料儲存於第一目標記憶體胞元列中。因此，儲存於由第一目標列位址（例如，RA=u）標示的第一目標記憶體胞元列中的位元值自k至k+1增大一。
在經過自施加現用計數更新命令ACU時起的與實行內部讀取-更新-寫入操作的時間對應的時間間隔tACU之後，排程器55對半導體記憶體裝置200施加預充電命令PRE，且控制邏輯電路210因應於預充電命令PRE而藉由對預充電訊號IPRE進行賦能來對第一目標字元線進行預充電。
在經過對應於預充電時間的時間間隔tRP之後，排程器55對半導體記憶體裝置200施加與第二目標記憶體胞元列相關聯的第二現用命令ACT2，且控制邏輯電路210因應於第二現用命令ACT2而藉由對第二現用訊號IACT2進行賦能來對連接至第二目標記憶體胞元列的第二目標字元線進行賦能。
圖24示出根據實例性實施例的當記憶體系統基於預充電命令對計數資料進行更新時的記憶體系統的命令協議的實例。
參考圖1、圖2、圖21及圖24，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加第一現用命令ACT1，且在經過與現用時間至預充電時間對應的tRAS之後，對半導體記憶體裝置200施加預充電命令PRE，預充電命令PRE標示對由與第一現用命令ACT1相伴的目標列位址標示的目標記憶體胞元中所儲存的計數資料進行內部讀取-更新-寫入操作。在此種情形中，排程器55可將預充電命令PRE的第十命令-位址訊號CA9設定成邏輯低位準L。根據實例性實施例，排程器55可以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加讀取命令或寫入命令。
在經過對應於預充電時間的時間間隔tRP之後，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加第二現用命令ACT2，且對半導體記憶體裝置200施加再新管理命令RFM。半導體記憶體裝置200因應於再新管理命令RFM而對兩個受害記憶體胞元列實行鎚擊再新操作，所述兩個受害記憶體胞元列在實體上相鄰於與鎚擊位址對應的記憶體胞元列。
圖25示出根據實例性實施例的當記憶體系統基於包括自動預充電的讀取命令或包括自動預充電的寫入命令對計數資料進行更新時記憶體系統的命令協議的實例。
參考圖1、圖2、圖20及圖25，排程器55以與時脈訊號CK_t的邊緣同步的方式對半導體記憶體裝置200施加第一現用命令ACT1，且對半導體記憶體裝置200施加包括自動預充電的讀取命令RDA或者包括自動預充電的寫入命令WRA，上述讀取命令RDA或寫入命令WRA標示對由與第一現用命令ACT1相伴的目標列位址標示的目標記憶體胞元中所儲存的計數資料進行內部讀取-更新-寫入操作。在此種情形中，排程器55可將包括自動預充電的讀取命令RDA或包括自動預充電的寫入命令WRA的第十命令-位址訊號CA9設定成邏輯低位準L。列鎚擊管理電路500可因應於第十命令-位址訊號CA9的邏輯低位準L而實行內部讀取-更新-寫入操作。
在經過自施加第一現用命令ACT1起的與現用時間對應的時間間隔tRC之後，排程器55對半導體記憶體裝置200施加第二現用命令ACT2，且對半導體記憶體裝置200施加再新管理命令RFM。半導體記憶體裝置200因應於再新管理命令RFM而對兩個受害記憶體胞元列實行鎚擊再新操作，所述兩個受害記憶體胞元列在實體上相鄰於與鎚擊位址對應的記憶體胞元列。
在圖25中，排程器55可對半導體記憶體裝置200選擇性地施加包括自動預充電的讀取命令RDA或包括自動預充電的寫入命令WRA。
圖26是示出根據實例性實施例的記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。
圖26示出記憶體胞元陣列中的三條字元線WLt-1、WLt及WLt+1、三條位元線BTLg-1、BTLg及BTLg+1以及耦合至字元線WLt-1、WLt及WLt+1以及位元線BTLg-1、BTLg及BTLg+1的記憶體胞元MC。所述三條字元線WLt-1、WLt及WLt+1在第一方向D1上延伸且沿第二方向D2依序排列。所述三條位元線BTLg-1、BTLg及BTLg+1在第二方向D2上延伸且沿第一方向D1依序排列。由於在字元線WLt-1與字元線WLt之間不存在介入的字元線，因此字元線WLt-1與字元線WLt在實體上被設置成直接彼此相鄰。
舉例而言，中間字元線WLt可對應於已被密集存取的鎚擊位址HADDR。應理解，「密集存取的字元線」是指具有相對較高的啟用數目及/或具有相對較高的啟用頻率的字元線。每當鎚擊字元線（例如，中間字元線WLt）被存取時，鎚擊字元線WLt被賦能及預充電，且鎚擊字元線WLt的電壓位準增大及減小。字元線耦合可能會導致相鄰的字元線WLt-1與字元線WLt+1的電壓位準隨著鎚擊字元線WLt的電壓位準的改變而波動，且因此耦合至相鄰的字元線WLt-1與字元線WLt+1的記憶體胞元MC的胞元電荷可能會受到影響。隨著鎚擊字元線WLt被存取得越頻繁，耦合至相鄰的字元線WLt-1與字元線WLt+1的記憶體胞元MC的胞元電荷可能越快丟失。
圖6中的鎚擊再新位址產生器440可提供鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR代表在實體上與鎚擊位址HADDR的列（例如，鎚擊字元線WLt）相鄰的列（例如，字元線WLt-1及字元線WLt+1）的位址HREF_ADDRa及位址HREF_ADDRb，且可附加地基於（例如，因應於）鎚擊再新位址HREF_ADDR對相鄰的字元線WLt-1與字元線WLt+1實行再新操作，以減少或防止記憶體胞元MC中所儲存的資料的丟失。
圖27是示出根據實例性實施例的記憶體胞元陣列的一部分的圖，用於闡述因應於第二類型的鎚擊位址的鎚擊再新位址的產生。
圖27示出五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2、三條位元線BTLg-1、BTLg及BTLg+1、以及耦合至記憶體胞元陣列中的字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2以及位元線BTLg-1、BTLg及BTLg+1的記憶體胞元MC。所述五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2在第一方向D1上延伸且沿第二方向D2依序排列。
圖6中的鎚擊再新位址產生器440可提供鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR代表在實體上與鎚擊位址HADDR的列（例如，中間字元線WLt）相鄰的列（例如，字元線WLt-1、WLt+1、WLt-2及WLt+2）的位址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc及HREF_ADDRd，且可附加地基於（例如，因應於）鎚擊再新位址HREF_ADDR而實行用於相鄰的字元線WLt-1、WLt+1、WLt-2與WLt+2的再新操作，以減小或防止儲存於記憶體胞元MC中的資料的丟失。
圖28A、圖28B及圖29是示出根據實例性實施例的圖6所示再新控制電路的實例性操作的時序圖。
圖28A及圖28B示出對於以脈波形狀啟用的再新控制訊號IREF而言，再新時脈訊號RCK、鎚擊再新訊號HREF、計數器再新位址CREF_ADDR及鎚擊再新位址HREF_ADDR的產生。再新控制訊號IREF的啟用時間點t1至t15之間的間隔可為規則的或不規則的。
參考圖6及圖28A，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t15之中的一些時間點t1至t4、t6至t10及t12至t15同步的方式啟用再新時脈訊號RCK，且可在其他的時間點t5及t11啟用鎚擊再新訊號HREF。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4、t6至t10及t12至t15同步的方式產生代表依序改變的位址X+1至X+12的計數器再新位址CREF_ADDR。鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5及啟用時間點t11同步的方式產生鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR代表在實體上與鎚擊位址的列相鄰的列的位址Ha1及位址Ha2。
參考圖6及圖28B，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t10之中的一些時間點t1至t4及t7至t10同步的方式啟用再新時脈訊號RCK，且可在其他的時間點t5及t6啟用鎚擊再新訊號HREF。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4及t7至t10同步的方式產生代表依序改變的位址X+1至X+7的計數器再新位址CREF_ADDR。鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5及t6同步的方式產生鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR代表在實體上與鎚擊位址的列相鄰的列的位址Ha1及位址Ha2。
參考圖6及圖29，鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5、t6、t7、t8同步的方式產生鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR代表在實體上與鎚擊位址的列相鄰的列的位址Ha1、Ha2、Ha3及Ha4。
圖30示出根據實例性實施例的當記憶體系統使用隨機初始化命令時記憶體系統的命令協議的實例。
圖30中示出差分時脈訊號對CK_t與CK_c以及基於差分時脈訊號對CK_t與CK_c的時間點Ta、Tb、Tc、Td、Te、Tf、Tg、Th及Ti。
參考圖1、圖2、圖3及圖30，自時間點Tc起對半導體記憶體裝置200施加差分時脈訊號對CK_t與CK_c以及命令CMD，自時間點Tb起對半導體記憶體裝置200施加電源PWR及重置訊號RST_n，且在時間點Tb與時間點Tc之間對半導體記憶體裝置200施加晶片選擇訊號CS_n。
在時間點Tf處，記憶體控制器30對半導體記憶體裝置200施加模式暫存器寫入命令MRW及模式暫存器讀取命令MRR。在時間點Tg處，半導體記憶體裝置200中的列鎚擊管理電路500因應於來自記憶體控制器30的現用計數隨機初始化命令AC Rad_Init而將隨機計數資料寫入記憶體胞元列中的每一者中的計數胞元中，且半導體記憶體裝置200進入自我再新模式（self-refresh mode）以維持隨機計數資料。
在自時間點Tf起經過對應於tAC_Rad_Init的時間間隔之後的時間點Th處，記憶體控制器30對半導體記憶體裝置200施加自我再新退出命令SRX，且半導體記憶體裝置200在時間點Th與時間點Ti之間的時間間隔tSRX期間自自我再新模式退出並進入正常模式中。
圖31是示出根據實例性實施例的記憶體系統的操作的流程圖。
參考圖1至圖12及圖31，半導體記憶體裝置200自記憶體控制器30接收列操作命令（操作S110），且控制邏輯電路210判斷所述列操作命令是否對應於現用命令（操作S120）。
當列操作命令並非對應於現用命令（S120中為否）時，列操作命令是再新命令，且控制邏輯電路210判斷再新命令是否標示正常再新的輪次（操作S130）。當再新命令標示正常再新的輪次（操作S130中為是）時，控制邏輯電路210對再新控制電路400進行控制，進而實行正常再新操作以對記憶體胞元列中的資料進行再新（操作S140）。當再新命令並非標示正常再新的輪次（操作S130中為否）時，控制邏輯電路210對再新控制電路400進行控制，進而實行鎚擊再新操作以減低列鎚擊（操作S150）。
當列操作命令對應於現用命令（S120中為是）時，控制邏輯電路210啟動儲存體陣列（儲存體i）中的記憶體胞元列（列j），且將儲存體陣列（儲存體i）中的記憶體胞元列（列j）的計數資料CNTD_row_j增大一以對計數資料CNTD_row_j+1進行更新（操作S170）。
列鎚擊管理電路500判斷儲存體陣列（儲存體i）中的記憶體胞元列（列j）的計數資料是否達到第一參考次數（臨限值）（操作S180）。當記憶體胞元列（列j）的計數資料並未達到第一參考次數（S180中為否）時，操作結束。當記憶體胞元列（列j）的計數資料達到第一參考次數（S180中為是）時，列鎚擊管理電路500將記憶體胞元列（列j）的列位址放入鎚擊位址佇列600中作為候選鎚擊位址（操作S190）。
監測邏輯550b判斷第二數目個FIFO暫存器（半雙工（half-duplex，h-d）槽）是否儲存有候選鎚擊位址（操作S210）。即，監測邏輯550b判斷h-d槽是否被填充。此處，h是大於二的自然數且代表鎚擊位址佇列600中的FIFO暫存器的總數，且d是小於d的自然數。當第二數目個FIFO暫存器並未儲存候選鎚擊位址（S120中為否）時，操作結束。當第二數目個FIFO暫存器儲存有候選鎚擊位址（S120中為是）時，監測邏輯650b將錯誤訊號設定成第二邏輯位準（例如，邏輯低位準）（操作S20）。
記憶體控制器30基於錯誤訊號ERR2的邏輯位準來檢查半導體記憶體裝置200的狀態（操作S230），並對半導體記憶體裝置200施加再新管理命令RFM_pb（操作S240）。
再新控制電路400對一或多個受害記憶體胞元列實行鎚擊再新操作，且監測邏輯550b將錯誤訊號ERR1設定成第一邏輯位準（例如，邏輯高位準）（操作S250）。
圖32是示出根據實例性實施例的半導體記憶體裝置的方塊圖。
參考圖32，半導體記憶體裝置200a可包括記憶體胞元陣列311、列解碼器261、I/O感測放大器IOSA區塊IOSA BLOCK 286、比較器521、鎚擊位址佇列HADDR QUEUE 501、受害位址產生器441及多工器202。
因應於在現用命令之後施加的第一命令，比較器521可自記憶體胞元陣列311中的多個記憶體胞元列之中讀取儲存於目標記憶體胞元列的計數胞元中的計數資料，將所讀取的計數資料與第一參考次數進行比較，可產生指示比較結果的比較訊號CS且可將比較訊號CS提供至鎚擊位址佇列501。
因應於指示讀取計數資料等於或大於第一參考次數的比較訊號CS，鎚擊位址佇列501可重複地將目標記憶體胞元列的列位址儲存於鎚擊位址佇列501中的FIFO暫存器中作為候選鎚擊位址，且可向受害位址產生器441提供FIFO暫存器中所儲存的候選鎚擊位址中的一者作為鎚擊位址HADDR1，所述候選鎚擊位址中的每一者的讀取計數資料等於或大於第一參考次數。
受害位址產生器441可接收鎚擊位址HADDR1，可輸出一或多個鎚擊再新位址HREF_ADDR1，所述一或多個鎚擊再新位址HREF_ADDR1標示在實體上與對應於鎚擊位址HADDR1的記憶體胞元列相鄰的一或多個受害記憶體胞元列，且可對鎚擊位址佇列501施加彈出訊號（eject signal）EJC，以清空鎚擊位址佇列501中的FIFO暫存器中的一者。
多工器202可因應於列鎚擊減低賦能訊號RH_MT_EN而向鎚擊位址佇列501及列解碼器261提供鎚擊再新位址HREF_ADDR1及列位址中的一者。可自圖3中的控制邏輯電路210提供列鎚擊減低賦能訊號RH_MT_EN。
圖33A及圖33B示出根據實例性實施例的半導體記憶體裝置的實例性狀態圖。
參考圖1、圖33A及圖33B，半導體記憶體裝置200可處於多個操作模式狀態中的一者中。
當自記憶體控制器30向半導體記憶體裝置200供電時，半導體記憶體裝置200可進入通電（power-on）狀態ST210。通電狀態ST210可因應於具有低位準（「L」）的重置訊號RESET_n而轉變成重置狀態ST215。重置狀態ST215可因應於具有高位準（「H」）的重置訊號RESET_n及具有高位準的時脈賦能訊號CKE而轉變成閒置狀態ST220。閒置狀態ST220可定義半導體記憶體裝置200不進行操作時的狀態，即，半導體記憶體裝置200不被存取時的狀態。舉例而言，當不存在CPU 35（圖1）的命令時，或者當CPU 35處於睡眠模式時，半導體記憶體裝置200可處於閒置狀態ST220。
閒置狀態ST220可因應於模式暫存器寫入命令MRW而轉變成現用計數隨機初始化狀態AC Random Init ST225或模式暫存器寫入狀態ST240。在現用計數隨機初始化狀態ST225中，計數資料儲存於計數胞元中且現用計數隨機初始化狀態ST225可自動地轉變成自我再新狀態ST230。自我再新狀態ST230可因應於具有低位準的時脈賦能訊號CKE而轉變成自我再新（self-refresh，SR）斷電狀態ST235，且自我再新斷電狀態ST235可因應於具有高位準的時脈賦能訊號CKE而轉變成自我再新狀態ST230。模式暫存器寫入狀態ST240可自動地轉變成閒置狀態ST220。
閒置狀態ST220可因應於再新命令REF而轉變成每儲存體再新狀態ST245或所有儲存體再新狀態ST250。每儲存體再新狀態ST245及所有儲存體再新狀態ST250可自動地轉變成閒置狀態ST220。半導體記憶體裝置200可在每儲存體再新狀態ST245中依序地對儲存體陣列310a至310s實行再新操作。半導體記憶體裝置200可在所有儲存體再新狀態ST250中同時對儲存體陣列310a至310s實行再新操作。
閒置狀態ST220可因應於模式暫存器讀取命令MRR而轉變成模式暫存器讀取狀態ST255。模式暫存器讀取狀態ST255可因應於模式暫存器讀取命令MRR而自動地轉變成閒置狀態ST220，或者可保持處於模式暫存器讀取狀態ST255。
閒置狀態ST220可因應於斷電進入命令PDE而轉變成預充電及斷電狀態ST260，且預充電及斷電狀態ST260可因應於斷電退出命令PDX而轉變成閒置狀態ST220。
在啟用對應的儲存體ST265之後，閒置狀態ST220可轉變成儲存體現用狀態ST310。儲存體現用狀態ST310可因應於斷電進入命令PDE而轉變成現用斷電狀態ST315，且現用斷電狀態ST315可因應於斷電退出命令PDX而轉變成儲存體現用狀態ST310。
儲存體現用狀態ST310可因應於模式暫存器寫入命令MRW而轉變成模式暫存器寫入狀態ST320。模式暫存器寫入狀態ST320可自動地轉變成儲存體現用狀態ST310。儲存體現用狀態ST310可因應於模式暫存器讀取命令MRR而轉變成模式暫存器讀取狀態ST325。模式暫存器讀取狀態ST325可因應於模式暫存器讀取命令MRR而自動地轉變成儲存體現用狀態ST310，或者可保持處於模式暫存器讀取狀態ST325。
儲存體現用狀態ST310可因應於再新命令REF而轉變成每儲存體再新狀態ST330。每儲存體再新狀態ST330可自動地轉變成儲存體現用狀態ST310。
儲存體現用狀態ST310可因應於讀取命令RD而轉變成讀取狀態S335。讀取狀態S335可因應於讀取命令RD而自動地轉變成儲存體現用狀態ST310、可保持處於讀取狀態ST335、或者可因應於現用計數更新命令ACU而轉變成現用計數更新狀態ST345。
儲存體現用狀態ST310可因應於寫入命令WR而轉變成寫入狀態S345。寫入狀態S345可因應於寫入命令WR而自動地轉變成儲存體現用狀態ST310、可保持處於寫入狀態S345、或者可因應於現用計數更新命令ACU而轉變成現用計數更新狀態ST345。
現用計數更新狀態ST345可自動地轉變成預充電狀態ST350，且預充電狀態ST350可自動地轉變成鎚擊位址佇列溢位檢查（overflow check）狀態ST360。當發生佇列溢位（ST360中為是）時，鎚擊位址佇列溢位檢查狀態ST360可自動地轉變成立即列鎚擊（R/H）減低狀態ST365，且立即列鎚擊減低狀態ST365可自動地轉變成閒置狀態ST220。當並未發生佇列溢位（ST360中為否）時，鎚擊位址佇列溢位檢查狀態ST360可自動地轉變成閒置狀態ST220。
因此，根據實例性實施例的半導體記憶體裝置可將多個記憶體胞元列中的每一者的現用計數儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料，且可基於在現用命令之後施加的後續命令來更新計數資料。另外，列鎚擊管理電路中的鎚擊位址佇列可因應於鎚擊位址佇列中的所有的FIFO暫存器或FIFO暫存器的一部分中所儲存的候選鎚擊位址而將提供至記憶體控制器的錯誤訊號的邏輯位準自第一邏輯位準轉變成第二邏輯位準。因此，半導體記憶體裝置可在候選鎚擊位址被儲存於鎚擊位址佇列中之後對候選鎚擊位址上的列鎚擊攻擊進行管理。
圖34是示出根據實例性實施例的半導體記憶體裝置的方塊圖。
參考圖34，半導體記憶體裝置800可包括在堆疊晶片結構中提供軟錯誤分析（soft error analyzing）及校正功能的至少一個緩衝器晶粒810及多個記憶體晶粒820-1至820-p（p是等於或大於三的自然數）。
所述多個記憶體晶粒820-1至820-p堆疊於緩衝器晶粒810上且經由多個矽穿孔（through silicon via，TSV）線來傳遞資料。
記憶體晶粒820-1至820-p中的至少一者可包括對資料進行儲存的胞元核心821、基於欲被發送至所述至少一個緩衝器晶粒810的傳輸資料而產生傳輸同位位元（例如，傳輸同位資料）的胞元核心ECC引擎823、再新控制電路（refresh control circuit，RCC）825及列鎚擊管理電路（row hammer management circuit，RHMC）827。胞元核心821可包括具有DRAM胞元結構的多個記憶體胞元。
再新控制電路825可採用圖6所示再新控制電路400，且列鎚擊管理電路827可採用圖5A所示列鎚擊管理電路500a或圖5B所示列鎚擊管理電路500b。列鎚擊管理電路827可將多個記憶體胞元列中的每一者的現用計數儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料，可基於在現用命令之後施加的後續命令來更新計數資料，且因此可對所有的記憶體胞元列的列鎚擊進行管理。列鎚擊管理電路827可包括鎚擊位址佇列。鎚擊位址佇列可因應於鎚擊位址佇列中的所有的FIFO暫存器或FIFO暫存器中的一部分中所儲存的候選鎚擊位址而將提供至記憶體控制器的錯誤訊號的邏輯位準自第一邏輯位準轉變成第二邏輯位準，且可輸出候選鎚擊位址中的一者作為鎚擊位址。再新控制電路825可自列鎚擊管理電路827接收鎚擊位址，且可對在實體上相鄰於與鎚擊位址對應的記憶體胞元列的一或多個受害記憶體胞元列實行鎚擊再新操作。
緩衝器晶粒810可包括通孔ECC引擎812，當自經由TSV線接收的傳輸資料偵測到傳輸錯誤時，通孔ECC引擎812使用傳輸同位位元來校正傳輸錯誤，且產生錯誤被校正的資料。
緩衝器晶粒810可更包括資料I/O緩衝器816。資料I/O緩衝器816可藉由對來自通孔ECC引擎812的資料DTA進行採樣來產生資料訊號DQ，且可將資料訊號DQ輸出至資料I/O緩衝器816的外部。
半導體記憶體裝置800可為經由TSV線傳遞資料及對訊號進行控制的堆疊晶片型記憶體裝置或堆疊記憶體裝置。TSV線亦可被稱為「貫穿電極」。
胞元核心ECC引擎823可在發送傳輸資料之前對自記憶體晶粒820-p輸出的資料實行錯誤校正。
在一個記憶體晶粒820-p處形成的資料TSV線組832可包括TSV線L1、L2、…、Lp，且同位TSV線組834可包括TSV線L10至Lq。資料TSV線組832的TSV線L1、L2、…、Lp。同位TSV線組834的同位TSV線L10至Lq可連接至對應地形成於記憶體晶粒820-1至820-p之中的微凸塊MCB。
半導體記憶體裝置800可具有三維（three-dimensional，3D）晶片結構或2.5D晶片結構且可經由資料匯流排B10與主機進行通訊。緩衝器晶粒810可經由資料匯流排B10與記憶體控制器進行連接。
根據實例性實施例，如圖34中所示，胞元核心ECC引擎823可包括於記憶體晶粒中，且通孔ECC引擎812可包括於緩衝器晶粒中。因此，本揭露的實施例可偵測到軟資料故障並校正軟資料故障。軟資料故障可包括當經由TSV線傳輸資料時由於雜訊而產生的傳輸錯誤。
圖35是示出根據實例性實施例的包括堆疊記憶體裝置的半導體封裝的配置圖。
參考圖35，半導體封裝900可包括一或多個堆疊記憶體裝置910及圖形處理單元（graphic processing unit，GPU）920。
堆疊記憶體裝置910及GPU 920可安裝於中介層930上，且上面安裝有堆疊記憶體裝置910及GPU 920的中介層可安裝於封裝基板940上，封裝基板940則安裝於焊料球950上。GPU 920可對應於可實行記憶體控制功能的半導體裝置，且舉例而言，GPU 920可被實施為應用處理器（application processor，AP）。GPU 920可包括具有排程器的記憶體控制器。
堆疊記憶體裝置910可以各種形式實施。舉例而言，堆疊記憶體裝置910可為其中堆疊有多個層的高頻寬記憶體（high bandwidth memory，HBM）形式的記憶體裝置。因此，堆疊記憶體裝置910可包括緩衝器晶粒及多個記憶體晶粒，且所述多個記憶體晶粒中的每一者包括再新控制電路及列鎚擊管理電路。
所述多個堆疊記憶體裝置910可安裝於中介層930上，且GPU 920可與所述多個堆疊記憶體裝置910進行通訊。舉例而言，堆疊記憶體裝置910及GPU 920中的每一者可包括物理區，且可經由物理區在堆疊記憶體裝置910與GPU 920之間實行通訊。當堆疊記憶體裝置910包括直接存取區時，可經由安裝於封裝基板940及直接存取區之下的導電構件（例如，焊料球950）將試驗訊號提供至堆疊記憶體裝置910中。
圖36是示出根據實例性實施例的具有四排記憶體模組的記憶體系統的方塊圖。
參考圖36，記憶體系統1000可包括記憶體控制器1010及/或記憶體模組1020及記憶體模組1030。儘管在圖26中繪示兩個記憶體模組，然而根據一些實例性實施例，記憶體系統1000中亦可包括多於兩個或少於兩個的記憶體模組。
記憶體控制器1010可對記憶體模組1020及/或記憶體模組1030進行控制，以實行自處理器及/或主機施加的命令。記憶體控制器1010可使用處理電路系統（例如，處理器）來實施及/或可利用主機、應用處理器或系統晶片（system-on-a-chip，SoC）來實施。為了訊號完整性，可使用記憶體控制器1010的匯流排1040上的電阻器RTT來實施源端接（source termination）。電阻器RTT可耦合至電源供應電壓VDDQ。記憶體控制器1010可包括發射器1011及接收器1013，發射器1011可向記憶體模組1020及/或記憶體模組1030中的至少一者發射訊號，接收器1013可自記憶體模組1020及/或記憶體模組1030中的至少一者接收訊號。記憶體控制器1010可包括CPU 1015。
記憶體模組1020及記憶體模組1030可分別被稱為第一記憶體模組1020及第二記憶體模組1030。第一記憶體模組1020與第二記憶體模組1030可經由匯流排1040而耦合至記憶體控制器1010。第一記憶體模組1020及第二記憶體模組1030中的每一者可包括多個半導體記憶體裝置及/或暫存時脈驅動器。第一記憶體模組1020可包括記憶體排RK1及記憶體排RK2，且第二記憶體模組1030可包括記憶體排RK3及記憶體排RK4。
記憶體排RK1可包括半導體記憶體裝置1021及半導體記憶體裝置1022，且記憶體排RK2可包括半導體記憶體裝置1023及半導體記憶體裝置1024。根據實例性實施例，記憶體排RK3及記憶體排RK4中的每一者均可包括半導體記憶體裝置。半導體記憶體裝置1021、半導體記憶體裝置1022、半導體記憶體裝置1023及半導體記憶體裝置1024中的每一者均可採用圖3所示半導體記憶體裝置200。
半導體記憶體裝置1021、半導體記憶體裝置1022、半導體記憶體裝置1023及半導體記憶體裝置1024中的每一者可經由警示引腳1025及匯流排1040而連接至記憶體控制器1010。半導體記憶體裝置1021、半導體記憶體裝置1022、半導體記憶體裝置1023及半導體記憶體裝置1024中的每一者可透過藉由警示引腳1025來改變警示訊號的邏輯位準而向記憶體控制器1010告知錯誤狀態。
半導體記憶體裝置1021、半導體記憶體裝置1022、半導體記憶體裝置1023及半導體記憶體裝置1024中的每一者的警示引腳1025可共同連接至匯流排1040。當半導體記憶體裝置1021、半導體記憶體裝置1022、半導體記憶體裝置1023及半導體記憶體裝置1024中的至少一者改變警示訊號的邏輯位準時，整個電阻器RTT上的電壓會被改變，且因此，CPU 1015可辨識出在半導體記憶體裝置1021、半導體記憶體裝置1022、半導體記憶體裝置1023及半導體記憶體裝置1024中的至少一者中出現鎚擊位址佇列已滿的情況。
圖37示出根據實例性實施例的圖36中的半導體記憶體裝置中的每一者中的模式暫存器的實例。
參考圖37，可在模式暫存器MRxx中對錯誤模式進行設定，模式暫存器MRxx的類型是讀取類型R，且模式暫存器MRxx可藉由將操作碼OP[7:0]設定成「xxx1xxxx」來指示鎚擊位址佇列PRHT_QUEUE已滿。
可在模式暫存器MRyy中對處於滿狀態PRHT_QUEUE_FULL的鎚擊位址佇列進行設定，模式暫存器MRyy的類型是讀取類型R，且模式暫存器MRyy可藉由對操作碼OP[5:0]中的儲存體組位址BG Address及儲存體位址Bank Address進行設定來指示與處於滿狀態PRHT_QUEUE_FULL的鎚擊位址佇列對應的儲存體陣列。可保留操作碼OP[7:6]以供RFU將來使用。
在根據比較性實例的揮發性記憶體裝置（例如，動態隨機存取記憶體（DRAM）裝置）中，儲存於記憶體胞元中的胞元電荷可能會因洩漏電流而丟失。另外，當字元線在現用狀態與預充電狀態之間頻繁轉變時（例如，當字元線已被密集存取或頻繁存取時），連接至與被頻繁存取的字元線相鄰的字元線的受影響記憶體胞元可能會丟失所儲存的電荷。可在資料由於胞元電荷的洩漏而丟失之前藉由再充電來維持儲存於記憶體胞元中的電荷。胞元電荷的此種再充電被稱為再新操作，且可在胞元電荷顯著地丟失之前重覆實行再新操作。如本文中所述，在此種比較性實例中儲存於記憶體裝置中的資料可能會發生丟失，然而本揭露的實施例可減少或防止此種情況的發生。
作為本揭露所屬領域中的傳統做法，以功能區塊、單元及/或模組形式來闡述實例性實施例且在圖式中例示所述實例性實施例。熟習此項技術者應理解，該些區塊、單元及/或模組在實體上由可使用基於半導體的製作技術或其他製造技術形成的電子（或光學）電路（例如，邏輯電路、分立組件、微處理器、固線電路（hard-wired circuit）、記憶體元件、配線連接等）實施。在區塊、單元及/或模組由微處理器或類似組件實施的情形中，所述區塊、單元及/或模組可使用軟體（例如，微代碼）進行程式化以實行本文中所論述的各種功能，且可視需要由韌體及/或軟體進行驅動。作為另外一種選擇，每一區塊、單元及/或模組可由專用的硬體來實施，或者可被實施為用於實行一些功能的專用硬體及用於實行其他功能的處理器（例如，一或多個經程式化的微處理器及相關聯的電路系統）的組合。
本揭露的態樣可應用於使用半導體記憶體裝置的系統，所述半導體記憶體裝置採用揮發性記憶體胞元。舉例而言，本揭露的態樣可應用於使用半導體記憶體裝置作為工作記憶體的系統，例如（舉例而言），智慧型電話、導航系統、筆記型電腦、桌上型電腦、遊戲控制台等。
儘管已參考本揭露的實施例具體示出並闡述了本揭露，然而此項技術中具有通常知識者應理解，在不背離由隨附申請專利範圍界定的本發明的精神及範圍的條件，可對其作出形式及細節上的各種改變。
20:記憶體系統 30:記憶體控制器 31:匯流排 35、1015:CPU 40:再新邏輯 50:主機介面 55:排程器 60:記憶體介面 100:再新管理（RFM）控制邏輯 200、200a、800、1021、1022、1023、1024:半導體記憶體裝置 201:錯誤引腳 210:控制邏輯電路 211:命令解碼器 212:模式暫存器 220:位址暫存器 225:時脈緩衝器 230:儲存體控制邏輯 235:選通訊號產生器 240:列位址多工器 250:行位址鎖存器 260、261:列解碼器 260a～260s:第一列解碼器至第十六列解碼器 270:行解碼器 270a～270s:第一行解碼器至第十六行解碼器 285:感測放大器單元 285a～285s:第一感測放大器至第十六感測放大器 286:I/O感測放大器IOSA區塊 286a、286b、286i:I/O感測放大器 287a、287b、287i:驅動器 289:控制器 290:輸入/輸出（I/O）閘控電路 291a、291b、291c、291d:開關電路 310:記憶體胞元陣列 310a～310s:第一儲存體陣列至第十六儲存體陣列/儲存體陣列 310aa:第一儲存體陣列 311:第一記憶體區塊/記憶體胞元陣列 311a:第一子陣列區塊 312、312a、313:第一記憶體區塊 313a:第一子陣列區塊/第二子陣列區塊 314:第二記憶體區塊 314a:第二子陣列區塊 315a:第三子陣列區塊 320:資料I/O緩衝器 331、332、333、334、336:I/O感測放大器 341、342、343、344、346:驅動器 350:錯誤校正碼（ECC）引擎 360:ECC編碼器 365:記憶體 370:ECC 380:ECC解碼器 390:部分 400:再新控制電路 410:再新控制邏輯 420、420a、420b:再新時脈產生器 421、422、423、424:多工器 425a、425b:解碼器 426:偏置單元 427:振盪器 430:再新計數器 440:鎚擊再新位址產生器 441:受害位址產生器 450:鎚擊位址儲存器 460:映射器 500:鎚擊管理電路/列鎚擊管理電路 500a、500b、827:列鎚擊管理電路 501、600、600a、600b、600c:鎚擊位址佇列 510a、510b:加法器 520、521:比較器 540:暫存器 550:隨機數產生器 560:計數器 610a、610b、610c、610d、610e、610f、610g、610h:FIFO暫存器 611、612:第一區 613、614:第二區 650a、650b、650c:監測邏輯 660a、660b:多工器 670a:計數器 675:比較器 680:暫存器 710、720:電壓產生器 731、732、733、734、741、742、743、744:子字元線驅動器 750:位元線感測放大器 780:局部感測放大器（LSA）電路 810:緩衝器晶粒 812:通孔ECC引擎 820-1、820-2、820-p、820-p-1:記憶體晶粒 821:胞元核心 823:胞元核心ECC引擎 825:再新控制電路 832:資料TSV線組 834:同位TSV線組 900:半導體封裝 910:堆疊記憶體裝置 920:圖形處理單元（GPU） 930:中介層 940:封裝基板 950:焊料球 1000:記憶體系統 1010:記憶體控制器 1011:發射器 1013:接收器 1020、1030:記憶體模組 1025:警示引腳 1040:匯流排 ACNTD、ACNTDa、ACNTDb、ACNTDc、ACNTDd、ACNTDe、ACNTDf、ACNTDg、ACNTDh:附加計數資料 ACRad_Init:現用計數隨機初始化命令 ACT、ACT-z:現用命令ACT1:第一現用命令 ACT2:第二現用命令 ACT-x、ACT-y、PRE、PREpb、PRE-x、PRE-y、PRE-z:預充電命令 ACU:現用計數更新命令 ADDR、Ha1、Ha2、Ha3、Ha4、HREF_ADDRa、HREF_ADDRb、HREF_ADDRc、HREF_ADDRd:位址 AP:自動預充電旗標 B10:資料匯流排 BA0:儲存體位址位元/位元 BA1:儲存體位址位元 BANK_ADDR、Bank address:儲存體位址 BG0～BG2:位元 BG Address:儲存體組位址 BL:突發長度旗標 BLSAB:位元線感測放大器區 BTL、BTL0、BTL1、BTL2、BTL3、BTLg-1、BTLg、BTLg+1、BTLn-2、BTLn-1:位元線 C2～C10:行位址位元 CA0:第一命令-位址訊號 CA1:第二命令-位址訊號 CA2:第三命令-位址訊號 CA3:第四命令-位址訊號 CA4:第五命令-位址訊號 CA5:第六命令-位址訊號 CA6:第七命令-位址訊號 CA7:第八命令-位址訊號 CA8:第九命令-位址訊號 CA9:第十命令-位址訊號 CA10:第十一命令-位址訊號 CA11:第十二命令-位址訊號 CA12:第十三命令-位址訊號 CA13:第十四命令-位址訊號 C_CNTD:校正計數資料 C_DTA:校正資料 CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg、CHADDRh:候選鎚擊位址 CID0～CID3:晶粒辨識符 CK:時脈訊號 CK_c:差分時脈訊號對 CKE:時脈賦能訊號 CK_t:差分時脈訊號對/時脈訊號 CMD:命令 CNTD:讀取計數資料/計數資料 CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg、CNTDh:計數資料 CNTDa:附加計數資料/計數資料 COL_ADDR、COL_ADDR':行位址 CONJ:結合區 CPRT:計數同位資料 CREF_ADDR:計數器再新位址 CS:比較訊號 CS1:第一比較訊號 CS2:第二比較訊號 CSL:行選擇線 CS_n:晶片選擇訊號 CTL1:第一控制訊號 CTL2:第二控制訊號 CTL3:第三控制訊號/第三控制電路 CW:碼字 D1:第一方向 D2:第二方向 DQ:資料訊號 DQS:資料選通訊號 DTA:資料 EDBIO:第二資料線 EJC:彈出訊號 ERR、ERR1、ERR2、ERR3:錯誤訊號 Error_Mode:錯誤模式 GIO:第一資料線 GIO1、GIOB、GIOB1:全域I/O線對 GIO1＜1:a＞:第一全域I/O線 GIO2＜1:b＞:第二全域I/O線 H:邏輯高位準 HADDR、HADDR1:鎚擊位址 HREF:鎚擊再新訊號 HREF_ADDR、HREF_ADDR1:鎚擊再新位址 IACT:現用訊號 IACT1:第一現用訊號 IACT2:第二現用訊號 ICK:內部時脈訊號 ICNT:間隔計數訊號/間隔計數值 IN:輸入端子 IOSA_EN:賦能訊號 IPRE:預充電訊號 IRD:讀取訊號 IRD1:第一讀取訊號 IRD2:第二讀取訊號 IREF:再新控制訊號 IREF1:第一再新控制訊號 IREF2:第二再新控制訊號 IWR:寫入訊號 IWR1:第一寫入訊號 IWR2:第二寫入訊號 L:邏輯低位準 L1、L2、L10、Lp、Lq:同位TSV線/TSV線 LIO1、LIOB1:局部I/O線對 LIO1＜1:a＞:第一局部I/O線 LIO2＜1:b＞:第二局部I/O線 MB0、MB1、MB15:第一記憶體區塊 MC:記憶體胞元 MCB:微凸塊 MRR:模式暫存器讀取命令 MRW:模式暫存器寫入命令 MRxx、MRyy:模式暫存器 MS:模式訊號 NCA:正常胞元陣列 NTH1:第一參考次數 NTH2:第二參考次數 NTH3:第三參考次數 OP[5:0]、OP[7:0]、OP[7:6]:操作碼 OUT:輸出端子 PDE:斷電進入命令 PDT:驅動訊號 PDX:斷電退出命令 PREab:所有儲存體預充電命令/預充電命令 PREsb:相同儲存體預充電命令/預充電命令 PRHT_QUEUE_FULL:滿狀態 PRT:同位資料 PWR:電源 R:讀取類型 R0～R17:列位址位元 RA:第一目標列位址 RA=x、RA=y、RA=z、ROW_ADDR、SRA:列位址 RBTL:冗餘位元線 RCA:冗餘胞元陣列 RCK、RCK1、RCK2、RCK3:再新時脈訊號 RCNTD:隨機計數資料 RCS1、RCS2:時脈控制訊號 RCW:讀取碼字/碼字 RD、RDA:讀取命令 REF:再新命令 REF_ADDR:再新列位址 RESET_n、RST_n:重置訊號 RFM:再新管理命令 RFMS:再新管理訊號 RH_MT_EN:列鎚擊減低賦能訊號 RK1、RK2、RK3、RK4:記憶體排 RN_INIT:隨機初始化訊號 RTT:電阻器 S110、S120、S130、S140、S150、S160、S170、S180、S190、S210、S220、S230、S240、S250:操作 SCA2:第三子陣列區塊 SCA11:第一子陣列區塊 SCA12:第二子陣列區塊 SCB、SCBa、SCBb:子陣列區塊 SEL1、SEL2:選擇訊號 SRX:自我再新退出命令 ST210:通電狀態 ST215:重置狀態 ST220:閒置狀態 ST225:現用計數隨機初始化狀態 ST230:自我再新狀態 ST235:自我再新斷電狀態 ST240、ST320:模式暫存器寫入狀態 ST245、ST330:每儲存體再新狀態 ST250:儲存體再新狀態 ST255、ST325:模式暫存器讀取狀態 ST260:預充電及斷電狀態 ST265:啟用對應的儲存體 ST310:儲存體現用狀態 ST315:現用斷電狀態 ST335:讀取狀態 ST340:寫入狀態 ST345:現用計數更新狀態 ST350:預充電狀態 ST360:鎚擊位址佇列溢位檢查狀態 ST365:立即列鎚擊（R/H）減低狀態 SWB、SWBa1、SWBa2、SWBb1、SWBb2:子字元線驅動器區 Ta、Tb、Tc、Td、Te、Tf、Tg、Th、Ti:時間點 T_ROW_ADDR:目標存取位址 t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15:啟用時間點/時間點 tAC_Rad_Init、tACU、tCCD_L、tCCD_L_WR、tRC、tRP、tSRX:時間間隔 tRAS:啟用時間間隔 UCNTD、UCNTD1:更新計數資料 V:有效邏輯位準 Vcc:電源電壓 VCON:控制電壓 VDDQ:電源供應電壓 WL、WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WLm-2、WLm-1、WLt-2、WLt-1、WLt+1、WLt+2:字元線 WLt:鎚擊字元線/中間字元線/字元線 WR、WRA:寫入命令 X+1～X+12:位址
藉由參照附圖詳細闡述本揭露的實施例，本揭露的以上及其他特徵將變得顯而易見。 圖1是示出根據實例性實施例的記憶體系統的方塊圖。 圖2是示出根據實例性實施例的圖1中的記憶體控制器的方塊圖。 圖3是示出根據實例性實施例的圖1中的半導體記憶體裝置的實例的方塊圖。 圖4示出根據實例性實施例的圖3所示半導體記憶體裝置中的第一儲存體陣列的實例。 圖5A是示出根據實例性實施例的圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。 圖5B是示出根據實例性實施例的圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。 圖6是示出根據實例性實施例的圖3中的再新控制電路的實例的方塊圖。 圖7是示出根據實例性實施例的圖6中所示的再新時脈產生器的實例的電路圖。 圖8是示出根據實例性實施例的圖6中的再新時脈產生器的實例的電路圖。 圖9示出根據實例性實施例的圖5A或圖5B所示列鎚擊管理電路中的鎚擊位址佇列的實例。 圖10是示出根據實例性實施例的圖9所示鎚擊位址佇列的實例性操作的時序圖。 圖11示出根據實例性實施例的圖5A或圖5B所示列鎚擊管理電路中的鎚擊位址佇列的實例。 圖12A示出根據實例性實施例的圖5A或圖5B所示列鎚擊管理電路中的鎚擊位址佇列的實例。 圖12B示出根據實例性實施例的圖12A所示鎚擊位址佇列的實例性操作。 圖13示出根據一些實例性實施例的圖3所示半導體記憶體裝置中的第一儲存體陣列及第一感測放大器。 圖14示出根據實例性實施例的圖13中的第一儲存體陣列的一部分。 圖15示出根據實例性實施例的圖3所示半導體記憶體裝置的一部分，用於闡釋寫入操作。 圖16示出根據實例性實施例的圖3所示半導體記憶體裝置的一部分，用於闡釋讀取操作。 圖17是示出根據實例性實施例的圖3所示半導體記憶體裝置中的錯誤校正碼（ECC）引擎的實例的方塊圖。 圖18是示出根據實例性實施例的圖3中的第一儲存體陣列的實例的方塊圖。 圖19至圖21示出根據實例性實施例的可在圖1所示記憶體系統中使用的實例性命令。 圖22及圖23分別示出根據實例性實施例的當記憶體系統使用現用計數更新命令時記憶體系統的命令協議的實例。 圖24示出根據實例性實施例的當記憶體系統基於預充電命令對計數資料進行更新時記憶體系統的命令協議的實例。 圖25示出根據實例性實施例的當記憶體系統基於包括自動預充電的讀取命令或包括自動預充電的寫入命令對計數資料進行更新時記憶體系統的命令協議的實例。 圖26是示出根據實例性實施例的記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。 圖27是示出根據實例性實施例的記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址因應於第二類型的鎚擊位址的產生。 圖28A、圖28B及圖29是示出根據實例性實施例的圖6所示再新控制電路的實例性操作的時序圖。 圖30示出根據實例性實施例的當記憶體系統使用隨機初始化命令時記憶體系統的命令協議的實例。 圖31是示出根據實例性實施例的記憶體系統的操作的流程圖。 圖32是示出根據實例性實施例的半導體記憶體裝置的方塊圖。 圖33A及圖33B示出根據實例性實施例的半導體記憶體裝置的實例性狀態圖。 圖34是示出根據實例性實施例的半導體記憶體裝置的方塊圖。 圖35是示出包括根據實例性實施例的堆疊記憶體裝置的半導體封裝的配置圖。 圖36是示出根據實例性實施例的具有四排記憶體模組的記憶體系統的方塊圖。 圖37示出根據實例性實施例的圖36中的半導體記憶體裝置中的每一者中的模式暫存器的實例。
200:半導體記憶體裝置/記憶體裝置
201:錯誤引腳
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
225:時脈緩衝器
230:儲存體控制邏輯
235:選通訊號產生器
240:列位址多工器
250:行位址鎖存器
260:列解碼器
260a~260s:第一列解碼器至第十六列解碼器
270:行解碼器
270a~270s:第一行解碼器至第十六行解碼器
285:感測放大器單元
285a~285s:第一感測放大器至第十六感測放大器
290:輸入/輸出(I/O)閘控電路
310:記憶體胞元陣列
310a~310s:第一儲存體陣列至第十六儲存體陣列/儲存體陣列
320:資料I/O緩衝器
350:錯誤校正碼(ECC)引擎
400:再新控制電路
500:鎚擊管理電路/列鎚擊管理電路
ADDR:位址
BANK_ADDR:儲存體位址
BTL:位元線
CK:時脈訊號
CMD:命令
CNTD:讀取計數資料/計數資料
COL_ADDR、COL_ADDR':行位址
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號/第三控制電路
CW:碼字
DQ:資料訊號
DQS:資料選通訊號
DTA:資料
ERR:錯誤訊號
HADDR:鎚擊位址
IACT:現用訊號
ICK:內部時脈訊號
IPRE:預充電訊號
IRD:讀取訊號
IREF1:第一再新控制訊號
IREF2:第二再新控制訊號
IWR:寫入訊號
MC:記憶體胞元
REF_ADDR:再新列位址
ROW_ADDR、SRA:列位址
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括： 記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多個記憶體胞元； 列鎚擊管理電路，被配置成因應於自外部的記憶體控制器接收到現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數， 其中與所計數的所述次數對應的計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料， 其中所述列鎚擊管理電路包括鎚擊位址佇列，所述鎚擊位址佇列被配置成： 基於所述計數值與第一參考次數的比較，基於先進先出（FIFO）方案來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目； 因應於所述鎚擊位址佇列中所儲存的所述候選鎚擊位址的數目達到等於或小於所述第一數目的第二數目，使提供至所述記憶體控制器的錯誤訊號的邏輯位準發生轉變；以及 因應於所述鎚擊位址佇列中所儲存的所述候選鎚擊位址的所述數目達到所述第一數目，輸出所述鎚擊位址佇列中所儲存的所述候選鎚擊位址中的一者作為鎚擊位址；以及 再新控制電路，被配置成接收所述鎚擊位址，且對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於所述多個記憶體胞元列之中對應於所述鎚擊位址的記憶體胞元列。
  2. 如請求項1所述的半導體記憶體裝置，其中所述列鎚擊管理電路被配置成因應於在所述現用命令之後施加的第一命令，藉由實行內部讀取-更新-寫入操作而自所述多個記憶體胞元列之中的目標記憶體胞元列的所述計數胞元讀取所述計數資料，更新所讀取的所述計數資料，且將已更新的所述計數資料寫入所述目標記憶體胞元列的所述計數胞元中。
  3. 如請求項2所述的半導體記憶體裝置，其中所述列鎚擊管理電路更包括： 加法器，被配置成藉由更新來自所述目標記憶體胞元列的所述計數胞元的所讀取的所述計數資料來輸出已更新的所述計數資料；以及 比較器，被配置成藉由將所讀取的所述計數資料與所述第一參考次數進行比較來輸出第一比較訊號， 其中所述鎚擊位址佇列更被配置成因應於所述第一比較訊號指示所讀取的所述計數資料等於或大於所述第一參考次數而儲存目標存取位址，所述目標存取位址標示所述目標記憶體胞元列。
  4. 如請求項3所述的半導體記憶體裝置，其中所述鎚擊位址佇列包括： 多個先進先出暫存器，被配置成儲存所述候選鎚擊位址，其中所述多個先進先出暫存器的數目對應於所述第一數目；以及 監測邏輯，連接至所述多個先進先出暫存器且被配置成： 對所述多個先進先出暫存器進行管理； 監測所述多個先進先出暫存器中的每一者是否儲存有所述候選鎚擊位址中的相應一者； 因應於所述多個先進先出暫存器中所儲存的所述候選鎚擊位址的所述數目達到所述第一數目， 輸出自所有的所述候選鎚擊位址之中首先輸入的候選鎚擊位址作為所述鎚擊位址；以及 因應於輸出所述鎚擊位址而將所述錯誤訊號的所述邏輯位準自第一邏輯位準轉變成與所述第一邏輯位準不同的第二邏輯位準。
  5. 如請求項4所述的半導體記憶體裝置，其中所述再新控制電路被配置成因應於再新管理訊號而對所述一或多個受害記憶體胞元列實行所述鎚擊再新操作，所述再新管理訊號基於由所述記憶體控制器因應於所述錯誤訊號的轉變而施加的再新管理命令。
  6. 如請求項4所述的半導體記憶體裝置，其中所述監測邏輯被配置成在所述鎚擊再新操作完成之後，將所述錯誤訊號的所述邏輯位準轉變成所述第一邏輯位準。
  7. 如請求項3所述的半導體記憶體裝置，其中所述鎚擊位址佇列包括： 多個先進先出暫存器，被配置成儲存所述候選鎚擊位址，且在所述候選鎚擊位址儲存於所述多個先進先出暫存器中作為附加計數資料之後，儲存與所述候選鎚擊位址中的每一者相關聯的附加存取次數， 其中所述多個先進先出暫存器的數目對應於所述第一數目；以及 監測邏輯，連接至所述多個先進先出暫存器且被配置成： 對所述多個先進先出暫存器進行管理； 監測所述多個先進先出暫存器中的每一者是否儲存有所述候選鎚擊位址中的相應一者； 因應於所述多個先進先出暫存器中所儲存的所述候選鎚擊位址的所述數目達到較所述第一數目小的所述第二數目，將所述錯誤訊號的所述邏輯位準自第一邏輯位準轉變成與所述第一邏輯位準不同的第二邏輯位準；以及 基於所述附加計數資料而產生選擇訊號；以及 多工器，被配置成： 接收所述候選鎚擊位址；以及 基於所述選擇訊號，輸出所述候選鎚擊位址之中附加計數資料最大的候選鎚擊位址作為所述鎚擊位址。
  8. 如請求項7所述的半導體記憶體裝置，其中所述鎚擊位址佇列更包括： 計數器，被配置成在所述候選鎚擊位址被儲存於所述多個先進先出暫存器中之後，藉由對與所述候選鎚擊位址中的每一者相關聯的所述附加存取次數進行計數來輸出所述附加計數資料。
  9. 如請求項7所述的半導體記憶體裝置，其中： 所述再新控制電路更被配置成因應於再新管理訊號而對所述一或多個受害記憶體胞元列實行所述鎚擊再新操作，所述再新管理訊號基於由所述記憶體控制器因應於所述錯誤訊號的轉變而施加的再新管理命令，且 所述監測邏輯被配置成在所述鎚擊再新操作完成之後將所述錯誤訊號轉變成所述第一邏輯位準。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 錯誤校正碼（ECC）引擎，被配置成： 藉由對欲儲存於所述多個記憶體胞元列中的每一者中的正常胞元中的資料實行第一錯誤校正碼解碼操作來產生同位資料；以及 藉由對所述計數資料實行第二錯誤校正碼解碼操作來產生計數同位；以及 控制邏輯電路，被配置成對所述列鎚擊管理電路及所述錯誤校正碼引擎進行控制， 其中所述記憶體胞元陣列包括： 正常胞元區，包括所述正常胞元及所述計數胞元，其中所述資料儲存於所述正常胞元中，且所述計數資料儲存於所述計數胞元中；以及 同位胞元區，其中所述同位資料及所述計數同位資料儲存於所述同位胞元區中， 其中所述正常胞元區包括在第一方向及與所述第一方向交叉的第二方向上排列的多個子陣列區塊，所述多個子陣列區塊中的每一者包括所述記憶體胞元，且 其中所述多個子陣列區塊的一部分包括所述計數胞元。
  11. 如請求項1所述的半導體記憶體裝置，其中所述再新控制電路包括： 再新控制邏輯，被配置成因應於再新管理訊號而產生鎚擊再新訊號，所述再新管理訊號基於由所述記憶體控制器因應於所述錯誤訊號的所述轉變而提供的再新管理命令； 再新時脈產生器，被配置成因應於再新訊號而產生再新時脈訊號； 再新計數器，被配置成產生與對所述多個記憶體胞元列實行的正常再新操作相關聯的計數再新位址； 鎚擊位址儲存器，被配置成儲存所述鎚擊位址且因應於所述鎚擊再新訊號而輸出所述鎚擊位址；以及 映射器，被配置成基於自所述鎚擊位址儲存器輸出的所述鎚擊位址來產生標示所述一或多個受害記憶體胞元列的位址的鎚擊再新位址。
  12. 如請求項1所述的半導體記憶體裝置，其中所述再新控制電路更包括： 隨機數產生器，被配置成基於隨機初始化命令而產生欲儲存於所述多個記憶體胞元列中的每一者的所述計數胞元中的隨機計數資料，所述隨機初始化命令是在所述半導體記憶體裝置的加電序列期間自所述記憶體控制器接收。
  13. 一種半導體記憶體裝置，包括： 記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多個記憶體胞元； 列鎚擊管理電路，被配置成因應於自外部的記憶體控制器接收到現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數， 其中與所計數的所述次數對應的計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料， 其中所述列鎚擊管理電路包括鎚擊位址佇列，所述鎚擊位址佇列被配置成： 基於所述計數值與第一參考次數的第一比較，基於先進先出（FIFO）方案來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目； 基於所述計數資料與第二參考次數及第三參考次數的第二比較而使提供至所述記憶體控制器的錯誤訊號的邏輯位準發生轉變， 其中所述第二參考次數大於所述第一參考次數，所述第三參考次數大於所述第二參考次數，且在所述候選鎚擊位址被儲存於所述多個先進先出暫存器中之後所述計數資料更與所述候選鎚擊位址中的每一者相關聯；以及 基於所述第二比較的結果而輸出所述鎚擊位址佇列中所儲存的所述候選鎚擊位址中的一者作為鎚擊位址；以及 再新控制電路，被配置成接收所述鎚擊位址，且對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於所述多個記憶體胞元列之中對應於所述鎚擊位址的記憶體胞元列。
  14. 如請求項13所述的半導體記憶體裝置，其中所述鎚擊位址佇列包括： 多個先進先出暫存器，被配置成分別儲存所述候選鎚擊位址及與所述候選鎚擊位址中的每一者相關聯的所述計數資料， 其中所述多個先進先出暫存器的數目對應於所述第一數目； 比較器，被配置成藉由對與所述候選鎚擊位址中的每一者相關聯的所述計數資料與所述第二參考次數及所述第三參考次數進行比較來輸出比較訊號； 監測邏輯，連接至所述多個先進先出暫存器且被配置成： 對所述多個先進先出暫存器進行管理； 基於所述比較訊號而產生第一選擇訊號； 基於所述比較訊號而將所述錯誤訊號的所述邏輯位準自第一邏輯位準轉變成與所述第一邏輯位準不同的第二邏輯位準；以及 基於附加計數資料而產生第二選擇訊號；以及 多工器，被配置成： 接收所述候選鎚擊位址；以及 基於所述第一選擇訊號及所述第二選擇訊號，輸出所述候選鎚擊位址之中附加計數資料最大的候選鎚擊位址作為所述鎚擊位址。
  15. 如請求項14所述的半導體記憶體裝置，其中所述監測邏輯更被配置成： 基於所述比較訊號，產生所述第一選擇訊號，所述第一選擇訊號與自所述候選鎚擊位址之中選擇與超過所述第二參考次數的所述計數資料對應的第一候選鎚擊位址相關聯； 因應於所述計數資料超過所述第三參考次數，將所述錯誤訊號的所述邏輯位準自所述第一邏輯位準轉變成所述第二邏輯位準；以及 產生所述第二選擇訊號，所述第二選擇訊號與自所述候選鎚擊位址之中選擇與超過所述第三參考次數的所述計數資料對應的第二候選鎚擊位址相關聯。
  16. 如請求項15所述的半導體記憶體裝置，其中所述再新控制電路更被配置成在所述多個記憶體胞元列上的正常再新時序處對兩個受害記憶體胞元列實行所述鎚擊再新操作，所述兩個受害記憶體胞元列在實體上相鄰於與所述第一候選鎚擊位址對應的第一記憶體胞元列。
  17. 如請求項15所述的半導體記憶體裝置，其中所述再新控制電路更被配置成因應於再新管理訊號而對四個受害記憶體胞元列實行所述鎚擊再新操作，所述再新管理訊號基於因應於所述錯誤訊號的轉變而自所述記憶體控制器提供的再新管理命令，所述四個受害記憶體胞元列在實體上相鄰於與所述第二候選鎚擊位址對應的第一記憶體胞元列，且 其中所述監測邏輯被配置成在接收到所述再新管理訊號之後將所述錯誤訊號轉變成所述第一邏輯位準。
  18. 如請求項13所述的半導體記憶體裝置，其中所述列鎚擊管理電路更被配置成因應於在所述現用命令之後施加的第一命令，藉由實行內部讀取-更新-寫入操作而自所述多個記憶體胞元列之中的目標記憶體胞元列的所述計數胞元讀取所述計數資料，更新所讀取的所述計數資料，且將已更新的所述計數資料寫入所述目標記憶體胞元列的所述計數胞元中。
  19. 一種記憶體系統，包括： 半導體記憶體裝置；以及 記憶體控制器，被配置成對所述半導體記憶體裝置進行控制， 其中所述半導體記憶體裝置包括： 記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列各自包括多個記憶體胞元； 列鎚擊管理電路，被配置成因應於自所述記憶體控制器接收到現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取的次數進行計數，且將與所述次數對應的計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料， 其中所述列鎚擊管理電路包括鎚擊位址佇列，所述鎚擊位址佇列被配置成： 基於所述計數值與第一參考次數的比較，基於先進先出（FIFO）方案來儲存所述多個記憶體胞元列之中被密集存取的一或多個候選鎚擊位址達第一數目； 因應於所述鎚擊位址佇列中所儲存的所述候選鎚擊位址的數目達到等於或小於所述第一數目的第二數目，使提供至所述記憶體控制器的錯誤訊號的邏輯位準發生轉變；以及 因應於所述鎚擊位址佇列中所儲存的所述候選鎚擊位址的所述數目達到所述第一數目，輸出所述鎚擊位址佇列中所儲存的所述候選鎚擊位址中的一者作為鎚擊位址；以及 再新控制電路，被配置成接收所述鎚擊位址，且對一或多個受害記憶體胞元列實行鎚擊再新操作，所述一或多個受害記憶體胞元列在實體上相鄰於所述多個記憶體胞元列之中與所述鎚擊位址對應的記憶體胞元列，且 其中所述列鎚擊管理電路更包括隨機數產生器，所述隨機數產生器被配置成產生隨機計數資料， 其中所述隨機計數資料是基於在所述半導體記憶體裝置的加電序列期間自所述記憶體控制器接收的隨機初始化命令而儲存於所述多個記憶體胞元列中的每一者的所述計數胞元中。
  20. 如請求項19所述的記憶體系統，其中所述半導體記憶體裝置更包括控制邏輯電路，所述控制邏輯電路被配置成對所述列鎚擊管理電路及所述再新控制電路進行控制， 其中所述再新控制電路在所述控制邏輯電路的控制下在所述隨機計數資料被儲存於所述計數胞元中之後對所述多個記憶體胞元列實行自我再新操作，且 其中所述記憶體控制器被配置成在對所述多個記憶體胞元列的所述自我再新操作完成之後，對所述半導體記憶體裝置施加自我再新退出命令。
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