TW202401427A - 半導體記憶體裝置及包括其的記憶體系統 - Google Patents

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Abstract

一種半導體記憶體裝置包括：記憶體胞元陣列；列鎚擊管理電路，被配置成：基於現用命令對存取次數進行計數，且基於在現用命令之後施加的第一命令實行內部讀取-更新-寫入操作以自目標記憶體胞元列的計數胞元讀取計數資料並將經更新的計數資料寫入目標記憶體胞元列的計數胞元中；以及行解碼器，被配置成：使用第一位元線對第一記憶體胞元進行存取，且使用第一電壓將資料儲存於第一記憶體胞元中，或者在小於參考寫入時間間隔的內部寫入時間間隔期間，使用大於第一電壓的第二電壓實行內部寫入操作以將計數資料儲存於第一記憶體胞元中。

Description

半導體記憶體裝置及包括其的記憶體系統
[相關申請案的交叉參考]
本申請案主張優先於在2022年6月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0078650號及2022年9月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0123005號，該些韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於記憶體，且更具體而言，是有關於用於防禦列鎚擊攻擊的半導體記憶體裝置及包括其的記憶體系統。
半導體記憶體裝置可被分類為揮發性記憶體裝置或非揮發性記憶體裝置。揮發性記憶體裝置可指在斷電時會丟失儲存於其中的資料的記憶體裝置。作為揮發性記憶體裝置的實例，動態隨機存取記憶體（dynamic random access memory，DRAM）可用於各種裝置，例如行動系統、伺服器或圖形裝置。
在例如動態隨機存取記憶體（DRAM）裝置等揮發性記憶體裝置中，儲存於記憶體胞元中的胞元電荷可能會因洩漏電流而丟失。另外，當字元線在現用狀態與預充電狀態之間頻繁轉變時（例如，當字元線已被密集存取或頻繁存取時），連接至與被頻繁存取的字元線相鄰的字元線的受影響記憶體胞元可能會丟失所儲存的電荷。可在資料由於胞元電荷的洩漏而丟失之前藉由再充電來維持儲存於記憶體胞元中的電荷。胞元電荷的此種再充電被稱為再新操作，且可在丟失的胞元電荷變得顯著之前重複實行再新操作。
提供一種能夠減少內部寫入時間間隔的半導體記憶體裝置。
亦提供一種能夠減少寫入時間間隔的半導體記憶體裝置。
亦提供一種能夠減少內部寫入時間間隔的記憶體系統。
附加態樣將在以下說明中予以部分陳述，且該些態樣將藉由所述說明而部分地顯而易見，抑或可藉由實踐所呈現的實施例而得知。
根據本揭露的態樣，一種半導體記憶體裝置包括：記憶體胞元陣列，包括多個記憶體胞元列，其中所述多個記憶體胞元列中的每一記憶體胞元列包括多個記憶體胞元；列鎚擊管理電路，被配置成：基於自外部記憶體控制器接收到的現用命令對每一記憶體胞元列的存取次數進行計數以將每一記憶體胞元列中的至少一個計數胞元的所計數的次數儲存為計數資料，且基於在現用命令之後施加的第一命令，實行內部讀取-更新-寫入操作，以自所述多個記憶體胞元列之中的目標記憶體胞元列的計數胞元讀取計數資料，更新計數資料，並將經更新的計數資料寫入目標記憶體胞元列中的至少一個計數胞元中；以及行解碼器，被配置成：基於行位址，使用第一位元線對所述多個記憶體胞元之中的第一記憶體胞元進行存取，且使用第一電源供應電壓將資料儲存於第一記憶體胞元中，或者在小於參考寫入時間間隔的內部寫入時間間隔期間，使用第二電源供應電壓實行內部寫入操作以將計數資料儲存於第一記憶體胞元中，其中第二電源供應電壓的電壓位準大於第一電源供應電壓的電壓位準。
根據本揭露的態樣，一種半導體記憶體裝置包括：記憶體胞元陣列，包括多個記憶體胞元列，其中所述多個記憶體胞元列中的每一記憶體胞元列包括多個記憶體胞元；列解碼器，被配置成基於伴隨有自外部記憶體控制器接收到的寫入命令的列位址，對連接至所述多個記憶體胞元列之中的目標記憶體胞元列的第一字元線進行賦能；以及行解碼器，被配置成：基於行位址，使用第一位元線對目標記憶體胞元列中的第一記憶體胞元進行存取，使用第一電源供應電壓實行第一寫入操作以將資料儲存於第一記憶體胞元中直至半導體記憶體裝置被施加預充電命令，並且自半導體記憶體裝置被施加預充電命令時的第一時間點直至第一字元線被去能時的第二時間點，使用第二電源供應電壓實行第二寫入操作以將資料儲存於第一記憶體胞元中，其中第二電源供應電壓的電壓位準大於第一電源供應電壓的電壓位準。
根據本揭露的態樣，一種記憶體系統包括半導體記憶體裝置以及被配置成控制半導體記憶體裝置的記憶體控制器，其中半導體記憶體裝置包括：記憶體胞元陣列，包括多個記憶體胞元列，其中所述多個記憶體胞元列中的每一記憶體胞元列包括多個記憶體胞元；列鎚擊管理電路，被配置成：基於自外部記憶體控制器接收到的現用命令對每一記憶體胞元列的存取次數進行計數以將所計數的次數儲存於每一記憶體胞元列中的至少一個計數胞元中作為計數資料，並且基於在現用命令之後施加的第一命令，實行內部讀取-更新-寫入操作，以自所述多個記憶體胞元列之中的目標記憶體胞元列的計數胞元讀取計數資料，更新計數資料，並將經更新的計數資料儲存於目標記憶體胞元列的計數胞元中；以及行解碼器，被配置成：基於行位址，使用第一位元線對所述多個記憶體胞元之中的第一記憶體胞元進行存取，且使用第一電源供應電壓將資料儲存於第一記憶體胞元中，或者在小於參考寫入時間間隔的內部寫入時間間隔期間，使用第二電源供應電壓實行內部寫入操作以將計數資料儲存於第一記憶體胞元中，其中第二電源供應電壓的電壓位準大於第一電源供應電壓的電壓位準。
在下文中參考附圖更全面地闡述本揭露的各種實例性實施例，在附圖中示出實例性實施例。
圖1是示出根據實例性實施例的記憶體系統的方塊圖。
參考圖1，記憶體系統20可包括記憶體控制器30及半導體記憶體裝置200。
記憶體控制器30可對記憶體系統20的總體操作進行控制。記憶體控制器30可對外部主機與半導體記憶體裝置200之間的總體資料交換進行控制。舉例而言，記憶體控制器30可因應於來自主機的請求而將資料寫入半導體記憶體裝置200中或者自半導體記憶體裝置200讀取資料。
另外，記憶體控制器30可向半導體記憶體裝置200發出操作命令以對半導體記憶體裝置200進行控制。在一些實例性實施例中，半導體記憶體裝置200是包括動態記憶體胞元的記憶體裝置，例如動態隨機存取記憶體（DRAM）、雙倍資料速率5（double data rate 5，DDR5）同步DRAM（synchronous DRAM，SDRAM）、DDR6 SDRAM或類似裝置。
記憶體控制器30可向半導體記憶體裝置200傳送時脈訊號CK（其可被稱為命令時脈訊號）、命令CMD、及包括位址ADDR的位址訊號。在本文中，為便於說明起見，單數形式的用語時脈訊號CK、命令CMD及位址ADDR與複數形式的用語時脈訊號CK、命令CMD及位址ADDR可互換使用。當記憶體控制器30將資料訊號DQ寫入半導體記憶體裝置200中時，記憶體控制器30可將資料選通訊號DQS傳送至半導體記憶體裝置200。當記憶體控制器30自半導體記憶體裝置200讀取資料訊號DQ時，半導體記憶體裝置200可將資料選通訊號DQS傳送至記憶體控制器30。位址ADDR可伴隨有命令CMD且位址ADDR可被稱為存取位址。
記憶體控制器30可包括中央處理單元（central processing unit，CPU）35及再新管理（refresh management，RFM）控制邏輯100，CPU 35對記憶體控制器30的總體操作進行控制，RFM控制邏輯100產生與半導體記憶體裝置200的所述多個記憶體胞元列的列鎚擊相關聯的再新管理命令。
半導體記憶體裝置200可包括對資料訊號DQ進行儲存的記憶體胞元陣列310、控制邏輯電路210及列鎚擊（row hammer，RH）管理電路500。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。記憶體胞元陣列310可包括多個記憶體胞元列且記憶體胞元列中的每一者可包括多個記憶體胞元（其可為例如揮發性記憶體胞元）。記憶體胞元陣列310可包括位元線感測放大器（bit-line sense amplifier，BLSA）750及局部感測放大器（local sense amplifier，LSA）785。
記憶體胞元MC可連接至字元線WL及位元線BL，並且位元線感測放大器750可經由位元線BL及互補位元線BLB連接至記憶體胞元MC，且局部感測放大器785可經由包括局部輸入/輸出（input/output，I/O）線及互補局部I/O線的局部I/O線對連接至位元線感測放大器750。
因應於來自記憶體控制器30的現用命令，列鎚擊管理電路500可對與所述多個記憶體胞元列中的每一者相關聯的存取次數進行計數，並將計數值（例如，計數值可被稱為所計數的次數）儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料。在實施例中，與記憶體胞元列相關聯的存取次數可指記憶體胞元列被存取的次數，且可被稱為記憶體胞元列的存取次數。列鎚擊管理電路500進行以下操作：可基於計數值與參考次數的比較，儲存所述多個記憶體胞元列之中的被密集存取的一或多個候選鎚擊位址直至基於先進先出（first-in first-out，FIFO）的第一數目；可因應於儲存於列鎚擊管理電路500中的候選鎚擊位址的數目達到第一數目而轉變或者以其他方式改變提供至記憶體控制器30的警報訊號ALRT的邏輯位準，並且可因應於儲存於列鎚擊管理電路500中的候選鎚擊位址的數目達到第一數目而輸出儲存於列鎚擊管理電路500中的候選鎚擊位址中的一者作為鎚擊位址。在本文中，用語「被密集存取」可意指特定記憶體胞元列被存取的次數等於或大於第一參考次數。
因應於例如在現用命令之後施加的現用計數更新命令或預充電命令等後續命令，列鎚擊管理電路500可實行內部讀取-更新-寫入操作，以自所述多個記憶體胞元列之中的目標記憶體胞元列讀取計數資料，更新所讀取的計數資料，且將經更新的計數資料寫入目標記憶體胞元列中。
列鎚擊管理電路500可因應於後續命令而對儲存於目標記憶體胞元列的計數胞元中的計數值進行更新。現用計數更新命令可為用於指定內部讀取-更新-寫入操作的專用命令，其在對目標記憶體胞元列進行的讀取命令或寫入命令之後且在對目標記憶體胞元列進行預充電之前被施加至半導體記憶體裝置200。
在實例性實施例中，列鎚擊管理電路500可基於在施加現用命令之後施加的預充電命令的旗標實行內部讀取-更新-寫入操作，且控制邏輯電路210可對目標記憶體胞元列進行預充電。
在實例性實施例中，列鎚擊管理電路500可基於在施加現用命令之後選擇性地施加的包括自動預充電的讀取命令的旗標或包括自動預充電的寫入命令的旗標，在對目標記憶體胞元列進行預充電之前實行內部讀取-更新-寫入操作。
控制邏輯電路210可例如如圖12所示控制第一行解碼器270a，使得第一行解碼器270a因應於寫入命令而使用提供至位元線感測放大器750的第一電源供應電壓實行正常寫入操作以將資料寫入所述多個記憶體胞元列中的每一者中的正常胞元中，並使用提供至局部感測放大器785的第二電源供應電壓實行內部寫入操作以將計數資料寫入所述多個記憶體胞元列中的每一者中的計數胞元中。第二電源供應電壓的電壓位準可大於第一電源供應電壓的電壓位準。因此，行解碼器270a可在小於參考寫入時間間隔的內部寫入時間間隔期間實行內部寫入操作以寫入計數資料且因此防止內部寫入操作的效能劣化。
由於對資料進行儲存的記憶體胞元的電荷洩漏，半導體記憶體裝置200週期性地實行再新操作。由於半導體記憶體裝置200的製造製程的按比例縮小，記憶體胞元的儲存容量可能會減小且再新週期可能會縮短。由於整個再新時間可隨著半導體記憶體裝置200的記憶體容量增大而增加，因此再新週期可進一步縮短。
為了對由於對特定列或鎚擊位址進行密集存取而導致的相鄰記憶體胞元的劣化進行補償，可採用目標列再新（target row refresh，TRR）方案且可使用記憶體內再新方案來減輕記憶體控制器的負擔。在TRR方案中，記憶體控制器可完全負責鎚擊再新操作，且在記憶體內再新方案中，半導體記憶體裝置可完全負責鎚擊再新操作。
隨著記憶體容量增大且對半導體記憶體裝置的低功耗的需求提高，用於記憶體內再新的晶片大小開銷（overhead）可能會很大。另外，由於即使不存在密集存取，半導體記憶體裝置亦可實行鎚擊再新操作，因此功耗可能會增大。另外，可對選自所述多個記憶體胞元列的某個記憶體胞元列的列鎚擊進行管理。
在根據實例性實施例的記憶體系統20中，當列鎚擊管理電路500對與所述多個記憶體胞元列相關聯的現用數目中的每一者進行計數且將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料並且可基於所述計數值對所有的記憶體胞元列的列鎚擊進行管理時，半導體記憶體裝置可藉由減少內部寫入時間間隔來防止記憶體系統的效能劣化。
圖2是示出根據實例性實施例的圖1所示記憶體控制器的方塊圖。
參考圖2，記憶體控制器30可包括經由匯流排31彼此進行連接的CPU 35、RFM控制邏輯100、再新邏輯40、主機介面50、排程器55及記憶體介面60。
CPU 35可對記憶體控制器30的總體操作進行控制。CPU 35可經由匯流排31對RFM控制邏輯100、再新邏輯40、主機介面50、排程器55及記憶體介面60進行控制。
再新邏輯40可基於半導體記憶體裝置200的再新間隔產生用於對所述多個記憶體胞元列的記憶體胞元進行再新的自動再新命令。
主機介面50可與主機實行介接。記憶體介面60可與半導體記憶體裝置200實行介接。
排程器55可對記憶體控制器30中所產生的命令序列的排程及傳送進行管理。排程器55可經由記憶體介面60將現用命令及後續命令傳送至半導體記憶體裝置200且半導體記憶體裝置200可對記憶體胞元列中的每一者的現用計數進行更新以對所有的記憶體胞元列的列鎚擊進行管理。
RFM控制邏輯100可因應於來自半導體記憶體裝置200的警報訊號ALRT的轉變而經由記憶體介面60向半導體記憶體裝置200施加再新管理命令，使得半導體記憶體裝置200對在實體上和與鎚擊位址對應的記憶體胞元列相鄰的一或多個受害記憶體胞元列實行鎚擊再新操作。
圖3是示出根據實例性實施例的圖1所示半導體記憶體裝置的實例的方塊圖。
參考圖3，半導體記憶體裝置200可包括控制邏輯電路210、位址暫存器220、儲存體控制邏輯230、再新控制電路400、列位址多工器240、行位址鎖存器250、列解碼器260、行解碼器270、記憶體胞元陣列310、感測放大器單元285、I/O閘控電路290、錯誤校正碼（error correction code，ECC）引擎350、時脈緩衝器225、選通訊號產生器235、電壓產生器385、時序控制電路460、列鎚擊管理電路500及資料I/O緩衝器320。
記憶體胞元陣列310可包括第一儲存體陣列310a至第十六儲存體陣列310s。列解碼器260可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一列解碼器260a至第十六列解碼器260s，行解碼器270可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一行解碼器270a至第十六行解碼器270s，且感測放大器單元285可包括分別耦合至第一儲存體陣列310a至第十六儲存體陣列310s的第一感測放大器285a至第十六感測放大器285s。
第一儲存體陣列310a至第十六儲存體陣列310s、第一列解碼器260a至第十六列解碼器260s、第一行解碼器270a至第十六行解碼器270s與第一感測放大器285a至第十六感測放大器285s可形成第一儲存體至第十六儲存體。第一儲存體陣列310a至第十六儲存體陣列310s中的每一者包括形成於多條字元線WL與多條位元線BL的相交部分處的多個記憶體胞元MC。
位址暫存器220可自記憶體控制器30接收位址ADDR，位址ADDR包括儲存體位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR。位址暫存器220可將所接收到的儲存體位址BANK_ADDR提供至儲存體控制邏輯230，可將所接收到的列位址ROW_ADDR提供至列位址多工器240，且可將所接收到的行位址COL_ADDR提供至行位址鎖存器250。另外，位址暫存器220可將所接收到的儲存體位址BANK_ADDR及所接收到的列位址ROW_ADDR提供至列鎚擊管理電路500。
儲存體控制邏輯230可因應於儲存體位址BANK_ADDR而產生儲存體控制訊號。與儲存體位址BANK_ADDR對應的第一列解碼器260a至第十六列解碼器260s中的一者因應於儲存體控制訊號而被啟用，且與儲存體位址BANK_ADDR對應的第一行解碼器270a至第十六行解碼器270s中的一者因應於儲存體控制訊號而被啟用。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且可自再新控制電路400接收再新列位址REF_ADDR。列位址多工器240可選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址SRA。自列位址多工器240輸出的列位址SRA被施加至第一列解碼器260a至第十六列解碼器260s。
再新控制電路400可因應於來自控制邏輯電路210的第一再新控制訊號IREF1及第二再新控制訊號IREF2而在正常再新模式下依序地增大或減小再新列位址REF_ADDR。再新控制電路400可在鎚擊再新模式下接收鎚擊位址HADDR，且可輸出一或多個鎚擊再新位址，所述一或多個鎚擊再新位址將在實體上和與鎚擊位址對應的記憶體胞元列相鄰的一或多個受害記憶體胞元列指定為再新列位址REF_ADDR。
儲存體控制邏輯自第一列解碼器260a至第十六列解碼器260s之中啟用的列解碼器可對自列位址多工器240輸出的列位址SRA進行解碼，且可啟用與列位址SRA對應的字元線。舉例而言，所啟用的儲存體列解碼器對與列位址對應的字元線施加字元線驅動電壓。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可臨時儲存所接收到的行位址COL_ADDR。在一些實施例中，在突發模式（burst mode）下，行位址鎖存器250可產生自所接收到的行位址COL_ADDR遞增的行位址COL_ADDR'。行位址鎖存器250可將臨時儲存的或產生的行位址COL_ADDR'施加至第一行解碼器270a至第十六行解碼器270s。
自第一行解碼器270a至第十六行解碼器270s之中啟用的行解碼器經由I/O閘控電路290啟用與儲存體位址BANK_ADDR及行位址COL_ADDR對應的感測放大器。
I/O閘控電路290可包括用於對輸入/輸出資料進行閘控的電路系統，且可更包括輸入資料遮罩邏輯（mask logic）、用於儲存自第一儲存體陣列310a至第十六儲存體陣列310s輸出的資料的讀取資料鎖存器、以及用於將資料寫入至第一儲存體陣列310a至第十六儲存體陣列310s的寫入驅動器。
由與第一儲存體陣列310a至第十六儲存體陣列310s中的欲被讀取資料的所選擇的一個儲存體陣列耦合的感測放大器對自所述所選擇的儲存體陣列讀取的碼字CW（例如，圖20所示讀取碼字RCW）進行感測，且碼字CW被儲存於讀取資料鎖存器中。在由ECC引擎350對碼字CW實行ECC解碼之後，可將儲存於讀取資料鎖存器中的碼字CW作為資料DTA（例如，圖20所示經校正的資料C_DTA）提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料DTA轉換成資料訊號DQ，且可將資料訊號DQ與資料選通訊號DQS一起傳送至記憶體控制器30。
可將欲被寫入第一儲存體陣列310a至第十六儲存體陣列310s中的所選擇的儲存體陣列中的資料訊號DQ自記憶體控制器30提供至資料I/O緩衝器320。資料I/O緩衝器320可將資料訊號DQ轉換成資料DTA且可將資料DTA提供至ECC引擎350。ECC引擎350可對資料DTA實行ECC編碼以產生同位位元（parity bit），且ECC引擎350可將包括資料DTA及同位位元的碼字CW提供至I/O閘控電路290。I/O閘控電路290可經由寫入驅動器將碼字CW寫入所述所選擇的一個儲存體陣列中的子頁面中。
資料I/O緩衝器320可在半導體記憶體裝置200的寫入操作中藉由將資料訊號DQ轉換成資料DTA來將資料訊號DQ自記憶體控制器30提供至ECC引擎350，且可在半導體記憶體裝置200的讀取操作中自ECC引擎350將資料DTA轉換成資料訊號DQ且可將資料訊號DQ及資料選通訊號DQS傳送至記憶體控制器30。
ECC引擎350可基於來自控制邏輯電路210的第二控制訊號CTL2對資料DTA實行ECC編碼且可對碼字CW實行ECC解碼。ECC引擎350可基於來自控制邏輯電路210的第二控制訊號CTL2對自列鎚擊管理電路500提供的計數資料CNTD實行ECC編碼及ECC解碼。
時脈緩衝器225可接收時脈訊號CK，可藉由對時脈訊號CK進行緩衝來產生內部時脈訊號ICK，且可將內部時脈訊號ICK提供至對命令CMD及位址ADDR進行處理的電路組件。
選通訊號產生器235可接收時脈訊號CK，可基於時脈訊號CK產生資料選通訊號DQS，且可將資料選通訊號DQS提供至資料I/O緩衝器320。
電壓產生器385可基於自外部裝置接收到的電源供應電壓VDD產生第一電源供應電壓VINTA及第二電源供應電壓VLSA，且可將第一電源供應電壓VINTA及第二電源供應電壓VLSA提供至記憶體胞元陣列310。電壓產生器385可基於自控制邏輯電路210提供的第四控制訊號CTL4對第一電源供應電壓VINTA的電壓位準及第二電源供應電壓VLSA的電壓位準進行調整。
列鎚擊管理電路500可因應於來自記憶體控制器30的現用命令而對與所述多個記憶體胞元列中的每一者相關聯的存取次數（例如，所述多個記憶體胞元列中的每一者被存取的次數）進行計數，以將計數值儲存於所述多個記憶體胞元列中的每一者的計數胞元中作為計數資料CNTD。列鎚擊管理電路500實行以下操作：可基於計數值與參考次數的比較，儲存所述多個記憶體胞元列之中的被密集存取的一或多個候選鎚擊位址直至基於先進先出（FIFO）方案的第一數目；可因應於儲存於列鎚擊管理電路500中的候選鎚擊位址的數目達到第一數目，對經由警報接腳201而提供至記憶體控制器30的警報訊號ALRT的邏輯位準進行轉變；且可將儲存於列鎚擊管理電路500中的候選鎚擊位址中的一者作為鎚擊位址HADDR提供至再新控制電路400。
控制邏輯電路210可對半導體記憶體裝置200的操作進行控制。舉例而言，控制邏輯電路210可為半導體記憶體裝置200產生控制訊號以實行寫入操作、讀取操作、正常再新操作及鎚擊再新操作。控制邏輯電路210可包括對自記憶體控制器30接收到的命令CMD進行解碼的命令解碼器211及對半導體記憶體裝置200的操作模式進行設定的模式暫存器212。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生對應於命令CMD的控制訊號。控制邏輯電路210可向I/O閘控電路提供第一控制訊號CTL1，向ECC引擎350提供第二控制訊號CTL2，向列鎚擊管理電路500提供第三控制訊號CTL3，且向電壓產生器385提供第四控制訊號CTL4。另外，命令解碼器211可藉由對命令CMD進行解碼來產生內部命令訊號，所述內部命令訊號包括第一再新控制訊號IREF1、第二再新控制訊號IREF2、現用訊號IACT、預充電訊號IPRE、讀取訊號IRD及寫入訊號IWR。
時序控制電路460可接收現用訊號IACT、預充電訊號IPRE、讀取訊號IRD、寫入訊號IWR、經解碼的列位址DRA及經解碼的行位址DRA，且可產生用於控制字元線的字元線控制訊號WCTL及用於控制位元線的位元線控制訊號BCTL，並且可將字元線控制訊號WCTL及位元線控制訊號BCTL提供至記憶體胞元陣列310。
圖4示出圖3所示半導體記憶體裝置中的第一儲存體陣列的實例。
參考圖4，第一儲存體陣列310a包括多條字元線WL0至WLm-1（其中m是大於二的自然數）、多條位元線BL0至BLn-1（其中n是大於二的自然數）、以及設置於字元線WL0至WLm-1與位元線BL0至BLn-1之間的相交部分處的多個記憶體胞元MC。記憶體胞元MC中的每一者包括耦合至字元線WL0至WLm-1中的每一者及位元線BL0至BLn-1中的每一者的胞元電晶體以及耦合至胞元電晶體的胞元電容器。記憶體胞元MC中的每一者可具有DRAM胞元結構。字元線WL0至WLm-1中的每一者在第一方向D1上延伸，且位元線BL1至BLn-1中的每一者在與第一方向D1交叉的第二方向D2上延伸。
耦合至所述多個記憶體胞元MC的字元線WL0至WLm-1可被稱為第一儲存體陣列310a的列，且耦合至所述多個記憶體胞元MC的位元線BL0至BLn-1可被稱為第一儲存體陣列310a的行。
圖5是示出根據實例性實施例的圖3所示再新控制電路的實例的方塊圖。
參考圖5，再新控制電路400可包括再新控制邏輯410、再新時脈產生器420、再新計數器430及鎚擊再新位址產生器440。
再新控制邏輯410可因應於再新管理訊號RFMS而提供模式訊號MS。另外，再新控制邏輯410可因應於第一再新控制訊號IREF1及第二再新控制訊號IREF2中的一者而向鎚擊再新位址產生器440提供鎚擊再新訊號HREF以對鎚擊位址的輸出時序進行控制。
圖3所示控制邏輯電路210可基於來自記憶體控制器30的再新管理命令向再新控制電路400提供再新管理訊號RFMS。
再新時脈產生器420可基於第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS產生指示正常再新操作的時序的再新時脈訊號RCK。再新時脈產生器420可因應於接收到第一再新控制訊號IREF1或者在第二再新控制訊號IREF2被啟用期間產生再新時脈訊號RCK。
當來自記憶體控制器30的命令CMD對應於自動再新命令時，則每當控制邏輯電路210接收到自動再新命令時，圖3所示控制邏輯電路210可向再新控制電路400施加第一再新控制訊號IREF1。當來自記憶體控制器30的命令CMD對應於自我再新進入命令（self-refresh entry command）時，則控制邏輯電路210可向再新控制電路400施加第二再新控制訊號IREF2且第二再新控制訊號IREF2自控制邏輯電路210接收到自我再新進入命令時的時間點至控制邏輯電路210接收到自我再新退出命令（self-refresh exit command）時的時間點被啟用。
再新計數器430可藉由在再新時脈訊號RCK的週期處實行計數操作來產生依序地指定記憶體胞元列的計數器再新位址CREF_ADDR，且可將計數器再新位址CREF_ADDR作為再新列位址REF_ADDR提供至圖3所示列位址多工器240。
鎚擊再新位址產生器440可包括鎚擊位址儲存器445及映射器450。
鎚擊位址儲存器445可儲存鎚擊位址HADDR且可因應於鎚擊再新訊號HREF而將鎚擊位址HADDR輸出至映射器450。映射器450可產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR指定在實體上和與鎚擊位址HADDR對應的記憶體胞元列相鄰的一或多個受害記憶體胞元列。
鎚擊再新位址產生器440可將鎚擊再新位址HREF_ADDR作為再新列位址REF_ADDR提供至圖3所示列位址多工器240。
圖6是示出根據實例性實施例的圖5中所示的再新時脈產生器的實例的電路圖。
參考圖6，再新時脈產生器420a可包括多個振盪器421、422及423、多工器424及解碼器425a。解碼器425a可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼以輸出時脈控制訊號RCS1。振盪器421、422及423產生具有不同週期的再新時脈訊號RCK1、RCK2與RCK3。多工器424因應於時脈控制訊號RCS1而選擇再新時脈訊號RCK1、RCK2及RCK3中的一者以提供再新時脈訊號RCK。
由於模式訊號MS指示發生列鎚擊事件，因此再新時脈產生器420a可藉由選擇再新時脈訊號RCK1、RCK2及RCK3中的一者來調整再新循環。
圖7是示出根據實例性實施例的圖5所示再新時脈產生器的另一實例的電路圖。
參考圖8，再新時脈產生器420b可包括解碼器425b、偏置單元（bias unit）426及振盪器427。振盪器427可包括串聯連接的多個延遲胞元。所述多個延遲胞元中的每一者可連接於電源供應電壓Vcc與接地電壓之間，且所述多個延遲胞元中的每一者可包括串聯連接於電源供應電壓Vcc與接地電壓之間的p通道金屬氧化物半導體（p-channel metal-oxide semiconductor，PMOS）電晶體、緩衝器及n通道金屬氧化物半導體（n-channel metal-oxide semiconductor，NMOS）電晶體。
解碼器425b可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼以輸出時脈控制訊號RCS2。偏置單元426因應於時脈控制訊號RCS2而產生控制電壓VCON。振盪器427根據施加至PMOS電晶體的閘極及NMOS電晶體的閘極的控制電壓VCON而產生具有可變週期的再新時脈訊號RCK。
由於模式訊號MS指示已接收到（例如，基於發生列鎚擊事件）再新管理訊號RFMS，因此再新時脈產生器420b可藉由基於時脈控制訊號RCS2改變再新時脈訊號RCK的週期來調整再新循環。
圖8是示出根據實例性實施例的圖3所示時序控制電路的實例的方塊圖。
參考圖8，時序控制電路460可包括字元線控制訊號產生器465及位元線控制訊號產生器470。
字元線控制訊號產生器465可基於與命令CMD及經解碼的列位址DRA對應的內部命令訊號IACT、IWR及IRD產生包括第一字元線控制訊號PXi及第二字元線控制訊號PXiB的字元線控制訊號WCTL以控制字元線。另外，字元線控制訊號產生器465可將第一字元線控制訊號PXi及第二字元線控制訊號PXiB提供至記憶體胞元陣列310。
位元線控制訊號產生器470可因應於內部命令訊號IACT及IPRE以及經解碼的行位址DCA而產生包括第二控制訊號LANG及LAPG的位元線控制訊號BCTL以控制所選擇的記憶體胞元的位元線對的電壓位準，且可將第二控制訊號LANG及LAPG提供至記憶體胞元陣列310。
圖9是示出根據實例性實施例的圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。
參考圖9，列鎚擊管理電路500可包括加法器510、比較器520、暫存器530及鎚擊位址佇列600。
加法器510可對自目標記憶體胞元列的計數胞元讀取的計數資料CNTD進行更新，以藉由將自目標記憶體胞元列的計數胞元讀取且被實行ECC解碼操作的計數資料CNTD增大一來提供經更新的計數資料UCNTD。加法器510可對讀取計數資料CNTD進行更新。加法器510可使用向上計數器（up-counter）來實施。
經更新的計數資料UCNTD被提供至ECC引擎350，且ECC引擎350對經更新的計數資料UCNTD實行ECC編碼操作。
暫存器530可儲存參考次數NTH1。比較器520可將讀取計數資料CNTD與參考次數NTH1進行比較以輸出指示比較結果的第一比較訊號CS1。
參考次數NTH1可包括默認參考次數及默認參考次數的倍數，且因此，第一比較訊號CS1可包括多個位元。
因應於第一比較訊號CS1指示讀取計數資料CNTD等於或大於參考次數NTH1，鎚擊位址佇列600可儲存將目標記憶體胞元列指定為候選鎚擊位址的目標存取位址T_ROW_ADDR，且可向圖3所示再新控制電路400提供儲存於鎚擊位址佇列600中的候選鎚擊位址中的一者作為鎚擊位址HADDR。鎚擊位址佇列600可儲存存取次數等於或大於參考次數NTH1的目標存取位址T_ROW_ADDR作為候選鎚擊位址，且可基於儲存於鎚擊位址佇列600中的候選鎚擊位址的數目將鎚擊位址佇列600的狀態指示為警報訊號ALRT的邏輯位準。
圖10示出根據實例性實施例的圖9所示列鎚擊管理電路中的鎚擊位址佇列的實例。
參考圖10，鎚擊位址佇列600可包括多個FIFO暫存器610a、610b、…、610h及監測邏輯650。所述多個FIFO暫存器610a、610b、…、610h的數目可對應於第一數目。
所述多個FIFO暫存器610a、610b、…、610h可基於自輸入端子IN至輸出端子OUT的FIFO方案儲存多個候選鎚擊位址CHADDRa、CHADDRb、…、CHADDRh直至第一數目。
監測邏輯650可連接至所述多個FIFO暫存器610a、610b、…、610h，可對所述多個FIFO暫存器610a、610b、…、610h進行管理，且可對所述多個FIFO暫存器610a、610b、…、610h中的每一者是否儲存有候選鎚擊位址進行監測。因應於儲存於所述多個FIFO暫存器610a、610b、…、610h中的候選鎚擊位址的數目達到第一數目（例如，因應於所述多個FIFO暫存器已滿），監測邏輯650可輸出候選鎚擊位址之中首先輸入的候選鎚擊位址作為鎚擊位址HADDR，且可因應於輸出鎚擊位址HADDR而藉由將警報訊號ALRT的邏輯位準自第一邏輯位準轉變至不同於第一邏輯位準的第二邏輯位準來向記憶體控制器30告知鎚擊位址佇列600的狀態。
因應於警報訊號ALRT的轉變，圖2所示記憶體控制器30向半導體記憶體裝置200施加再新管理命令，且監測邏輯650可因應於基於鎚擊位址HADDR的鎚擊再新操作已完成而將警報訊號ALRT轉變至第一邏輯位準。舉例而言，在自監測邏輯650輸出鎚擊位址HADDR時的時間點起經過預定時間間隔之後，監測邏輯650可因應於鎚擊再新操作而將警報訊號ALRT轉變至第一邏輯位準。
圖11是示出根據實例性實施例的圖10所示鎚擊位址佇列的實例性操作的時序圖。
在圖11中所例示的實例中，圖10所示所述多個FIFO暫存器610a、610b、…、610h包括三個FIFO暫存器610a、610b及610c，重複進行對由列位址RA=j、列位址RA=k及列位址RA=l所指定的記憶體胞元列的存取，且參考次數NTH1對應於1024。
在圖11中，ACT-j標示與列位址RA=j相伴隨的現用命令，PRE-j標示對由列位址RA=j指定的記憶體胞元列進行的預充電命令，ACT-k標示與列位址RA=k相伴隨的現用命令，PRE-k標示對由列位址RA=k指定的記憶體胞元列進行的預充電命令，ACT-l標示與列位址RA=l相伴隨的現用命令，且PRE-l標示對由列位址RA=l指定的記憶體胞元列進行的預充電命令。
參考圖10及圖11，因應於與由列位址RA=j指定的記憶體胞元列相關聯的計數值（例如，計數資料CNTD）達到1024，將列位址RA=j儲存於FIFO暫存器610b中作為候選鎚擊位址，因應於與由列位址RA=k指定的記憶體胞元列相關聯的計數值（例如，計數資料CNTD）達到1024，將列位址RA=k儲存於FIFO暫存器610b中作為候選鎚擊位址，且因應於與由列位址RA=l指定的記憶體胞元列相關聯的計數值（例如，計數資料CNTD）達到1024，將列位址RA=l儲存於FIFO暫存器610a中作為候選鎚擊位址。
由於所有的FIFO暫存器610a、610b及610c皆儲存候選鎚擊位址，因此監測邏輯65a藉由將警報訊號ALRT轉變至第二邏輯位準來向記憶體控制器30告知鎚擊位址佇列600已滿（或者例如，在鎚擊位址佇列600中不存在可用空間）。記憶體控制器30因應於警報訊號ALRT的轉變可停止向半導體記憶體裝置200施加現用命令且可向半導體記憶體裝置200施加再新管理命令RFM。因應於儲存於FIFO暫存器610a中的列位址RA=j作為鎚擊位址而輸出，監測邏輯650可將警報訊號ALRT自第一邏輯位準（例如，邏輯高位準）轉變至第二邏輯位準（例如，邏輯低位準）。
圖5所示再新控制電路400可對在實體上和與鎚擊位址對應的記憶體胞元列相鄰的一或多個受害記憶體胞元列實行鎚擊再新操作，且在鎚擊再新操作完成之後，監測邏輯650可將警報訊號ALRT轉變至第一邏輯位準。鎚擊再新操作由圖11中的「立即列鎚擊（row hammer，R/H）減低（Immediate R/H mitigation）」來表示。
圖12示出根據實例性實施例的圖3所示半導體記憶體裝置的一部分。
在圖12中，示出第一儲存體陣列310a、第一列解碼器260a、第一感測放大器285a、第一行解碼器270a及時序控制電路460。
參考圖12，在第一儲存體陣列310a中，可在第一方向D1上設置I個子陣列區塊SCB，且可在垂直於第一方向D1的第二方向D2上設置J個子陣列區塊SCB。I及J分別表示第一方向D1上的子陣列區塊SCB的數目及第二方向D2上的子陣列區塊SCB的數目且為大於二的自然數。
在第一方向D1上設置於一列中的I個子陣列區塊SCB可被稱為列區塊。在子陣列區塊SCB中的每一者中設置多條位元線、多條字元線及連接至位元線及字元線的多個記憶體胞元。
可在第一方向D1上在子陣列區塊SCB之間以及在第一方向D1上在子陣列區塊SCB中的每一者的每一側上設置I+1個子字元線驅動器區SWB。可在子字元線驅動器區SWB中設置子字元線驅動器。舉例而言，可在第二方向D2上在子陣列區塊SCB之間以及在第二方向D2上在子陣列區塊SCB中的每一者的上方及下方設置J+1個位元線感測放大器區BLSAB。可在位元線感測放大器區BLSAB中設置用於對儲存於記憶體胞元中的資料進行感測的位元線感測放大器。
可在子字元線驅動器區SWB中的每一者中設置多個子字元線驅動器。一個子字元線驅動器區SWB可與在第一方向D1上相鄰於所述子字元線驅動器區SWB的兩個子陣列區塊SCB相關聯。
可相鄰於子字元線驅動器區SWB及位元線感測放大器區BLSAB而設置多個結合區CONJ。可在結合區CONJ中的每一者中設置電壓產生器。
第一感測放大器285a可在第一方向D1上相對於第一儲存體陣列310a而設置，且第一感測放大器285a可包括I個I/O感測放大器IOSA 286a、IOSA 286b、…、IOSA 286i以及I個驅動器DRV 287a、DRV 287b、…、DRV 287i。所述I個I/O感測放大器IOSA 286a、IOSA 286b、…、IOSA 286i中的每一者以及所述I個驅動器DRV 287a、DRV 287b、…、DRV 287i中的每一者可連接至全域I/O線GIO及GIOB。
時序控制電路460可基於經解碼的列位址DRA及經解碼的行位址DCA來控制所述I個I/O感測放大器IOSA 286a、IOSA 286b、…、IOSA 286i以及所述I個驅動器DRV 287a、DRV 287b、…、DRV 287i。時序控制電路460可在讀取操作中向I/O感測放大器IOSA 286a、IOSA 286b、…、IOSA 286i提供I/O感測賦能訊號IOSA_EN，且可向所述I個驅動器DRV 287a、DRV 287b、…、DRV 287i提供驅動訊號PDT。時序控制電路460可向第一行解碼器270提供與每一子陣列區塊SCB中的缺陷記憶體胞元相關聯的修復資訊RPIN。
第一列解碼器260a可基於列位址SRA選擇字元線中的一者。
第一行解碼器270a可包括多個子行解碼器SCD1 851、SCD2 852、…、SCDI 85I及多個修復電路801、802、…、80I。子行解碼器SCD1 851、SCD2 852、…、SCDI 85I中的每一者可連接至子陣列區塊中的對應一者且所述多個修復電路801、802、…、80I可對應於所述多個子行解碼器SCD1 851、SCD2 852、…、SCDI 85I。修復電路801、802、…、80I中的每一者可因應於行位址COL_ADDR及修復資訊RPIN而選擇性地啟用修復訊號CREN以將修復訊號CREN提供至子行解碼器SCD1 851、SCD2 852、…、SCDI 85I中的對應一者。子行解碼器SCD1 851、SCD2 852、…、SCDI 85I中的每一者可因應於修復訊號CREN而選擇性地啟用行選擇訊號CSL或備用行選擇訊號SCSL。當修復訊號CREN被禁用時，子行解碼器SCD1 851、SCD2 852、…、SCDI 85I中的每一者可啟用（或選擇）行選擇訊號CSL。當修復訊號CREN被啟用時，子行解碼器SCD1 851、SCD2 852、…、SCDI 85I中的每一者可啟用備用行選擇訊號SCSL。子修復電路801、802、…、80I中的每一者可基於第一旗標訊號ACU_FG向對應的子陣列區塊SCB提供局部感測賦能訊號PCLSAE及隔離訊號ISO。因應於接收到指定對計數資料進行更新的第一命令，控制邏輯電路210可向第一行解碼器270a提供在第一時間間隔期間被啟用的第一旗標訊號ACU_FG。
下面參考圖13闡述第一儲存體陣列310a中的一部分390的實例。
圖13示出根據實例性實施例的圖12所示第一儲存體陣列的一部分。
參考圖12及圖13，在第一儲存體陣列310a的所述一部分390中設置子陣列區塊SCBa及子陣列區塊SCBb、位元線感測放大器區BLSAB、四個子字元線驅動器區SWBa1、SWBa2、SWBb1及SWBb2、以及結合區CONJ中的兩個結合區CONJ。
子陣列區塊SCBa可包括在第二方向D2上延伸的多條字元線WL0至WL3及在第一方向D1上延伸的多條位元線BL0至BL3。子陣列區塊SCBa可包括設置於字元線WL0至WL3與位元線BL0至BL3的相交部分處的多個記憶體胞元MC。子陣列區塊SCBb可包括在第二方向D2上延伸的多條字元線WL4至WL7及在第一方向D1上延伸的多條位元線BL0至BL3。子陣列區塊SCBb可包括設置於字元線WL4至WL7與位元線BL0至BL3的相交部分處的多個記憶體胞元MC。
參考圖13，子字元線驅動器區SWBa1及SWBa2可包括分別對字元線WL0至WL3進行驅動的多個子字元線驅動器731、732、733及734。子字元線驅動器區SWBb1及SWBb2可包括分別對字元線WL4至WL7進行驅動的多個子字元線驅動器741、742、743及744。
位元線感測放大器區BLSAB可包括耦合至子陣列區塊SCBb中的位元線BL0及子陣列區塊SCBa中的位元線BL1的位元線感測放大器BLSA 750、以及局部感測放大器LSA電路780。位元線感測放大器750可感測並放大位元線BL0與位元線BL1之間的電壓差以將放大的電壓差提供至局部I/O線對LIO1與LIOB1。
局部感測放大器電路780可控制局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的電性連接。
如圖13中所例示，結合區CONJ可被設置成與位元線感測放大器區BLSAB以及子字元線驅動器區SWBa1、SWBb1、SWBa2及SWBb2相鄰。可在結合區CONJ中設置電壓產生器710及720。
圖14是示出根據實例性實施例的圖13所示位元線感測放大器的電路圖。
參考圖14，位元線感測放大器750經由隔離電晶體761及771耦合至記憶體胞元陣列310中的記憶體胞元760及770中的每一者的位元線BL及BLB。隔離電晶體761及771可因應於隔離訊號ISO而將位元線BL及BLB連接至位元線感測放大器750。記憶體胞元760可連接至位元線BL1及字元線WL1，且記憶體胞元770可連接至位元線BLB及字元線WL2。位元線感測放大器750可包括N型感測放大器（N-type sense amplifier，NSA）751、P型感測放大器（P-type sense amplifier，PSA）752、預充電電路753、行選擇開關754a及754b、NSA驅動器755以及PSA驅動器756。
NSA 751在感測操作期間將位元線BL1與BLB1（其可為位元線對）的低位準位元線放電至低位準。NSA 751包括兩個NMOS電晶體NM1及NM2。NMOS電晶體NM1的閘極連接至可作為第二位元線的位元線BLB1，且NMOS電晶體NM1的汲極連接至可作為第一位元線的位元線BL1，且NMOS電晶體NM1的源極連接至感測賦能線LAB。NMOS電晶體NM2具有連接至位元線BL1的閘極、連接至感測賦能線LAB的汲極、及連接至位元線BLB1的源極。NSA 751將低位準位元線連接至感測賦能線LAB。感測賦能線LAB連接至接地電壓VSS。
PSA 752在感測操作處使用第一電源供應電壓VINTA位準對位元線BL1及BLB1的高壓位元線進行充電。PSA 752包括兩個PMOS電晶體PM1及PM2。PMOS電晶體PM1具有連接至位元線BLB1的閘極、連接至位元線BL1的源極、及連接至感測賦能線LA的汲極。PMOS電晶體PM2具有連接至位元線BL1的閘極、連接至感測賦能線LA的源極、及連接至位元線BLB1的汲極。
PSA 752使用提供至感測賦能線LA的第一電源供應電壓VINTA對位元線BL1及BLB1的高壓位元線進行充電。
PSA驅動器756向感測賦能線LA提供充電電壓VINTA。因此，電晶體PM2可被關斷，此乃因電晶體PM2的閘極耦合至電壓因電荷共享而增大的位元線BL1。
預充電電路753在感測操作中因應於控制訊號PEQ而使用半電壓VINTA/2對位元線BL1及BLB1進行預充電。當控制訊號PEQ被啟用時，預充電電路753向位元線BL1及BLB1供應位元線預充電電壓VBL。位元線預充電電壓VBL可為半電壓VDD/2。位元線BL1與位元線BLB1進行連接以使得位元線BL1的電壓與位元線BLB1的電壓等化。若位元線BL1及BLB1藉由預充電位準VBL進行充電，則控制訊號PEQ被停用或禁用。預充電電路653包括NMOS電晶體N3、N4及N5。
行選擇開關754a及754b因應於行選擇訊號CSL而將由NSA 751及PSA 752所感測的資料提供至局部I/O線LIO1及LIOB1。行選擇開關754a及754b被接通，使得所感測的資料被傳遞至局部I/O線LIO1及LIOB1。舉例而言，在當NSA 751及PSA 752的感測位準穩定時的讀取操作中，行選擇訊號CSL被啟用。然後，行選擇開關754a及754b被接通，使得所感測的資料被傳遞至局部I/O線對LIO1與LIOB1。當位元線BL1及BLB1與局部I/O線LIO1及LIOB1共享電荷時，位元線BL1的電壓及位元線BLB1的電壓會有所變化。行選擇開關754a包括NMOS電晶體N6，且行選擇開關754b包括NMOS電晶體N7。
NSA驅動器755向NSA 751的感測賦能線LAB提供驅動訊號。基於控制訊號LANG，NSA驅動器755將感測賦能線LAB接地。NSA驅動器755包括接地電晶體N1以對感測賦能線LAB的電壓進行控制。PSA驅動器756向PSA 752的感測賦能線LA提供充電電壓VINTA。PSA驅動器756包括PMOS電晶體P1以對感測賦能線LA的電壓進行控制。控制訊號LAPG與控制訊號LANG彼此互補。
圖15示出根據實例性實施例的圖13所示局部感測放大器電路的實例。
參考圖15，局部感測放大器電路780包括局部感測放大器785及局部I/O線控制器790。
局部感測放大器785因應於局部感測賦能訊號PCLSAE而將局部I/O線對LIO1與LIOB1之間的電壓差放大，以將放大的電壓差提供至全域I/O線對GIO1與GIOB1。
局部感測放大器785可包括第一PMOS電晶體至第三PMOS電晶體786、787及788。第一PMOS電晶體786可耦合於第二電源供應電壓VLSA與第一節點N11之間，且可具有用於接收局部感測放大器訊號PCLSAE的閘極。第二PMOS電晶體787可耦合於第一節點N11與局部I/O線LIO1之間，且可具有耦合至互補局部I/O線LIOB1的閘極。第三PMOS電晶體788可耦合於第一節點N11與互補局部I/O線LIOB1之間，且可具有耦合至局部I/O線LIO1的閘極。
局部I/O線控制器790包括第一NMOS電晶體至第四NMOS電晶體791、792、793及794，且因應於第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2而對局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的連接進行控制。
舉例而言，當局部感測賦能訊號PCLSAE、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2中的每一者均為低位準時，局部感測放大器785被去能，且局部I/O線控制器790切斷局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的連接。
舉例而言，當第一局部感測賦能訊號PCLSAE、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2中的每一者均具有邏輯高位準時，局部感測放大器785被賦能，且局部I/O線控制器790提供局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的連接。
圖16示出根據實例性實施例的圖12所示多個子行解碼器中的一者。
具體而言，圖16示出第一子行解碼器SDC1 851的配置。在實施例中，子行解碼器SCD2 852至SCDI 85I中的每一者的配置可實質上相同於第一子行解碼器SCD1 851的所例示配置。
參考圖16，第一子行解碼器SCD1 851可包括行選擇線（column selection line，CSL）驅動器861、LSA驅動器863、第一訊號產生器870及第二訊號產生器880。
CSL驅動器861可產生與對資料進行儲存相關聯的第一行選擇訊號CSL_NOR。LSA 863可產生與對資料進行儲存相關聯且對第一局部感測放大器進行賦能的第一局部感測賦能訊號PCLSAE_NOR。
第一訊號產生器870可基於第一行選擇訊號CSL_NOR及第一旗標訊號ACU_FG產生與對計數資料進行儲存相關聯的第二行選擇訊號CSL_ACU，且可提供第一行選擇訊號CSL_NOR及第二行選擇訊號CSL_ACU中的一者作為行選擇訊號CSL。
第二訊號產生器880可基於第一局部感測賦能訊號PCLSAE_NOR及第一旗標訊號ACU_FG產生與對計數資料進行儲存相關聯且對第一局部感測放大器進行賦能的第二局部感測賦能訊號PCLSAE_ACU，且可提供第一局部感測賦能訊號PCLSAE_NOR及第二局部感測賦能訊號PCLSAE_ACU中的一者作為局部感測賦能訊號PCLSAE。
第一訊號產生器870可包括第一鎖存器871及第一多工器873。
第一鎖存器871可具有用於接收第一旗標訊號ACU_FG的輸入端子D、用於輸出第二行選擇訊號CSL_ACU的輸出端子Q、及用於接收第一行選擇訊號CSL_NOR的時脈端子。第一鎖存器871可因應於第一行選擇訊號CSL_NOR的上升轉變（rising transition）而對第一旗標訊號ACU_FG進行鎖存以提供第二行選擇訊號CSL_ACU。第一多工器873可基於第一旗標訊號ACU_FG提供第一行選擇訊號CSL_NOR及第二行選擇訊號CSL_ACU中的一者作為行選擇訊號CSL。第一鎖存器871可因應於字元線的去能WL_DIS而被去能。
第一多工器873可因應於具有第二邏輯位準（例如，邏輯低位準）的旗標訊號ACU_FG而選擇第一行選擇訊號CSL_NOR作為行選擇訊號CSL，且可因應於具有第一邏輯位準（例如，邏輯高位準）的旗標訊號ACU_FG而選擇第二行選擇訊號CSL_ACU作為行選擇訊號CSL。
第二訊號產生器880可包括第二鎖存器881及第二多工器883。
第二鎖存器881可具有用於接收第一旗標訊號ACU_FG的輸入端子D、用於輸出第二局部感測賦能訊號PCLSAE_ACU的輸出端子Q、及用於接收第一局部感測賦能訊號PCLSAE_NOR的反相時脈端子。第二鎖存器881可因應於第一局部感測賦能訊號PCLSAE_NOR的下降轉變（falling transition）而對第一旗標訊號ACU_FG進行鎖存以提供第二局部感測賦能訊號PCLSAE_ACU。第二多工器883可基於第一旗標訊號ACU_FG提供第一局部感測賦能訊號PCLSAE_NOR及第二局部感測賦能訊號PCLSAE_ACU中的一者作為局部感測賦能訊號PCLSAE。第二鎖存器881可因應於字元線的去能WL_DIS而被去能。
第二多工器883可因應於具有第二邏輯位準（例如，邏輯低位準）的旗標訊號ACU_FG而選擇第一局部感測賦能訊號PCLSAE_NOR作為局部感測賦能訊號PCLSAE，且可因應於具有第一邏輯位準（例如，邏輯高位準）的旗標訊號ACU_FG而選擇第二局部感測賦能訊號PCLSAE_ACU作為局部感測賦能訊號PCLSAE。
圖17示出根據實例性實施例的圖12所示半導體記憶體裝置的一部分。
在圖17中，記憶體胞元MC、位元線感測放大器750、局部感測放大器785以及圖15所示局部I/O線控制器790中的NMOS電晶體791及792。
位元線感測放大器750可分別經由PMOS電晶體P1及NMOS電晶體N1耦合於第一電源供應電壓VINTA與接地電壓VSS之間，控制訊號LAPG被施加至PMOS電晶體P1的閘極，且控制訊號LANG被施加至NMOS電晶體N1的閘極。
位元線感測放大器750可經由隔離電晶體761及771耦合至位元線BL及互補位元線BLB，且隔離電晶體761及771可因應於隔離訊號ISO而被選擇性地導通或以其他方式啟用。
局部感測放大器785可經由行選擇開關N6及N7耦合至位元線BL及互補位元線BLB，且行選擇開關N6及N7可因應於行選擇訊號CSL而被選擇性地接通或啟用。
記憶體胞元MC可耦合至位元線BL及字元線WL。記憶體胞元MC可包括耦合至位元線BL及字元線WL的胞元電晶體CT以及耦合於胞元電晶體CT與屏極電壓（plate voltage）VP之間的胞元電容器CC。可基於胞元電容器CC中是否儲存有電荷來確定儲存於胞元電容器CC中的資料位元的邏輯位準。
局部感測放大器785因應於局部感測賦能訊號PCLSAE而對局部I/O線對LIO1與LIOB1之間的電壓差進行放大，以將放大的電壓差提供至全域I/O線對GIO1與GIOB1。
局部感測放大器785可包括第一PMOS電晶體至第三PMOS電晶體786、787及788。第一PMOS電晶體786可耦合於第二電源供應電壓VLSA與第一節點N11之間，且可具有用於接收局部感測放大器訊號PCLSAE的閘極。第二PMOS電晶體787可耦合於第一節點N11與局部I/O線LIO1之間，且可具有耦合至互補局部I/O線LIOB1的閘極。第三PMOS電晶體788可耦合於第一節點N11與互補局部I/O線LIOB1之間，且可具有耦合至局部I/O線LIO1的閘極。
當選擇記憶體胞元MC作為正常記憶體胞元以儲存具有邏輯高位準的資料時，圖12所示子行解碼器851可藉由以下操作來實行正常寫入操作以經由第一路徑PTH1將基於第一電源供應電壓VINTA的電荷儲存於胞元電晶體CC中：使用控制訊號LAPG導通PMOS電晶體P1以及使用隔離訊號ISO導通隔離電晶體761。
當選擇記憶體胞元MC作為計數胞元以儲存具有邏輯高位準的計數資料時，圖12所示子行解碼器851可藉由以下操作來實行內部寫入操作以經由第二路徑PTH2將基於第二電源供應電壓VLSA的電荷儲存於胞元電晶體CC中：使用行選擇訊號CSL接通行選擇開關N6以及以邏輯低位準啟用局部感測賦能訊號PCLASE以導通第一PMOS電晶體786。
由於第二電源供應電壓VLSA的電壓位準大於第一電源供應電壓VINTA的電壓位準，因此基於第二電源供應電壓VLSA的電荷量大於基於第一電源供應電壓VINTA的電荷量，且因此可在較實行正常寫入操作時的第一寫入時間間隔小的第二寫入時間間隔期間實行內部寫入操作。
另外，當選擇記憶體胞元MC作為計數胞元以儲存具有邏輯高位準的計數資料時，圖12所示子行解碼器851可增大行選擇訊號CSL的電壓位準，且因此，可減少與內部寫入操作相關聯的第二寫入時間間隔。
圖18A是示出根據實例性實施例的半導體記憶體裝置的操作的時序圖。
參考圖3及圖16至圖18A，當耦合至記憶體胞元MC的字元線WL被賦能且記憶體胞元MC被選擇為計數胞元時，第一旗標訊號ACU_FG在第一時間間隔期間被啟用。當具有邏輯低位準的資料經由互補全域I/O線GIOB1進行輸入（且具有邏輯高位準的資料經由全域I/O線GIO1進行輸入）時，第一連接控制訊號PMUXON1以邏輯高位準被啟用，且NMOS電晶體791及792被導通或啟用。因此，全域I/O線GIO1連接至局部I/O線LIO1，且互補全域I/O線GIO1B連接至互補局部I/O線LIO1B。另外，當行選擇開關N6及N7因應於行選擇訊號CSL而被接通或啟用時，局部I/O線LIO1連接至位元線BL，且互補局部I/O線LIO1B連接至互補位元線BLB。當被選擇為局部感測賦能訊號PCLSAE的第二局部感測賦能訊號PCLSAE_ACU以邏輯低位準被啟用時，基於第二電源供應電壓VLSA的電荷經由第二路徑PTH2被儲存於胞元電容器CC中，且因此，在第二寫入時間間隔期間，計數資料可被儲存於被選擇為計數胞元的記憶體胞元MC中。因此，胞元電容器CC的電壓位準可如參考編號895所指示而增大。參考編號891標示當使用第二電源供應電壓VLSA時的位元線BL的電壓位準。
當記憶體胞元MC被選擇為正常記憶體胞元時，被選擇為行選擇訊號CSL的第一行選擇訊號CSL_NOR被啟用，且行選擇電晶體N6及N7被導通或啟用。因此，局部I/O線LIO1連接至位元線BL，且互補局部I/O線LIO1B連接至互補位元線BLB。當被選擇為局部感測賦能訊號PCLSAE的第一局部感測賦能訊號PCLSAE_NOR以邏輯低位準被啟用時，基於第一電源供應電壓VINTA的電荷經由第一路徑PTH1被儲存於胞元電容器CC中，且因此，在第一寫入時間間隔期間，資料可被儲存於被選擇為正常記憶體胞元的記憶體胞元MC中。因此，胞元電容器CC的電壓位準可如參考編號897所指示而增大。參考編號893標示當使用第一電源供應電壓VINTA時的位元線BL的電壓位準。
如圖18A所示，第二行選擇訊號CSL_ACU的啟用間隔可大於第一行選擇訊號CSL_NOR的啟用間隔，且第二局部感測賦能訊號PCLSAE_ACU的啟用間隔可大於第一局部感測賦能訊號PCLSAE_NOR的啟用間隔。
圖18B是示出當圖17中的行選擇訊號的電壓位準變化時的胞元電容器的電壓位準的曲線圖。
在圖18B中，參考編號DFT標示當行選擇訊號CSL的電壓位準維持不變時的胞元電容器CC的電壓位準Vcell，參考編號899a、899b及899c分別標示當行選擇訊號CSL的電壓位準逐漸增大時的胞元電容器CC的電壓位準Vcell，且內部tWR標示自行選擇開關N6被接通或啟用時的時間點至電荷被儲存於記憶體胞元MC中的胞元電容器CC中直至胞元電容器CC的預定容量（例如，胞元電容器CC的95%容量）時的時間點的時間間隔。內部tWR可指示內部寫入時間間隔且可表示為tRDL。
參考圖17及圖18B，內部寫入時間間隔可隨著行選擇訊號CSL的電壓位準增大而減小。在由參考編號898指示的時間間隔處，胞元電容器CC的電壓位準Vcell隨著行選擇訊號CSL的電壓位準增大而快速增大。
圖19示出圖3所示半導體記憶體裝置的一部分，用於闡釋寫入操作。
具體而言，圖19示出控制邏輯電路210、第一儲存體陣列310a、I/O閘控電路290、ECC引擎350及列鎚擊管理電路500的實例。
參考圖19，第一儲存體陣列310a包括正常胞元陣列（normal cell array）NCA及冗餘胞元陣列（redundancy cell array）RCA。
正常胞元陣列NCA包括多個第一記憶體區塊MB0 311、MB1 312、…、MB15 313，且冗餘胞元陣列RCA包括至少一個第二記憶體區塊314。第一記憶體區塊MB0 311、MB1 312、…、MB15 313是確定或用於確定半導體記憶體裝置200的記憶體容量的記憶體區塊。第二記憶體區塊314用於進行ECC及/或冗餘修復（redundancy repair）。由於使用第二記憶體區塊314進行ECC、資料線修復及區塊修復以修復在第一記憶體區塊MB0 311、MB1 312、…、MB15 313中產生的「失效（failed）」胞元，因此第二記憶體區塊314亦被稱為EDB區塊。第一記憶體區塊MB0 311、MB1 312、…、MB15 313中的每一者包括耦合至字元線WL及位元線BL的記憶體胞元，且第二記憶體區塊EDB 314包括耦合至字元線WL及冗餘位元線RBL的記憶體胞元。第一記憶體區塊MB0 311、MB1 312、…、MB15 313及第二記憶體區塊314可各自對應於圖12所示子陣列區塊SCB。
I/O閘控電路290包括分別連接至第一記憶體區塊MB0 311、MB1 312、…、MB15 313及第二記憶體區塊314的多個開關電路291a至291d。
ECC引擎350可經由第一資料線GIO及第二資料線EDBIO連接至開關電路291a至291d。控制邏輯電路210可接收命令CMD及位址ADDR，且可對命令CMD進行解碼以產生用於對開關電路291a至291d進行控制的第一控制訊號CTL1、用於對ECC引擎350進行控制的第二控制訊號CTL2、及用於對列鎚擊管理電路500進行控制的第三控制訊號CTL3。
當命令CMD是寫入命令時，控制邏輯電路210向ECC引擎350提供第二控制訊號CTL2。ECC引擎350對資料DTA實行ECC編碼以產生與資料DTA相關聯的同位資料，且向I/O閘控電路290提供包括資料DTA及同位資料的碼字CW。控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得碼字CW被儲存於第一儲存體陣列310a中的目標頁面的子頁面中。
當在寫入命令之後接收到的命令CMD對應於現用計數更新命令時，控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得I/O閘控電路290自第一儲存體陣列310a的目標頁面讀取計數資料CNTD及與計數資料CNTD相關聯的計數同位資料，且將計數資料CNTD及計數同位資料提供至ECC引擎350。ECC引擎350基於第二控制訊號CTL2對計數資料CNTD及計數同位資料實行ECC解碼操作，校正計數資料CNTD中的錯誤位元，並將計數資料CNTD作為經校正的計數資料提供至列鎚擊管理電路500。
列鎚擊管理電路500對計數資料CNTD進行更新以將經更新的計數資料UCNTD提供至ECC引擎350。ECC引擎350對經更新的計數資料UCNTD實行ECC編碼以產生經更新的計數同位資料，且經由I/O閘控電路290將經更新的計數資料UCNTD及經更新的計數同位資料儲存於目標頁面中。
在實施例中，ECC引擎350及列鎚擊管理電路500可因應於現用計數更新命令而實行內部讀取-更新-寫入操作，以讀取計數資料CNTD，對所讀取的計數資料進行更新並寫入經更新的計數資料，並且圖12所示行解碼器270a可使用第二電源供應電壓VLSA來減少內部寫入時間間隔。另外，因應於所有的FIFO暫存器皆儲存各自的存取次數等於或大於參考次數的候選鎚擊位址，列鎚擊管理電路500可藉由將警報訊號ALRT的邏輯位準自第一邏輯位準轉變至第二邏輯位準來向記憶體控制器30告知FIFO暫存器的狀態。
圖20示出圖3所示半導體記憶體裝置的一部分，用於闡釋讀取操作。可不再對與圖19重複的說明予以贅述。
參考圖20，當命令CMD是用於指定讀取操作的讀取命令時，控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得儲存於第一儲存體陣列310a中的目標頁面的子頁面中的（讀取）碼字RCW被提供至ECC引擎350。
當在寫入命令之後接收到的命令CMD對應於現用計數更新命令時，控制邏輯電路210向I/O閘控電路290提供第一控制訊號CTL1，使得I/O閘控電路290自第一儲存體陣列310a的目標頁面讀取計數資料CNTD及與計數資料CNTD相關聯的計數同位資料，且將計數資料CNTD及計數同位資料提供至ECC引擎350。ECC引擎350基於第二控制訊號CTL2對計數資料CNTD及計數同位資料實行ECC解碼操作，校正計數資料CNTD中的錯誤位元，並將計數資料CNTD作為經校正的計數資料提供至列鎚擊管理電路500。
列鎚擊管理電路500對計數資料CNTD進行更新以將經更新的計數資料UCNTD提供至ECC引擎350。ECC引擎350對經更新的計數資料UCNTD實行ECC編碼以產生經更新的計數同位資料，且經由I/O閘控電路290將經更新的計數資料UCNTD及經更新的計數同位資料儲存於目標頁面中。
舉例而言，ECC引擎350及列鎚擊管理電路500可因應於現用計數更新命令而實行內部讀取-更新-寫入操作，以讀取計數資料CNTD，更新所讀取的計數資料，且寫入經更新的計數資料，並且圖12所示行解碼器270a可使用第二電源供應電壓VLSA來減小內部寫入時間間隔。另外，因應於所有的FIFO暫存器皆儲存分別已經被存取了等於或大於參考次數的次數的候選鎚擊位址，列鎚擊管理電路500可藉由將警報訊號ALRT的邏輯位準自第一邏輯位準轉變至第二邏輯位準來向記憶體控制器30告知FIFO暫存器的狀態。
圖21是示出根據實例性實施例的圖19或圖20所示半導體記憶體裝置中的ECC引擎的實例的方塊圖。
參考圖21，ECC引擎350可包括ECC編碼器360、ECC解碼器380及ECC記憶體365。ECC記憶體365可儲存ECC 370。ECC 370可為單錯誤校正（single error correction，SEC）碼或單錯誤校正/雙錯誤偵測（single error correction/double error detection，SECDED）碼。
ECC編碼器360可自資料I/O緩衝器320接收資料DTA，且使用ECC 370產生與欲儲存於第一儲存體陣列310a的正常胞元陣列NCA中的資料DTA相關聯的同位資料PRT。同位資料PRT可儲存於第一儲存體陣列310a的冗餘胞元陣列RCA中。另外，ECC編碼器360可自列鎚擊管理電路500接收計數資料CNTD作為經更新的計數資料UCNTD，且使用ECC 370產生與欲儲存於第一儲存體陣列310a的正常胞元陣列NCA中的計數資料CNTD（即，經更新的計數資料UCNTD）相關聯的計數同位資料CPRT。計數同位資料CPRT可儲存於第一儲存體陣列310a的冗餘胞元陣列RCA中。
ECC解碼器380可使用ECC 370基於自第一儲存體陣列310a讀取的讀取資料DTA及同位資料PRT對讀取資料DTA實行ECC解碼操作。當讀取資料DTA包括作為ECC解碼的結果的錯誤位元時，ECC解碼器380可校正讀取資料DTA中的錯誤位元，且可將經校正的資料C_DTA提供至資料I/O緩衝器320。
另外，ECC解碼器380可使用ECC 370基於自第一儲存體陣列310a讀取的計數資料CNTD及計數同位資料CPRT對計數資料CNTD實行ECC解碼操作。當計數資料CNTD包括作為ECC解碼的結果的錯誤位元時，ECC解碼器380可校正計數資料CNTD中的錯誤位元，且可將經校正的計數資料C_CNTD提供至列鎚擊管理電路500。
圖22是示出根據實例性實施例的圖3所示第一儲存體陣列的實例的方塊圖。
參考圖22，第一儲存體陣列310a可包括第一子陣列區塊SCA11 311a及312a、第二子陣列區塊SCA12 313a及314a、第三子陣列區塊SCA2 315a、I/O感測放大器331、332、333、334及336以及驅動器341、342、343、344及346。
可經由第一全域I/O線GIO1＜1:a＞及第一局部I/O線LIO1＜1:a＞對第一子陣列區塊SCA11 311a及312a以及第二子陣列區塊SCA12 313a及314a中的每一者實行資料I/O。此處，a可為等於或大於8的自然數。端視讀取命令或寫入命令而定，可藉由經由行選擇線CSL中的一者而傳送的行選擇訊號來選擇在第一方向D1上設置的第一子陣列區塊SCA11 311a及312a以及第二子陣列區塊SCA12 313a及314a中的每一者的位元線的數目a。第一子陣列區塊SCA11 311a及312a以及第二子陣列區塊SCA12 313a及314a的數目在其他實施例中可能不同，且例如，可端視半導體記憶體裝置200能夠處理的資料的位元數目而確定。
可經由第二全域I/O線G102＜1:b＞及第二局部I/O線LIO2＜1:b＞對第三子陣列區塊SCA2 315a實行資料I/O。此處，b可為小於a的自然數。端視讀取命令或寫入命令而定，可藉由經由行選擇線CSL中的一者而傳送的行選擇訊號來選擇第三子陣列區塊SCA2 315a的位元線的數目b。第三子陣列區塊SCA2 315a的數目在其他實施例中可能不同。
在實例性實施例中，第一儲存體陣列310a可更包括在第二方向D2上設置的第一子陣列區塊、第二子陣列區塊及第三子陣列區塊。
在實例性實施例中，第一子陣列區塊SCA11 311a及312a可儲存正常資料及計數資料，第二子陣列區塊SCA12 313a及314a可儲存正常資料，且第三子陣列區塊SCA2 315a可儲存同位資料及計數同位資料。正常資料可為例如半導體記憶體裝置200自外部裝置接收到的資料或者半導體記憶體裝置200將提供至外部裝置的資料。
I/O感測放大器331可感測並放大第一全域I/O線GIO1＜1:a＞的端視經由第一全域I/O線GIO1＜1:a＞輸出的位元而確定的電壓。I/O感測放大器332、333、334及336中的每一者可以相似於I/O感測放大器331的方式進行操作。I/O感測放大器336可感測並放大第二全域I/O線GIO2＜1:b＞的端視經由第二全域I/O線GIO2＜1:b＞輸出的位元而確定的電壓。
驅動器341可基於寫入命令經由第一全域I/O線GIO1＜1:a＞、第一局部I/O線LIO1＜1:a＞以及藉由經由行選擇線CSL中的一者進行傳送的行選擇訊號而選擇的位元線的數目a來向第二子陣列區塊SCA12 313a的記憶體胞元提供資料。所述資料可包括經由一個資料I/O接腳而接收到的位元，或者可包括經由在資料選通訊號的上升邊緣或下降邊緣處對齊的多個資料I/O接腳而接收到的位元。
驅動器342、343、344及346可以實質上相似於驅動器341的方式進行操作。驅動器346可經由第二全域I/O線GIO2＜1:b＞、第二局部I/O線LIO2＜1:b＞以及藉由經由行選擇線CSL中的一者進行傳送的行選擇訊號而選擇的位元線的數目b來向第三子陣列區塊315a的記憶體胞元傳送同位資料或計數同位資料。
圖23至圖25示出可在圖1所示記憶體系統中使用的實例性命令。
圖23示出表示現用命令ACT、寫入命令WR及讀取命令RD的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合。圖24示出表示包括自動預充電的寫入命令WRA及包括自動預充電的讀取命令RDA的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合，且圖25示出表示預充電命令PREab、PREsb及PREpb的晶片選擇訊號CS_n與第一命令-位址訊號CA0至第十四命令-位址訊號CA13的組合。
在圖23至圖25中，H指示邏輯高位準，L指示邏輯低位準，V指示與邏輯高位準H及邏輯低位準L中的一者對應的有效邏輯位準，R0至R17指示列位址的位元，BA0至BA2指示儲存體位址的位元，BG0至BG2指示儲存體組位址的位元，且CID0至CID3指示當半導體記憶體裝置200是以包括多個記憶體晶粒的堆疊記憶體裝置實施時的記憶體晶粒（或記憶體晶片）的晶粒辨識符。另外，在圖23及圖24中，C2至C10指示行位址的位元，且BLT指示突發長度旗標（burst length flag），並且在圖24中，AP指示自動預充電旗標。
參考圖23，現用命令ACT、寫入命令WR及讀取命令RD可在兩個循環期間（例如，在晶片選擇訊號CS_n的邏輯高位準H及邏輯低位準L期間）進行傳遞。現用命令ACT可包括儲存體位址位元BA0及BA1以及列位址位元R0至R17。
參考圖24，包括自動預充電的寫入命令WRA及包括自動預充電的讀取命令RDA可在兩個循環期間（例如，在晶片選擇訊號CS_n的邏輯高位準H及邏輯低位準L期間）進行傳遞，且可包括儲存體位址位元BA0及BA1以及行位址位元C3至C10或C2至C10。可使用包括自動預充電的寫入命令WRA及包括自動預充電的讀取命令RDA的第十命令-位址訊號CA9或第十一命令-位址訊號CA10作為現用計數更新旗標。
在圖25中，PREpb是對特定儲存體組中的特定儲存體進行預充電的預充電命令，PREab是對所有儲存體組中的所有儲存體進行預充電的所有儲存體預充電命令，且PREsb是對所有儲存體組中的相同儲存體進行預充電的相同儲存體預充電命令。
參考圖25，可使用預充電命令PREab及PREsb中的每一者的第九命令-位址訊號CA8或第十命令-位址訊號CA9作為指定內部讀取-更新-寫入操作的現用計數更新旗標。
圖26及圖27分別示出當記憶體系統使用現用計數更新命令時的記憶體系統的命令協定的實例。
在圖26及圖27中，示出差分時脈訊號對CK_t與CK_c。
參考圖1、圖2、圖3及圖26，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加第一現用命令ACT1，第一現用命令ACT1伴隨有指定第一目標記憶體胞元列的第一目標列位址。在實施例中，取消選擇命令DES可指示半導體記憶體裝置200當前未被選擇，或者旨在用於半導體記憶體裝置200的命令當前未被接收或施加。
控制邏輯電路210因應於第一現用命令ACT1而藉由對第一現用訊號IACT1進行賦能來對連接至第一目標記憶體胞元列的第一目標字元線進行賦能。
在施加第一現用命令ACT1之後，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加指定對第一目標記憶體胞元列進行的讀取操作的讀取命令RD。控制邏輯電路210因應於讀取命令RD而藉由對第一讀取訊號IRD1進行賦能來對儲存於第一目標記憶體胞元列中的資料實行讀取操作。
在自施加讀取命令RD時起的與用於同一儲存體組的連續讀取命令的延遲時間對應的時間間隔tCCD_L之後，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加現用計數更新命令ACU，且控制邏輯電路210因應於現用計數更新命令ACU而藉由依序地對第二讀取訊號IRD2及寫入訊號IWR進行賦能來自第一目標記憶體胞元列讀取計數資料CNTD，對讀取計數資料CNTD進行更新，且將經更新的計數資料儲存於第一目標記憶體胞元列中。因此，儲存於由第一目標列位址（例如，RA=u）指定的第一目標記憶體胞元列中的位元值自s至s+1增大1。
在自施加現用計數更新命令ACU時起的與實行內部讀取-更新-寫入操作的時間tACU對應的時間間隔之後，排程器55向半導體記憶體裝置200施加預充電命令PRE，且控制邏輯電路210因應於預充電命令PRE而藉由對預充電訊號IPRE進行賦能來對第一目標字元線進行預充電。
在對應於預充電時間tRP的時間間隔之後，排程器55向半導體記憶體裝置200施加與第二目標記憶體胞元列相關聯的第二現用命令ACT2，且控制邏輯電路210因應於第二現用命令ACT2而藉由對第二現用訊號IACT2進行賦能來對連接至第二目標記憶體胞元列的第二目標字元線進行賦能。
參考圖1、圖2、圖3及圖27，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加第一現用命令ACT1，所述第一現用命令ACT1伴隨有指定第一目標記憶體胞元列的第一目標列位址。
控制邏輯電路210因應於第一現用命令ACT1而藉由對第一現用訊號IACT1進行賦能來對連接至第一目標記憶體胞元列的第一目標字元線進行賦能。
在施加第一現用命令ACT1之後，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加指定對第一目標記憶體胞元列進行的寫入操作的寫入命令WR。控制邏輯電路210因應於寫入命令WR而藉由對第一寫入訊號IWR1進行賦能來實行寫入操作以將資料儲存於第一目標記憶體胞元列中。
在自施加寫入命令WR時起的與用於同一儲存體組的連續寫入命令的延遲時間對應的時間間隔tCCD_L_WR之後，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加現用計數更新命令ACU，且控制邏輯電路210因應於現用計數更新命令ACU而藉由依序地對讀取訊號IRD及第二寫入訊號IWR2進行賦能來自第一目標記憶體胞元列讀取計數資料CNTD，對讀取計數資料CNTD進行更新，且將經更新的計數資料儲存於第一目標記憶體胞元列中。因此，儲存於由第一目標列位址（例如，RA=u）指定的第一目標記憶體胞元列中的位元值自s至s+1增大1。
在自施加現用計數更新命令ACU時起的與實行內部讀取-更新-寫入操作的時間tACU對應的時間間隔之後，排程器55向半導體記憶體裝置200施加預充電命令PRE，且控制邏輯電路210因應於預充電命令PRE而藉由對預充電訊號IPRE進行賦能來對第一目標字元線進行預充電。
在對應於預充電時間tRP的時間間隔之後，排程器55向半導體記憶體裝置200施加與第二目標記憶體胞元列相關聯的第二現用命令ACT2，且控制邏輯電路210因應於第二現用命令ACT2而藉由對第二現用訊號IACT2進行賦能來對連接至第二目標記憶體胞元列的第二目標字元線進行賦能。
圖28示出當記憶體系統基於預充電命令對計數資料進行更新時的記憶體系統的命令協定的實例。
參考圖1、圖2、圖25及圖28，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加第一現用命令ACT1，且在經過與現用時間至預充電時間對應的tRAS之後，向半導體記憶體裝置200施加預充電命令PRE，所述預充電命令PRE指定對由伴隨有第一現用命令ACT1的目標列位址指定的目標記憶體胞元中所儲存的計數資料進行的內部讀取-更新-寫入操作。在此種情形中，排程器55可將預充電命令PRE的第十命令-位址訊號CA9設定成邏輯低位準L。
在對應於預充電時間tRP的時間間隔之後，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加第二現用命令ACT2，且向半導體記憶體裝置200施加再新管理命令RFM。半導體記憶體裝置200因應於再新管理命令RFM而對在實體上和與鎚擊位址對應的記憶體胞元列相鄰的兩個受害記憶體胞元列實行鎚擊再新操作。
圖29示出當記憶體系統基於包括自動預充電的讀取命令或包括自動預充電的寫入命令對計數資料進行更新時的記憶體系統的命令協定的實例。
參考圖1、圖2、圖24及圖29，排程器55以與時脈訊號CK_t的邊緣同步的方式向半導體記憶體裝置200施加第一現用命令ACT1，且向半導體記憶體裝置200施加包括自動預充電的讀取命令RDA或包括自動預充電的寫入命令WRA，包括自動預充電的讀取命令RDA或包括自動預充電的寫入命令WRA指定對由伴隨有第一現用命令ACT1的目標列位址指定的目標記憶體胞元中所儲存的計數資料進行的內部讀取-更新-寫入操作。在此種情形中，排程器55可將包括自動預充電的讀取命令RDA或包括自動預充電的寫入命令WRA的第十命令-位址訊號CA9設定成邏輯低位準L。列鎚擊管理電路500可因應於第十命令-位址訊號CA9的邏輯低位準L而實行內部讀取-更新-寫入操作。
在自施加第一現用命令ACT1時起的與現用時間tRC對應的時間間隔之後，排程器55向半導體記憶體裝置200施加第二現用命令ACT2且向半導體記憶體裝置200施加再新管理命令RFM。半導體記憶體裝置200因應於再新管理命令RFM而對在實體上和與鎚擊位址對應的記憶體胞元列相鄰的兩個受害記憶體胞元列實行鎚擊再新操作。
在圖29中，排程器55可選擇性地向半導體記憶體裝置200施加包括自動預充電的讀取命令RDA或包括自動預充電的寫入命令WRA。
圖30是示出記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。
圖30示出記憶體胞元陣列中的三條字元線WLt-1、WLt及WLt+1、三條位元線BLg-1、BLg及BLg+1、以及耦合至字元線WLt-1、WLt及WLt+1及位元線BLg-1、BLg及BLg+1的記憶體胞元MC。所述三條字元線WLt-1、WLt及WLt+1在第一方向D1上延伸，且沿第二方向D2依序排列。所述三條位元線BLg-1、BLg及BLg+1在第二方向D2上延伸，且沿第一方向D1依序排列。在實施例中，字元線WLt-1與字元線WLt可在實體上直接彼此相鄰，此可意指在字元線WLt-1與字元線WLt之間不存在中間字元線。
舉例而言，中間字元線WLt可對應於已被密集存取的鎚擊位址HADDR。在實施例中，「被密集存取的字元線」可指具有相對較高的啟用次數及/或具有相對較高的啟用頻率的字元線。每當鎚擊字元線（例如，中間字元線WLt）被存取時，鎚擊字元線WLt被賦能且被預充電，且鎚擊字元線WLt的電壓位準會增大及減小。字元線耦合可能會導致相鄰的字元線WLt-1與字元線WLt+1的電壓位準隨著鎚擊字元線WLt的電壓位準的變化而波動，且因此耦合至相鄰的字元線WLt-1與字元線WLt+1的記憶體胞元MC的胞元電荷可能會受到影響。隨著鎚擊字元線WLt被存取得越頻繁，耦合至相鄰的字元線WLt-1與字元線WLt+1的記憶體胞元MC的胞元電荷可能會丟失得越快。
圖5所示鎚擊再新位址產生器440可提供鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址HADDR的列（例如，鎚擊字元線WLt）相鄰的列（例如，字元線WLt-1及字元線WLt+1）的位址HREF_ADDRa及位址HREF_ADDRb，且可另外基於（例如，因應於）鎚擊再新位址HREF_ADDR而對相鄰的字元線WLt-1與字元線WLt+1實行再新操作，以減少或可能防止儲存於記憶體胞元MC中的資料的丟失。
圖31是示出記憶體胞元陣列的一部分的圖，用於闡述因應於第二類型的鎚擊位址而產生鎚擊再新位址。
圖31示出記憶體胞元陣列中的五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2、三條位元線BLg-1、BLg及BLg+1、以及耦合至字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2及位元線BLg-1、BLg及BLg+1的記憶體胞元MC。所述五條字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2在第一方向D1上延伸，且沿第二方向D2依序排列。在實施例中，字元線WLt-2、WLt-1、WLt、WLt+1及WLt+2可在實體上直接彼此相鄰，此可意指在字元線WLt-2、WLt-1、WLt、WLt+1與WLt+2之間不存在中間字元線。
圖5所示鎚擊再新位址產生器440可提供鎚擊再新位址HREF_ADDR，鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址HADDR的列（例如，中間字元線WLt）相鄰的列（例如，字元線WLt-1、WLt+1、WLt-2及WLt+2）的位址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc及HREF_ADDRd，且可另外基於（例如，因應於）鎚擊再新位址HREF_ADDR而對相鄰的字線WLt-1、WLt+1、WLt-2及WLt+2實行再新操作，以減少或可能防止儲存於記憶體胞元MC中的資料的丟失。
圖32A、圖32B及圖33是示出根據實例性實施例的圖5所示再新控制電路的實例性操作的時序圖。
圖32A及圖32B示出相對於在啟用時間點t1至t15或啟用時間點t1至t10處以脈波形狀啟用的再新控制訊號IREF，再新時脈訊號RCK、鎚擊再新訊號HREF、計數器再新位址CREF_ADDR及鎚擊再新位址HREF_ADDR的產生。再新控制訊號IREF的啟用時間點t1至t15之間的間隔或啟用時間點t1至t10之間的間隔可為規則的或不規則的。
參考圖5及圖32A，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t15之中的一些時間點t1至t4、t6至t10及t12至t15同步的方式啟用再新時脈訊號RCK，且可以其他的時間點t5及t11啟用鎚擊再新訊號HREF。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4、t6至t10及t12至t14同步的方式產生計數器再新位址CREF_ADDR，所述計數器再新位址CREF_ADDR表示依序改變的位址X+1至X+12。鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點同步的方式產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址。舉例而言，鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5同步的方式產生表示位址Ha1的鎚擊再新位址HREF_ADDR，且可以與鎚擊再新訊號HREF的啟用時間點t11同步的方式產生表示位址Ha2的鎚擊再新位址HREF_ADDR。
參考圖5及圖32B，再新控制邏輯410可以與再新控制訊號IREF的啟用時間點t1至t10之中的一些時間點t1至t4及t7至t10同步的方式啟用再新時脈訊號RCK，且可以與其他時間點t5及t6同步的方式啟用鎚擊再新訊號HREF。
再新計數器430可以與再新時脈訊號RCK的啟用時間點t1至t4及t7至t9同步的方式產生計數器再新位址CREF_ADDR，所述計數器再新位址CREF_ADDR表示依序改變的位址X+1至X+7。鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5及t6同步的方式產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1及Ha2。
參考圖5及圖33，鎚擊再新位址產生器440可以與鎚擊再新訊號HREF的啟用時間點t5、t6、t7、t8同步的方式產生鎚擊再新位址HREF_ADDR，所述鎚擊再新位址HREF_ADDR表示在實體上與鎚擊位址的列相鄰的列的位址Ha1、Ha2、Ha3及Ha4。
圖34是示出根據實例性實施例的半導體記憶體裝置的方塊圖。
參考圖34，半導體記憶體裝置900可包括在堆疊晶片結構中提供軟錯誤分析（soft error analyzing）及校正功能的至少一個緩衝器晶粒910及多個記憶體晶粒920-1至920-p，其中p是等於或大於三的自然數。
所述多個記憶體晶粒920-1至920-p堆疊於緩衝器晶粒810上且經由多個矽穿孔（through silicon via，TSV）線來遞送資料。
所述多個記憶體晶粒920-1至920-p中的每一者可包括用於儲存資料的胞元核心921、基於欲發送至所述至少一個緩衝器晶粒910的傳送資料而產生傳送同位位元（例如，傳送同位資料）的胞元核心ECC引擎923、再新控制電路（refresh control circuit，RCC）925及列鎚擊管理電路（hammer management circuit，RHMC）927。胞元核心921可包括具有DRAM胞元結構的多個記憶體胞元。
RCC 925可採用圖5所示再新控制電路400，且列鎚擊管理電路927可採用圖8所示列鎚擊管理電路500。列鎚擊管理電路927可自動將隨機計數資料儲存於多個記憶體胞元列中的每一者中的計數胞元中，可將所述多個記憶體胞元列中的每一者的現用計數儲存於所述多個記憶體胞元列中的每一者中的計數胞元中作為計數資料，可基於在現用命令之後施加的後續命令對計數資料進行更新，且因此可管理所有的記憶體胞元列的列鎚擊。列鎚擊管理電路927可包括鎚擊位址佇列。因應於候選鎚擊位址被儲存於鎚擊位址佇列中的所有的FIFO暫存器中，鎚擊位址佇列可將提供至記憶體控制器的警報訊號的邏輯位準自第一邏輯位準轉變至第二邏輯位準，且可輸出候選鎚擊位址中的一者作為鎚擊位址。再新控制電路925可自列鎚擊管理電路927接收鎚擊位址，且可對在實體上和與鎚擊位址對應的記憶體胞元列相鄰的一或多個受害記憶體胞元列實行鎚擊再新操作。
緩衝器晶粒910可包括通孔ECC引擎912，當自經由TSV線接收到的傳送資料偵測到傳送錯誤時，通孔ECC引擎912使用傳送同位位元來校正傳送錯誤，且產生錯誤經校正的資料。
緩衝器晶粒810可更包括資料I/O緩衝器914。資料I/O緩衝器914可藉由對來自通孔ECC引擎812的資料DTA進行取樣來產生資料訊號DQ，且可將資料訊號DQ輸出至外部。
半導體記憶體裝置900可為經由TSV線遞送資料及對訊號進行控制的堆疊晶片型記憶體裝置或堆疊記憶體裝置。TSV線亦可被稱為「貫穿電極」。
胞元核心ECC引擎823可在發送傳送資料之前對自記憶體晶粒820-p輸出的資料實行錯誤校正。
在一個記憶體晶粒920-p處形成的資料TSV線組932可包括TSV線L1、L2、…、Lp，且同位TSV線組934可包括TSV線L10至Lq。資料TSV線組932的TSV線L1、L2、…、Lp及同位TSV線組834的同位TSV線L10至Lq可連接至對應地形成於記憶體晶粒920-1至920-p之中的微凸塊MCB。
半導體記憶體裝置900可具有三維（three-dimensional，3D）晶片結構或2.5D晶片結構，以經由資料匯流排B10與主機進行通訊。緩衝器晶粒910可經由資料匯流排B10與記憶體控制器進行連接。
根據實例性實施例，如圖34中所例示，胞元核心ECC引擎923可包括於記憶體晶粒中，通孔ECC引擎912可包括於緩衝器晶粒中。因此，可偵測到軟資料故障並校正軟資料故障。軟資料故障可包括當經由TSV線傳送資料時因雜訊而產生的傳送錯誤。
圖35是示出根據實例性實施例的包括堆疊記憶體裝置的半導體封裝的配置圖。
參考圖35，半導體封裝1000可包括一或多個堆疊記憶體裝置1010及圖形處理單元（graphic processing unit，GPU）1020。
堆疊記憶體裝置1010及GPU 1020可安裝於中介層1030上，且上面安裝有堆疊記憶體裝置1010及GPU 1020的中介層可安裝於封裝基板940上，封裝基板940則安裝於焊料球1050上。GPU 1020可對應於可實行記憶體控制功能的半導體裝置，且舉例而言，GPU 1020可被實施為應用處理器（application processor，AP）。GPU 1020可包括具有排程器的記憶體控制器。
堆疊記憶體裝置1010可以各種形式實施，且堆疊記憶體裝置1010可為其中堆疊有多個層的高頻寬記憶體（high bandwidth memory，HBM）形式的記憶體裝置。因此，堆疊記憶體裝置1010可包括緩衝器晶粒及多個記憶體晶粒，且所述多個記憶體晶粒中的每一者包括再新控制電路及列鎚擊管理電路。
所述多個堆疊記憶體裝置1010可安裝於中介層1030上，且GPU 1020可與所述多個堆疊記憶體裝置910進行通訊。舉例而言，堆疊記憶體裝置1010及GPU 1020中的每一者可包括實體區（physical region），且可經由所述實體區在堆疊記憶體裝置1010與GPU 1020之間實行通訊。同時，當堆疊記憶體裝置1010包括直接存取區時，可經由安裝於封裝基板1040及直接存取區之下的導電元件（例如，焊料球1050）將試驗訊號提供至堆疊記憶體裝置1010中。
圖36是示出根據實例性實施例的具有四排記憶體模組的記憶體系統的方塊圖。
參考圖36，記憶體系統1100可包括記憶體控制器1110及/或記憶體模組1120及1130。儘管在圖36中繪示兩個記憶體模組，然而根據一些實例性實施例，記憶體系統1000中亦可包括更多或更少的記憶體模組。
記憶體控制器1110可對記憶體模組1120及/或1130進行控制，以實行自處理器及/或主機供應的命令。記憶體控制器1110可使用處理電路系統（例如，處理器）來實施及/或可使用主機、應用處理器或系統晶片（system-on-a-chip，SoC）來實施。為了訊號完整性，可使用記憶體控制器1110的匯流排1140上的電阻器RTT來實施源端接（source termination）。電阻器RTT可耦合至電源供應電壓VDDQ。記憶體控制器1110可包括傳送器1111及接收器1113，傳送器1111可向記憶體模組1120及/或1130中的至少一者傳送訊號，且接收器1113可自記憶體模組1120及/或1130中的至少一者接收訊號。記憶體控制器1110可包括CPU 1115。
記憶體模組1120及記憶體模組1130可被稱為第一記憶體模組1120及第二記憶體模組1130。第一記憶體模組1120及第二記憶體模組1130可經由匯流排1140耦合至記憶體控制器1110。第一記憶體模組1120及第二記憶體模組1130中的每一者可包括多個半導體記憶體裝置及/或暫存時脈驅動器。第一記憶體模組1120可包括記憶體排RK1及記憶體排RK2，且第二記憶體模組1130可包括記憶體排RK3及記憶體排RK4。
記憶體排RK1可包括半導體記憶體裝置1121及1122，且記憶體排RK2可包括半導體記憶體裝置1123及1124。儘管未示出，然而記憶體排RK3及RK4中的每一者均可包括半導體記憶體裝置。半導體記憶體裝置1121、1122、1123及1124中的每一者均可採用或以其他方式對應於圖3所示半導體記憶體裝置200。
半導體記憶體裝置1121、1122、1123及1124中的每一者可經由警報接腳1125及匯流排1140連接至記憶體控制器1110。每一半導體記憶體裝置1121、1122、1123及1124可藉由經由警報接腳1125改變警報訊號的邏輯位準來向記憶體控制器1110告知錯誤狀態。
半導體記憶體裝置1121、1122、1123及1124中的每一者的警報接腳1125可共同連接至匯流排1040。當半導體記憶體裝置1121、1122、1123及1124中的至少一者改變警報訊號的邏輯位準時，電阻器RTT兩端的電壓會改變，且因此，CPU 1115可辨識出在半導體記憶體裝置1121、1122、1123及1124中的至少一者中出現鎚擊位址佇列已滿的情況。
圖37是示出根據實例性實施例的可包括於圖3所示行解碼器中的寫入時序控制器的實例的方塊圖。
為便於闡釋起見，結合圖17一起闡釋寫入時序控制器271的實例。
參考圖37，寫入時序控制器271可包括寫入旗標鎖存器272、時序產生器273、行位址鎖存器274、資料鎖存器275、行選擇線（CSL）驅動器276及全域I/O（global I/O，GIO）驅動器277。
當第一行解碼器270a中包括寫入時序控制器271時，第一行解碼器270a可基於行位址COL_ADDR來經由第一位元線對目標記憶體胞元列中的第一記憶體胞元進行存取，使用第一電源供應電壓VINTA實行第一寫入操作以將資料寫入第一記憶體胞元中直至半導體記憶體裝置200被施加預充電命令，並且可自半導體記憶體裝置200被施加預充電命令時的第一時間點直至第一字元線被去能時的第二時間點使用第二電源供應電壓VLSA實行第二寫入操作，以將資料寫入第一記憶體胞元中。行解碼器270a可減少寫入時間間隔以將資料儲存於第一記憶體胞元中。第二電源供應電壓VLSA的電壓位準大於第一電源供應電壓VINTA的電壓位準。
寫入旗標鎖存器272可基於來自控制邏輯電路210的寫入訊號WR儲存寫入旗標訊號WR_FG。寫入旗標鎖存器272可自控制邏輯電路210接收讀取訊號IRD。
基於儲存於寫入旗標鎖存器272中的寫入旗標訊號WR_FG及與預充電命令對應的預充電訊號IPRE，時序產生器273可產生行選擇脈波PCSLE、對局部感測放大器785進行賦能的局部感測賦能訊號PCLSAE、及驅動訊號PDT。時序產生器273可因應於字元線的去能WL_DIS而被重置。
行位址鎖存器274可儲存與第一寫入操作相關聯的行位址CA。資料鎖存器275可儲存與第一寫入操作相關聯的資料並提供經鎖存的資料LDTA。
基於行選擇脈波PCSLE及經鎖存的行位址CA，行選擇線驅動器276可產生施加至行選擇開關N6及N7的行選擇訊號CSL，行選擇開關N6及N7將包括位元線BL及互補位元線BLB的位元線對與包括局部I/O線LIO1及互補局部I/O線LIOB1的局部I/O線對進行連接。
全域I/O驅動器277可經由包括全域I/O線GIO1及互補全域I/O線GIOB1的全域I/O線對連接至局部感測放大器785，且可基於驅動訊號PDT及經鎖存的資料LDTA對全域I/O對GIO1與GIOB1進行驅動。
圖38是示出根據實例性實施例的圖37所示寫入時序控制器的操作的時序圖。
參考圖3、圖17、圖37及圖38，耦合至記憶體胞元MC的字元線WL因應於現用命令而被賦能，且寫入命令WR及預充電命令PRE被依序施加至半導體記憶體裝置200。
當伴隨有寫入命令WR的具有邏輯低位準的資料經由互補全域I/O線GIOB1進行輸入且伴隨有寫入命令WR的具有邏輯高位準的資料經由全域I/O線GIO1進行輸入時，第一連接控制訊號PMUXON1以邏輯高位準被啟用，且NMOS電晶體791及792被導通或啟用。因此，全域I/O線GIO1連接至局部I/O線LIO1且互補全域I/O線GIO1B連接至互補局部I/O線LIO1B。另外，當行選擇開關N6及N7因應於行選擇訊號CSL而被接通或啟用時，局部I/O線LIO1連接至位元線BL且互補局部I/O線LIO1B連接至互補位元線BLB。因此，當基於第一電源供應電壓VINTA的電荷經由第一路徑PTH1被儲存於胞元電容器CC中時，實行第一寫入操作。當實行第一寫入操作時，寫入旗標訊號WR_FG被鎖存於寫入旗標鎖存器272中，行位址CA被鎖存於行位址鎖存器274中，且寫入資料被鎖存於資料鎖存器275中。
自半導體記憶體裝置200被施加預充電命令PRE時的第一時間點直至字元線WL被去能時的第二時間點，基於寫入旗標訊號WR_FG及預充電訊號IPRE，時序產生器273可產生行選擇脈波PCSLE，可啟用局部感測賦能訊號PCLSAE，且可啟用驅動訊號PDT。
自半導體記憶體裝置200被施加預充電命令PRE時的第一時間點直至字元線WL被去能時的第二時間點，當鎖存於資料鎖存器275中的資料LDTA經由全域I/O線對GIO1與GIOB1進行輸入時，第一連接控制訊號PMUXON1以邏輯高位準被啟用且NMOS電晶體791及792被導通或啟用。因此，全域I/O線GIO1連接至局部I/O線LIO1且互補全域I/O線GIO1B連接至互補局部I/O線LIO1B。另外，當行選擇開關N6及N7因應於行選擇訊號CSL而被接通或啟用時，局部I/O線LIO1連接至位元線BL且互補局部I/O線LIO1B連接至互補位元線BLB。因此，當基於第二電源供應電壓VLSA的電荷經由第二路徑PTH2被儲存於胞元電容器CC中時，實行第二寫入操作。
位元線BL的電壓位準可在第一寫入操作期間增大至第一電源供應電壓VINTA的電壓位準，且可在第二寫入操作期間增大至第二電源供應電壓VLSA的電壓位準。在第一寫入操作期間，胞元電容器CC的電壓位準可如參考編號894所指示而增大，且在第二寫入操作期間，胞元電容器CC的電壓位準可如參考編號896所指示而增大。
當實行第一寫入操作時，行選擇線驅動器276可在第一時間間隔期間啟用行選擇訊號CSL，且當實行第二寫入操作時，行選擇線驅動器276可在大於第一時間間隔的第二時間間隔期間啟用行選擇訊號CSL。在第二寫入操作期間，時序產生器273可以邏輯低位準啟用局部感測賦能訊號PCLSAE。
因此，根據實例性實施例的半導體記憶體裝置可另外實行第二寫入操作，以自施加預充電命令時的第一時間點直至字元線被去能時的第二時間點使用第二電源供應電壓將資料儲存於目標記憶體胞元中，且因此，可減少與將資料儲存於目標記憶體胞元中相關聯的寫入時間間隔。
本揭露的各態樣可應用於使用採用揮發性記憶體胞元的半導體記憶體裝置的系統。舉例而言，本發明概念的各態樣可應用於使用半導體記憶體裝置作為工作記憶體的系統，例如智慧型電話、導航系統、筆記型電腦、桌上型電腦及遊戲控制台。
上述圖式中由區塊表示的組件、元件、模組及單元（其在此段落中被統稱為「組件」）中的至少一者可使用可藉由控制一或多個微處理器或其他控制裝備來執行相應的功能的直接電路結構，例如記憶體、處理器、邏輯電路、查找表等。此外，該些組件中的至少一者可具體地實施為模組、程式或碼的一部分，所述模組、程式或碼的一部分含有用於實行規定的邏輯功能的一或多個可執行指令，且由一或多個微處理器或其他控制裝備執行。此外，該些組件中的至少一者可包括實行相應功能的處理器（例如中央處理單元（CPU）、微處理器等）或者可由所述處理器來實施
上述內容是對實例性實施例的例示而不應被解釋為限於本文中所述的實例性實施例。儘管已闡述幾個實例性實施例，然而熟習此項技術者將易於理解，在不本質上背離本揭露的新穎教示及優點的條件下，可在實例性實施例中進行諸多潤飾。因此，所有此等潤飾皆旨在包括於如申請專利範圍所界定的本揭露的範圍內。
20、1100:記憶體系統 30、1110:記憶體控制器 31、1140:匯流排 35、1115:中央處理單元（CPU） 40:再新邏輯 50:主機介面 55:排程器 60:記憶體介面 100:再新管理（RFM）控制邏輯 200、900、1121、1122、1123、1124:半導體記憶體裝置 201、1125:警報接腳 210:控制邏輯電路 211:命令解碼器 212:模式暫存器 220:位址暫存器 225:時脈緩衝器 230:儲存體控制邏輯 235:選通訊號產生器 240:列位址多工器 250、274:行位址鎖存器 260:列解碼器 260a～260s:第一列解碼器至第十六列解碼器 270:行解碼器 270a:第一行解碼器/行解碼器 270b～270s:第二行解碼器至第十六行解碼器 271:寫入時序控制器 272:寫入旗標鎖存器 273:時序產生器 275:資料鎖存器 276:行選擇線（CSL）驅動器 277:全域I/O（GIO）驅動器 285:感測放大器單元 285a～285s:第一感測放大器至第十六感測放大器 286a、286b～286i:I/O感測放大器IOSA 287a、287b～287i:驅動器DRV 290:I/O閘控電路 291a、291b、291c、291d:開關電路 310:記憶體胞元陣列 310a～310s:第一儲存體陣列至第十六儲存體陣列 311:第一記憶體區塊MB0 311a、312a:第一子陣列區塊SCA11 312:第一記憶體區塊MB1 313:第一記憶體區塊MB15 313a、314a:第二子陣列區塊SCA12 314:第二記憶體區塊EDB 315a:第三子陣列區塊SCA2 320、914:資料I/O緩衝器 331、332、333、334、336:I/O感測放大器 341、342、343、344、346:驅動器 350:錯誤校正碼（ECC）引擎 360:ECC編碼器 365:ECC記憶體 370:ECC 380:ECC解碼器 385、710、720:電壓產生器 390:部分 400、925:再新控制電路（RCC） 410:再新控制邏輯 420、420a、420b:再新時脈產生器 421、422、423、427:振盪器 424:多工器 425a、425b:解碼器 426:偏置單元 430:再新計數器 440:鎚擊再新位址產生器 445:鎚擊位址儲存器 450:映射器 460:時序控制電路 465:字元線控制訊號產生器 470:位元線控制訊號產生器 500、927:列鎚擊管理電路（RHMC） 510:加法器 520:比較器 530:暫存器 600:鎚擊位址佇列 610a、610b、610c～610h:FIFO暫存器 650:監測邏輯 731、732、733、734、741、742、743、744:子字元線驅動器 750:位元線感測放大器（BLSA） 751:N型感測放大器（NSA） 752:P型感測放大器（PSA） 753:預充電電路 754a、754b:行選擇開關 755:NSA驅動器 756:PSA驅動器 760、770、MC:記憶體胞元 761、771:隔離電晶體 780:局部感測放大器LSA電路 785:局部感測放大器（LSA） 786:第一PMOS電晶體 787:第二PMOS電晶體 788:第三PMOS電晶體 790:局部I/O線控制器 791:第一NMOS電晶體/NMOS電晶體 792:第二NMOS電晶體/NMOS電晶體 793:第三NMOS電晶體 794:第四NMOS電晶體 801、802～80I:子修復電路/修復電路 851:子行解碼器SCD1/第一子行解碼器SDC1、 852～85I:子行解碼器SCD2至子行解碼器SCDI 861:行選擇線（CSL）驅動器 863:LSA驅動器/LSA 870:第一訊號產生器 871:第一鎖存器 873:第一多工器 880:第二訊號產生器 881:第二鎖存器 883:第二多工器 891、893、894、895、896、897、898、899a、899b、899c、DFT:參考編號 910:緩衝器晶粒 912:通孔ECC引擎 920-1、920-2～920-p-1、920-p:記憶體晶粒 921:胞元核心 923:胞元核心ECC引擎 932:資料TSV線組 934:同位TSV線組 1000:半導體封裝/記憶體系統 1010:堆疊記憶體裝置 1020:圖形處理單元（GPU） 1030:中介層 1040:封裝基板 1050:焊料球 1111:傳送器 1113:接收器 1120:記憶體模組/第一記憶體模組 1130:記憶體模組/第二記憶體模組 ACT、ACT-j、ACT-k、ACT-l:現用命令 ACT1:第一現用命令 ACT2:第二現用命令 ACU:現用計數更新命令 ACU_FG:第一旗標訊號/旗標訊號 ADDR、Ha1、Ha2、Ha3、Ha4、HREF_ADDRa、HREF_ADDRb、HREF_ADDRc、HREF_ADDRd、X+1～X+12:位址 ALRT:警報訊號 AP:自動預充電旗標 B10:資料匯流排 BA0、BA1:儲存體位址位元 BANK_ADDR:儲存體位址 BCTL:位元線控制訊號 BG0、BG1、BG2:位元 BL、BL0、BL1、BL2、BL3～BLn-2、BLn-1、BLg-1、BLg、BLg+1:位元線 BLB:互補位元線/位元線 BLSAB:位元線感測放大器區 BLT:突發長度旗標 C2～C10:行位址位元 C_CNTD:經校正的計數資料 C_DTA:經校正的資料 CA、COL_ADDR、COL_ADDR':行位址 CA0:第一命令-位址訊號 CA1:第二命令-位址訊號 CA2:第三命令-位址訊號 CA3:第四命令-位址訊號 CA4:第五命令-位址訊號 CA5:第六命令-位址訊號 CA6:第七命令-位址訊號 CA7:第八命令-位址訊號 CA8:第九命令-位址訊號 CA9:第十命令-位址訊號 CA10:第十一命令-位址訊號 CA11:第十二命令-位址訊號 CA12:第十三命令-位址訊號 CA13:第十四命令-位址訊號 CC:胞元電容器 CHADDRa、CHADDRb～CHADDRh:候選鎚擊位址 CID0、CID1、CID2、CID3:晶粒辨識符 CK:時脈訊號 CK_c:差分時脈訊號 CK_t:差分時脈訊號/時脈訊號 CMD:命令 CNTD:計數資料 CONJ:結合區 CPRT:計數同位資料 CREF_ADDR:計數器再新位址 CREN:修復訊號 CS_n:晶片選擇訊號 CSL:行選擇訊號/行選擇線 CSL_ACU:第二行選擇訊號 CSL_NOR:第一行選擇訊號 CT:胞元電晶體 CTL1:第一控制訊號 CTL2:第二控制訊號 CTL3:第三控制訊號 CTL4:第四控制訊號 CS1:第一比較訊號 CW:碼字 D、IN:輸入端子 D1:第一方向 D2:第二方向 DCA:經解碼的行位址 DES:取消選擇命令 DQ:資料訊號 DQS:資料選通訊號 DRA:經解碼的列位址 DTA:資料 EDBIO:第二資料線 GIO:第一資料線/全域I/O線 GIO1、GIOB:全域I/O線 GIO1＜1:a＞:第一全域I/O線 GIO2＜1:b＞:第二全域I/O線 GIOB1:全域I/O線/互補全域I/O線 H:邏輯高位準 HADDR:鎚擊位址 HREF:鎚擊再新訊號 HREF_ADDR:鎚擊再新位址 IACT:現用訊號/內部命令訊號 IACT1:第一現用訊號 IACT2:第二現用訊號 ICK:內部時脈訊號 IOSA_EN:I/O感測賦能訊號 IPRE:預充電訊號/內部命令訊號 IRD:讀取訊號/內部命令訊號 IRD1:第一讀取訊號 IRD2:第二讀取訊號 IREF:再新控制訊號 IREF1:第一再新控制訊號 IREF2:第二再新控制訊號 ISO:隔離訊號 IWR:寫入訊號/內部命令訊號 IWR1:第一寫入訊號 IWR2:第二寫入訊號 L:邏輯低位準 L1、L2～Lp:TSV線 L10～Lq:同位TSV線/TSV線 LA、LAB:感測賦能線 LANG、LAPG:第二控制訊號/控制訊號 LDTA:經鎖存的資料/資料 LIO1:局部I/O線 LIO1＜1:a＞:第一局部I/O線 LIO2＜1:b＞:第二局部I/O線 LIOB1:互補局部I/O線/局部I/O線 MCB:微凸塊 MS:模式訊號 N1:接地電晶體/NMOS電晶體 N3、N4、N5、NM1、NM2:NMOS電晶體 N7:NMOS電晶體/行選擇開關/行選擇電晶體 N11:第一節點 NCA:正常胞元陣列 NTH1:參考次數 OUT、Q:輸出端子 P1、PM1、PM2:PMOS電晶體/電晶體 PCLSAE:局部感測賦能訊號/第一局部感測賦能訊號 PCLSAE_ACU:第二局部感測賦能訊號 PCLSAE_NOR:第一局部感測賦能訊號 PCSLE:行選擇脈波 PDT:驅動訊號 PEQ:控制訊號 PMUXON1:第一連接控制訊號 PMUXON2:第二連接控制訊號 PRE、PRE-j、PRE-k、PRE-l、PREab、PREpb、PREsb:預充電命令 PRT:同位資料 PTH1:第一路徑 PTH2:第二路徑 PXi:第一字元線控制訊號 PXiB:第二字元線控制訊號 R0～R17:列位址位元 RA=j、RA=k、RA=l、ROW_ADDR、SRA:列位址 RA=u:第一目標列位址 RBL:冗餘位元線 RCA:冗餘胞元陣列 RCK、RCK1、RCK2、RCK3:再新時脈訊號 RCS1、RCS2:時脈控制訊號 RCW:讀取碼字 RD、RDA:讀取命令 REF_ADDR:再新列位址 RFM:再新管理命令 RFMS:再新管理訊號 RK1、RK2、RK3、RK4:記憶體排 RPIN:修復資訊 RTT:電阻器 SCB、SCBa、SCBb:子陣列區塊 SCSL:備用行選擇訊號 SWB、SWBa1、SWBa2、SWBb1、SWBb2:子字元線驅動器區 T_ROW_ADDR:目標存取位址 t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15:啟用時間點/時間點 tACU、tRAS:時間 tCCD_L、tCCD_L_WR:時間間隔 tRC:現用時間 tRDL、tWR:內部寫入時間間隔/時間間隔 tRP:預充電時間 UCNTD:經更新的計數資料 V:有效邏輯位準 VBL:位元線預充電電壓/預充電電壓 Vcell:電壓位準 Vcc、VDD、VDDQ:電源供應電壓 VCON:控制電壓 VINTA:第一電源供應電壓/充電電壓 VLSA:第二電源供應電壓 VP:屏極電壓 VSS:接地電壓 WCTL:字元線控制訊號 WL、WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7～WLm-2、WLm-1、WLt-2、WLt-1、WLt+1、WLt+2:字元線 WL_DIS:字元線的去能 WLt:字元線/中間字元線/鎚擊字元線 WR:寫入命令/寫入訊號 WR_FG:寫入旗標訊號 WRA:寫入命令
結合附圖閱讀以下說明，本揭露的特定實施例的以上及其他態樣、特徵及優點將變得更顯而易見，在附圖中： 圖1是示出根據實施例的記憶體系統的方塊圖。 圖2是示出根據實施例的圖1所示記憶體控制器的方塊圖。 圖3是示出根據實施例的圖1所示半導體記憶體裝置的實例的方塊圖。 圖4示出根據實施例的圖3所示半導體記憶體裝置中的第一儲存體陣列的實例。 圖5是示出根據實施例的圖3所示再新控制電路的實例的方塊圖。 圖6是示出根據實施例的圖5中所示的再新時脈產生器的實例的電路圖。 圖7是示出根據實施例的圖5所示再新時脈產生器的另一實例的電路圖。 圖8是示出根據實施例的圖3所示時序控制電路的實例的方塊圖。 圖9是示出根據實施例的圖3所示半導體記憶體裝置中的列鎚擊管理電路的實例的方塊圖。 圖10示出根據實施例的圖9所示列鎚擊管理電路中的鎚擊位址佇列的實例。 圖11是示出根據實施例的圖10所示鎚擊位址佇列的實例性操作的時序圖。 圖12示出根據實施例的圖3所示半導體記憶體裝置的一部分。 圖13示出根據實施例的圖12所示第一儲存體陣列的一部分。 圖14是示出根據實施例的圖13所示位元線感測放大器的電路圖。 圖15示出根據實施例的圖13所示局部感測放大器電路的實例。 圖16示出根據實施例的圖12所示多個子行解碼器中的一者。 圖17示出根據實施例的圖12所示半導體記憶體裝置的一部分。 圖18A是示出根據實施例的半導體記憶體裝置的操作的時序圖。 圖18B是示出根據實施例的當圖17中的行選擇訊號的電壓位準變化時的胞元電容器的電壓位準的曲線圖。 圖19示出根據實施例的圖3所示半導體記憶體裝置的一部分，用於闡釋寫入操作。 圖20示出根據實施例的圖3所示半導體記憶體裝置的一部分，用於闡釋讀取操作。 圖21是示出根據實施例的圖19或圖20所示半導體記憶體裝置中的ECC引擎的實例的方塊圖。 圖22是示出根據實施例的圖3所示第一儲存體陣列的實例的方塊圖。 圖23至圖25示出根據實施例的可在圖1所示記憶體系統中使用的實例性命令。 圖26及圖27分別示出根據實施例的當記憶體系統使用現用計數更新命令時的記憶體系統的命令協定的實例。 圖28示出根據實施例的當記憶體系統基於預充電命令對計數資料進行更新時的記憶體系統的命令協定的實例。 圖29示出根據實施例的當記憶體系統基於包括自動預充電的讀取命令或包括自動預充電的寫入命令對計數資料進行更新時的記憶體系統的命令協定的實例。 圖30是示出根據實施例的記憶體胞元陣列的一部分的圖，用於闡述鎚擊再新位址的產生。 圖31是示出根據實施例的記憶體胞元陣列的一部分的圖，用於闡述因應於第二類型的鎚擊位址而產生鎚擊再新位址。 圖32A、圖32B及圖33是示出根據實施例的圖5所示再新控制電路的實例性操作的時序圖。 圖34是示出根據實施例的半導體記憶體裝置的方塊圖。 圖35是示出根據實施例的包括堆疊記憶體裝置的半導體封裝的配置圖。 圖36是示出根據實施例的具有四排記憶體模組的記憶體系統的方塊圖。 圖37是示出根據實施例的可包括於圖3所示行解碼器中的寫入時序控制器的實例的方塊圖。 圖38是示出根據實施例的圖37所示寫入時序控制器的操作的時序圖。
200:半導體記憶體裝置
201:警報接腳
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
220:位址暫存器
225:時脈緩衝器
230:儲存體控制邏輯
235:選通訊號產生器
240:列位址多工器
250:行位址鎖存器
260:列解碼器
260a~260s:第一列解碼器至第十六列解碼器
270:行解碼器
270a:第一行解碼器/行解碼器
270b~270s:第二行解碼器至第十六行解碼器
285:感測放大器單元
285a~285s:第一感測放大器至第十六感測放大器
290:I/O閘控電路
310:記憶體胞元陣列
310a~310s:第一儲存體陣列至第十六儲存體陣列
320:資料I/O緩衝器
350:錯誤校正碼(ECC)引擎
385:電壓產生器
400:再新控制電路(RCC)
460:時序控制電路
500:列鎚擊管理電路(RHMC)
ADDR:位址
ALRT:警報訊號
BANK_ADDR:儲存體位址
BCTL:位元線控制訊號
BL:位元線
COL_ADDR、COL_ADDR':行位址
CK:時脈訊號
CMD:命令
CNTD:計數資料
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CTL4:第四控制訊號
CW:碼字
DCA:經解碼的行位址
DQ:資料訊號
DQS:資料選通訊號
DRA:經解碼的列位址
HADDR:鎚擊位址
IACT:現用訊號/內部命令訊號
ICK:內部時脈訊號
IPRE:預充電訊號/內部命令訊號
IRD:讀取訊號/內部命令訊號
IREF1:第一再新控制訊號
IREF2:第二再新控制訊號
IWR:寫入訊號/內部命令訊號
MC:記憶體胞元
ROW_ADDR、SRA:列位址
REF_ADDR:再新列位址
VDD:電源供應電壓
VINTA:第一電源供應電壓/充電電壓
VLSA:第二電源供應電壓
WCTL:字元線控制訊號
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括： 記憶體胞元陣列，包括多個記憶體胞元列，其中所述多個記憶體胞元列中的每一記憶體胞元列包括多個記憶體胞元； 列鎚擊管理電路，被配置成： 基於自外部記憶體控制器接收到的現用命令對所述每一記憶體胞元列的存取次數進行計數，且將所計數的所述次數儲存於所述每一記憶體胞元列中的至少一個計數胞元中作為計數資料，並且 基於在所述現用命令之後接收到的第一命令，實行內部讀取-更新-寫入操作，以自所述多個記憶體胞元列之中的目標記憶體胞元列中的所述至少一個計數胞元讀取所述計數資料，更新所讀取的所述計數資料，且將經更新的所述計數資料寫入所述目標記憶體胞元列中的所述至少一個計數胞元中；以及 行解碼器，被配置成： 基於行位址，使用第一位元線對所述多個記憶體胞元之中的第一記憶體胞元進行存取；且 使用第一電源供應電壓將資料儲存於所述第一記憶體胞元中，或者在小於參考寫入時間間隔的內部寫入時間間隔期間，使用第二電源供應電壓實行內部寫入操作以將所述計數資料儲存於所述第一記憶體胞元中， 其中所述第二電源供應電壓的電壓位準大於所述第一電源供應電壓的電壓位準。
  2. 如請求項1所述的半導體記憶體裝置，其中所述行解碼器更被配置成： 在等於或大於所述參考寫入時間間隔的第一寫入時間間隔期間，使用所述第一電源供應電壓實行正常寫入操作以將所述資料寫入所述第一記憶體胞元中；且 在小於所述參考寫入時間間隔的第二寫入時間間隔期間，使用所述第二電源供應電壓實行所述內部寫入操作， 其中所述第一電源供應電壓被提供至連接至所述第一記憶體胞元的位元線感測放大器，且 其中所述第二電源供應電壓被提供至連接至所述第一記憶體胞元的局部感測放大器。
  3. 如請求項2所述的半導體記憶體裝置，其中所述行解碼器更被配置成將在所述內部寫入操作期間基於所述第二電源供應電壓而提供至所述第一記憶體胞元的電荷量增加至大於在所述正常寫入操作期間提供至所述第一記憶體胞元的電荷量。
  4. 如請求項2所述的半導體記憶體裝置，其中所述行解碼器更被配置成藉由增大行選擇訊號的啟用間隔及所述行選擇訊號的電壓位準中的至少一者來增加提供至所述第一記憶體胞元的電荷量，且 其中在所述內部寫入操作期間所述行選擇訊號被提供至行選擇開關，所述行選擇開關將所述局部感測放大器與所述第一位元線進行連接。
  5. 如請求項2所述的半導體記憶體裝置，其中所述行解碼器更被配置成藉由增大對所述局部感測放大器進行賦能的局部感測賦能訊號的啟用間隔來增加提供至所述第一記憶體胞元的電荷量。
  6. 如請求項1所述的半導體記憶體裝置，更包括： 控制邏輯電路，被配置成在第一時間間隔期間接收所述第一命令且啟用第一旗標訊號； 第一位元線感測放大器，連接至所述第一記憶體胞元；以及 第一局部感測放大器電路，經由第一局部輸入/輸出（I/O）線對連接至所述第一位元線感測放大器，所述第一局部感測放大器電路包括第一局部感測放大器， 其中所述行解碼器包括子行解碼器，所述子行解碼器被配置成基於所述第一旗標訊號及所述行位址來控制所述第一位元線感測放大器及所述第一局部感測放大器電路。
  7. 如請求項6所述的半導體記憶體裝置，其中所述子行解碼器包括： 行選擇線驅動器，被配置成產生與儲存所述資料相關聯的第一行選擇訊號； 局部感測放大器驅動器，被配置成產生與儲存所述資料相關聯且對所述第一局部感測放大器進行賦能的第一局部感測賦能訊號； 第一訊號產生器，被配置成基於所述第一行選擇訊號及所述第一旗標訊號產生與儲存所述計數資料相關聯的第二行選擇訊號，且提供所述第一行選擇訊號及所述第二行選擇訊號中的一者作為行選擇訊號；以及 第二訊號產生器，被配置成基於所述第一局部感測賦能訊號及所述第一旗標訊號產生與儲存所述計數資料相關聯且對所述第一局部感測放大器進行賦能的第二局部感測賦能訊號，且提供所述第一局部感測賦能訊號及所述第二局部感測賦能訊號中的一者作為局部感測賦能訊號。
  8. 如請求項7所述的半導體記憶體裝置， 其中所述第一訊號產生器包括： 第一鎖存器，被配置成基於所述第一行選擇訊號的上升轉變對所述第一旗標訊號進行鎖存以提供所述第二行選擇訊號；以及 第一多工器，被配置成基於所述第一旗標訊號提供所述第一行選擇訊號及所述第二行選擇訊號中的一者作為所述行選擇訊號，且 其中所述第二訊號產生器包括： 第二鎖存器，被配置成基於所述第一局部感測賦能訊號的下降轉變對所述第一旗標訊號進行鎖存以提供所述第二局部感測賦能訊號；以及 第二多工器，被配置成基於所述第一旗標訊號提供所述第一局部感測賦能訊號及所述第二局部感測賦能訊號中的一者作為所述局部感測賦能訊號。
  9. 如請求項8所述的半導體記憶體裝置，其中所述第一多工器被配置成基於具有第一邏輯位準的所述第一旗標訊號來選擇所述第二行選擇訊號作為所述行選擇訊號，且 其中所述第二多工器被配置成基於具有所述第一邏輯位準的所述第一旗標訊號來選擇所述第二局部感測賦能訊號作為所述局部感測賦能訊號。
  10. 如請求項7所述的半導體記憶體裝置，其中所述第一局部感測放大器包括： 第一p通道金屬氧化物半導體（PMOS）電晶體，連接於所述第二電源供應電壓與第一節點之間，其中所述第一p通道金屬氧化物半導體電晶體的閘極被配置成接收所述局部感測放大器訊號； 第二p通道金屬氧化物半導體電晶體，連接於所述第一節點與所述第一局部輸入/輸出線對的局部輸入/輸出線之間，其中所述第二p通道金屬氧化物半導體電晶體的閘極連接至所述第一局部輸入/輸出線對的互補局部輸入/輸出線；以及 第三p通道金屬氧化物半導體電晶體，連接於所述第一節點與所述互補局部輸入/輸出線之間，其中所述第三p通道金屬氧化物半導體電晶體的閘極連接至所述局部輸入/輸出線， 其中所述第一位元線藉由行選擇開關連接至所述局部輸入/輸出線， 其中所述行選擇開關包括連接於所述第一位元線與所述局部輸入/輸出線之間的n通道金屬氧化物半導體（NMOS）電晶體，且 其中所述n通道金屬氧化物半導體電晶體的閘極被配置成接收行選擇訊號。
  11. 如請求項1所述的半導體記憶體裝置，其中所述列鎚擊管理電路包括： 鎚擊位址佇列，被配置成： 基於所計數的所述次數與參考次數之間的比較，儲存所述多個記憶體胞元列之中的被密集存取的一或多個候選鎚擊位址； 輸出所述一或多個候選鎚擊位址之中的候選鎚擊位址作為鎚擊位址，且 基於儲存於所述鎚擊位址佇列中的所述一或多個候選鎚擊位址的數目達到第一數目，改變提供至記憶體控制器的警報訊號的邏輯位準；以及 再新控制電路，被配置成： 接收所述鎚擊位址，且 對在實體上和所述多個記憶體胞元列中的與所述鎚擊位址對應的記憶體胞元列相鄰的一或多個受害記憶體胞元列實行鎚擊再新操作。
  12. 如請求項11所述的半導體記憶體裝置，其中所述列鎚擊管理電路更包括： 加法器，被配置成對自所述目標記憶體胞元列中的所述至少一個計數胞元讀取的所述計數資料進行更新以輸出經更新的所述計數資料；以及 比較器，被配置成將所讀取的所述計數資料與所述參考次數進行比較以輸出第一比較訊號，且 其中所述鎚擊位址佇列更被配置成基於所述第一比較訊號指示所讀取的所述計數資料等於或大於所述參考次數來儲存指定所述目標記憶體胞元列的目標存取位址。
  13. 如請求項12所述的半導體記憶體裝置，其中所述鎚擊位址佇列包括： 多個先進先出（FIFO）暫存器，被配置成儲存所述一或多個候選鎚擊位址，其中所述多個先進先出暫存器的數目對應於所述第一數目；以及 監測邏輯，與所述多個先進先出暫存器進行連接，且被配置成： 管理所述多個先進先出暫存器； 監測所述多個先進先出暫存器中的每一者是否儲存所述一或多個候選鎚擊位址中相應的候選鎚擊位址； 基於儲存於所述多個先進先出暫存器中的所述一或多個候選鎚擊位址的所述數目等於所述第一數目，輸出所述一或多個候選鎚擊位址之中首先輸入的候選鎚擊位址作為所述鎚擊位址；且 基於被輸出的所述鎚擊位址將所述警報訊號的所述邏輯位準自第一邏輯位準改變為不同於所述第一邏輯位準的第二邏輯位準，並且 其中所述再新控制電路更被配置成基於再新管理訊號對所述一或多個受害記憶體胞元列實行所述鎚擊再新操作，所述再新管理訊號與由所述記憶體控制器基於所述警報訊號的邏輯位準的改變而施加的再新管理命令對應。
  14. 如請求項12所述的半導體記憶體裝置，其中所述再新控制電路包括： 再新控制邏輯，被配置成基於再新管理訊號產生鎚擊再新訊號，所述再新管理訊號與基於所述警報訊號的轉變而自所述記憶體控制器提供的再新管理命令對應； 再新時脈產生器，被配置成基於再新訊號產生再新時脈訊號； 再新計數器，被配置成產生與對所述多個記憶體胞元列的正常再新操作相關聯的計數再新位址； 鎚擊位址儲存器，被配置成儲存所述鎚擊位址，且基於所述鎚擊再新訊號來輸出所述鎚擊位址；以及 映射器，被配置成基於自所述鎚擊位址儲存器輸出的所述鎚擊位址產生指定所述一或多個受害記憶體胞元列的位址的鎚擊再新位址。
  15. 如請求項1所述的半導體記憶體裝置，更包括： 錯誤校正碼（ECC）引擎，被配置成： 對欲儲存於所述每一記憶體胞元列中的至少一個正常胞元中的資料實行第一錯誤校正碼編碼操作以產生同位資料；且 對所述計數資料實行第二錯誤校正碼編碼操作以產生計數同位資料；以及 控制邏輯電路，被配置成控制所述列鎚擊管理電路及所述錯誤校正碼引擎。
  16. 如請求項15所述的半導體記憶體裝置，其中所述記憶體胞元陣列包括： 正常胞元區，包括被配置成儲存所述資料的所述至少一個正常胞元及被配置成儲存所述計數資料的所述至少一個計數胞元；以及 同位胞元區，被配置成儲存所述同位資料及所述計數同位資料， 其中所述正常胞元區包括在第一方向及與所述第一方向交叉的第二方向上排列的多個子陣列區塊，其中所述多個子陣列區塊中的每一子陣列區塊包括揮發性記憶體胞元，且 其中所述多個子陣列區塊的一部分包括所述至少一個計數胞元。
  17. 一種半導體記憶體裝置，包括： 記憶體胞元陣列，包括多個記憶體胞元列，其中所述多個記憶體胞元列中的每一記憶體胞元列包括多個記憶體胞元； 列解碼器，被配置成基於伴隨有自外部記憶體控制器接收到的寫入命令的列位址，對連接至所述多個記憶體胞元列之中的目標記憶體胞元列的第一字元線進行賦能；以及 行解碼器，被配置成： 基於行位址，使用第一位元線對所述目標記憶體胞元列中的第一記憶體胞元進行存取； 使用第一電源供應電壓實行第一寫入操作以將資料儲存於所述第一記憶體胞元中直至所述半導體記憶體裝置被施加預充電命令；且 自所述半導體記憶體裝置被施加所述預充電命令時的第一時間點直至所述第一字元線被去能時的第二時間點，使用第二電源供應電壓實行第二寫入操作以將所述資料儲存於所述第一記憶體胞元中， 其中所述第二電源供應電壓的電壓位準大於所述第一電源供應電壓的電壓位準。
  18. 如請求項17所述的半導體記憶體裝置，更包括： 控制邏輯電路，被配置成接收所述寫入命令且基於所述寫入命令產生寫入訊號； 第一位元線感測放大器，連接至所述第一記憶體胞元；以及 第一局部感測放大器，經由第一局部輸入/輸出（I/O）線連接至所述第一位元線感測放大器， 其中所述行解碼器包括： 寫入旗標鎖存器，被配置成基於所述寫入訊號對寫入旗標訊號進行鎖存； 時序產生器，被配置成基於儲存於所述寫入旗標鎖存器中的所述寫入旗標訊號及與所述預充電命令對應的預充電訊號產生行選擇脈波、對所述第一局部感測放大器進行賦能的局部感測賦能訊號、及驅動訊號； 行位址鎖存器，被配置成對與所述第一寫入操作相關聯的行位址進行鎖存； 資料鎖存器，被配置成對與所述第一寫入操作相關聯的資料進行鎖存； 行選擇線驅動器，被配置成基於所述行選擇脈波及經鎖存的所述行位址產生施加至連接所述第一位元線與所述第一局部輸入/輸出線的行選擇開關的行選擇訊號；以及 全域輸入/輸出驅動器，使用第一全域輸入/輸出線連接至所述第一局部感測放大器，且被配置成基於所述驅動訊號及經鎖存的所述資料來驅動所述第一全域輸入/輸出線。
  19. 如請求項18所述的半導體記憶體裝置，其中所述行選擇線驅動器被配置成在實行所述第一寫入操作的第一時間間隔期間啟用所述行選擇訊號，且在實行所述第二寫入操作的第二時間間隔期間啟用所述行選擇訊號，其中所述第二時間間隔長於所述第一時間間隔，並且 其中所述時序產生器被配置成在實行所述第二寫入操作時以邏輯低位準啟用所述局部感測賦能訊號。
  20. 一種記憶體系統，包括： 半導體記憶體裝置；以及 記憶體控制器，被配置成控制所述半導體記憶體裝置， 其中所述半導體記憶體裝置包括： 記憶體胞元陣列，包括多個記憶體胞元列，其中所述多個記憶體胞元列中的每一記憶體胞元列包括多個記憶體胞元； 列鎚擊管理電路，被配置成： 基於自外部記憶體控制器接收到的現用命令對所述每一記憶體胞元列的存取次數進行計數，且將所計數的所述次數儲存於所述每一記憶體胞元列中的至少一個計數胞元中作為計數資料，並且 基於在所述現用命令之後施加的第一命令，實行內部讀取-更新-寫入操作，以自所述多個記憶體胞元列之中的目標記憶體胞元列中的所述至少一個計數胞元讀取所述計數資料，更新所述計數資料，且將經更新的所述計數資料儲存於所述目標記憶體胞元列中的所述至少一個計數胞元中；以及 行解碼器，被配置成： 基於行位址，使用第一位元線對所述多個記憶體胞元中的第一記憶體胞元進行存取；且 使用第一電源供應電壓將資料儲存於所述第一記憶體胞元中，或者在小於參考寫入時間間隔的內部寫入時間間隔期間，使用第二電源供應電壓實行內部寫入操作以將所述計數資料儲存於所述第一記憶體胞元中， 其中所述第二電源供應電壓的電壓位準大於所述第一電源供應電壓的電壓位準。
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