KR20240002114A - 반도체 메모리 장치 및 메모리 시스템 - Google Patents
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Abstract
반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 외부의 메모리 컨트롤러로부터의 액티브 커맨드에 기초하여 상기 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장하고, 상기 액티브 커맨드 이후에 인가되는 제1 커맨드에 응답하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우의 상기 카운트 셀들에 저장된 상기 카운트 데이터를 독출하고, 상기 독출된 카운트 데이터를 갱신하고, 상기 갱신된 카운트 데이터를 상기 타겟 메모리 셀 로우의 상기 카운트 셀들에 재기입하는 내부 독출-수정-기입 동작을 수행한다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 복수의 메모리 셀들 중 제1 메모리 셀을 액세스하고, 제1 전원 전압을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하거나, 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀에 상기 카운트 데이터를 재기입하는 내부 기입 동작의 기입 시간을 기준 기입 시간보다 감소시킨다.
Description
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 로우 해머 공격을 방어하는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 또한 워드라인이 액티브 상태와 프리차지 상태 사이에서 빈번하게 천이하는 경우에, 즉 워드라인 또는 행이 집중적으로 액세스되는 경우에 인접 워드라인에 연결된 메모리 셀들에 영향을 미쳐 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다.
본 발명의 일 목적은 내부 기입 시간을 감소시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 기입 시간을 감소시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 내부 기입 시간을 감소시키는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 외부의 메모리 컨트롤러로부터의 액티브 커맨드에 기초하여 상기 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장하고, 상기 액티브 커맨드 이후에 인가되는 제1 커맨드에 응답하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우의 상기 카운트 셀들에 저장된 상기 카운트 데이터를 독출하고, 상기 독출된 카운트 데이터를 갱신하고, 상기 갱신된 카운트 데이터를 상기 타겟 메모리 셀 로우의 상기 카운트 셀들에 재기입하는 내부 독출-수정-기입 동작을 수행한다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 복수의 메모리 셀들 중 제1 메모리 셀을 액세스하고, 제1 전원 전압을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하거나, 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀에 상기 카운트 데이터를 재기입하는 내부 기입 동작의 기입 시간을 기준 기입 시간보다 감소시킨다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 디코더 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 디코더는 외부의 메모리 컨트롤러부터의 기입 커맨드에 수반되는 로우 어드레스에 기초하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우에 연결되는 제1 워드라인을 활성화시킨다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인들을 통하여 타겟 메모리 셀 로우의 제1 메모리 셀들을 액세스하고, 프리차지 커맨드가 인가되기 전까지 전까지 제1 전원 전압을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하는 제1 기입 동작을 수행하고, 상기 프리차지 커맨드가 인가된 후부터 상기 제1 워드라인이 비활성화될 때까지 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀들에 상기 데이터를 기입하는 제2 기입 동작을 수행하여 상기 데이터의 기입 시간을 감소시킨다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 상기 메모리 컨트롤러로부터의 액티브 커맨드에 기초하여 상기 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장하고, 상기 액티브 커맨드 이후에 인가되는 제1 커맨드에 응답하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우의 상기 카운트 셀들에 저장된 상기 카운트 데이터를 독출하고, 상기 독출된 카운트 데이터를 갱신하고, 상기 갱신된 카운트 데이터를 상기 타겟 메모리 셀 로우의 상기 카운트 셀들에 재기입하는 내부 독출-수정-기입 동작을 수행한다. 상기 컬럼 디코더는 컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 복수의 메모리 셀들 중 제1 메모리 셀을 액세스하고, 제1 전원 전압을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하거나, 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀에 상기 카운트 데이터를 재기입하는 내부 기입 동작의 기입 시간을 기준 기입 시간보다 감소시킨다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 카운트 데이터를 카운트 셀들에 재기입하는 내부 기입 동작과 데이터를 메모리 셀들에 기입하는 기입 동작에서 로컬 감지 증폭기에 제공되는 제2 전원 전압을 이용하여 카운트 셀들 또는 메모리 셀들에 제공되는 전하들의 양을 증가시켜 기입 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍 제어 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 로우 해머 관리 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 로우 해머 관리 회로에서 해머 어드레스 큐의 예를 나타내는 블록도이다.
도 11은 도 10의 해머 어드레스 큐의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 로우 디코더, 제1 감지 증폭부, 제1 컬럼 디코더 및 타이밍 제어 회로를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 12의 제1 뱅크 어레이의 부분을 보다 상세히 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 13의 비트라인 감지증폭기를 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 도 13에서 로컬 감지 증폭기 회로를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 12의 서브 컬럼 디코더들 중 하나의 구성을 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치의 일부를 나타낸다.
도 18a는 본 발명의 실시예들에 따른 도 17의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 18b는 도 17에서 컬럼 선택 신호의 전압 레벨을 변화시킬 때, 셀 커패시터의 전압 레벨을 나타낸다.
도 19는 기입 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 20은 독출 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 21은 발명의 실시예들에 따른 도 19 및 도 20의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 도 3의 제1 뱅크 어레이의 예를 나타내는 블록도이다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 26 및 도 27은 각각 본 발명의 실시예들에 따른 메모리 시스템이 액티브 카운트 갱신 커맨드를 이용하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템이 프리차지 커맨드를 이용하여 카운트 데이터의 갱신을 수행하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 29는 본 발명의 실시예들에 따른 메모리 시스템이 오토 프리차지를 포함하는 독출 커맨드 또는 오토 프리차지를 포함하는 기입 커맨드를 이용하여 카운트 데이터의 갱신을 수행하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 30은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 31은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 32a, 도 32b 및 도 33는 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로의 동작 예들을 나타내는 타이밍도들이다.
도 34는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 35는 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 36은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 37은 본 발명의 실시예들에 따라 도 3의 컬럼 디코더에 포함될 수 있는 기입 타이밍 제어기의 구성을 나타내는 블록도이다.
도 38은 본 발명의 실시예들에 따른 도 37의 기입 타이밍 제어기의 동작을 나타내는 타이밍도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍 제어 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 로우 해머 관리 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 로우 해머 관리 회로에서 해머 어드레스 큐의 예를 나타내는 블록도이다.
도 11은 도 10의 해머 어드레스 큐의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 로우 디코더, 제1 감지 증폭부, 제1 컬럼 디코더 및 타이밍 제어 회로를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 12의 제1 뱅크 어레이의 부분을 보다 상세히 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 13의 비트라인 감지증폭기를 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 도 13에서 로컬 감지 증폭기 회로를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 12의 서브 컬럼 디코더들 중 하나의 구성을 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치의 일부를 나타낸다.
도 18a는 본 발명의 실시예들에 따른 도 17의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 18b는 도 17에서 컬럼 선택 신호의 전압 레벨을 변화시킬 때, 셀 커패시터의 전압 레벨을 나타낸다.
도 19는 기입 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 20은 독출 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 21은 발명의 실시예들에 따른 도 19 및 도 20의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 도 3의 제1 뱅크 어레이의 예를 나타내는 블록도이다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 26 및 도 27은 각각 본 발명의 실시예들에 따른 메모리 시스템이 액티브 카운트 갱신 커맨드를 이용하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템이 프리차지 커맨드를 이용하여 카운트 데이터의 갱신을 수행하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 29는 본 발명의 실시예들에 따른 메모리 시스템이 오토 프리차지를 포함하는 독출 커맨드 또는 오토 프리차지를 포함하는 기입 커맨드를 이용하여 카운트 데이터의 갱신을 수행하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 30은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 31은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 32a, 도 32b 및 도 33는 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로의 동작 예들을 나타내는 타이밍도들이다.
도 34는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 35는 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 36은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 37은 본 발명의 실시예들에 따라 도 3의 컬럼 디코더에 포함될 수 있는 기입 타이밍 제어기의 구성을 나타내는 블록도이다.
도 38은 본 발명의 실시예들에 따른 도 37의 기입 타이밍 제어기의 동작을 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(30) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 30)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나 데이터를 독출한다.
또한, 메모리 컨트롤러(30)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR5(double data rate 5) SDRAM(synchronous DRAM) 또는 DDR6 SDRAM일 수 있다.
메모리 컨트롤러(30)는 반도체 메모리 장치(200)에 클럭 신호(CK, 또는, 커맨드 클럭 신호)와 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 메모리 컨트롤러(30)는 반도체 메모리 장치(200)에 데이터 신호(DQ)를 기입할 때 또는 반도체 메모리 장치(200)로부터 데이터 신호(DQ)를 독출할 때, 데이터 스트로브 신호(DQS)를 반도체 메모리 장치(200)와 교환할 수 있다. 어드레스(ADDR)는 커맨드(CMD)에 수반될 수 있고, 본 명세서에서 어드레스(ADDR)는 액세스 어드레스라 호칭될 수 있다.
메모리 컨트롤러(30)는 메모리 컨트롤러(30)의 전반적인 동작을 제어하는 중앙 처리 장치(central processing unit, 'CPU')(35) 및 반도체 메모리 장치(200)의 메모리 셀 로우들 중 로우 해머와 관련된 리프레쉬 관리(refresh management, RFM) 커맨드를 생성하는 RFM 제어 로직(100)을 포함할 수 있다.
반도체 메모리 장치(200)는 데이터 신호(DQ)가 저장되는 메모리 셀 어레이(310), 제어 로직 회로(210) 및 로우 해머 관리 회로(RH management circuit, 500)를 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 메모리 셀 어레이(310)는 각각이 복수의 휘발성 메모리 셀(MC)을 구비하는 복수의 메모리 셀 로우들을 포함할 수 있다. 메모리 셀 어레이(310)는 또한 비트라인 감지증폭기(BLSA, 750) 및 로컬 감지 증폭기(LSA, 785)를 포함할 수 있다.
메모리 셀(MC)은 워드라인(WL)과 비트라인(BL)에 연결될 수 있고, 비트라인 감지증폭기(750)는 비트라인(BL)과 상보 비트라인(BLB)을 통하여 메모리 셀들(MC)에 연결될 수 있고, 로컬 감지 증폭기(785)는 로컬 입출력 라인(LIO)과 상보 로컬 입출력 라인(LIOB)를 포함하는 로컬 입출력 라인 쌍을 통하여 비트라인 감지증폭기(750)에 연결될 수 있다.
로우 해머 관리 회로(500)는 메모리 컨트롤러(30)로부터의 액티브 커맨드에 기초하여 상기 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장할 수 있다. 로우 해머 관리 회로(500)는 상기 카운팅 값들과 기준 횟수의 비교에 기초하여 상기 복수의 메모리 셀 로우들 중 집중적으로 액세스되는 하나 이상의 후보 해머 어드레스들을 선입-선출(first-in first-out, FIFO) 방식으로 제1 수만큼 저장하고, 상기 저장된 후보 해머 어드레스들의 수가 상기 제1 수에 도달하는 경우, 메모리 컨트롤러(30)에 제공되는 얼러트 신호(ALRT)의 로직 레벨을 변경하고, 상기 저장된 후보 해머 어드레스들 중 하나를 해머 어드레스로 출력할 수 있다.
로우 해머 관리 회로(500)는 또한 액티브 커맨드 이후에 인가되는 액티브 카운트 갱신 커맨드 또는 프라차지 커맨드와 같은 후속 커맨드에 응답하여 메모리 셀 로우들 중 타겟 메모리 셀 로우의 카운트 셀들에 저장된 상기 카운트 데이터를 독출하고, 상기 독출된 카운트 데이터를 갱신하고, 상기 갱신된 카운트 데이터를 상기 타겟 메모리 셀 로우의 상기 카운트 셀들에 기입하는 내부 독출-수정-기입 동작을 수행할 수 있다.
즉, 로우 해머 관리 회로(500)는 후속 커맨드에 응답하여 타겟 메모리 셀 로우에 저장된 카운팅 값을 갱신할 수 있다. 액티브 카운트 갱신 커맨드는 상기 타겟 메모리 셀 로우에 대한 독출 커맨드 또는 기입 커맨드 이후 및 상기 타겟 메모리 셀 로우에 대한 프리차지 이전에 인가되는 상기 내부 독출-수정-기입 동작을 지시하는 전용 커맨드일 수 있다.
실시예에 있어서, 로우 해머 관리 회로(500)는 액티브 커맨드 이후에 인가되는 프리차지 커맨드의 플래그에 기초하여 상기 내부 독출-기입-수정 동작을 수행하고, 상기 타겟 메모리 셀 로우를 프리차지할 수 있다.
로우 해머 관리 회로(500)는 액티브 커맨드 이후에 선택적으로 인가되는 오토 프리차지를 포함하는 기입 커맨드 또는 오토 프리차지를 포함하는 독출 커맨드의 플래그에 기초하여 상기 타겟 메모리 셀 로우를 프리차지 하기 전에 상기 내부 독출-기입-수정 동작을 수행할 수 있다.
제어 로직 회로(210)는 도 12의 컬럼 디코더(270a)를 제어하여 데이터를 메모리 셀 로우들 각각의 노멀 셀들에 저장하는 경우, 비트라인 감지 증폭기(750)에 제공되는 제1 전원 전압을 이용하여 노멀 기입 동작을 수행할 수 있고, 제1 커맨드에 응답하여 갱신된 카운트 데이터를 메모리 셀 로우들 각각의 카운트 셀들에 저장하는 경우, 로컬 감지 증폭기(785)에 제공되는 제2 전원 전압을 이용하여 내부 기입 동작을 수행할 수 있다. 제2 전원 전압의 레벨은 제1 전원 전압보다 높을 수 있다. 따라서, 컬럼 디코더(270a)는 내부 기입 동작의 기입 시간을 기준 기입 시간보다 감소시켜 내부 기입 동작에서 발생할 수 있는 성능 저하를 방지할 수 있다.
반도체 메모리 장치(200)는 데이터를 저장하는 메모리 셀의 전하 누설(charge leakage) 때문에 주기적으로 리프레쉬를 해야 한다. 디램(DRAM)의 공정 미세화에 따라서 메모리 셀의 저장 커패시턴스가 작아지고 리프레쉬 주기가 짧아지고 있다. 또한 반도체 메모리 장치(200)의 전체 메모리 용량이 증가함에 따라서 반도체 메모리 장치(200) 전체를 리프레쉬하기 위해 소요되는 시간이 길어지므로 리프레쉬 주기가 더욱 짧아지고 있다.
특정 메모리 셀 로우에 대한 집중적인 액세스에 의한 인접 셀의 열화(degradation)을 보상하기 위해 종래에는 TRR(Target Row Refresh) 방식을 채용하였고, 그 이후 시스템의 부담(burden)을 줄이기 위해 인-메모리 리프레쉬(In-memory refresh) 방식이 개발되어 사용되고 있다. TRR 방식은 집중적으로 액세스되는 해머 어드레스에 관한 해머 리프레쉬 동작에 관한 부담을 전적으로 메모리 컨트롤러가 책임지는 것이고, 인-메모리 리프레쉬 방식은 상기 부담을 전적으로 반도체 메모리 장치가 책임지는 것이다.
장래에 반도체 메모리 장치가 더욱 고용량화, 저전력화가 되면서 인-메모리 리프레쉬를 위한 칩 사이즈 오버헤드(chip size overhead) 그리고 특정 메모리 셀 로우가 집중되지 않은 상황임에도 이를 고려(care)하기 위한 전력 소모 증가의 문제가 발생할 수 있다. 또한 메모리 셀 로우들에서 선택된 일부 메모리 셀 로우들에 대하여 로우 해머를 관리하였다.
본 발명의 실시예들에 따른 메모리 시스템(20)에서는 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장하고, 상기 카운팅 값들에 기초하여 메모리 셀 로우들 전체에 모두에 대한 로우 해머를 관리하면서 재기입 시간을 감소시켜 성능 저하를 방지할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(30)는 버스(31)를 통하여 서로 연결되는 CPU(35), RFM 제어 로직(100), 리프레쉬 로직(40), 호스트 인터페이스(50), 스케쥴러(55) 및 메모리 인터페이스(60)를 포함할 수 있다.
CPU(35)는 메모리 컨트롤러(30)의 제반 동작을 제어한다. CPU(35)는 RFM 제어 로직(100), 리프레쉬 로직(40), 호스트 인터페이스(50), 스케쥴러(55) 및 메모리 인터페이스(60)를 제어할 수 있다.
리프레쉬 로직(40)은 복수의 메모리 셀 로우들을 순차적으로 리프레쉬하기 위한 오토 리프레쉬 커맨드를 리프레쉬 주기에 따라 생성할 수 있다.
호스트 인터페이스(50)는 호스트와 인터페이싱을 수행할 수 있다. 메모리 인터페이스(60)는 반도체 메모리 장치(200)와 인터페이싱을 수행할 수 있다.
스케쥴러(55)는 메모리 컨트롤러(30) 내에서 생성된 커맨드들의 시퀀스들의 스케쥴링 및 전송을 관리할 수 있다. 특히 스케쥴러(55)는 액티브 커맨드와 후속 커맨드를 메모리 인터페이스(60)를 통하여 반도체 메모리 장치(200)에 제공하고, 반도체 메모리 장치(200)는 후속 커맨드에 응답하여 메모리 셀 로우들 각각의 액티브 횟수를 갱신하여 메모리 셀 로우들 전체에 모두에 대한 로우 해머를 관리하도록 할 수 있다.
RFM 제어 로직(100)은 메모리 인터페이스(60)를 통하여 반도체 메모리 장치(200)로부터 수신되는 얼러트 신호(ALRT)의 천이에 응답하여 리프레쉬 관리 커맨드를 메모리 인터페이스(60)를 통하여 반도체 메모리 장치(200)에 인가하여 반도체 메모리 장치(200)가 해머 어드레스에 인접한 빅팀 메모리 셀 로우들에 해머 리프레쉬 동작을 수행하도록 할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 제어 회로(400), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(310), 감지 증폭부(285), 입출력 게이팅 회로(290), ECC 엔진(350), 클럭 버퍼(225), 스트로브 신호 생성기(235), 전압 생성기(385), 타이밍 제어 회로(450), 로우 해머 관리 회로(500) 및 데이터 입출력 버퍼(320)를 포함할 수 있다.
상기 메모리 셀 어레이(310)는 제1 내지 제16 뱅크 어레이들(310a~310s)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 로우 디코더들(260a~260s)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 컬럼 디코더들(270a~270s)을 포함하며, 상기 감지 증폭부(285)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 감지 증폭기들(285a~285s)을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s), 제1 내지 제16 감지 증폭기들(285a~285s), 제1 내지 제16 컬럼 디코더들(270a~270s) 및 제1 내지 제16 로우 디코더들(260a~260s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 제1 내지 제16 뱅크 어레이들(310a~310s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BL)들 및 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(30)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다. 또한, 어드레스 레지스터(220)는 뱅크 어드레스(BANK_ADDR) 및 로우 어드레스(ROW_ADDR)를 로우 해머 관리 회로(500)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제16 컬럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(SRA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(SRA)는 제1 내지 제16 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
리프레쉬 제어 회로(400)는 제어 로직 회로(210)로부터의 리프레쉬 신호들(IREF1, IREF2)에 응답하여 노멀 리프레쉬 모드에서는 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다. 리프레쉬 제어 회로(400)는 해머 리프레쉬 모드에서는 해머 어드레스(HADDR)을 수신하고, 해머 어드레스(HADDR)에 해당하는 메모리 셀 로우에 물리적으로 인접하는 메모리 셀 로우들의 어드레스들인 해머 리프레쉬 어드레스를 리프레쉬 로우 어드레스(REF_ADDR)로 출력할 수 있다.
제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(SRA)를 디코딩하여 상기 로우 어드레스(SRA)에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스(SRA)에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR')를 제1 내지 제16 컬럼 디코더들(270a~270s)에 각각 인가할 수 있다.
제1 내지 제16 컬럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 컬럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 감지 증폭기를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제16 뱅크 어레이들(310a~310s)로부터 출력된 코드워드를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제16 뱅크 어레이들(310a~310s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에서 독출된 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 감지 증폭기에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(350)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(320)에 제공되고, 데이터 입출력 버퍼(320)는 데이터(DTA)를 데이터 신호(DQ)로 변환하고 데이터 신호(DQ)를 스트로브 신호(DQS)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 스트로브 신호(DQS)와 함께 데이터 입출력 버퍼(320)에 의하여 수신된다. 데이터 입출력 버퍼(320)는 데이터 신호(DQ)를 데이터 데이터(DTA)로 변환하여 ECC 엔진(350)에 제공하고, ECC 엔진(350)은 데이터(DTA)에 기초하여 패리티 비트들(또는 패리티 데이터)을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다.
데이터 입출력 버퍼(320)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(350)에 제공하고, 독출 동작에서는 ECC 엔진(350)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러(30)에 제공할 수 있다.
ECC 엔진(350)은 제어 로직 회로(210)로부터의 제2 제어 신호(CTL2)에 기초하여 데이터(DTA)에 대한 ECC 인코딩과 코드워드(CW)에 대한 ECC 디코딩을 수행할 수 있다. 또한 ECC 엔진(350)은 제2 제어 신호(CTL2)에 기초하여 로우 해머 관리 회로(500)로부터 제공되는 랜덤 카운트 데이터(RCNTD) 및/또는 카운트 데이터(CNTD)에 대한 ECC 인코딩과 ECC 디코딩을 수행할 수 있다.
클럭 버퍼(225)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.
스트로브 신호 생성기(235)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)에 기초하여 스트로브 신호(DQS)를 생성하고, 스트로브 신호(DQS)를 데이터 입출력 버퍼(320)에 제공할 수 있다.
전압 생성기(385)는 외부로부터 입력되는 전원 전압(VDD)를 기초로 제1 전원 전압(VINTA)과 제2 전원 전압(VLSA)을 생성하고, 제1 전원 전압(VINTA)과 제2 전원 전압(VLSA)을 메모리 셀 어레이(310)에 제공할 수 있다. 전압 생성기(385)는 제4 제어 신호(CTL4)에 기초하여 제1 전원 전압(VINTA)과 제2 전원 전압(VLSA)의 전압 레벨을 조절할 수 있다.
로우 해머 관리 회로(500)는 반도체 메모리 장치(200)의 파워-업 시퀀스 동안에 전원 안정화 신호(PVCCH)와 안티퓨즈 플래그 신호(ATFG)에 기초하여 자동으로 랜덤 카운트 데이터를 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장할 수 있다. 안티퓨즈 플래그 신호(ATFG)는 반도체 메모리 장치(200)의 안티 퓨즈 회로에 관련 정보들이 전달되었음을 나타낼 수 있다.
로우 해머 관리 회로(500)는 메모리 컨트롤러(30)로부터의 액티브 커맨드에 수반되는 로우 어드레스(ROW_ADDR)와 뱅크 어드레스(BANK_ADDR)를 구비하는 액세스 어드레스(ADDR)에 기초하여 메모리 셀 어레이(310)의 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터(CNTD)로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장할 수 있다. 로우 해머 관리 회로(500)는 상기 카운팅 값들과 기준 횟수의 비교에 기초하여 상기 복수의 메모리 셀 로우들 중 집중적으로 액세스되는 하나 이상의 후보 해머 어드레스들을 선입-선출(first-in first-out, FIFO) 방식으로 제1 수만큼 저장하고, 상기 저장된 후보 해머 어드레스들의 수가 상기 제1 수에 도달하는 경우, 얼러트 핀(201)을 통하여 메모리 컨트롤러(30)에 제공되는 얼러트 신호(ALRT)의 로직 레벨을 변경하고, 상기 저장된 후보 해머 어드레스들 중 하나를 해머 어드레스(HADDR)로 리프레쉬 제어 회로(400)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작, 독출 동작, 노멀 리프레쉬 동작 및 해머 리프레쉬 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS, 212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 칩 선택 신호 및 커맨드/어드레스 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1), ECC 엔진(350)을 제어하는 제2 제어 신호(CTL2) 로우 해머 관리 회로(500)를 제어하는 제3 제어 신호(CTL3) 및 전압 생성기(385)를 제어하는 제4 제어 신호(CTL4)를 생성할 수 있다. 또한 커맨드 디코더(211)는 커맨드(CMD)를 디코딩하여 제1 리프레쉬 신호(IREF1), 제2 리프레쉬 신호(IREF2), 액티브 신호(IACT1), 프리차지 신호(IPRE), 독출 신호(IRD), 기입 신호(IWR1) 등과 같은 내부 커맨드 신호들을 생성할 수 있다.
타이밍 제어 회로(450)는 액티브 신호(IACT), 프리차지 신호(IPRE), 독출 신호(IRD), 기입 신호(IWR), 디코딩된 로우 어드레스(DRA) 및 디코딩된 컬럼 어드레스(DCA)를 수신하고, 워드라인을 제어하는 워드라인 제어 신호(WCTL) 및 비트라인을 제어하는 비트라인 제어 신호(BCTL)를 생성하고, 워드라인 제어 신호(WCTL)와 비트라인 제어 신호(BCTL)을 메모리 셀 어레이(300)에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(310a)는 도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 메모리 셀들(MCs) 각각은 워드라인들 워드라인들(WL0~WLm-1) 각각과 비트라인들(BL0~BLn-1) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
메모리 셀들(MCs)이 연결되는 제1 방향(D1)으로 연장된 워드라인들(WL0~WLm-1)을 제1 뱅크 어레이(310a)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 제2 방향(D2)으로 연장된 비트라인들(BL0~BLn-1)을 제1 뱅크 어레이(310a)의 컬럼들(columns)이라고 정할 수 있다.
도 5는 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 5를 참조하면, 리프레쉬 제어 회로(400)는 리프레쉬 제어 로직(410), 리프레쉬 클럭 생성기(420), 리프레쉬 카운터(430) 및 해머 리프레쉬 어드레스 생성기(440)를 포함할 수 있다.
리프레쉬 제어 로직(410)은 리프레쉬 관리 신호(RFMS)에 응답하여 모드 신호(MS)를 리프레쉬 클럭 생성기(420)에 제공할 수 있다. 리프레쉬 제어 로직(410)은 제1 리프레쉬 신호(IREF1)와 제2 리프레쉬 신호(IREF) 중 하나에 기초하여 해머 어드레스의 출력 타이밍을 제어하는 해머 리프레쉬 신호(HREF)를 해머 리프레쉬 어드레스 생성기(440)에 제공할 수 있다.
리프레쉬 관리 신호(RFMS)는 메모리 컨트롤러(30)로부터 제공되는 리프레쉬 관리 커맨드에 응답하여 도 3의 제어 로직 회로(210)가 리프레쉬 제어 회로(400)에 제공할 수 있다.
리프레쉬 클럭 생성기(420)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 노멀 리프레쉬 동작의 타이밍을 나타내는 리프레쉬 클럭 신호(RCK)를 생성할 수 있다. 리프레쉬 클럭 생성기(420)는 제1 리프레쉬 제어 신호(IREF1)가 인가될 때마다 또는 제2 리프레쉬 제어 신호(IREF2)가 활성화되는 동안에 리프레쉬 클럭 신호(RCK)를 생성할 수 있다.
도 3의 제어 로직 회로(210)는 메모리 컨트롤러(30)로부터의 커맨드(CMD)가 오토 리프레쉬 커맨드인 경우에, 오토 리프레쉬 커맨드가 인가될 때마다 제1 리프레쉬 제어 신호(IREF1)를 리프레쉬 제어 회로(400)에 인가할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 셀프 리프레쉬 진입 커맨드인 경우에, 셀프 리프레쉬 진입 커맨드의 수신 후 셀프 리프레쉬 탈출 커맨드가 인가될 때까지 활성화되는 제2 리프레쉬 제어 신호(IREF2)를 리프레쉬 제어 회로(400)에 인가할 수 있다.
리프레쉬 카운터(420)는 리프레쉬 클럭 신호(RCK)의 주기마다 카운팅 동작을 수행하여 메모리 셀 로우들 각각을 지정하는 카운터 리프레쉬 어드레스(CREF_ADDR)를 생성하고, 카운터 리프레쉬 어드레스(CREF_ADDR)를 리프레쉬 로우 어드레스(REF_ADDR)로서 도 3의 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스 스토리지(445) 및 맵퍼(450)를 포함할 수 있다.
해머 어드레스 스토리지(445)는 해머 어드레스(HADDR)을 저장하고, 해머 리프레쉬 신호(HREF)에 기초하여 저장된 해머 어드레스(HADDR)를 맵퍼(450)에 출력할 수 있다. 맵퍼(450)는 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 물리적으로 인접한 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들(HREF_ADDR)을 생성할 수 있다.
예를 들어, 맵퍼(450)는 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들(HREF_ADDR)을 생성할 수 있다.
해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 어드레스들(HREF_ADDR)을 리프레쉬 로우 어드레스(REF_ADDR)로서 도 3의 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 6을 참조하면, 리프레쉬 클럭 생성기(420a)는 복수의 발진기들(421, 422, 423), 멀티플렉서(424) 및 디코더(425a)를 포함할 수 있다.
디코더(425a)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS1)를 출력할 수 있다. 복수의 발진기들(421, 422, 423)은 서로 다른 주기를 가지는 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3)을 발생한다. 멀티플렉서(424)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레쉬 클럭 신호(RCK)로서 출력한다.
모드 신호(MS)는 로우 해머 이벤트가 발생하였음을 나타낼 수 있으므로, 리프레쉬 클럭 생성기(420a)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택함으로써 리프레쉬 사이클을 조절할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 7을 참조하면, 리프레쉬 클럭 생성기(420b)는 디코더(425b), 바이어스부(426) 및 발진기(427)를 포함할 수 있다.
디코더(425b)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS2)를 출력할 수 있다. 바이어스부(426)는 클럭 제어 신호(RCS2)에 응답하여 제어 전압(VCON)을 발생할 수 있다. 발진기(427)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레쉬 클럭 신호(RCK)를 발생할 수 있다.
모드 신호(MS)는 리프레쉬 관리 신호(RFMS)가 수신되었음을(즉, 로우 해머 이벤트가 발생하였음을) 나타낼 수 있으므로, 리프레쉬 클럭 생성기(420b)는 클럭 제어 신호(RCS1)에 응답하여 리프레쉬 클럭 신호(RCK)의 주기를 가변하여 리프레쉬 사이클을 조절할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 타이밍 제어 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 타이밍 제어 회로(460)는 워드라인 제어 신호 생성기(465) 및 비트라인 제어 신호 생성기(470)를 포함할 수 있다.
워드라인 제어 신호 생성기(465)는 커맨드(CMD)들에 액티브 신호(IACT), 기입 신호(IWR), 독출 신호(IRD) 및 디코딩된 로우 어드레스(DRA)에 기초하여 워드라인을 제어하는 제1 및 제2 워드라인 제어 신호들(PXi, PXiB)를 포함하는 워드라인 제어 신호(WCTL)을 생성하고, 제1 및 제2 워드라인 제어 신호들(PXi, PXiB)을 메모리 셀 어레이(310)에 제공할 수 있다.
비트라인 제어 신호 생성기(470)는 액티브 신호(IACT), 프리차지 신호(IPRE) 및 디코딩된 컬럼 어드레스(DCA)에 응답하여 선택된 메모리 셀의 비트라인 쌍의 전압 레벨을 제어하는 제어 신호들(LANG, LAPG)을 포함하는 비트라인 제어 신호(BCTL)을 생성하고, 제어 신호들(LANG, LAPG)을 메모리 셀 어레이(310)에 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 로우 해머 관리 회로의 구성을 나타내는 블록도이다.
도 9를 참조하면, 로우 해머 관리 회로(500)는 가산기(510), 비교기(520), 레지스터(530), 해머 어드레스 큐(600)를 포함할 수 있다.
가산기(510)는 타겟 메모리 셀 로우로부터 독출되어 ECC 엔진(350)에서 ECC 디코딩이 수행된 카운트 데이터(CNTD)를 1만큼 증가시켜 갱신된 카운트 데이터(UCNTD)를 제공할 수 있다. 즉, 가산기(510)는 카운트 데이터(CNTD)를 갱신할 수 있다. 가산기(510)는 업-카운터로 구현될 수 있다.
갱신된 카운트 데이터(UCNTD)는 ECC 엔진(350)에 제공되고, ECC 엔진(350)은 카운트 데이터(UCNTD)에 대하여 ECC 인코딩을 수행할 수 있다.
레지스터(530)는 기준 횟수(NTH1)를 저장할 수 있다. 비교기(520)는 독출된 카운트 데이터(CNTD)를 기준 횟수(NTH1)와 비교하고, 상기 비교의 결과를 나타내는 비교 신호(CS1)를 출력할 수 있다.
기준 횟수(NTH)는 디폴트 기준 횟수와 디폴트 키준 횟수의 배수들을 포함할 수 있고, 따라서, 비교 신호(CS)는 복수의 비트들을 포함할 수 있다.
해머 어드레스 큐(600)는 비교 신호(CS1)가 독출된 카운트 데이터(CNTD)가 기준 횟수(NTH) 이상임을 나타내는 것에 응답하여 타겟 메모리 셀 로우를 지정하는 타겟 로우 어드레스(T_ROW_ADDR)를 후보 해머 어드레스로서 저장하고, 저장된 후보 해머 어드레스들 중 적어도 하나를 해머 어드레스(HADDR)로서, 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다. 해머 어드레스 큐(600)는 기준 횟수(NTH1) 이상만큼 액세스되는 타겟 로우 어드레스(T_ROW_ADDR)들을 후보 해머 어드레스들로 저장하고, 저장된 후보 해머 어드레스들의 수에 따라 해머 어드레스 큐(600)의 상태를 얼러트 신호(ALRT)의 로직 레벨로서 나타낼 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 로우 해머 관리 회로에서 해머 어드레스 큐의 예를 나타내는 블록도이다.
도 10을 참조하면, 해머 어드레스 큐(600)는 제1 수의 선입-선출(first-in first-out, FIFO) 레지스터들(610a, 610b, … , 610h) 및 모니터 로직(650)를 포함할 수 있다.
제1 수의 FIFO 레지스터들(610a, 610b, … , 610h)은 제1 기준 횟수(NTH1) 이상 액세스되는 제1 수의 후보 해머 어드레스들(CHADDRa, CHADDRb, … , CHADDRh)를 선입-선출 방식으로 저장할 수 있다.
모니터 로직(650)은 제1 수의 FIFO 레지스터들(610a, 610b, … , 610h)와 연결되어 제1 수의 FIFO 레지스터들(610a, 610b, … , 610h)을 관리하고, 제1 수의 FIFO 레지스터들(610a, 610b, … , 610h) 각각의 후보 해머 어드레스의 저장 여부를 모니터링할 수 있다. 모니터 로직(650a)는 제1 수의 FIFO 레지스터들(610a, 610b, … , 610h)에 저장된 후보 해머 어드레스들의 수가 제1 수에 도달하는 경우(즉, 제1 수의 FIFO 레지스터들(610a, 610b, … , 610h)이 full인 경우), 후보 해머 어드레스들 중 가장 먼저 입력된 후보 해머 어드레스를 해머 어드레스(HADDR)로 출력하고, 얼러트 신호(ALRT)의 레벨을 제1 로직 레벨에서 상기 제1 로직 레벨과는 다른 제2 로직 레벨로 천이시켜 해머 어드레스 큐(600)의 상태를 메모리 컨트롤러(30)에 통지할 수 있다.
도 2의 메모리 컨트롤러(30)는 얼러트 신호(ALRT)의 천이에 응답하여 리프레쉬 관리 커맨드를 반도체 메모리 장치(200)에 인가하고, 모니터 로직(650)은 FIFO 레지스터들(610a, 610b, … , 610h) 중 하나에서 해머 어드레스(HADDR)가 출력되는 것에 응답하여 얼러트 신호(ALRT)를 제1 로직 레벨로 천이시킬 수 있다.
도 11은 도 10의 해머 어드레스 큐의 동작을 나타내는 타이밍도이다.
도 11에서는 도 10의 FIFO 레지스터들(610a, 610b, … , 610h)이 3 개의 FIFO 레지스터들(610a, 610b, 610c)을 포함하고, 로우 어드레스(RA=j), 로우 어드레스(RA=k) 및 로우 어드레스(Ra=l)인 메모리 셀 로우들에 대하여 액세스가 계속되는 경우를 가정한다. 또한 기준 횟수(NTH1)가 1024인 경우를 가정한다.
도 11에서 ACT-j는 로우 어드레스(RA=j)를 수반하는 액티브 커맨드를 나타내고, PRE-j는 로우 어드레스(RA=j)가 지정하는 메모리 셀 로우에 대한 프리차지 커맨드를 나타내고, ACT-k는 로우 어드레스(RA=k)를 수반하는 액티브 커맨드를 나타내고, PRE-k는 로우 어드레스(RA=k)가 지정하는 메모리 셀 로우에 대한 프리차지 커맨드를 나타내고, ACT-l는 로우 어드레스(RA=l)를 수반하는 액티브 커맨드를 나타내고, PRE-l는 로우 어드레스(RA=l)가 지정하는 메모리 셀 로우에 대한 프리차지 커맨드를 나타낸다.
도 10 및 도 11을 참조하면, 로우 어드레스(RA=j)가 지정하는 메모리 셀 로우에 대한 액세스 횟수(즉, 카운트 데이터(CNTD))가 1024가 되는 시점에서, FIFO 레지스터(610a)에 로우 어드레스(RA=j)가 후보 해머 어드레스로서 저장되고, 로우 어드레스(RA=k)가 지정하는 메모리 셀 로우에 대한 액세스 횟수(즉, 카운트 데이터(CNTD))가 1024가 되는 시점에서, FIFO 레지스터(610b)에 로우 어드레스(RA=k)가 후보 해머 어드레스로서 저장되고, 로우 어드레스(RA=l)가 지정하는 메모리 셀 로우에 대한 액세스 횟수(즉, 카운트 데이터(CNTD))가 1024가 되는 시점에서, FIFO 레지스터(610c)에 로우 어드레스(RA=l)가 후보 해머 어드레스로서 저장된다.
모니터 로직(650)은 FIFO 레지스터들(610a, 610b, 610c)이 모두 후보 해머 어드레스들을 저장하고 있으므로 얼러트 신호(ALRT)를 제2 로직 레벨로 천이시켜 가용 공간이 없음을 메모리 컨트롤러(30)에 통지하고, 메모리 컨트롤러(30)는 얼러트 신호(ALRT)의 천이에 응답하여 액티브 커맨드의 인가를 중지하고, 리프레쉬 관리 커맨드(RFM)를 반도체 메모리 장치(200)에 인가할 수 있다. 모니터 로직(650)은 FIFO 레지스터(610a)에 저장된 로우 어드레스(RA=j)가 해머 어드레스로서 출력되는 것에 응답하여 얼러트 신호(ALRT)를 제1 로직 레벨(로직 하이 레벨)에서 제2 로직 레벨(로직 로우 레벨)로 천이시킬 수 있다.
리프레쉬 제어 회로(400)는 리프레쉬 관리 커맨드(RFM)에 기초하여 리프레쉬 관리 신호(RFMS)에 응답하여 해머 어드레스에 인접한 빅팀 메모리 셀 로우들에 해머 리프레쉬 동작을 수행하고, 모니터 로직(650)은 해머 리프레쉬 동작이 수행된 후에 얼러트 신호(ALRT)를 제1 로직 레벨로 천이시킬 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 로우 디코더, 제1 감지 증폭부, 제1 컬럼 디코더 및 타이밍 제어 회로를 나타낸다.
도 12를 참조하면, 제1 뱅크 어레이(310a)에는 제1 방향(D1)으로 I개, 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다.
적어도 하나의 로우에서 제1 방향(D1)으로 배치되는 I개의 서브 어레이 블록(SCB)의 집합을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들 각각에는 복수의 서브 워드라인 드라이버들이 배치된다. 하나의 서브 워드라인 드라이버 영역(SWB)은 제2 방향(D2)으로 두 개의 서브 어레이 블록(SCB)을 담당할 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
제1 감지 증폭부(285a)는 제1 방향의 서브 어레이 블록(SCB)에 대응되며 제1 방향(D1)으로 배치되는 I개의 입출력 감지 증폭기(IOSA)들(286a, 286b, …, 286i) 및 I개의 드라이버(DRV)들(287a, 287b, …, 287i)을 포함할 수 있다. I개의 입출력 감지 증폭기들(286a, 286b, …, 286i) 각각과 I개의 드라이버들(287a, 287b, …, 287i) 각각은 대응되는 컬럼과 글로벌 입출력 라인들(GIO, GIOB)을 통하여 연결될 수 있다.
타이밍 제어 회로(460)는 디코딩된 로우 어드레스(DRA) 및 디코딩된 컬럼 어드레스(DCA)에 기초하여 I개의 입출력 감지 증폭기들(286a, 286b, …, 286i)과 I개의 드라이버들(287a, 287b, …, 287i)을 제어할 수 있다. 타이밍 제어 회로(460)독출 동작에서 I개의 입출력 감지 증폭기들(286a, 286b, …, 286i)에 감지 증폭 인에이블 신호(IOSA_EN)을 제공하고, 기입 동작에서 I개의 드라이버들(287a, 287b, …, 287i)에 구동 신호(PDT)를 제공하여 I개의 입출력 감지 증폭기들(286a, 286b, …, 286i)과 I개의 드라이버들(287a, 287b, …, 287i)을 제어할 수 있다. 타이밍 제어 회로(460)는 서브 어레이 블록(SCB)들 각각에 포함되는 결함 메모리 셀과 관련된 리페어 정보(RPIN)을 제1 컬럼 디코더(270a)에 제공할 수 있다.
제1 로우 디코더(260a)는 로우 어드레스(SRA)에 기초하여 제1 뱅크 어레이(310a)의 워드라인을 선택할 수 있다.
제1 컬럼 디코더(270a)는 복수의 메모리 블록들 각각에 연결되는복수의 서브 컬럼 디코더들(851~85I) 및 서브 컬럼 디코더들(851~85I)에 대응되는 복수의 리페어 회로들(801~80I)를 포함할 수 있다. 리페어 회로들(801~80I) 각각은 컬럼 어드레스(COL_ADDR) 및 리페어 정보(RPIN)에 응답하여 리페어 신호(CREN)를 선택적으로 활성화시켜 대응되는 서브 컬럼 디코더들(851~85I) 각각에 인가할 수 있다. 서브 컬럼 디코더들(851~85I) 각각은 리페어 신호(CREN)에 응답하여 컬럼 선택 라인(CSL)을 선택하거나 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 서브 컬럼 디코더들(851~85I) 각각은 리페어 신호(CREN)가 비활성화되면, 컬럼 선택 라인(CSL)을 선택하고, 리페어 신호(CREN)가 활성화되면, 스페어 컬럼 선택 라인(SCSL)을 선택할 수 있다. 서브 컬럼 디코더들(851~85I) 각각은 제1 플래그 신호(ACU_FG)에 기초하여 로컬 감지 인에이블 신호(PLSAEN)와 분리 신호(ISO)를 상응하는 서브 어레이 블록에 제공할 수 있다. 도 3의 제어 로직 회로(210)는 카운트 데이터의 갱신을 지시하는 제1 커맨드를 수신하는 경우, 제1 시간 구간 동안 활성화되는 제1 플래그 신호(ACU_FG)를 제1 컬럼 디코더(270a)에 제공할 수 있다.
제1 뱅크 어레이(310a)의 부분(390)은 도 13을 참조하여 상세히 설명한다.
도 13은 본 발명의 실시예들에 따른 도 12의 제1 뱅크 어레이의 부분을 보다 상세히 나타낸다.
도 12 및 도 13을 참조하면, 제1 뱅크 어레이(310a)의 부분(390)에는 서브 어레이 블록들(SCBa, SCBb), 비트라인 감지 증폭기 영역(BLSAB), 서브 워드라인 드라이버 영역들(SWBa1, SWBa2, SWBba. SWBb2) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCBa)은 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL0~WL3) 및 제2 방향(D2)으로 연장되는 복수의 비트라인들(BL0~BL3)을 포함하고, 워드라인들(WL0~WL3) 및 비트라인들(BL0~BL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다. 서브 어레이 블록(SCBb)은 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL4~WL7) 및 제2 방향(D2)으로 연장되는 복수의 비트라인들(BL0~BL3)을 포함하고, 워드라인들(WL4~WL7) 및 비트라인들(BL0~BL3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역들(SWBa1, SWBa2)은 워드라인들(WL0~WL3)을 각각 구동하기 위한 서브 워드라인 드라이버들(731, 732, 733, 734)을 포함한다. 서브 워드라인 드라이버 영역들(SWBb1, SWBb2)은 워드라인들(WL4~WL7)을 각각 구동하기 위한 서브 워드라인 드라이버들(741, 742, 743, 744)을 포함한다.
비트라인 감지 증폭기 영역(BLSAB)은 서브 어레이 블록(SCBa)의 비트라인(BL0)과 서브 어레이 블록(SCBb)의 비트라인(BL1)에 오픈 비트라인 구조로 연결되는 비트라인 감지 증폭기(750) 및 로컬 감지 증폭기 회로(780)을 포함한다. 비트라인 감지 증폭기(750)는 비트라인들(BL0, BL1)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO1, LIOB1)에 제공할 수 있다.
도 13에 도시된 바와 같이, 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역들(SWBa1, SWBa2, SWBba. SWBb2)들 및 서브 어레이 블록들(SCBa, SCBb)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(710, 720)이 배치될 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 비트라인 감지증폭기를 나타내는 회로도이다.
도 14를 참조하면, 메모리 셀 어레이(310)에 포함되는 메모리 셀들(760, 770)의 비트라인(BL, BLB)에는 분리 트랜지스터들(761, 771)을 통하여 비트라인 감지 증폭기(750)가 연결된다. 분리 트랜지스터들(761, 771)은 분리 신호(ISO)에 응답하여 비트라인들(BL, BLB)을 비트라인 감지 증폭기(750)애 연결시킬 수 있다. 비트라인 감지증폭기(750)는 N 감지 증폭기(751), P 감지 증폭기(752), 프리차지 회로(753), 컬럼 선택 스위치(654a, 654b), NSA 드라이버(755) 및 PSA 드라이버(7656)를 포함한다.
N 감지 증폭기(751)는 센싱 동작시 비트라인들(BL, BLB) 중에서 저전위 비트라인을 방전시킨다. N 감지 증폭기(751)는 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있다. 엔모스 트랜지스터(NM1)의 게이트는 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL)에, 그리고 엔모스 트랜지스터(NM1)의 소스는 센스 인에이블 라인(LAB)에 연결된다. 엔모스 트랜지스터(NM2)의 게이트는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(NM2)의 드레인은 비트라인(BLB)에, 그리고 엔모스 트랜지스터(NM2)의 소스는 센스 인에이블 라인(LAB)에 연결된다.
N 감지 증폭기(751)는 센스 인에이블 라인(LAB)으로 제공되는 접지 전압(VSS)으로 저전위 비트라인을 방전시킨다.
P 감지 증폭기(752)는 센싱 동작시 비트라인들(BL, BLB) 중에서 고전위 비트라인을 제1 전원 전압(VINTA) 레벨로 충전시킨다. P 감지 증폭기(752)는 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 피모스 트랜지스터(PM1)의 게이트는 비트라인(BLB)에 연결되고, 피모스 트랜지스터(PM1)의 소스는 비트라인(BL)에, 그리고 피모스 트랜지스터(PM1)의 드레인은 센스 인에이블 라인(LA)에 연결된다. 피모스 트랜지스터(PM2)의 게이트는 비트라인(BL)에 연결되고, 피모스 트랜지스터(PM2)의 소스는 비트라인(BLB)에, 그리고 피모스 트랜지스터(PM2)의 드레인은 센스 인에이블 라인(LA)에 연결된다.
P 감지 증폭기(752)는 센스 인에이블 라인(LA)으로 제공되는 제1 전원 전압(VINTA)으로 비트라인들(BL, BLB) 중에서 고전위 비트라인을 충전시킨다.
이때, 센스 인에이블 라인(LA)으로 PSA 드라이버(756)에서 제공되는 충전 전압(VINTA)이 제공된다. 그러면, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(PM2)는 턴오프된다.
프리차지 회로(753)는 센싱 동작시에 제어 신호(PEQ)에 응답하여 비트라인들(BL, BLB)의 레벨을 하프 전압(VINTA/2) 레벨로 프리차지한다. 제어 신호(PEQ)가 활성화되면, 센싱 동작을 위해서 프리차지 회로(753)는 비트라인 프리차지 전압(VBL)을 비트라인들(BL, BLB)에 공급한다. 프리차지 회로(753)는 엔모스 트랜지스터들(N3, N4, N5)을 포함할 수 있다.
컬럼 선택 스위치들(754a, 754b)는 N 감지 증폭기(751)와 P 감지 증폭기(752)에 의해서 센싱된 데이터를 로컬 입출력 라인 쌍(LIO1, LIOB1)에 연결한다. 예를 들면, 독출 동작시 N 감지 증폭기(751)와 P 감지 증폭기(752)의 센싱 레벨이 안정화되면, 컬럼 선택 라인(또는 컬럼 선택 신호, CSL)이 활성화된다. 그러면, 컬럼 선택 스위치들(674a, 754b)이 턴온되고, 센싱된 데이터는 로컬 입출력 라인들(LIO, LOIB)로 전달된다. 이때, 로컬 입출력 라인 쌍(LIO1, LOIB1)과 전하가 셰어링되는 시간에 따라 비트라인들(BL, BLB)의 전압이 변동될 수 있다. 컬럼 선택 스위치들(754a, 754b)은 엔모스 트랜지스터들(N6, N7)을 포함할 수 있다.
NSA 드라이버(755)는 N 감지 증폭기(751)의 센스 인에이블 라인(LAB)으로 구동 신호를 제공한다. NSA 드라이버(755)는 타이밍 제어 회로(460)로부터 제어 신호(LANG)를 제공받는다. NSA 드라이버(755)는 제어 신호(LANG)에 응답하여 센스 인에이블 라인(LAB)을 접지시킨다. NSA 드라이버(755)는 센스 인에이블 라인(LAB)의 전압을 제어하기 위하여 접지 트랜지스터(N1)를 포함한다. PSA 드라이버(756)는 P 감지 증폭기(752)의 센스 인에이블 라인(LA)으로 충전 전압(VINTA)을 제공한다. PSA 드라이버(756)는 피모스 트랜지스터(P1)를 포함할 수 있다. PSA 드라이버(756)는 타이밍 제어 회로(460)로부터의 제어 신호(LAPG)에 의해서 제어된다. 제어 신호(LAPG)와 제어 신호(LANG)는 상보적인 논리 레벨을 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 도 13에서 로컬 감지 증폭기 회로를 나타낸다.
도 15를 참조하면, 로컬 감지 증폭기 회로(780)는 로컬 감지증폭기(785)및 로컬 입출력 라인 제어기(690)을 포함할 수 있다.
로컬 감지 증폭기(785)는 로컬 감지 인에이블 신호(PCLSAE)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송한다.
로컬 감지 증폭기(785)는 제1 내지 제3 피모스 트랜지스터들(786, 787, 788)을 포함할 수 있다. 제1 피모스 트랜지스터(786)는 제2 전원 전압(VLSA)와 제1 노드(N11) 사이에 연결되고, 로컬 감지 인에이블 신호(PCLSAE)를 수신하는 게이트를 구비할 수 있다. 제2 피모스 트랜지스터(787)는 로컬 입출력 라인(LIO1)과 제1 노드(N11) 사이에 연결되고, 상보 로컬 입출력 라인(LIOB1)에 연결되는 게이트를 구비할 수 있다. 제3 피모스 트랜지스터(788)는 상보 로컬 입출력 라인(LIO1B)과 제1 노드(N11) 사이에 연결되고, 로컬 입출력 라인(LIO1)에 연결되는 게이트를 구비할 수 있다.
로컬 입출력 라인 제어기(790)는 제1 내지 제4 엔모스 트랜지스터들(791, 792, 793, 794)을 포함하고, 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 로컬 감지 인에이블 신호(PCLSAE)가 하이 레벨이고, 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)는 각각 로우 레벨이면, 로컬 감지 증폭기(685)는 비활성화되고, 로컬 입출력 라인 제어기(790)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN)가 로우 레벨이고, 제1 연결 제어 신호(PMUXON2) 및 제2 연결 제어 신호(PMUXON2)는 각각 하이 레벨이면, 로컬 감지 증폭기(785)는 활성화되고, 로컬 입출력 라인 제어기(790)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 16은 본 발명의 실시예들에 따른 도 12의 서브 컬럼 디코더들 중 하나의 구성을 나타낸다.
도 16에서는 서브 컬럼 디코더(851)의 구성을 나타내나, 서브 컬럼 디코더들(852~85I) 각각의 구성은 서브 컬럼 디코더(851)의 구성과 실질적으로 동일할 수 있다.
도 16을 참조하면, 서브 컬럼 디코더(851)는 컬럼 선택 라인 드라이버(861), 로컬 감지 증폭기 드라이버(863), 제1 신호 생성기(870) 및 제2 신호 생성기(880)를 포함할 수 있다.
컬럼 선택 라인 드라이버(861)는 데이터의 저장과 관련된 제1 컬럼 선택 신호(CSL_NOR)을 생성할 수 있다. 로컬 감지 증폭기 드라이버(863)는 데이터의 저장과 관련되며, 제1 로컬 감지 증폭기를 활성화시키는 제1 로컬 감지 인에이블 신호(PCLASE_NOR)를 생성할 수 있다.
제1 신호 생성기(870)는 제1 컬럼 선택 신호(CSL_NOR)와 제1 플래그 신호(ACU_FG)에 기초하여 카운트 데이터의 저장과 관련된 제2 컬럼 선택 신호(CSL_ACU)를 생성하고 제1 컬럼 선택 신호(CSL_NOR)와 제2 컬럼 선택 신호(CSL_ACU) 중 하나를 컬럼 선택 신호(CSL)로 제공할 수 있다. 제2 신호 생성기(880)는 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)와 제1 플래그 신호(ACU_FG)에 기초하여 카운트 데이터의 저장과 관련된 제2 로컬 감지 인에이블 신호(PCLSAE_ACU)를 생성하고, 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)와 제2 로컬 감지 인에이블 신호(PCLSAE_ACU) 중 하나를 로컬 감지 인에이블 신호(PCLSAE)로 제공할 수 있다.
제1 신호 생성기(870)는 제1 래치(871) 및 제1 멀티플렉서(873)를 포함할 수 있다.
제1 래치(871)는 제1 플래그 신호(ACU_FG)를 수신하는 입력 단자(D), 제2 컬럼 선택 신호(CSL_ACU)를 출력하는 출력 단자(Q) 및 제1 컬럼 선택 신호(CSL_NOR)를 수신하는 클럭 단자를 포함할 수 있다. 제1 래치(871)는 제1 컬럼 선택 신호(CSL_NOR)의 상승 천이에 응답하여 제1 플래그 신호(ACU_FG)를 래치하여 제2 컬럼 선택 신호(CSL_ACU)를 제공할 수 있다. 제1 멀티플렉서(873)는 제1 플래그 신호(ACU_FG)에 기초하여 제1 컬럼 선택 신호(CSL_NOR)와 제2 컬럼 선택 신호(CSL_ACU) 중 하나를 컬럼 선택 신호(CSL)로 제공할 수 있다. 제1 래치(871)는 워드라인의 비활성화(WL_DIS)에 응답하여 리셋될 수 있다.
제1 멀티플렉서(873)는 로우 레벨의 제1 플래그 신호(ACU_FG)에 응답하여 제1 컬럼 선택 신호(CSL_NOR)를 컬럼 선택 신호(CSL)로 제공하고, 하이 레벨의 제1 플래그 신호(ACU_FG)에 응답하여 제2 컬럼 선택 신호(CSL_ACU)를 컬럼 선택 신호(CSL)로 제공할 수 있다.
제2 신호 생성기(880)는 제2 래치(881) 및 제2 멀티플렉서(883)를 포함할 수 있다.
제2 래치(881)는 제1 플래그 신호(ACU_FG)를 수신하는 입력 단자(D), 제2 로컬 감지 인에이블 신호(PCLSAE_ACU)를 출력하는 출력 단자(Q) 및 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)를 수신하는 반전 클럭 단자를 포함할 수 있다. 제2 래치(881)는 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)의 하강 천이에 응답하여 제1 플래그 신호(ACU_FG)를 래치하여 제2 로컬 감지 인에이블 신호(PCLSAE_ACU)를 제공할 수 있다. 제2 래치(881)는 워드라인의 비활성화(WL_DIS)에 응답하여 리셋될 수 있다.
제2 멀티플렉서(883)는 제1 플래그 신호(ACU_FG)에 기초하여 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)와 제2 로컬 감지 인에이블 신호(PCLSAE_ACU) 중 하나를 로컬 감지 인에이블 신호(PCLSAE)로 제공할 수 있다. 제2 멀티플렉서(883)는 로우 레벨의 제1 플래그 신호(ACU_FG)에 응답하여 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)를 로컬 감지 인에이블 신호(PCLSAE)로 하이 레벨의 제1 플래그 신호(ACU_FG)에 응답하여 제2 로컬 감지 인에이블 신호(PCLSAE_ACU)를 로컬 감지 인에이블 신호(PCLSAE)로 제공할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치의 일부를 나타낸다.
도 17에는 메모리 셀(MC), 비트라인 감지 증폭기(750), 로컬 감지 증폭기(785) 및 도 15의 연결 제어 회로(790)에 포함되는 엔모스 트랜지스터들(791, 792)이 도시된다.
비트라인 감지 증폭기(750)는 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)를 통하여 제1 전원 전압(VINTA)와 접지 전압(VSS) 사이에 연결되고, 제어 신호(LAPG)가 피모스 트랜지스터(P1)의 게이트에 인가되고, 제어 신호(LANG)가 엔모스 트랜지스터(N1)의 게이트에 인가된다.
비트라인 감지 증폭기(750)는 분리 트랜지스터들(761, 771)을 통하여 비트라인(BL)과 상보 비트라인(BLB)에 연결되고, 분리 트랜지스터들(761, 771)은 분리 신호(IOS)에 응답하여 선택적으로 턴-온될 수 있다.
로컬 감지 증폭기(785)는 컬럼 선택 스위치들(N6, N7)을 통하여 비트라인(BL)과 상보 비트라인(BLB)에 연결되고, 컬럼 선택 스위치들(N6, N7)은 컬럼 선택 신호(CSL)에 응답하여 선택적으로 턴-온될 수 있다.
메모리 셀(MC)은 비트라인(BL)과 워드라인(WL)에 연결될 수 있다. 메모리 셀(MC)은 비트라인(BL)과 워드라인(WL)에 연결되는 셀 트랜지스터(CT), 셀 트랜지스터(CT)와 플레이트 전압(VP) 사이에 연결되는 셀 커패시터(CC)를 포함할 수 있다. 셀 커패시터(CC)에 저장되는 전하들의 유무에 따라서 셀 커패시터(CC)에 저장되는 데이터 비트의 논리 레벨이 결정될 수 있다.
로컬 감지 증폭기(785)는 로컬 감지 인에이블 신호(PCLSAE)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송한다.
로컬 감지 증폭기(785)는 제1 내지 제3 피모스 트랜지스터들(786, 787, 788)을 포함할 수 있다. 제1 피모스 트랜지스터(786)는 제2 전원 전압(VLSA)와 제1 노드(N11) 사이에 연결되고, 로컬 감지 인에이블 신호(PCLSAE)를 수신하는 게이트를 구비할 수 있다. 제2 피모스 트랜지스터(787)는 로컬 입출력 라인(LIO1)과 제1 노드(N11) 사이에 연결되고, 상보 로컬 입출력 라인(LIOB1)에 연결되는 게이트를 구비할 수 있다. 제3 피모스 트랜지스터(788)는 상보 로컬 입출력 라인(LIO1B)과 제1 노드(N11) 사이에 연결되고, 로컬 입출력 라인(LIO1)에 연결되는 게이트를 구비할 수 있다.
메모리 셀(MC)이 하이 레벨의 데이터를 저장하는 노멀 메모리 셀로 선택되는 경우, 도 12의 서브 컬럼 디코더(851)는 제어 신호(LAPG)를 이용하여 피모스 트랜지스터(P1)를 턴-온시키고, 분리 신호(ISO)를 이용하여 분리 트랜지스터(761)를 턴-온시켜 제1 전원 전압(VINTA)에 기초한 전하들을 제1 경로(PTH1)를 통하여 셀 트랜지스터(CC)에 저장함으로써 노멀 기입 동작을 수행할 수 있다.
메모리 셀(MC)이 하이 레벨의 카운트 데이터를 저장하는 카운트 셀로 선택되는 경우, 도 12의 서브 컬럼 디코더(851)는 제1 경로(PTH1)를 이용하는 것에 추가하여, 컬럼 선택 신호(CSL)를 이용하여 컬럼 선택 스위치(N6)를 턴-온시키고, 로컬 감지 인에이블 신호(PCLASE)를 로우 레벨로 활성화시켜 제1 피모스 트랜지스터(786)를 턴-온시켜 제2 전원 전압(VLSA)에 기초한 전하들을 제2 경로(PTH2)를 통하여 셀 트랜지스터(CC)에 저장함으로써 내부 기입 동작을 수행할 수 있다.
이 경우에, 제2 전원 전압(VLSA)의 레벨은 제1 전원 전압(VINTA)보다 높기 때문에, 제2 전원 전압(VLSA)에 기초한 전하들의 양이 제1 전원 전압(VINTA)에 기초한 전하들의 양보다 많아서, 내부 기입 동작의 제2 기입 시간이 노멀 기입 동작의 제1 기입 시간보다 짧을 수 있다.
또한 메모리 셀(MC)이 하이 레벨의 카운트 데이터를 저장하는 카운트 셀로 선택되는 경우, 도 12의 서브 컬럼 디코더(851)는 컬럼 선택 신호(CSL)의 전압 레벨을 증가시켜, 제2 전원 전압(VLSA)에 기초한 전하들의 양을 증가시킴으로써 내부 기입 동작의 제2 기입 시간을 감소시킬 수 있다.
도 18a는 본 발명의 실시예들에 따른 도 17의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 3, 및 도 16 내지 및 도 18a를 참조하면, 메모리 셀(MC)에 연결되는 워드라인(WL)이 활성화되고, 메모리 셀(MC)이 카운트 셀로 선택되면, 제1 플래그 신호(ACU_FG)가 제1 구간 동안 활성화된다. 상보 글로벌 입출력 라인(GIOB1)을 통하여 로우 레벨의 데이터가 입력되고, 글로벌 입출력 라인(GIO1)을 통하여 하이 레벨의 데이터가 입력되는 동안, 제1 연결 제어 신호(PMUXON1)가 하이 레벨로 활성화되어 엔모스 트랜지스터들(791, 792)이 턴-온되어 글로벌 입출력 라인(GIO1)과 로컬 입출력 라인(LIO1)이 연결되고, 상보 글로벌 입출력 라인(GIOB1)과 상보 로컬 입출력 라인(LIOB1)이 연결된다. 또한 컬럼 선택 신호(CSL)에 응답하여, 컬럼 선택 스위치들(N6, N7)이 턴-온되어 로컬 입출력 라인(LIO1)과 비트라인(BL)이 연결되고, 상보 로컬 입출력 라인(LIO1)과 상보 비트라인(BLB)이 연결된다. 로컬 감지 인에이블 신호(PCLSAE)로 선택된 제2 로컬 감지 인에이블 신호(PCLSAE_ACU)가 로우 레벨로 활성화되어, 제2 전원 전압(VLSA)에 기초한 전하들이 제2 경로(PTH2)를 통하여 셀 커패시터(CC)에 저장됨으로서, 카운트 셀로 선택된 메모리 셀(MC)에 카운트 데이터가 제2 기입 시간 동안 기입될 수 있다. 따라서 셀 커패시터(CC)의 전압 레벨은 참조 번호(895)와 같이 상승할 수 있다. 참조 번호(891)는 제2 전원 전압(VLSA)을 이용하는 경우에 비트라인(BL)의 전위를 나타낸다.
만일, 메모리 셀(MC)이 노멀 메모리 셀로 선택되면, 컬럼 선택 신호(CSL)로서 선택된 제1 컬럼 선택 신호(CSL_NOR)가 활성화되어, 컬럼 선택 스위치들(N6, N7)이 턴-온되어 로컬 입출력 라인(LIO1)과 비트라인(BL)이 연결되고, 상보 로컬 입출력 라인(LIO1)과 상보 비트라인(BLB)이 연결된다. 로컬 감지 인에이블 신호(PCLSAE)로 선택된 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)가 로우 레벨로 활성화되어, 제2 전원 전압(VLSA)에 기초한 전하들이 제1 경로(PTH1)를 통하여 셀 커패시터(CC)에 저장됨으로서, 노멀 셀로 선택된 메모리 셀(MC)에 데이터가 제1 기입 시간 동안 기입될 수 있다. 따라서 셀 커패시터(CC)의 전압 레벨은 참조 번호(897)와 같이 상승할 수 있다. 참조 번호(893)는 제1 전원 전압(VINTA)을 이용하는 경우에 비트라인(BL)의 전위를 나타낸다.
제2 컬럼 선택 신호(CSL_ACU)의 활성화 구간은 제1 컬럼 선택 신호(CSL_NOR)의 활성화 구간보다 길 수 있고, 제2 로컬 감지 인에이블 신호(PCLSAE_ACU)의 활성화 구간은 제1 로컬 감지 인에이블 신호(PCLSAE_NOR)의 활성화 구간보다 길 수 있다.
도 18b는 도 17에서 컬럼 선택 신호의 전압 레벨을 변화시킬 때, 셀 커패시터의 전압 레벨을 나타낸다.
도 18b에서 참조 번호(DFT)는 컬럼 선택 신호(CSL)의 전압 레벨을 유지할 때, 셀 커패시터(CC)의 전압 레벨(Vcell)을 나타내고, 참조 번호들(899a, 899b, 899c)는 컬럼 선택 신호(CSL)의 전압 레벨을 점차적으로 증가시킬 때, 셀 커패시터(CC)의 전압 레벨(Vcell)을 각각 나타내고, internal tWR은 컬럼 선택 스위치(N6)가 턴 온 된 후, 전하가 충분히(예를 들어, 전체 셀 커패시터(CC) 용량의 95%) 메모리 셀(MC)의 셀 커패시터(CC)에 저장되기까지의 시간을 나타낼 수 있다. 도 18b에서 internal tWR은 내부 기입 시간으로서 tRDL로 나타낼 수도 있다.
도 17 및 도 18b를 참조하면, 컬럼 선택 신호(CSL)의 전압 레벨을 증가시킬수록 셀 커패시터(CC)의 internal tWR이 감소됨을 알 수 있다. 즉, 동일한 시간 경과(898)를 기준으로 할 때, 컬럼 선택 신호(CSL)의 전압 레벨을 증가시킬수록 셀 커패시터(CC)의 전압 레벨이 빨리 증가함을 알 수 있다.
도 19는 기입 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 19에서는 제어 로직 회로(210), 제1 뱅크 어레이(310a), 입출력 게이팅 회로(290), ECC 엔진(350) 및 로우 해머 관리 회로(500)가 도시되어 있다.
도 19를 참조하면, 제1 뱅크 어레이(310a)는 노멀 셀 영역(NCA) 및 리던던시 셀 영역(RCA)을 포함할 수 있다. 노멀 셀 영역(NCA)은 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 영역(RCA)은 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313) 각각은 워드라인(WL)과 비트라인(BL)이 연결되는 메모리 셀들을 포함할 수 있다. 적어도 하나의 제2 메모리 블록(314)은 워드라인(WL)과 리던던시 비트라인(BL)에 연결되는 리던던시 메모리 셀들을 포함할 수 있다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수도 있다. 리던던시 셀 영역(RCA)은 패리티 셀 영역이라고 칭할 수도 있다. 제1 메모리 블록들(311, 312, 313) 각각 및 제2 메모리 블록(314)은 도 12의 서브 어레이 블록(SCB)에 해당할 수 있다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다.
ECC 엔진(350)은 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO) 및 제2 데이터 라인들(EDBIO) 각각을 통하여 연결될 수 있다. 제어 로직 회로(210)는 어드레스(ADDR) 및 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290a)에 제공하고, 제2 제어 신호(CTL2)를 ECC 엔진(350)에 제공하고 제3 제어 신호(CTL3)를 로우 해머 관리 회로(500)에 제공할 수 있다.
커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제2 제어 신호(CTL2)를 ECC 엔진(350)에 인가하고, ECC 엔진(350)은 제2 제어 신호(CTL2)에 응답하여 데이터(DTA)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 데이터(DTA)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 하나의 서브 페이지에 코드워드(CW)가 저장되도록 할 수 있다.
기입 커맨드 이후에 입력되는 커맨드(CMD)가 액티브 카운트 갱신 커맨드인 경우에, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 카운터 셀들에 저장된 카운트 데이터(CNTD)와 카운트 데이터(CNTD)에 관련된 카운트 패리티 데이터를 독출하여 ECC 엔진(350)에 제공하고, ECC 엔진(350) 제2 제어 신호(CTL2)에 기초하여 카운트 데이터(CNTD) 및 카운트 패리티 데이터에 대하여 ECC 디코딩을 수행하여 카운트 데이터(CNTD)의 에러 비트를 정정하고, 카운트 데이터(CNTD)를 로우 해머 관리 회로(500)에 제공할 수 있다.
로우 해머 관리 회로(500)는 카운트 데이터(CNTD)를 갱신하여 갱신된 카운트 데이터(UCNTD)를 ECC 엔진(350)에 제공하고, ECC 엔진(350)은 갱신된 카운트 데이터(UCNTD)에 대하여 ECC 인코딩을 수행하여 갱신된 카운트 패리티 데이터를 생성하고, 갱신된 카운트 데이터(UCNTD)와 갱신된 카운트 패리티 데이터를 타겟 페이지에 저장할 수 있다.
즉, ECC 엔진(350)과 로우 해머 관리 회로(500)는 액티브 카운트 갱신 커맨드에 응답하여 카운트 데이터(CNTD)를 독출하고, 독출된 데이터를 수정하고, 수정된 데이터를 재기입하는 내부 독출-수정-기입 동작을 수행할 수 있고, 도 12의 컬럼 디코더(270a)는 제2 전원 전압(VLSA)을 이용하여 내부 기입 동작의 기입 시간을 감소시킬 수 있다. 또한 로우 해머 관리 회로(500)는 FIFO 레지스터들의 전부에 기준 횟수(NTH1)을 초과하는 후보 해머 어드레스들이 저장되는 경우, 얼러트 신호(ALRT)를 제1 로직 레벨에서 제2 로직 레벨로 천이시켜 FIFO 레지스터들의 상태를 메모리 컨트롤러(30)에 통지할 수 있다.
도 20은 독출 동작에서 도 3의 반도체 메모리 장치의 일부를 나타낸다.
도 20을 참조하면, 커맨드(CMD)가 독출 동작을 지시하는 독출 커맨드인 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지에 저장된 코드워드(RCW)가 ECC 엔진(350)에 제공되도록 할 수 있다.
독출 커맨드 이후에 입력되는 커맨드(CMD)가 액티브 카운트 갱신 커맨드인 경우에, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지에 저장된 카운트 데이터(CNTD)와 카운트 데이터(CNTD)에 관련된 카운트 패리티 데이터를 독출하여 ECC 엔진(350)에 제공하고, ECC 엔진(350) 제2 제어 신호(CTL2)에 기초하여 카운트 데이터(CNTD) 및 카운트 패리티 데이터에 대하여 ECC 디코딩을 수행하여 카운트 데이터(CNTD)의 에러 비트를 정정하고, 카운트 데이터(CNTD)를 로우 해머 관리 회로(500)에 제공할 수 있다.
로우 해머 관리 회로(500)는 카운트 데이터(CNTD)를 갱신하여 갱신된 카운트 데이터(UCNTD)를 ECC 엔진(350)에 제공하고, ECC 엔진(350)은 갱신된 카운트 데이터(UCNTD)에 대하여 ECC 인코딩을 수행하여 갱신된 카운트 패리티 데이터를 생성하고, 갱신된 카운트 데이터(UCNTD)와 갱신된 카운트 패리티 데이터를 타겟 페이지의 카운터 셀들에 저장할 수 있다.
즉, ECC 엔진(350)과 로우 해머 관리 회로(500)는 액티브 카운트 갱신 커맨드에 응답하여 카운트 데이터(CNTD)를 독출하고, 독출된 데이터를 수정하고, 수정된 데이터를 기입하는 내부 독출-수정-기입 동작을 수행할 수 있고, 도 12의 컬럼 디코더(270a)는 제2 전원 전압(VLSA)을 이용하여 내부 기입 동작의 기입 시간을 감소시킬 수 있다. 또한 로우 해머 관리 회로(500)는 FIFO 레지스터들의 전부에 액세스 횟수가 기준 횟수(NTH1)을 초과하는 후보 해머 어드레스들이 저장되는 경우, 얼러트 신호(ALRT)를 제1 로직 레벨에서 제2 로직 레벨로 천이시켜 FIFO 레지스터들의 상태를 메모리 컨트롤러(30)에 통지할 수 있다.
도 21은 발명의 실시예들에 따른 도 19 및 도 20의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타내는 블록도이다.
도 21을 참조하면, ECC 엔진(350)는 ECC 인코더(360), ECC 디코더(380) 및 메모리(365)를 포함할 수 있다. 메모리(365)는 ECC(370)를 저장할 수 있다. ECC(370)은 SEC(single error correction) 코드 또는 SECDED(single error correction and double error detection) 코드일 수 있으니 이에 한정되지 않는다.
ECC 인코더(360)는 ECC(370)를 이용하여 제1 뱅크 어레이(310)의 노멀 셀 영역(NCA)에 저장될 데이터(DTA)와 관련된 패리티 데이터(PRT)를 생성할 수 있다. 패리티 데이터(PRT)는 제1 뱅크 어레이(310)의 리던던시 셀 영역(RCA)에 저장될 수 있다. ECC 인코더(360)는 또한 ECC(370)를 이용하여 제1 뱅크 어레이(310)의 노멀 셀 영역(NCA)에 저장될 카운트 데이터(CNTD)와 관련된 카운트 패리티 데이터(CPRT)를 생성할 수 있다. 카운트 패리티 데이터(CPRT)도 제1 뱅크 어레이(310)의 리던던시 셀 영역(RCA)에 저장될 수 있다.
ECC 디코더(380)는 ECC(370)를 이용하여 제1 뱅크 어레이(310)로부터 독출된 패리티 데이터(PRT)에 기초하여 제1 뱅크 어레이(310)로부터 독출된 데이터(DTA)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출된 데이터(DTA)가 하나의 에러 비트를 포함하는 경우, ECC 디코더(430)는 하나의 에러 비트를 정정하고, 정정된 데이터(C_DTA)를 데이터 입출력 버퍼(320)에 제공할 수 있다.
ECC 디코더(380)는 또한 ECC(370)를 이용하여 제1 뱅크 어레이(310)로부터 독출된 카운트 패리티 데이터(CPRT)에 기초하여 제1 뱅크 어레이(310)로부터 독출된 카운트 데이터(CNTD)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출된 카운트 데이터(CNTD)가 적어도 하나의 에러 비트를 포함하는 경우, ECC 디코더(430)는 적어도 하나의 에러 비트를 정정하고, 정정된 카운트 데이터(C_CNTD)를 로우 해머 관리 회로(500)에 제공할 수 있다.
도 22는 본 발명의 실시예들에 따른 도 3의 제1 뱅크 어레이의 예를 나타내는 블록도이다.
도 22을 참조하면, 제1 뱅크 어레이(310aa)는 제1 서브 어레이 블록들(SCA11, 311a, 312a), 제2 서브 어레이 블록들(SCA12, 313a, 314a), 제3 서브 어레이 블록(315a), 입출력 감기 증폭기들(331, 332, 333, 334, 335) 및 드라이버들(341, 342, 343, 344, 346)을 포함할 수 있다.
제1 서브 어레이 블록들(311a, 312a) 및 제2 서브 어레이 블록들(313a, 314a) 각각에 대한 데이터 입출력은 제1 글로벌 입출력 라인들(GIO1<1:a>, a는 8 이상의 자연수) 및 제1 로컬 입출력 라인들(LIO1<1:a>)을 통해 수행될 수 있다. 독출 명령 또는 기입 명령에 따라, 제1 방향(D1)으로 배치된 제1 서브 어레이 블록들(311a, 312a) 및 제2 서브 어레이 블록들(313a, 314a) 각각에서 a개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다.
제1 방향(D1)으로 배치되는 제1 서브 어레이 블록들(311a, 312a) 및 제2 서브 어레이 블록들(313a, 314a)의 수는 도시된 것에 한정되지 않고 반도체 메모리 장치(200)가 처리하는 데이터의 비트들의 크기에 따라 결정될 수 있다.
제3 서브 어레이 블록(SCA2, 315a)에 대한 데이터 입출력은 제2 글로벌 입출력 라인들(GIO2<1:b>, b는 a 보다 작은 자연수) 및 제2 로컬 입출력 라인들(LIO2<1:b>)을 통해 수행될 수 있다. 독출 명령 또는 기입 명령에 따라, 제3 서브 어레이 블록(315a)에서 b개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 제3 서브 어레이 블록(315a)의 수는 도시된 것에 한정되지 않는다.
실시 예에 있어서, 제1 뱅크 어레이(310aa)는 제2 방향(D2)으로 배치되는 제1 서브 어레이 블록들, 제2 서브 어레이 블록들 및 제3 서브 어레이 블록을 더 포함할 수 있다.
실시 예에 있어서, 제1 서브 어레이 블록들(311a, 312a)은 데이터와 카운트 데이터를 저장할 수 있고, 제2 서브 어레이 블록들(313a, 314a)은 데이터를 저장할 수 있고, 제3 서브 어레이 블록은 패리티 데이터와 카운트 패리티 데이터를 제공할 수 있다. 여기서, 데이터는 반도체 메모리 장치(200)가 외부 장치로부터 제공받은 데이터 또는 반도체 메모리 장치(200)가 외부 장치로 제공해야 하는 데이터를 나타낼 수 있다.
입출력 감지 증폭기(331)는 제1 글로벌 입출력 라인들(GIO1<1:a>)을 통해 출력되는 비트들에 따른 제1 글로벌 입출력 라인들(GIO1<1:a>)의 전압들을 감지하고 증폭할 수 있다. 입출력 감지 증폭기들(332, 333, 334, 336) 각각은 입출력 감지 증폭기(331)와 실질적으로 동일하게 동작할 수 있다. 다만 입출력 감지 증폭기(336)는 제2 글로벌 입출력 라인들(GIO1<1:b>)을 통해 출력되는 비트들에 따른 제1 글로벌 입출력 라인들(GIO1<1:b>)의 전압들을 감지하고 증폭할 수 있다.
드라이버(341)는 기입 신호에 응답하여 제1 글로벌 입출력 라인들(GIO1<1:a>), 제1 로컬 입출력 라인들(LIO1<1:a>), 및 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택되는 a개 비트 라인들을 통해 제1 서브 어레이 블록(313a)의 메모리 셀들로 데이터를 전송할 수 있다. 여기서 데이터는 하나의 데이터 입출력 핀을 통해 수신되는 비트들 또는 데이터 입출력 핀을 포함하는 복수의 데이터 입출력 핀들을 통해 수신되고 데이터 스트로브 신호의 상승 엣지 또는 하강 엣지에 정렬되는 비트들을 포함할 수 있다.
다른 드라이버들(342, 343, 344, 346) 각각도 드라이버들(332~334)도 드라이버(341)와 실질적으로 동일하게 동작할 수 있다. 다만 드라이버(346)는 제2 글로벌 입출력 라인들(GIO1<1:b>), 제1 로컬 입출력 라인들(LIO1<1:b>), 및 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택되는 b개 비트 라인들을 통해 제3 서브 어레이 블록(315a)의 메모리 셀들로 데이터를 전송할 수 있다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 23에는 액티브 커맨드(ACT), 기입 커맨드(WR) 및 독출 커맨드(RD)를 나타내는 나타내는 칩 선택 신호(CS_n) 및 제1 내지 제14 커맨드/어드레스 신호들(CA0~CA13)의 조합이 도시되어 있고, 도 24에는 오프 프라차지를 포함하는 기입 커맨드(WRA) 및 오토 프리차지를 포함하는 독출 커맨드(RDA)를 나타내는 칩 선택 신호(CS_n) 및 제1 내지 제14 커맨드/어드레스 신호들(CA0~CA13)의 조합이 도시되어 있고, 도 25에는 프리차지 커맨드들(PREab, PREsb, PPREpb)를 나타내는 칩 선택 신호(CS_n) 및 제1 내지 제14 커맨드/어드레스 신호들(CA0~CA13)의 조합이 도시되어 있다.
도 23 내지 도 25에서, H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, V는 논리 하이 레벨이나 논리 로우 레벨 중 하나인 유효한 논리 레벨을 나타내고, R0~R17은 로우 어드레스의 비트들을 나타내고, BA0 및 BA1은 뱅크 어드레스의 비트들을 나타내고, BG0~BA2는 뱅크 그룹 어드레스의 비트들을 나타내고, CID0~CID3는 도 1의 반도체 메모리 장치(200)가 적층형 메모리 장치로 구성되는 경우의 메모리 다이의 칩 식별자를 나타낸다. 또한 도 23 및 도 24에서 C2~C10은 컬럼 어드레스의 비트들을 나타내고, 도 22에서 BL은 버스트 길이 플래그를 나타내고, 도 24에서 AP는 오토 프리차지 플래그를 나타낸다.
도 23을 참조하면, 액티브 커맨드(ACT), 기입 커맨드(WR) 및 독출 커맨드(RD)는 칩 선택 신호(CS_n)의 하이 레벨과 로우 레벨에서 전송되는 두 개의 사이클 커맨드이고, 액티브 커맨드(ACT)는 뱅크 어드레스(BA0, BA1) 및 로우 어드레스(R0~R17)을 포함할 수 있다.
도 24를 참조하면, 오프 프라차지를 포함하는 기입 커맨드(WRA) 및 오토 프리차지를 포함하는 독출 커맨드(RDA)도 칩 선택 신호(CS_n)의 하이 레벨과 로우 레벨에서 전송되는 두 개의 사이클 커맨드이고, 뱅크 어드레스(BA0, BA1) 및 컬럼 어드레스(C3~C10 또는 C2~C10)을 포함할 수 있다. 도 23을 계속 참조하면 오프 프라차지를 포함하는 기입 커맨드(WRA) 및 오토 프리차지를 포함하는 독출 커맨드(RDA)의 제10 커맨드/어드레스 신호(CA9) 또는 제11 커맨드/어드레스 신호(CA10)는 내부 독출-수정-기입 동작을 지시하는 플래그로 이용될 수 있다.
도 25에서 PREpb는 특정한 뱅크 그룹 내의 특정한 뱅크를 프리차지하라는 프리차지 커맨드이고, PREab는 모든 뱅크 그룹들의 모든 뱅크들을 프리차지하라는 올 뱅크(all bnak) 프리차지 커맨드이고, PREsb는 모든 뱅크 그룹들에서 동일한 뱅크를 프리차지하라는 동일 뱅크(same bank) 프라치지 커맨드이다.
도 25를 참조하면, PREab와 PREsb의 제9 커맨드/어드레스 신호(CA8) 또는 제10커맨드/어드레스 신호(CA9)는 내부 독출-수정-기입 동작을 지시하는 플래그로 이용될 수 있다.
도 26 및 도 27은 각각 본 발명의 실시예들에 따른 메모리 시스템이 액티브 카운트 갱신 커맨드를 이용하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 26 및 도 27에는 차동 클럭 신호 쌍(CK_t, CK_c)이 도시되어 있다.
도 1, 도 2, 도 3 및 도 26을 참조하면, 메모리 컨트롤러(30)의 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제1 타겟 메모리 셀 로우의 제1 타겟 로우 어드레를 수반하는 제1 액티브 커맨드(ACT1)를 반도체 메모리 장치(200)에 인가한다.
제1 액티브 커맨드(ACT1)에 응답하여 제어 로직 회로(210)는 제1 액티브 신호(IACT1)을 활성화시켜 제1 타겟 메모리 셀 로우에 연결된 제1 타겟 워드라인을 활성화시킨다.
제1 액티브 커맨드(ACT1)를 인가한 후, 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제1 타겟 메모리 셀 로우에 대한 독출 동작을 지시하는 독출 커맨드(RD)를 반도체 메모리 장치(200)에 인가한다. 독출 커맨드(RD)에 응답하여 제어 로직 회로(210)는 제1 독출 신호(IRD1)를 활성화시켜, 제1 타겟 메모리 셀 로우에 저장된 데이터에 대하여 독출 동작을 수행한다.
독출 커맨드(RD)를 인가하고, 동일 뱅크 그룹에 해당하는 연속적인 독출 커맨드 인가시의 지연 시간에 해당하는 tCCD_L 후, 스케쥴러(55)는 액티브 카운트 갱신 커맨드(ACU)를 반도체 메모리 장치(200)에 인가하고, 제어 로직 회로(210)는 액티브 카운트 갱신 커맨드(ACU)에 응답하여 제2 독출 신호(IRD2)와 기입 신호(IWR)를 순차적으로 활성화시켜, 제1 타겟 메모리 셀 로우에 저장된 카운트 데이터(CNTD)를 독출하고, 독출된 카운트 데이터(CNTD)를 갱신하고, 갱신된 카운트 데이터(CNTD)를 제1 타겟 메모리 셀 로우에 기입한다. 따라서 제1 타겟 로우 액세스 어드레스(RA=u)가 지정하는 제1 타겟 메모리 셀 로우에 저장된 카운트 데이터(CNTD)의 비트값이 s에서 s+1로 증가한다.
액티브 카운트 갱신 커맨드(ACU)를 인가하고, 내부 독출-수정-기입 동작에 소요되는 시간(tACU) 후, 스케쥴러(55)는 프리차지 커맨드(PRE)를 반도체 메모리 장치(200)에 인가하고, 제어 로직 회로(210)는 프리차지 커맨드(PRE)에 응답하여 프리차지 신호(IPRE)를 활성화시켜 제1 타겟 워드라인을 프리차지한다.
프리차지 동작에 소요되는 시간(tRP) 이후에, 스케쥴러(55)는 제2 타겟 메모리 셀 로우에 대한 제2 액티브 커맨드(ACT2)를 반도체 메모리 장치(200)에 인가하고, 제어 로직 회로(210)는 제2 액티브 커맨드(ACT2)에 응답하여 제2 액티브 신호(IACT2)을 활성화시켜 제2 타겟 메모리 셀 로우에 연결된 제2 타겟 워드라인을 활성화시킨다.
도 1, 도 2, 도 3 및 도 27을 참조하면, 메모리 컨트롤러(30)의 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제1 타겟 메모리 셀 로우의 제1 타겟 로우 어드레를 수반하는 제1 액티브 커맨드(ACT1)를 반도체 메모리 장치(200)에 인가한다.
제1 액티브 커맨드(ACT1)에 응답하여 제어 로직 회로(210)는 제1 액티브 신호(IACT1)를 활성화시켜 제1 타겟 메모리 셀 로우에 연결된 제1 타겟 워드라인을 활성화시킨다.
제1 액티브 커맨드(ACT1)를 인가한 후, 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제1 타겟 메모리 셀 로우에 대한 기입 동작을 지시하는 기입 커맨드(WR)를 반도체 메모리 장치(200)에 인가한다. 기입 커맨드(WR)에 응답하여 제어 로직 회로(210)는 제1 기입 신호(IWR1)를 활성화시켜, 제1 타겟 메모리 셀 로우에 데이터를 저장하는 기입 동작을 수행한다.
기입 커맨드(WR)를 인가하고, 동일 뱅크 그룹에 해당하는 연속적인 기입 커맨드 인가시의 지연 시간에 해당하는 tCCD_L_WR 후, 스케쥴러(55)는 액티브 카운트 갱신 커맨드(ACU)를 반도체 메모리 장치(200)에 인가하고, 제어 로직 회로(210)는 액티브 카운트 갱신 커맨드(ACU)에 응답하여 독출 신호(IRD)와 제2 기입 신호(IWR2)를 순차적으로 활성화시켜, 제1 타겟 메모리 셀 로우에 저장된 카운트 데이터(CNTD)를 독출하고, 독출된 카운트 데이터(CNTD)를 갱신하고, 갱신된 카운트 데이터(CNTD)를 제1 타겟 메모리 셀 로우에 기입한다. 따라서 제1 타겟 로우 액세스 어드레스(RA=u)가 지정하는 제1 타겟 메모리 셀 로우에 저장된 카운트 데이터(CNTD)의 비트값이 s에서 s+1로 증가한다.
프리차지 동작에 소요되는 시간(tRP) 이후에, 스케쥴러(55)는 제2 타겟 메모리 셀 로우에 대한 제2 액티브 커맨드(ACT2)를 반도체 메모리 장치(200)에 인가하고, 제어 로직 회로(210)는 제2 액티브 커맨드(ACT2)에 응답하여 제2 액티브 신호(IACT2)을 활성화시켜 제2 타겟 메모리 셀 로우에 연결된 제2 타겟 워드라인을 활성화시킨다.
도 28은 본 발명의 실시예들에 따른 메모리 시스템이 프리차지 커맨드를 이용하여 카운트 데이터의 갱신을 수행하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 1, 도 2, 도 25 및 도 28을 참조하면, 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제1 액티브 커맨드(ACT1)를 반도체 메모리 장치(200)에 인가하고, 액티브 to 프리차지 시간에 해당하는 tRAS 후, 제1 액티브 커맨드(ACT1)에 수반되는 타겟 로우 어드레스가 지정하는 타겟 메모리 셀 로우에 저장된 카운트 데이터에 대하여 내부 독출-수정-기입 동작을 지시하는 프리차지 커맨드(PRE)를 반도체 메모리 장치(200)에 인가한다. 이 경우, 스케쥴러(55)는 프리차지 커맨드(PRE)의 제10 커맨드/어드레스 신호(CA5)를 로우 레벨로 설정할 수 있다.
프리차지 동작에 소요되는 시간(tRP) 이후에, 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제2 액티브 커맨드(ACT2)를 반도체 메모리 장치(200)에 인가한다. 그 이후에, 스케쥴러(55)는 리프레쉬 관리 커맨드(RFM)를 반도체 메모리 장치(200)에 인가하는데, 리프레쉬 관리 커맨드(RFM)에 응답하여 반도체 메모리 장치(200)는 해머 어드레스에 해당하는 메모리 셀 로우에 인접한 두 개의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행한다.
도 29는 본 발명의 실시예들에 따른 메모리 시스템이 오토 프리차지를 포함하는 독출 커맨드 또는 오토 프리차지를 포함하는 기입 커맨드를 이용하여 카운트 데이터의 갱신을 수행하는 경우에 메모리 시스템의 커맨드 프로토콜을 나타낸다.
도 1, 도 2 및 도 24 및 도 29를 참조하면, 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제1 액티브 커맨드(ACT1)를 반도체 메모리 장치(200)에 인가하고, 제1 액티브 커맨드(ACT1)에 수반되는 타겟 로우 어드레스가 지정하는 타겟 메모리 셀 로우에 저장된 카운트 데이터에 대하여 내부 독출-수정-기입 동작을 지시하는 오토 프리차지를 포함하는 독출 커맨드(RDA) 또는 오토 프리차지를 포함하는 기입 커맨드(WRA)를 반도체 메모리 장치(200)에 인가한다. 이 경우, 스케쥴러(55)는 오토 프리차지를 포함하는 독출 커맨드(RDA) 또는 오토 프리차지를 포함하는 기입 커맨드(WRA) 제10 커맨드/어드레스 신호(CA9)를 로우 레벨로 설정할 수 있다. 제10 커맨드/어드레스 신호(CA9)를 로우 레벨에 응답하여 로우 해머 관리 회로(500)는 상술한 내부 독출-수정-기입 동작을 수행할 수 있다.
제1 액티브 커맨드(ACT1)를 인가하고, 액티브 to 액티브 시간에 해당하는 tRC 후, 스케쥴러(55)는 클럭 신호(CK_t)의 에지에 동기하여 제2 액티브 커맨드(ACT2)를 반도체 메모리 장치(200)에 인가한다. 그 이후에, 스케쥴러(55)는 리프레쉬 관리 커맨드(RFM)를 반도체 메모리 장치(200)에 인가하는데, 리프레쉬 관리 커맨드(RFM)에 응답하여 반도체 메모리 장치(200)는 해머 어드레스에 해당하는 메모리 셀 로우에 인접한 두 개의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행한다.
도 29에서 오토 프리차지를 포함하는 독출 커맨드(RDA) 또는 오토 프리차지를 포함하는 기입 커맨드(WRA)는 스케쥴러(55)가 반도체 메모리 장치(200)에 선택적으로 인가할 수 있다.
도 30은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 30에는 메모리 셀 어레이 내에서 제1 방향(D1)으로 연장되고(extended) 제2 방향(D2)으로 인접하여 순차적으로 배열된(arranged) 3개의 워드라인들(WLt-1, WLt, WLt+1), 컬럼 방향(D2)으로 신장되고 제1 방향(D1)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLg-1, BLg, BLg+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLt)이 집중적으로 액세스되는 해머 어드레스(HADDR)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLt)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLt)의 전압이 상승 및 하강하면, 인접 워드라인들(WLt-1, WLt+1) 사이에 발생하는 커플링 현상으로 인해 인접 워드라인들(WLt-1, WLt+1)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLt-1, WLt+1)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)이 빈번하게 액세스될수록 빅팀 워드라인들(WLt-1, WLt+1)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
도 5의 해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스(HADDR)에 상응하는 워드라인(WLt)과 물리적으로 인접하는 워드라인들(WLt-1, WLt+1)의 어드레스(HREF_ADDRa, HREF_ADDRb)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 제공하고, 이러한 해머 리프레쉬 어드레스(HREF_ADDR)에 기초하여 인접 워드라인들(WLt-1, WLt+1)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 31은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 31에는 메모리 셀 어레이 내에서 제1 방향(D1)으로 신장되고 컬럼 방향(D2)으로 인접하여 순차적으로 배열된 5개의 워드라인들(WLt-2, WLt-1, WLt, WLt+1, WLt+2), 제2 방향(D2)으로 신장되고 제1 방향(D1)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLg-1, BLg, BLg+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
도 5의 해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스(HADDR)에 상응하는 워드라인(WLt)과 물리적으로 인접하는 워드라인들(WLt-1, WLt+1, WLt-2, WLt+2)의 어드레스(HREF_ADDRa, HREF_ADDRb, REF_ADDRc, HREF_ADDRd)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 제공하고, 이러한 해머 리프레쉬 어드레스(HREF_ADDR)에 기초하여 인접 워드라인들(WLt-1, WLt+1, WLt-2, WLt+2)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 32a, 도 32b 및 도 33는 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로의 동작 예들을 나타내는 타이밍도들이다.
도 32a 및 도 32b에서는 t1~t15 또는 t1~t10에서 펄스 형태로 활성화되는 리프레쉬 제어 신호(IREF)에 대하여 리프레쉬 클럭 신호(RCK), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스(CREF_ADDR) 및 해머 리프레쉬 어드레스(HREF_ADDR)의 발생에 관한 실시예들이 도시되어 있다. 리프레쉬 제어 신호(IREF)의 활성화 시점들(t1~t15) 사이의 간격은 규칙적일 수도 있고 불규칙적일 수도 있다.
도 5 및 도 32a를 참조하면, 리프레쉬 제어 로직(410)은 리프레쉬 제어 신호(IREF)의 활성화 시점들(t1~t15) 중 일부(t1~t4, t6~t10, t12~t15)에 동기하여 리프레쉬 클럭 신호(RCK)를 활성화하고 리프레쉬 제어 신호(IREF)의 활성화 시점들(t1~t15) 중 나머지 일부(t5, t11)에 동기하여 해머 리프레쉬 어드레스(HERF_ADDR)를 활성화할 수 있다.
리프레쉬 카운터(430)는 리프레쉬 클럭 신호(RCK)의 활성화 시점들(t1~t4, t6~t10, t12~t15)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+12)를 나타내는 카운터 리프레쉬 어드레스(CREF_ADDR)를 발생한다. 해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t11)에 동기하여 전술한 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 빅팀 메모리 셀 로우들의 어드레스(Ha1, Ha2)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 발생한다.
도 5 및 도 32b를 참조하면, 리프레쉬 제어 로직(410)은 리프레쉬 제어 신호(IREF)의 활성화 시점들(t1~t10) 중 일부(t1~t4, t7~t10)에 동기하여 리프레쉬 클럭 신호(RCK)를 활성화하고 리프레쉬 제어 신호(IREF)의 활성화 시점들(t1~t10) 중 나머지 일부(t5, t6)에 동기하여 해머 리프레쉬 어드레스(HERF_ADDR)를 활성화할 수 있다.
리프레쉬 카운터(430)는 리프레쉬 클럭 신호(RCK)의 활성화 시점들(t1~t4, t7~t10)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+7)를 나타내는 카운터 리프레쉬 어드레스(CREF_ADDR)를 발생한다. 해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t6)에 동기하여 전술한 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 빅팀 메모리 셀 로우들의 어드레스(Ha1, Ha2)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 발생한다.
도 5 및 도 33을 참조하면, 해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t6, t7, t8)에 동기하여 전술한 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 빅팀 메모리 셀 로우들의 어드레스들(Ha1, Ha2, Ha3, Ha4)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 발생한다.
도 34는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 34를 참조하면, 반도체 메모리 장치(900)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(910) 및 복수의 메모리 다이들(920-1,920-2,...,920-p, p는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(920-1,920-2,...,920-p)은 버퍼 다이(910) 사상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(920-1,920-2,...,920-p) 각각은 데이터를 저장하는 셀 코어(921), 버퍼 다이(910)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 엔진(923), 리프레쉬 제어 회로(RCC, 925) 및 로우 해머 관리 회로(RHMC, 927)을 포함할 수 있다. 셀 코어(921)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다.
리프레쉬 제어 회로(925)는 도 5의 리프레쉬 제어 회로(400)를 채용할 수 있고, 로우 해머 관리 회로(927)는 도 9의 로우 해머 관리 회로(500)를 채용할 수 있다. 따라서, 로우 해머 관리 회로(927)는, 노멀 동작에서 메모리 셀 로우들 각각의 카운트 셀들에 메모리 셀 로우들 각각의 액티브 횟수를 카운트 데이터로서 저장하고, 액티브 커맨드의 후속 커맨드를 이용하고, 제2 전원 전압을 이용하여 상기 카운트 데이터를 갱신하고, 해머 어드레스 큐를 포함하고, 해머 어드레스 큐는 FIFO 레지스터들의 전부에 후보 해머 어드레스들이 저장되는 경우, 메모리 컨트롤러에 제공되는 얼러트 신호를 제1 로직 레벨에서 제2 로직 레벨로 천이시키고, 후보 해머 어드레스들 중 하나를 해머 어드레스로서 출력할 수 있다. 리프레쉬 제어 회로(925)는 로우 해머 관리 회로(927)로부터 해머 어드레스를 수신하고, 해머 어드레스에 기초하여 하나 이상의 빅팀 메모리 셀 로우들에 대한 해머 리프레쉬 동작을 수행할 수 있다.
버퍼 다이(910)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 엔진(912)을 포함할 수 있다.
버퍼 다이(910)는 데이터 입출력 버퍼(916)를 포함할 수 있다. 데이터 입출력 버퍼(916)는 비아 ECC 엔진(912)으로부터 제공되는 데이터(DTA)를 샘플링하여 데이터 신호(DQ)를 생성하고 데이터 신호(DQ)를 외부로 출력할 수 있다.
반도체 메모리 장치(900)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
셀 코어 ECC 엔진(922)은 전송 데이터가 전송되기 이전에 메모리 다이(920-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(920-p)에 형성되는 데이터 TSV 라인 그룹(932)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(934)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(932)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(934)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(920-1~920-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(900)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(910)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러에 연결될 수 있다.
본 발명의 실시예들에서는 도 34에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 35는 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 35를 참조하면, 반도체 패키지(1000)는 하나 이상의 스택형 메모리 장치(1010)와 그래픽 프로세싱 유닛(graphic processing unit, GPU)(1020)를 포함할 수 있다. 상기 스택형 메모리 장치(1010)와 GPU(1020)는 인터포저(Interposer, 1030) 상에 장착되고, 스택형 메모리 장치(1010)와 GPU(1020)가 장착된 인터포저(1030)는 패키지 기판(1040) 상에 장착될 수 있다. 패키지 기판(1040)은 솔더 볼(1050) 상에 장착될 수 있다. GPU(1020)는 메모리 컨트롤러 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 GPU(1020)는 어플리케이션 프로세서로 구현될 수 있다. GPU(1020)는 또한 상술한 스케쥴러를 구비하는 메모리 컨트롤러를 포함할 수 있다.
스택형 메모리 장치(1010)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(1010)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(1010)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 복수의 메모리 다이들 각각은 상술한 리프레쉬 제어 회로와 로우 해머 관리 회로를 포함할 수 있다.
인터포저(1030) 상에는 다수개의 스택형 메모리 장치(1010)들이 장착될 수 있으며, GPU (1020)는 다수개의 스택형 메모리 장치(1010)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(1010)들 각각과 GPU(1020)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(1010)들과 GPU(1020) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(1010)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(1040)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(1050)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(1010) 내부로 제공될 수 있다.
도 36은 본 발명의 실시예들에 따른 쿼드 랭크 메모리 모듈을 갖는 메모리 시스템을 나타내는 블록도이다.
도 36을 참조하면, 메모리 시스템(1100)은 메모리 컨트롤러(1110), 및 적어도 하나 이상의 메모리 모듈(1120, 1130)을 포함할 수 있다.
메모리 컨트롤러(1110)는 프로세서나 호스트로부터 인가되는 명령을 수행하도록 메모리 모듈들을 제어할 수 있다. 메모리 컨트롤러(1110)는 프로세서나 호스트의 내부에 구현될 수도 있으며, 어플리케이션 프로세서 또는 SoC로 구현될 수 도 있다. 메모리 컨트롤러(1110)의 버스(1140)에는 신호 무결성(signal integrity)을 위해 소스 터미네이션이 저항(RTT)을 통해 구현된다. 메모리 컨트롤러(1010)는 CPU(1115)를 포함할 수 있다.
제1 메모리 모듈(1120) 및 제2 메모리 모듈(1130)은 버스(1140)를 통하여 메모리 컨트롤러(1110)에 연결된다. 제1 메모리 모듈(1120) 및 제2 메모리 모듈(1130) 각각은 복수의 반도체 메모리 장치들과 레지스터 클럭 드라이버를 포함할 수 있다. 제1 메모리 모듈(1120)은 적어도 하나 이상의 메모리 랭크(RK1, RK2)를 포함하고, 제2 메모리 모듈(1130)은 적어도 하나 이상의 메모리 랭크(RK3, RK4)를 포함할 수 있다.
메모리 랭크(RK1)는 반도체 메모리 장치들(1121, 1122)를 포함할 수 있고, 메모리 랭크(RK2)는 반도체 메모리 장치들(1123, 1124)를 포함할 수 있다. 도시하지는 않았지만, 적어도 하나 이상의 메모리 랭크(RK3, RK4)도 반도체 메모리 장치들을 포함할 수 있다. 반도체 메모리 장치들(1121, 1122, 1123, 1124) 각각은 도 3의 반도체 메모리 장치(200)로 구현될 수 있다.
반도체 메모리 장치들(1121, 1122, 1123, 1124) 각각은 얼러트 핀(1025)과 버스(1040)를 통하여 메모리 컨트롤러(1110)에 연결될 수 있다. 반도체 메모리 장치들(1121, 1122, 1123, 1124) 각각은 얼러트 핀(1125)을 통하여 얼러트 신호의 로직 레벨을 변경함으로써, 반도체 메모리 장치들(1121, 1122, 1123, 1124) 각각의 해머 어드레스 큐의 상태를 메모리 컨트롤러(1110)에 통지할 수 있다.
반도체 메모리 장치들(1121, 1122, 1123, 1124) 각각의 얼러트 핀(1125)은 공통으로 버스(1140)에 연결될 수 있다. 반도체 메모리 장치들(1121, 1122, 1123, 1124) 중 적어도 하나에서 얼러트 신호의 로직 레벨을 변경하면, 소스 터미네이션이 저항(RTT)의 전압이 변경되므로, CPU(1115)는 반도체 메모리 장치들(1121, 1122, 1123, 1124) 중 적어도 하나에서 해머 어드레스 큐에 풀(full) 상황이 발생하였음을 알 수 있다.
도 37은 본 발명의 실시예들에 따라 도 3의 컬럼 디코더에 포함될 수 있는 기입 타이밍 제어기의 구성을 나타내는 블록도이다.
설명의 편의를 위하여 기입 타이밍 제어기(271)은 도 17을 함께 참조하여 설명된다.
도 37을 참조하면, 기입 타이밍 제어기(271)는 기입 플래그 래치(272), 타이밍 생성기(273), 컬럼 어드레스 래치(274), 데이터 래치(275), 컬럼 선택 라인 드라이버(276) 및 글로벌 입출력 라인 드라이버(277)를 포함할 수 있다.
기입 타이밍 제어기(271)가 컬럼 디코더(270a)에 포함되는 경우, 컬럼 디코더(270a)는 컬럼 어드레스(COL_ADDR)에 기초하여 제1 비트라인들을 통하여 제1 워드라인에 연결된 타겟 메모리 셀 로우의 제1 메모리 셀들을 액세스하고, 프리차지 커맨드가 인가되기 전까지 전까지 제1 전원 전압(VINTA)을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하는 제1 기입 동작을 수행하고, 상기 프리차지 커맨드가 인가된 후부터 상기 제1 워드라인이 비활성화될 때까지 제1 전원 전압(VINTA)보다 높은 레벨을 가지는 제2 전원 전압(VLSA)을 이용하여 제1 메모리 셀들에 상기 데이터를 기입하는 제2 기입 동작을 수행하여 상기 데이터의 기입 시간을 감소시킬 수 있다.
기입 플래그 래치(272)는 기입 신호(IWR)에 기초하여 기입 플래그(WR_FG)를 저장할 수 있다. 기입 플래그 래치(272)는 또한 독출 신호(IRD)를 수신할 수 있다.
타이밍 생성기(273)는 기입 플래그 래치(272)에 저장된 기입 플래그 신호(WR_FG)와 프리차지 커맨드에 상응하는 프리차지 신호(IPRE)에 기초하여 컬럼 선택 펄스(PCSLE), 로컬 감지 증폭기(785)를 활성화시키는 로컬 감지 인에이블 신호(PCLSAE) 및 구동 신호(PDT)를 생성할 수 있다. 타이밍 생성기(273)는 워드라인의 비활성화(WL_DIS)에 응답하여 리셋될 수 있다.
컬럼 어드레스 래치(274)는 제1 기입 동작과 관련된 컬럼 어드레스(CA)를 저장할 수 있다. 데이터 래치(275)는 제1 기입 동작과 관련된 데이터를 저장하고, 래치된 데이터(LDTA)로 제공할 수 있다.
컬럼 선택 라인 드라이버(276)는 컬럼 선택 펄스(PCSLE) 및 컬럼 어드레스 래치(274)에 래치된 컬럼 어드래스(CA)에 기초하여 비트라인 쌍(BL. BLB)과 로컬 입출력 라인 쌍(LIO1, LIOB1)을 연결시키는 컬럼 선택 스위치들(N6, N7)에 인가되는 컬럼 선택 신호(CSL)를 생성할 수 있다.
글로벌 입출력 라인 드라이버(277)는 로컬 감지 증폭기(785)와 글로벌 입출력 라인 쌍(GIO1, GIOB1)을 통하여 연결되고, 구동 신호(PDT) 및 래치된 데이터(LDTA)에 기초하여 글로벌 입출력 라인 쌍(GIO1, GIOB1)을 구동시킬 수 있다.
도 38은 본 발명의 실시예들에 따른 도 37의 기입 타이밍 제어기의 동작을 나타내는 타이밍도이다.
도 3, 도 17, 도 37 및 도 38을 참조하면, 액티브 커맨드에 응답하여 메모리 셀(MC)에 연결되는 워드라인(WL)이 활성화되고, 기입 커맨드(WR)와 프리차지 커맨드(PRE)가 순차적으로 입력된다.
기입 커맨드(WR)에 수반되어 상보 글로벌 입출력 라인(GIOB1)을 통하여 로우 레벨의 데이터가 입력되고, 글로벌 입출력 라인(GIO1)을 통하여 하이 레벨의 데이터가 입력되는 동안, 제1 연결 제어 신호(PMUXON1)가 하이 레벨로 활성화되어 엔모스 트랜지스터들(791, 792)이 턴-온되어 글로벌 입출력 라인(GIO1)과 로컬 입출력 라인(LIO1)이 연결되고, 상보 글로벌 입출력 라인(GIOB1)과 상보 로컬 입출력 라인(LIOB1)이 연결된다. 또한 컬럼 선택 신호(CSL)로서, 컬럼 선택 스위치들(N6, N7)이 턴-온되어 로컬 입출력 라인(LIO1)과 비트라인(BL)이 연결되고, 상보 로컬 입출력 라인(LIO1)과 상보 비트라인(BLB)이 연결된다. 따라서 제1 전원 전압(VINTA)에 기초한 전하들이 제1 경로(PTH1)를 통하여 셀 커패시터(CC)에 저장됨으로써, 제1 기입 동작이 수행될 수 있다. 제1 기입 동작이 완료되면 수행되면, 기입 플래그 신호(WR_FG)가 기입 플래그 래치(272)에 래치되고, 컬럼 어드레스(CA)는 컬럼 어드레스 래치(274)에 래치되고, 기입된 데이터는 데이터 래치(275)에 래치될 수 있다.
프리차지 커맨드(PRE)가 입력되고 워드라인(WL)이 비활성화되기 전까지, 타이밍 생성기(273)는 기입 플래그 신호(WR_FG)와 프리차지 신호(IPRE)에 기초하여 컬럼 선택 펄스(PCSLE)를 생성하고 로컬 감지 인에이블 신호(PCLSAE)를 활성화시키고 구동 신호(PDT)를 활성화시킬 수 있다.
프리차지 커맨드(PRE)가 입력된 후로부터 워드라인(WL)이 비활성화되기 전까지, 데이터 래치(275)에 래치된 데이터(LDTA)가 글로벌 입출력 라인 쌍(GIO1, GIOB1)을 통하여 입력되는 동안, 제1 연결 제어 신호(PMUXON1)가 하이 레벨로 활성화되어 엔모스 트랜지스터들(791, 792)이 턴-온되어 글로벌 입출력 라인(GIO1)과 로컬 입출력 라인(LIO1)이 연결되고, 상보 글로벌 입출력 라인(GIOB1)과 상보 로컬 입출력 라인(LIOB1)이 연결된다. 또한 컬럼 선택 신호(CSL)에 응답하여 컬럼 선택 스위치들(N6, N7)이 턴-온되어 로컬 입출력 라인(LIO1)과 비트라인(BL)이 연결되고, 상보 로컬 입출력 라인(LIO1)과 상보 비트라인(BLB)이 연결된다. 따라서 제2 전원 전압(VLSA)에 기초한 전하들이 제2 경로(PTH2)를 통하여 셀 커패시터(CC)에 저장됨으로써, 제2 기입 동작이 수행될 수 있다.
비트라인(BL)의 전위는 제1 기입 동작 동안에는 제1 전원 전압(VINTA)의 레벨로 상승할 수 있고, 제2 기입 동작 동안에는 제2 전원 전압(VLSA)의 레벨로 상승할 수 있다. 제1 기입 동작 동안에 셀 커패시터(CC)의 전압 레벨은 참조 번호(894)와 같이 상승할 수 있고, 제2 기입 동작 동안에 셀 커패시터(CC)의 전압 레벨은 참조 번호(896)와 같이 상승할 수 있다.
컬럼 선택 라인 드라이버(276)는 상기 제1 기입 동작 동안에 컬럼 선택 신호(CSL)를 제1 시간 구간 동안 활성화시키고, 상기 제2 기입 동작 동안에 컬럼 선택 신호(CSL)를 상기 제1 시간 구간 보다 큰 제2 시간 구간 동안 활성화시킬 수 있다. 타이밍 생성기(273)는 상기 제2 기입 동작 동안에 로컬 감지 인에이블 신호(PCLSAE)를 로우 레벨로 활성화시킬 수 있다.
따라서 본 발명의 실시예들에 따른 반도체 메모리 장치는 프리차지 커맨드 입력 후 워드라인이 비활성화될 때가지의 동안에 로컬 감지 증폭기에 제공되는 제2 전원 전압을 이용하여 데이터를 타겟 메모리 셀들에 기입하는 제2 기입 동작을 추가적으로 수행하여 기입 시간을 감소시킬 수 있다.
본 발명은 복수의 휘발성 메모리 셀들을 포함하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (20)
- 각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
외부의 메모리 컨트롤러로부터의 액티브 커맨드에 기초하여 상기 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장하고, 상기 액티브 커맨드 이후에 인가되는 제1 커맨드에 응답하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우의 상기 카운트 셀들에 저장된 상기 카운트 데이터를 독출하고, 상기 독출된 카운트 데이터를 갱신하고, 상기 갱신된 카운트 데이터를 상기 타겟 메모리 셀 로우의 상기 카운트 셀들에 재기입하는 내부 독출-수정-기입 동작을 수행하는 로우 해머 관리 회로; 및
컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 복수의 메모리 셀들 중 제1 메모리 셀을 액세스하고, 제1 전원 전압을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하거나, 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀에 상기 카운트 데이터를 재기입하는 내부 기입 동작의 기입 시간을 기준 기입 시간보다 감소시키는 컬럼 디코더를 포함하는 반도체 메모리 장치. - 제1항에 있어서, 상기 컬럼 디코더는
상기 제1 메모리 셀에 연결되는 비트라인 감지 증폭기에 제공되는 상기 제1 전원 전압을 이용하여 상기 제1 메모리 셀에 상기 데이터를 저장하는 노멀 기입 동작을 상기 기준 기입 시간보다 크거나 같은 제1 기입 시간 동안에 수행하고,
상기 제1 메모리 셀에 연결되는 로컬 감지 증폭기 회로에 제공되는 상기 제2 전원 전압을 이용하여 상기 내부 기입 동작을 상기 기준 기입 시간 보다 작은 제2 기입 시간 동안에 수행하는 것을 특징으로 하는 반도체 메모리 장치. - 제2항에 있어서, 상기 컬럼 디코더는
상기 제2 전원 전압을 이용하여 상기 내부 기입 동작 동안에 상기 제1 메모리 셀에 제공되는 전하들의 양을 상기 노멀 기입 동작에 동안에 상기 제2 메모리 셀에 제공되는 전하들의 양보다 증가시키는 것을 특징으로 하는 반도체 메모리 장치. - 제2항에 있어서, 상기 컬럼 디코더는
상기 내부 기입 동작 동안에 상기 로컬 감지 증폭기와 상기 비트라인을 연결시키는 컬럼 선택 스위치에 인가되는 컬럼 선택 신호의 활성화 구간과 상기 컬럼 선택 신호의 전압 레벨 중 적어도 하나를 증가시켜 상기 제1 메모리 셀에 제공되는 전하들의 양을 증가시키는 것을 특징으로 하는 반도체 메모리 장치. - 제2항에 있어서, 상기 컬럼 디코더는
상기 내부 기입 동작 동안에 상기 로컬 감지 증폭기를 활성화시키는 로컬 감지 인에이블 신호의 활성화 구간을 증가시켜 상기 제1 메모리 셀에 제공되는 전하들의 양을 증가시키는 것을 특징으로 하는 반도체 메모리 장치. - 제1항에 있어서,
상기 제1 커맨드를 수신하고, 제1 시간 구간 동안 제1 플래그 신호를 활성화시키는 제어 로직 회로;
상기 제1 메모리 셀에 연결되는 제1 비트라인 감지 증폭기; 및
상기 제1 비트라인 감지 증폭기와 제1 로컬 입출력 라인 쌍을 통하여 연결되며 제1 로컬 감지 증폭기를 포함하는 제1 로컬 감지 증폭기 회로를 더 포함하고,
상기 컬럼 디코더는
상기 제1 플래그 신호와 상기 컬럼 어드레스에 기초하여 상기 제1 비트라인 감지 증폭기 및 상기 제1 로컬 감지 증폭기 회로를 제어하는 서브 컬럼 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제6항에 있어서, 상기 서브 컬럼 디코더는
상기 데이터의 저장과 관련된 제1 컬럼 선택 신호를 생성하는 컬럼 선택 라인 드라이버;
상기 데이터의 저장과 관련되며, 상기 제1 로컬 감지 증폭기를 활성화시키는 제1 로컬 감지 인에이블 신호를 생성하는 로컬 감지 증폭기 드라이버;
상기 제1 컬럼 선택 신호와 상기 제1 플래그 신호에 기초하여 상기 카운트 데이터의 저장과 관련된 제2 컬럼 선택 신호를 생성하고 상기 제1 컬럼 선택 신호와 상기 제2 컬럼 선택 신호 중 하나를 컬럼 선택 신호로 제공하는 제1 신호 생성기; 및
상기 제1 로컬 감지 인에이블 신호와 상기 제1 플래그 신호에 기초하여 상기 카운트 데이터의 저장과 관련되며 상기 제1 로컬 감지 증폭기를 활성화시키는 제2 로컬 감지 인에이블 신호를 생성하고, 상기 제1 로컬 감지 증폭기 인에이블 신호와 상기 제2 로컬 감지 증폭기 인에이블 신호 중 하나를 로컬 감지 증폭기 인에이블 신호로 제공하는 제2 신호 생성기를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제7항에 있어서, 상기 제1 신호 생성기는
상기 제1 컬럼 선택 신호의 상승 천이에 응답하여 상기 제1 플래그 신호를 래치하여 상기 제2 컬럼 선택 신호를 제공하는 제1 래치;
상기 제1 플래그 신호에 기초하여 상기 제1 컬럼 선택 신호와 상기 제2 컬럼 선택 신호 중 하나를 상기 컬럼 선택 신호로 선택하는 제1 멀티플렉서;
상기 제1 로컬 감지 인에이블 신호의 하강 천이에 응답하여 상기 제1 플래그 신호를 래치하여 상기 제2 로컬 감지 증폭기 인에이블 신호를 제공하는 제2 래치; 및
상기 제1 플래그 신호에 기초하여 상기 제1 로컬 감지 인에이블 신호와 상기 제2 로컬 감지 인에이블 신호 중 하나를 상기 로컬 감지 인에이블 신호로 선택하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제8항에 있어서,
상기 제1 멀티플렉서는 상기 제1 플래그 신호가 제1 로직 레벨인 것에 응답하여 상기 제2 컬럼 선택 신호를 상기 컬럼 선택 신호로 출력하고,
상기 제2 멀티플렉서는 상기 제1 플래그 신호가 제1 로직 레벨인 것에 응답하여 상기 제2 로컬 감지 인에이블 신호를 상기 로컬 감지 인에이블 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치. - 제6항에 있어서, 상기 제1 로컬 감지 증폭기는
상기 제2 전원 전압과 제1 노드 사이에 연결되며, 상기 로컬 감지 인에이블 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
상기 제1 로컬 입출력 라인 쌍 중 로컬 입출력 라인과 상기 제1 노드 사이에 연결되며 상기 제1 로컬 입출력 라인 쌍 중 상보 로컬 입출력 라인에 연결되는 게이트를 구비하는 제2 피모스 트랜지스터; 및
상기 상보 로컬 입출력 라인과 상기 제1 노드 사이에 연결되며, 상기 로컬 입출력 라인에 연결되는 게이트를 구비하는 제3 피모스 트랜지스터를 포함하고,
상기 제1 비트라인과 상기 로컬 입출력 라인은 컬럼 선택 스위치에 의하여 연결되고,
상기 컬럼 선택 스위치는 상기 제1 비트라인과 상기 로컬 입출력 라인 사이에 연결되고, 컬럼 선택 신호를 수신하는 게이트를 구비하는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제1항에 있어서,
상기 로우 해머 관리 회로는 상기 카운팅 값들과 기준 횟수의 비교에 기초하여 상기 복수의 메모리 셀 로우들 중 집중적으로 액세스되는 하나 이상의 후보 해머 어드레스들을 제1 수만큼 저장할 수 있는 해머 어드레스 큐를 포함하고, 상기 저장된 후보 해머 어드레스들 중 하나를 해머 어드레스로 출력하고,
상기 해머 어드레스 큐는 상기 저장된 후보 해머 어드레스들의 수가 상기 제1 수에 도달하는 경우, 상기 메모리 컨트롤러에 제공되는 얼러트 신호의 로직 레벨을 변경하고, 상기 저장된 후보 해머 어드레스들 중 하나를 상기 해머 어드레스로 출력하고,
상기 반도체 메모리 장치는
상기 해머 어드레스를 수신하고, 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제11항에 있어서, 상기 로우 해머 관리 회로는
상기 타겟 메모리 셀 로우로부터 독출된 카운트 데이터를 갱신하여 갱신된 카운트 데이터를 출력하는 가산기; 및
상기 독출된 카운트 데이터를 상기 기준 횟수와 비교하여 제1 비교 신호를 출력하는 비교기를 더 포함하고,
상기 해머 어드레스 큐는,
상기 제1 비교 신호가 상기 독출된 카운트 데이터가 상기 기준 횟수 이상임을 나타내는 것에 응답하여 상기 타겟 메모리 셀 로우를 지정하는 타겟 액세스 어드레스를 저장하는 것을 특징으로 하는 반도체 메모리 장치. - 제12항에 있어서, 상기 해머 어드레스 큐는
상기 후보 해머 어드레스들을 저장하는 상기 제1 수의 선입-선출(first in-first out, 이하 'FIFO') 레지스터들; 및
상기 제1 수의 FIFO 레지스터들과 연결되어 상기 제1 수의 FIFO 레지스터들을 관리하고, 상기 제1 수의 FIFO 레지스터들 각각의 상기 후보 해머 어드레스의 저장 여부를 모니터링하고, 상기 제1 수의 FIFO 레지스터들에 저장된 상기 후보 해머 어드레스들의 수가 상기 제1 수에 도달하는 경우, 상기 후보 해머 어드레스들 중 가장 먼저 입력된 후보 해머 어드레스를 상기 해머 어드레스로 출력하고, 상기 얼러트 신호의 레벨을 제1 로직 레벨에서 상기 제1 로직 레벨과는 다른 제2 로직 레벨로 천이시키는 모니터 로직을 포함하고,
상기 리프레쉬 제어 회로는 상기 얼러트 신호의 천이에 응답하여 상기 메모리 컨트롤러로부터 제공된 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 응답하여 상기 하나 이상의 빅팀 메모리 셀 로우들에 대하여 상기 해머 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치. - 제12항에 있어서, 상기 리프레쉬 제어 회로는
상기 얼러트 신호의 천이에 응답하여 상기 메모리 컨트롤러로부터 제공된 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 응답하여 해머 리프레쉬 신호를 생성하는 리프레쉬 제어 로직;
리프레쉬 신호에 응답하여 리프레쉬 클럭 신호를 생성하는 리프레쉬 클럭 생성기;
상기 리프레쉬 클럭 신호에 기초하여 상기 복수의 메모리 셀 로우들의 노멀 리프레쉬 동작과 관련된 카운터 리프레쉬 어드레스를 생성하는 리프레쉬 카운터;
상기 해머 어드레스를 저장하고, 상기 해머 리프레쉬 신호를 출력하는 해머 어드레스 스토리지; 및
상기 해머 어드레스 스토리지로부터 출력되는 상기 해머 어드레스에 기초하여 상기 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들을 생성하는 맵퍼를 포함하는 반도체 메모리 장치. - 제1항에 있어서,
상기 메모리 셀 로우들 각각의 노멀 셀들에 저장되는 상기 데이터에 대하여 제1 에러 정정 코드(error correction code) 인코딩을 수행하여 패리티 데이터를 생성하고, 상기 카운트 데이터에 대하여 제2 ECC 인코딩을 수행하여 카운트 패리티 데이터를 생성하는 ECC 엔진; 및
상기 로우 해머 관리 회로와 상기 ECC 엔진을 제어하는 제어 로직 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제1항에 있어서,
상기 메모리 셀 어레이는
상기 데이터를 저장하는 상기 노멀 셀들과 상기 카운트 데이터를 저장하는 상기 카운트 셀들을 구비하는 노멀 셀 영역; 및
상기 패리티 데이터와 상기 카운트 패리티 데이터를 저장하는 패리티 셀 영역을 포함하고,
상기 노멀 셀 영역은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며 각각이 상기 복수의 휘발성 메모리 셀들을 구비하는 복수의 서브 어레이 블록들을 포함하고,
상기 복수의 서브 어레이 블록들 중 일부가 상기 카운터 셀들을 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
외부의 메모리 컨트롤러부터의 기입 커맨드에 수반되는 로우 어드레스에 기초하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우에 연결되는 제1 워드라인을 활성화시키는 로우 디코더; 및
컬럼 어드레스에 기초하여 제1 비트라인들을 통하여 타겟 메모리 셀 로우의 제1 메모리 셀들을 액세스하고, 프리차지 커맨드가 인가되기 전까지 전까지 제1 전원 전압을 이용하여 상기 제1 메모리 셀들에 데이터를 기입하는 제1 기입 동작을 수행하고, 상기 프리차지 커맨드가 인가된 후부터 상기 제1 워드라인이 비활성화될 때까지 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀들에 상기 데이터를 기입하는 제2 기입 동작을 수행하여 상기 데이터의 기입 시간을 감소시키는 컬럼 디코더를 포함하는 반도체 메모리 장치. - 제17항에 있어서,
상기 기입 커맨드를 수신하고 기입 신호를 생성하는 제어 로직;
상기 제1 메모리 셀들에 연결되는 제1 비트라인 감지 증폭기들; 및
상기 제1 비트라인 감지 증폭기들과 제1 로컬 입출력 라인들을 통하여 연결되는 제1 로컬 감지 증폭기들을 더 포함하고,
상기 컬럼 디코더는
상기 기입 신호에 기초하여 기입 플래그 신호를 저장하는 기입 플래그 래치;
상기 기입 플래그 래치에 저장된 상기 기입 플래그 신호와 상기 프리차지 커맨드에 상응하는 프리차지 신호에 기초하여 컬럼 선택 펄스, 상기 제1 로컬 감지 증폭기들을 활성화시키는 로컬 감지 인에이블 신호 및 구동 신호를 생성하는 타이밍 생성기;
상기 제1 기입 동작과 관련된 컬럼 어드레스를 저장하는 컬럼 어드레스 래치;
상기 제1 기입 동작과 관련된 데이터를 저장하는 데이터 래치;
상기 컬럼 선택 펄스 및 상기 래치된 컬럼 어드레스에 기초하여 상기 제1 비트라인들과 상기 제1 로컬 입출력 라인들을 연결시키는 컬럼 선택 스위치들에 인가되는 컬럼 선택 신호를 생성하는 컬럼 선택 라인 드라이버; 및
상기 제1 로컬 감지 증폭기들과 제1 글로벌 입출력 라인을 통하여 연결되고, 상기 구동 신호 및 상기 래치된 데이터에 기초하여 상기 제1 글로벌 입출력 라인을 구동시키는 글로벌 입출력 라인 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제18항에 있어서,
상기 컬럼 선택 라인 드라이버는 상기 제1 기입 동작 동안에 상기 컬럼 선택 신호를 제1 시간 구간 동안 활성화시키고, 상기 제2 기입 동작 동안에 상기 컬럼 선택 신호를 상기 제1 시간 구간 보다 큰 제2 시간 구간 동안 활성화시키고,
상기 타이밍 생성기는 상기 제2 기입 동작 동안에 상기 로컬 감지 인에이블 신호를 로우 레벨로 활성화시키는 것을 특징으로 하는 반도체 메모리 장치. - 반도체 메모리 장치; 및
상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
상기 반도체 메모리 장치는
각각이 복수의 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
상기 메모리 컨트롤러로부터의 액티브 커맨드에 기초하여 상기 복수의 메모리 셀 로우들 각각의 액티브 횟수를 카운팅하여 카운트 값들을 카운트 데이터로서 상기 복수의 메모리 셀 로우들 각각의 카운트 셀들에 저장하고, 상기 액티브 커맨드 이후에 인가되는 제1 커맨드에 응답하여 상기 복수의 메모리 셀 로우들 중 타겟 메모리 셀 로우의 상기 카운트 셀들에 저장된 상기 카운트 데이터를 독출하고, 상기 독출된 카운트 데이터를 갱신하고, 상기 갱신된 카운트 데이터를 상기 타겟 메모리 셀 로우의 상기 카운트 셀들에 재기입하는 내부 독출-수정-기입 동작을 수행하는 로우 해머 관리 회로; 및
컬럼 어드레스에 기초하여 제1 비트라인을 통하여 상기 복수의 메모리 셀들 중 제1 메모리 셀을 액세스하고, 제1 전원 전압을 이용하여 상기 제1 메모리 셀에 데이터를 기입하거나, 상기 제1 전원 전압보다 높은 레벨을 가지는 제2 전원 전압을 이용하여 상기 제1 메모리 셀에 상기 카운트 데이터를 재기입하는 내부 기입 동작의 기입 시간을 기준 기입 시간보다 감소시키는 컬럼 디코더를 포함하는 메모리 시스템.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP23168283.2A EP4300499A1 (en) | 2022-06-28 | 2023-04-17 | Semiconductor memory device |
| TW112116327A TW202401427A (zh) | 2022-06-28 | 2023-05-02 | 半導體記憶體裝置及包括其的記憶體系統 |
| US18/196,703 US20230420033A1 (en) | 2022-06-28 | 2023-05-12 | Semiconductor memory device and memory system including the same |
| CN202310721706.6A CN117316231A (zh) | 2022-06-28 | 2023-06-16 | 半导体存储器件和包括该半导体存储器件的存储器系统 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220078650 | 2022-06-28 | ||
| KR20220078650 | 2022-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240002114A true KR20240002114A (ko) | 2024-01-04 |
Family
ID=89542677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220123005A KR20240002114A (ko) | 2022-06-28 | 2022-09-28 | 반도체 메모리 장치 및 메모리 시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20240002114A (ko) |
-
2022
- 2022-09-28 KR KR1020220123005A patent/KR20240002114A/ko unknown
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