CN116895312A - 半导体存储器装置和包括半导体存储器装置的存储器系统 - Google Patents

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Abstract

公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括行锤击管理电路和刷新控制电路。行锤击管理电路对每个存储器单元行的访问次数进行计数，以将计数值作为计数数据存储在每个存储器单元行的计数单元中。行锤击管理电路中的锤击地址队列存储被密集访问的候选锤击地址；响应于候选锤击地址的数量达到第二数量，转变提供给存储器控制器的错误信号的逻辑电平，并且响应于候选锤击地址的数量达到第一数量，输出候选锤击地址中的一个作为锤击地址。刷新控制电路对物理上邻近于对应于锤击地址的存储器单元行的牺牲存储器单元行执行锤击刷新操作。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统
本申请要求于2022年4月11日在韩国知识产权局提交的第10-2022-0044441号韩国专利申请、于2022年4月27日在韩国知识产权局提交的第10-2022-0051804号韩国专利申请、于2022年4月19日在美国专利商标局提交的第63/332,389号美国临时申请以及于2022年8月10日在美国专利商标局提交的第17/885,081号美国专利申请的优先权，所述专利申请的公开通过引用全部包括于此。
技术领域
本公开的实施例涉及存储器，更具体地，涉及能够防御行锤击攻击(row hammerattack)的半导体存储器装置和包括半导体存储器装置的存储器系统。
背景技术
半导体存储器装置可被分类为易失性存储器装置或非易失性存储器装置。易失性存储器装置是指在失去电力时丢失存储在其中的数据的存储器装置。作为易失性存储器装置的示例，动态随机访问存储器(DRAM)可用在各种装置(诸如，移动系统、服务器或图形装置)中。
发明内容
示例实施例可提供一种能够在管理所有多个存储器单元行的行锤击的同时防御行锤击攻击的半导体存储器装置。
示例实施例可提供一种存储器系统，所述存储器系统包括能够在管理所有多个存储器单元行的行锤击的同时防御行锤击攻击的半导体存储器装置。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行。所述多个存储器单元行中的每个包括多个存储器单元。行锤击管理电路响应于来自外部存储器控制器的激活命令，对与所述多个存储器单元行中的每个相关联的访问次数进行计数，以将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。行锤击管理电路包括锤击地址队列。锤击地址队列基于计数值与第一参考次数的比较，根据先入先出(FIFO)方案存储存储所述多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量；响应于存储在其中的候选锤击地址的数量达到等于或小于第一数量的第二数量，转变提供给存储器控制器的错误信号的逻辑电平；响应于存储在其中的候选锤击地址的数量达到第一数量，输出存储在其中的候选锤击地址中的一个作为锤击地址。刷新控制电路接收锤击地址，并且对物理上邻近于对应于锤击地址的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行。所述多个存储器单元行中的每个包括多个存储器单元。行锤击管理电路响应于来自外部存储器控制器的激活命令，对与所述多个存储器单元行中的每个相关联的访问次数进行计数，以将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。行锤击管理电路包括锤击地址队列。锤击地址队列基于计数值与第一参考次数的第一比较，根据先入先出(FIFO)方案存储所述多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量；基于在候选锤击地址被存储在所述多个FIFO寄存器中之后还与候选锤击地址中的每个相关联的计数数据与第二参考次数和第三参考次数的第二比较，转变提供给存储器控制器的错误信号的逻辑电平；以及基于第二比较的结果，输出存储在其中的候选锤击地址中的一个作为锤击地址。刷新控制电路接收锤击地址，并且对物理上邻近于对应于锤击地址的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
根据示例实施例，一种存储器系统包括半导体存储器装置和控制所述半导体存储器装置的存储器控制器。所述半导体存储器装置包括存储器单元阵列、行锤击管理电路和刷新控制电路。存储器单元阵列包括多个存储器单元行。所述多个存储器单元行中的每个包括多个存储器单元。行锤击管理电路响应于来自存储器控制器的激活命令，对与所述多个存储器单元行中的每个相关联的访问次数进行计数，以将计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中。行锤击管理电路包括锤击地址队列。锤击地址队列基于计数值与第一参考次数的比较，根据先入先出(FIFO)方案存储所述多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量；响应于存储在其中的候选锤击地址的数量达到等于或小于第一数量的第二数量，转变提供给存储器控制器的错误信号的逻辑电平；响应于存储在其中的候选锤击地址的数量达到第一数量，输出存储在其中的候选锤击地址中的一个作为锤击地址。刷新控制电路接收锤击地址，并且对物理上邻近于对应于锤击地址的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。行锤击管理电路还包括随机数生成器。随机数生成器在所述半导体存储器装置的通电序列期间基于来自存储器控制器的随机初始化命令生成将被存储在所述多个存储器单元行中的每个的计数单元中的随机计数数据。
因此，根据示例实施例的半导体存储器装置可将多个存储器单元行中的每个的激活计数作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，并且可基于在激活命令之后施加的后续命令来更新计数数据。另外，行锤击管理电路中的锤击地址队列可响应于候选锤击地址存储在锤击地址队列中的全部或部分FIFO寄存器中，将提供给存储器控制器的错误信号的逻辑电平从第一逻辑电平转变到第二逻辑电平。因此，所述半导体存储器装置可在候选锤击地址存储在锤击地址队列中之后管理对候选锤击地址的行锤击攻击。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上和其他特征将变得更加清楚。
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1中的存储器控制器的框图。
图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
图4示出根据示例实施例的图3的半导体存储器装置中的第一存储体阵列的示例。
图5A是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图5B是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
图6是示出根据示例实施例的图3中的刷新控制电路的示例的框图。
图7是示出根据示例实施例的图6中示出的刷新时钟发生器的示例的电路图。
图8是示出根据示例实施例的图6中的刷新时钟发生器的示例的电路图。
图9示出根据示例实施例的图5A或图5B的行锤击管理电路中的锤击地址队列的示例。
图10是示出根据示例实施例的图9的锤击地址队列的示例操作的时序图。
图11示出根据示例实施例的图5A或图5B的行锤击管理电路中的锤击地址队列的示例。
图12A示出根据示例实施例的图5A或图5B的行锤击管理电路中的锤击地址队列的示例。
图12B示出根据示例实施例的图12A的锤击地址队列的示例操作。
图13示出根据一些示例实施例的图3的半导体存储器装置中的第一存储体阵列和第一感测放大器。
图14示出根据示例实施例的图13中的第一存储体阵列的一部分。
图15示出根据示例实施例的用于解释写入操作的图3的半导体存储器装置的一部分。
图16示出根据示例实施例的用于解释读取操作的图3的半导体存储器装置的一部分。
图17是示出根据示例实施例的图3的半导体存储器装置中的ECC引擎的示例的框图。
图18是示出根据示例实施例的图3中的第一存储体阵列的示例的框图。
图19至图21示出根据示例实施例的可在图1的存储器系统中使用的示例命令。
图22和图23分别示出根据示例实施例的当存储器系统使用激活计数更新命令时存储器系统的命令协议的示例。
图24示出根据示例实施例的当存储器系统基于预充电命令更新计数数据时存储器系统的命令协议的示例。
图25示出根据示例实施例的当存储器系统基于包括自动预充电的读取命令或包括自动预充电的写入命令更新计数数据时存储器系统的命令协议的示例。
图26是示出根据示例实施例的用于描述生成锤击刷新地址的存储器单元阵列的一部分的示图。
图27是示出根据示例实施例的用于描述响应于第二类型的锤击地址而生成锤击刷新地址的存储器单元阵列的一部分的示图。
图28A、图28B和图29是示出根据示例实施例的图6的刷新控制电路的示例操作的时序图。
图30示出根据示例实施例的当存储器系统使用随机初始化命令时存储器系统的命令协议的示例。
图31是示出根据示例实施例的存储器系统的操作的流程图。
图32是示出根据示例实施例的半导体存储器装置的框图。
图33A和图33B示出根据示例实施例的半导体存储器装置的示例状态图。
图34是示出根据示例实施例的半导体存储器装置的框图。
图35是示出根据示例实施例的包括堆叠的存储器装置的半导体封装件的配置图。
图36是示出根据示例实施例的具有四列存储器模块的存储器系统的框图。
图37示出根据示例实施例的图36中的半导体存储器装置中的每个中的模式寄存器的示例。
具体实施方式
在下文中将参照附图更全面地描述本公开的实施例。在整个附图中，相同的附图标记可指代相同的元件。
将理解，术语“第一”、“第二”、“第三”等在此用于将一个元件与另一个元件区分开，而元件不受这些术语的限制。因此，示例实施例中的“第一”元件可在另一示例实施例中被描述为“第二”元件。
应当理解，除非上下文另有明确指示，否则每个示例实施例中的特征或方面的描述通常应被认为可用于其他实施例中的其他类似特征或方面。
如在此所使用的，除非上下文另有明确指示，否则单数形式意在也包括复数形式。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器30和半导体存储器装置200。
存储器控制器30可控制存储器系统20的总体操作。存储器控制器30可控制外部主机与半导体存储器装置200之间的总体数据交换。例如，存储器控制器30可响应于来自主机的请求，将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。
另外，存储器控制器30可将操作命令发布到半导体存储器装置200，以控制半导体存储器装置200。在一些示例实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如，以动态随机访问存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)、DDR6 SDRAM等为例)。
存储器控制器30将时钟信号CK(也称为命令时钟信号)、命令CMD和地址(信号)ADDR发送到半导体存储器装置200。在此，为便于描述，时钟信号CK、命令CMD和地址ADDR的术语与多个时钟信号CK、多个命令CMD和多个地址ADDR的术语可互换使用。当存储器控制器30将数据信号DQ写入半导体存储器装置200中时，存储器控制器30可将数据选通信号DQS发送到半导体存储器装置200。当存储器控制器30从半导体存储器装置200读取数据信号DQ时，半导体存储器装置200可将数据选通信号DQS发送到存储器控制器30。地址ADDR可伴随有命令CMD，并且地址ADDR也可被称为访问地址。
存储器控制器30可包括刷新管理(RFM)控制逻辑100，刷新管理(RFM)控制逻辑100生成与多个存储器单元行的行锤击相关联的RFM命令。
半导体存储器装置200包括存储数据信号DQ的存储器单元阵列310、控制逻辑电路210和行锤击(RH)管理电路500。
控制逻辑电路210可控制半导体存储器装置200的操作。存储器单元阵列310可包括多个存储器单元行，并且每个存储器单元行可包括多个(易失性)存储器单元。
行锤击管理电路500可响应于来自存储器控制器30的激活命令(activecommand)，对与多个存储器单元行中的每个相关联的访问次数进行计数，以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中。行锤击管理电路500可根据计数值与第一参考次数(例如，图5A中示出的NTH1)的比较，基于先入先出(FIFO)存储多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量；可响应于存储在其中的候选锤击地址的数量达到等于或小于第一数量的第二数量，转变提供给存储器控制器30的错误信号ERR的逻辑电平；并且可响应于存储在其中的候选锤击地址的数量达到第一数量，输出存储在其中的候选锤击地址中的一个作为锤击地址。在此，术语“密集访问”可表示特定的存储器单元行被访问与第一参考次数相同的次数或比第一参考次数更多的次数。
响应于后续命令(诸如，在激活命令之后施加的预充电命令或激活计数更新命令)，行锤击管理电路500可执行内部读取-更新-写入操作，以从多个存储器单元行之中的目标存储器单元行读取计数数据，更新读取的计数数据，并且将更新的计数数据写入目标存储器单元行中。
行锤击管理电路500可响应于后续命令而更新存储在目标存储器单元行的计数单元中的计数值。激活计数更新命令可以是用于指定内部读取-更新-写入操作的专用命令，激活计数更新命令在对目标存储器单元行的读取命令或写入命令之后且在对目标存储器单元行进行预充电之前被施加到半导体存储器装置200。
在示例实施例中，锤击管理电路500可响应于包括自动预充电的读取命令或包括自动预充电的写入命令，在对目标存储器单元行进行预充电之前执行内部读取-更新-写入操作，所述读取命令或写入命令在激活命令被施加之后选择性地施加。
半导体存储器装置200由于存储数据的存储器单元的电荷泄漏而周期性地执行刷新操作。由于半导体存储器装置200的制造工艺的小型化，存储器单元的存储电容减小，刷新周期缩短。因为随着半导体存储器装置200的存储器容量的增加，整个刷新时间增加，所以刷新周期被进一步缩短。
为了补偿由于对特定行或锤击地址的密集访问导致的邻近存储器单元的劣化，采用目标行刷新(TRR)方案并且开发存储器内刷新(in-memory refresh)方案以减少存储器控制器的负担。在实施例中，存储器控制器完全负责TRR方案中的锤击刷新操作，并且半导体存储器装置完全负责存储器内刷新方案中的锤击刷新操作。
随着存储器容量的增加以及对半导体存储器装置的低功耗的需求的增加，对用于存储器内刷新的增加的芯片尺寸开销的需求可能很高。另外，由于即使不存在密集访问也实施锤击刷新操作的半导体存储器装置而增加功耗。另外，选自多个存储器单元行的存储器单元行中的一些存储器单元行的行锤击被管理。
在根据示例实施例的存储器系统20中，行锤击管理电路500对与多个存储器单元行相关联的激活次数中的每个进行计数，以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中，并且可基于计数值管理所有存储器单元行的行锤击，半导体存储器装置200可使用错误信号ERR来向存储器控制器30通知包括在行锤击管理电路500中的锤击地址的状态并存储候选锤击地址。
图2是示出根据示例实施例的图1中的存储器控制器的框图。
参照图2，存储器控制器30可包括通过总线31彼此连接的中央处理器(CPU)35、RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。
CPU 35可控制存储器控制器30的总体操作。CPU 35可通过总线31控制RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。
刷新逻辑40可基于半导体存储器装置200的刷新间隔，生成用于刷新多个存储器单元行的存储器单元的自动刷新命令。
主机接口50可执行与主机的接口连接。
调度器55可管理在存储器控制器30中生成的命令序列的调度和传输。调度器55可经由存储器接口60将激活命令和后续命令发送到半导体存储器装置200，并且半导体存储器装置200可更新每个存储器单元行的激活计数，以管理所有存储器单元行的行锤击。
存储器接口60可执行与半导体存储器装置200的接口连接。
图3是示出根据示例实施例的图1中的半导体存储器装置的示例的框图。
参照图3，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列310、感测放大器单元285、I/O门控电路290、纠错码(ECC)引擎350、时钟缓冲器225、选通信号生成器235、行锤击管理电路500和数据I/O缓冲器320。
存储器单元阵列310可包括第一存储体阵列310a至第十六存储体阵列310s。行解码器260可包括分别连接到第一存储体阵列310a至第十六存储体阵列310s的第一行解码器260a至第十六行解码器260s。列解码器270可包括分别连接到第一存储体阵列310a至第十六存储体阵列310s的第一列解码器270a至第十六列解码器270s。感测放大器单元285可包括分别连接到第一存储体阵列310a至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行解码器260a至第十六行解码器260s、第一列解码器270a至第十六列解码器270s以及第一感测放大器285a至第十六感测放大器285s可形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s中的每个包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储器单元MC。
地址寄存器220可从存储器控制器30接收地址ADDR，地址ADDR包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器220可将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可将接收的行地址ROW_ADDR提供给行地址复用器240，并且可将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可响应于存储体地址BANK_ADDR而生成存储体控制信号。第一行解码器260a至第十六行解码器260s中的对应于存储体地址BANK_ADDR的一个响应于存储体控制信号而被激活，并且第一列解码器270a至第十六列解码器270s中的对应于存储体地址BANK_ADDR的一个响应于存储体控制信号而被激活。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址复用器240输出的行地址SRA被施加到第一行解码器260a至第十六行解码器260s。
刷新控制电路400可响应于来自控制逻辑电路210的第一刷新控制信号IREF1和第二刷新控制信号IREF2，在正常刷新模式下依序增大或减小刷新行地址REF_ADDR。刷新控制电路400可在锤击刷新模式下接收锤击地址HADDR，并且可输出一个或多个锤击刷新地址作为刷新行地址REF_ADDR，一个或多个锤击刷新地址指定物理上邻近于“对应于锤击地址的存储器单元行”的一个或多个牺牲存储器单元行。
第一行解码器260a至第十六行解码器260s中的由存储体控制逻辑230激活的一个可对从行地址复用器240输出的行地址SRA进行解码，并且可激活对应于行地址SRA的字线。例如，激活的存储体行解码器将字线驱动电压施加到对应于行地址的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且可临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可生成列地址COL_ADDR'，列地址COL_ADDR'是接收的列地址COL_ADDR的增量。列地址锁存器250可将临时存储的或生成的列地址COL_ADDR'施加到第一列解码器270a至第十六列解码器270s。
第一列解码器270a至第十六列解码器270s中的被激活的列解码器通过I/O门控电路290激活对应于存储体地址BANK_ADDR和列地址COL_ADDR的感测放大器。
I/O门控电路290可包括用于门控输入/输出数据的电路，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的被选择的存储体阵列读取的码字CW(例如，图16中的读取码字RCW)由连接到将从其读取数据的选择的存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC引擎350对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可作为数据DTA(例如，图16中的校正后的数据C_DTA)被提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据DTA转换成数据信号DQ，并且可将数据信号DQ连同数据选通信号DQS一起发送到存储器控制器30。
可将待写入第一存储体阵列310a至第十六存储体阵列310s中的被选择的一个存储体阵列中的数据信号DQ从存储器控制器30提供给数据I/O缓冲器320。数据I/O缓冲器320可将数据信号DQ转换为数据DTA，并且可将数据DTA提供给ECC引擎350。ECC引擎350可对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎350可将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可通过写入驱动器将码字CW写入被选择的一个存储体阵列中的子页中。
数据I/O缓冲器320可通过在半导体存储器装置200的写入操作中将数据信号DQ转换为数据DTA而将来自存储器控制器30的数据信号DQ提供给ECC引擎350，并且可在半导体存储器装置200的读取操作中将来自ECC引擎350的数据DTA转换为数据信号DQ且可将数据信号DQ和数据选通信号DQS发送到存储器控制器30。
ECC引擎350基于来自控制逻辑电路210的第二控制信号CTL2，可对数据DTA执行ECC编码，并且可对码字CW执行ECC解码。ECC引擎350可基于来自控制逻辑电路210的第二控制信号CTL2，对从行锤击管理电路500提供的计数数据CNTD执行ECC编码和ECC解码。
时钟缓冲器225可接收时钟信号CK，可通过缓冲时钟信号CK而生成内部时钟信号ICK，并且可将内部时钟信号ICK提供给处理命令CMD和地址ADDR的电路组件。
选通信号生成器235可接收时钟信号CK，可基于时钟信号CK生成数据选通信号DQS，并且可将数据选通信号DQS提供给存储器控制器30。
行锤击管理电路500可响应于来自存储器控制器30的激活命令，对与多个存储器单元行中的每个相关联的访问次数进行计数，以将计数值作为计数数据存储在多个存储器单元行中的每个的计数单元中。行锤击管理电路500可基于计数值与第一参考次数(例如，图5A中示出的NTH1)的比较，根据先入先出(FIFO)存储多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量；可响应于存储在其中的候选锤击地址的数量达到等于或小于第一数量的第二数量，转变通过错误引脚201提供给存储器控制器30的错误信号ERR的逻辑电平；并且可响应于存储在其中的候选锤击地址的数量达到第一数量，将存储在其中的候选锤击地址中的一个作为锤击地址HADDR提供给刷新控制电路400。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200执行写入操作、读取操作、正常刷新操作和锤击刷新操作的控制信号。控制逻辑电路210可包括命令解码器211和模式寄存器212，命令解码器211对从存储器控制器30接收的命令CMD进行解码，模式寄存器212设置半导体存储器装置200的操作模式。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码而生成对应于命令CMD的控制信号。控制逻辑电路210可将第一控制信号CTL1提供给I/O门控电路290，将第二控制信号CTL2提供给ECC引擎350，并将第三控制信号CTL3提供给行锤击管理电路500。另外，命令解码器211可通过对命令CMD进行解码来生成内部命令信号，内部命令信号包括第一刷新控制信号IREF1、第二刷新控制信号IREF2、激活信号IACT、预充电信号IPRE、读取信号IRD和写入信号IWR。
图4示出根据示例实施例的图3的半导体存储器装置中的第一存储体阵列的示例。
参照图4，第一存储体阵列310a包括多条字线WL0至WLm-1(m是大于2的自然数)、多条位线BTL0至BTLn-1(n是大于2的自然数)、以及设置在字线WL0至WLm-1与位线BTL0至BTLn-1之间的交叉点处的多个存储器单元MC。存储器单元MC中的每个包括连接到字线WL0至WLm-1中的每条字线和位线BTL0至BTLn-1中的每条位线的单元晶体管以及连接到单元晶体管的单元电容器。存储器单元MC中的每个可具有DRAM单元结构。字线WL0至WLm-1中的每条字线沿第一方向D1延伸，并且位线BTL1至BTLn-1中的每条位线沿与第一方向D1交叉的第二方向D2延伸。
连接到多个存储器单元MC的字线WL0至WLm-1可被称为第一存储体阵列310a的行，并且连接到多个存储器单元MC的位线BTL0至BTLn-1可被称为第一存储体阵列310a的列。
图5A是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
参照图5A，行锤击管理电路500a可包括加法器510a(其也可被称为加法器电路)、比较器520(其也可被称为比较器电路)、寄存器540和锤击地址队列600。在示例实施例中，行锤击管理电路500a还可包括随机数生成器RNG 550(其也可被称为随机数生成器电路)。
加法器510a更新从目标存储器单元行的计数单元读取的读取计数数据CNTD，以通过将计数数据CNTD增加1来提供更新的计数数据UCNTD，计数数据CNTD从目标存储器单元行的计数单元读取，并且被执行ECC解码操作。加法器510a可更新读取的计数数据CNTD。加法器510a可用递增计数器(up-counter)来实现。
更新的计数数据UCNTD被提供给ECC引擎350，并且ECC引擎350对更新的计数数据UCNTD执行ECC编码操作。
寄存器540可存储第一参考次数NTH1。比较器520可将读取的计数数据CNTD与第一参考次数NTH1进行比较，以输出指示比较结果的第一比较信号CS1。
第一参考次数NTH1可包括默认参考次数和默认参考次数的倍数。因此，第一比较信号CS1可包括多个位。
响应于第一比较信号CS1指示读取的计数数据CNTD等于或大于第一参考次数NTH1，锤击地址队列600可将指定目标存储器单元行的目标访问地址T_ROW_ADDR存储为候选锤击地址，并且可向图3中的刷新控制电路400提供存储在锤击地址队列600中的候选锤击地址中的一个作为锤击地址HADDR。锤击地址队列600可将访问次数等于或大于第一参考次数NTH1的目标访问地址T_ROW_ADDR存储为候选锤击地址，并且可基于存储在其中的候选锤击地址的数量来指示锤击地址队列600的状态。
随机数生成器550可基于随机初始化信号RN_INIT，生成将被存储在多个存储器单元行中的每个的计数单元中的随机计数数据RCNTD，并且可通过ECC引擎350将随机计数数据RCNTD存储在存储器单元行中的每个中的计数单元中，随机初始化信号RN_INIT基于在半导体存储器装置200的通电序列期间来自存储器控制器30的随机初始化命令。随机初始化信号RN_INIT可从图3中的控制逻辑电路210提供，并且可被包括在第三控制信号CTL3中。
图5B是示出根据示例实施例的图3的半导体存储器装置中的行锤击管理电路的示例的框图。
参照图5B，行锤击管理电路500b可包括加法器510b、比较器520、寄存器540、(tRAS)计数器560(其也可被称为计数器电路)和锤击地址队列600。行锤击管理电路500b还可包括随机数生成器550。
图5B的行锤击管理电路500b与图5A的行锤击管理电路500a的不同之处在于行锤击管理电路500b还包括计数器560，并且不同之处在于加法器510b的操作。
计数器560可通过响应于接收到激活信号IACT而开始计数操作，并响应于接收到预充电信号IPRE而结束计数操作来生成间隔计数值ICNT，并且可将间隔计数值ICNT提供给加法器510b。因此，间隔计数值ICNT可表示目标存储器单元行的激活时间间隔tRAS。也就是说，因为激活信号IACT与激活命令相关联，并且预充电信号IPRE与预充电命令相关联，所以计数器560可对目标存储器单元行的激活命令与预充电命令之间的时序间隔进行计数。
加法器510b可读取间隔计数值ICNT和从目标存储器单元行的计数单元读取的计数数据CNTD，以提供更新的计数数据UCNTD1。在计数数据CNTD从目标存储器单元行的计数单元读取并且计数数据CNTD被执行ECC解码操作之后，计数数据CNTD被提供给加法器510b。因此，更新的计数数据UCNTD1可反映目标存储器单元行的激活时间间隔tRAS。更新的计数数据UCNTD1被提供给ECC引擎350，并且ECC引擎350对更新的计数数据UCNTD1执行ECC编码操作。
因此，行锤击管理电路500b可通过反映目标存储器单元行的激活时间间隔tRAS来确定锤击地址HADDR，并且可防止由于使能的字线(例如，目标存储器单元行)而产生的通过门效应(pass gate effect)。
图6是示出根据示例实施例的图3中的刷新控制电路的示例的框图。
参照图6，刷新控制电路400可包括刷新控制逻辑410、刷新时钟发生器420(其也可被称为刷新时钟发生器电路)、刷新计数器430(其也可被称为刷新计数器电路)和锤击刷新地址生成器440。
刷新控制逻辑410可响应于刷新管理信号RFMS而提供模式信号MS。另外，刷新控制逻辑410可响应于第一刷新控制信号IREF1和第二刷新控制信号IREF2中的一个，向锤击刷新地址生成器440提供锤击刷新信号HREF，以控制锤击地址的输出时序。
图3中的控制逻辑电路210可基于来自存储器控制器30的刷新管理命令，向刷新控制电路400提供刷新管理信号RFMS。
刷新时钟发生器420可基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS生成指示正常刷新操作的时序的刷新时钟信号RCK。刷新时钟发生器420可响应于接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活的时间期间生成刷新时钟信号RCK。
当来自存储器控制器30的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，图3中的控制逻辑电路210可将第一刷新控制信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD对应于自刷新进入命令时，控制逻辑电路210可将第二刷新控制信号IREF2施加到刷新控制电路400，并且第二刷新控制信号IREF2从控制逻辑电路210接收自刷新进入命令时的时间点到控制逻辑电路210接收自刷新退出命令时的时间点被激活。
刷新计数器430可通过在刷新时钟信号RCK的时段执行计数操作而生成顺序地指定存储器单元行的计数器刷新地址CREF_ADDR，并且可将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。
锤击刷新地址生成器440可包括锤击地址存储装置450和映射器460(其也可被称为映射器电路)。
锤击地址存储装置450可存储锤击地址HADDR，并且可响应于锤击刷新信号HREF将锤击地址HADDR输出到映射器460。映射器460可生成锤击刷新地址HREF_ADDR，锤击刷新地址HREF_ADDR指定物理上邻近于“对应于锤击地址HADDR的存储器单元行”的一个或多个牺牲存储器单元行。
锤击刷新地址生成器440可将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图3中的行地址复用器240。
图7是示出根据示例实施例的图6中示出的刷新时钟发生器的示例的电路图。
参照图7，刷新时钟发生器420a可包括多个振荡器421、422和423(例如，振荡器A、振荡器B和振荡器C)、复用器424以及解码器425a。解码器425a可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS1。振荡器421、422和423生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。复用器424响应于时钟控制信号RCS1选择刷新时钟信号RCK1、RCK2和RCK3中的一个以提供刷新时钟信号RCK。
因为模式信号MS指示发生行锤击事件，所以刷新时钟发生器420a可通过选择刷新时钟信号RCK1、RCK2和RCK3中的一个来调整刷新循环。
图8是示出根据示例实施例的图6中的刷新时钟发生器的示例的电路图。
参照图8，刷新时钟发生器420b可包括解码器425b、偏置单元426和振荡器427。
解码器425b可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS2。偏置单元426响应于时钟控制信号RCS2生成控制电压VCON。振荡器427根据控制电压VCON生成具有可变周期的刷新时钟信号RCK。
因为模式信号MS指示发生行锤击事件，所以刷新时钟发生器420b可通过基于时钟控制信号RCS2改变刷新时钟信号RCK的周期来调整刷新循环。
图9示出根据示例实施例的图5A或图5B的行锤击管理电路中的锤击地址队列的示例。
参照图9，锤击地址队列600a可包括多个FIFO寄存器610a、610b、……、610h以及监测器逻辑650a(其也可被称为监测器逻辑电路)。多个FIFO寄存器610a、610b、……、610h的数量可对应于第一数量。
多个FIFO寄存器610a、610b、……、610h可基于FIFO方案从输入端子IN到输出端子OUT存储多达第一数量的多个候选锤击地址CHADDRa、CHADDRb、……、CHADDRh。
监测器逻辑650a可连接到多个FIFO寄存器610a、610b、……、610h，可管理多个FIFO寄存器610a、610b、……、610h，并且可监测多个FIFO寄存器610a、610b、……、610h中的每个是否存储候选锤击地址。响应于存储在多个FIFO寄存器610a、610b、……、610h中的候选锤击地址的数量达到第一数量(即，响应于多个FIFO寄存器已满)，监测器逻辑650a可输出所有候选锤击地址之中的首先被输入的候选锤击地址作为锤击地址HADDR，并且可通过响应于输出锤击地址HADDR而将错误信号ERR1的逻辑电平从第一逻辑电平转变为不同于第一逻辑电平的第二逻辑电平而向存储器控制器30通知锤击地址队列600a的状态。
响应于错误信号ERR1的转变，图2的存储器控制器30将刷新管理命令施加到半导体存储器装置200，并且监测器逻辑650a可响应于基于锤击地址HADDR的锤击刷新操作完成，将错误信号ERR1转变到第一逻辑电平。也就是说，监测器逻辑650a可在从监测器逻辑650a输出锤击地址HADDR的时间点过去预定时间间隔之后响应于锤击刷新操作而将错误信号ERR1转变到第一逻辑电平。
图10是示出根据示例实施例的图9的锤击地址队列的示例操作的时序图。
在图10中，假设图9中的多个FIFO寄存器610a、610b、……、610h包括三个FIFO寄存器610a、610b和610c，并且由行地址RA＝x、行地址RA＝y和行地址RA＝z指定的存储器单元行被重复地访问。另外，假设第一参考次数NTH1对应于1024。
在图10中，ACT-x表示伴随行地址RA＝x的激活命令，PRE-x表示对由行地址RA＝x指定的存储器单元行的预充电命令，ACT-y表示伴随行地址RA＝y的激活命令，PRE-y表示对由行地址RA＝y指定的存储器单元行的预充电命令，ACT-z表示伴随行地址RA＝z的激活命令，并且PRE-z表示对由行地址RA＝z指定的存储器单元行的预充电命令。
参照图9和图10，响应于与“由行地址RA＝x指定的存储器单元行”相关联的计数值(例如，计数数据CNTD)达到1024，将行地址RA＝x作为候选锤击地址存储在FIFO寄存器610a中。响应于与“由行地址RA＝y指定的存储器单元行”相关联的计数值(例如，计数数据CNTD)达到1024，将行地址RA＝y作为候选锤击地址存储在FIFO寄存器610b中。响应于与“由行地址RA＝z指定的存储器单元行”相关联的计数值(例如，计数数据CNTD)达到1024，将行地址RA＝z作为候选锤击地址存储在FIFO寄存器610c中。
因为所有的FIFO寄存器610a、610b和610c都存储候选锤击地址，所以监测器逻辑650a通过将错误信号ERR1转变到第二逻辑电平来向存储器控制器30通知锤击地址队列600a已满(即，锤击地址队列600a中不存在可用空间)。响应于错误信号ERR1的转变，存储器控制器30可停止将激活命令施加到半导体存储器装置200，并且可将刷新管理RFM命令施加到半导体存储器装置200。监测器逻辑650a可响应于存储在FIFO寄存器610a中的行地址RA＝x作为锤击地址被输出，将错误信号ERR1从第一逻辑电平(例如，逻辑高电平)转变到第二逻辑电平(例如，逻辑低电平)。
图6中的刷新控制电路400可对物理上邻近于“对应于锤击地址的存储器单元行”的一个或多个牺牲存储器单元行执行锤击刷新操作，并且监测器逻辑650a可在锤击刷新操作完成之后将错误信号ERR1转变到第一逻辑电平。锤击刷新操作由图10中的立即R/H减轻(Immediate R/H mitigation)表示。
图11示出根据示例实施例的图5A或图5B的行锤击管理电路中的锤击地址队列的示例。
参照图11，锤击地址队列600b可包括多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h、监测器逻辑650b、复用器660a以及计数器670a。多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h的数量可对应于第一数量。
多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个可存储多达第一数量的多个候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的相应一个，多个候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh的访问次数中的每个等于或大于第一参考次数NTH1。多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个还可基于FIFO方案，在候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh被存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中之后，将与候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的每个相关联的附加访问次数中的相应一个存储为附加计数数据ACNTDa、ACNTDb、ACNTDc、ACNTDd、ACNTDe、ACNTDf、ACNTDg和ACNTDh中的相应一个。
监测器逻辑650b可连接到多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h，可管理多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h，并且可监测多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个是否存储候选锤击地址。响应于存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的候选锤击地址的数量达到小于第一数量的第二数量(即，响应于多个FIFO寄存器已满)，监测器逻辑650b可通过将错误信号ERR2的逻辑电平从第一逻辑电平转变到不同于第一逻辑电平的第二逻辑电平来向存储器控制器30通知锤击地址队列600b的状态，并且可基于附加计数数据ACNTDa、ACNTDb、ACNTDc、ACNTDd、ACNTDe、ACNTDf、ACNTDg和ACNTDh生成选择信号SEL1。
复用器660a可接收候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh，并且可基于选择信号SEL1输出候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh之中的其附加计数数据最大的候选锤击地址作为锤击地址HADDR。
响应于错误信号ERR2的转变，存储器控制器30可停止将激活命令施加到半导体存储器装置200，并且可将刷新管理RFM命令施加到半导体存储器装置200。监测器逻辑650b可响应于锤击地址HADDR从多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的一个被输出，将错误信号ERR2从第一逻辑电平(例如，逻辑高电平)转变到第二逻辑电平(例如，逻辑低电平)。
计数器670a可在候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的每个被存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的相应一个中以后，对与候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的每个相关联的计数数据CNTD进行计数以生成附加计数数据ACNTD，并且可将附加计数数据ACNTD存储在相应的FIFO寄存器中。
多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个可包括第一区域611和第二区域613，第一区域611用于存储候选锤击地址(诸如，候选锤击地址CHADDRa)，第二区域613用于存储附加计数数据(诸如，附加计数数据ACNTDa)。
当锤击地址队列600b由行锤击管理电路500采用时，行锤击管理电路500可存储存储器控制器30在存储器控制器30识别错误信号ERR2的转变的周转时间期间发布的激活命令，并且刷新控制电路400可对物理上邻近于“对应于最后存储在锤击地址队列600b中的候选锤击地址的存储器单元行”的一个或多个牺牲存储器单元行执行锤击刷新操作。
图12A示出根据示例实施例的图5A或图5B的行锤击管理电路中的锤击地址队列的示例。
参照图12A，锤击地址队列600c可包括多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h、监测器逻辑650c、复用器660b、比较器675以及寄存器680。多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h的数量可对应于第一数量。
多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个可存储多个候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的相应一个，多个候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh的访问次数中的每个等于或大于第一参考次数NTH1。多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个还可基于FIFO方案，在候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的相应一个被存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中之后，将与候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh中的每个相关联的附加访问次数存储为计数数据CNTDa、CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg和CNTDh中的相应一个。
监测器逻辑650c可连接到多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h，可管理多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h，并且可监测多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个是否存储候选锤击地址。
寄存器680可存储大于第一参考次数NTH1的第二参考次数NTH2以及大于第二参考次数NTH2的第三参考次数NTH3。寄存器680可将第二参考次数NTH2和第三参考次数NTH3提供给比较器675。
比较器675可将作为计数数据CNTD存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个中的计数数据CNTDa、CNTDb、CNTDc、CNTDd、CNTDe、CNTDf、CNTDg和CNTDh中的每个与第二参考次数NTH2和第三参考次数NTH3进行比较，以生成(例如，输出)第二比较信号CS2，并且可将第二比较信号CS2提供给监测器逻辑650c。第二比较信号CS2可包括多个位，并且可指示计数数据CNTD相对于第二参考次数NTH2和第三参考次数NTH3是更大还是更小。
监测器逻辑650c可基于第二比较信号CS2生成选择信号SEL2，并且可将选择信号SEL2提供给复用器660b，选择信号SEL2与“从候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh之中选择与超过第二参考次数NTH2的计数数据对应的第一候选锤击地址”相关联。监测器逻辑650c可基于第二比较信号CS2生成选择信号SEL2，可将选择信号SEL2提供给复用器660b，并且可将错误信号ERR3的逻辑电平从第一逻辑电平转变到第二逻辑电平，选择信号SEL2与“从候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh之中选择与超过第三参考次数NTH3的计数数据对应的第二候选锤击地址”相关联。
复用器660b可接收候选锤击地址CHADDRa、CHADDRb、CHADDRc、CHADDRd、CHADDRe、CHADDRf、CHADDRg和CHADDRh，并且可基于选择信号SEL2，输出与超过第二参考次数NTH2的计数数据对应的第一候选锤击地址作为锤击地址HADDR，或者可输出与超过第三参考次数NTH3的计数数据对应的第二候选锤击地址作为锤击地址HADDR。
当锤击地址队列600c输出第一候选锤击地址作为锤击地址HADDR时，图3中的刷新控制电路400可在多个存储器单元行的正常刷新时序对物理上邻近于“对应于第一候选锤击地址的第一存储器单元行”的两个牺牲存储器单元行执行锤击刷新操作。
当锤击地址队列600c输出第二候选锤击地址作为锤击地址HADDR时，存储器控制器30可响应于错误信号ERR3的转变，停止将激活命令施加到半导体存储器装置200，并且可将刷新管理RFM命令施加到半导体存储器装置200。图3中的刷新控制电路400可响应于刷新管理信号RFMS，对物理上邻近于“对应于第二候选锤击地址的第二存储器单元行”的四个牺牲存储器单元行执行锤击刷新操作。
多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的每个可包括第一区域612和第二区域614，第一区域612用于存储候选锤击地址(诸如，候选锤击地址CHADDRa)，第二区域614用于存储计数数据(诸如，计数数据CNTDa)。
图12B示出根据示例实施例的图12A的锤击地址队列的示例操作。
参照图5A、图12A和图12B，当特定存储器单元行的计数数据CNTD(例如，激活计数)等于或大于第一参考次数NTH1时，行锤击管理电路500a将特定存储器单元行的行地址作为候选锤击地址存储在锤击地址队列600c中。当在特定存储器单元行的行地址被存储在锤击地址队列600c中之后特定存储器单元行的计数数据CNTD等于或大于第二参考次数NTH2时，监测器逻辑650c生成选择信号SEL2，选择信号SEL2用于从存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的候选锤击地址之中选择具有优先级的特定存储器单元行的行地址。图3中的刷新控制电路400可在多个存储器单元行的正常刷新时序对物理上邻近于“具有优先级的特定存储器单元行”的牺牲存储器单元行执行锤击刷新操作。
当特定存储器单元行的行地址仍然被存储在多个FIFO寄存器610a、610b、610c、610d、610e、610f、610g和610h中的一个中并且特定存储器单元行的计数数据CNTD等于或大于第三参考次数NTH3时，监视逻辑650c将错误信号ERR3的逻辑电平从第一逻辑电平转变到第二逻辑电平，并生成用于选择特定存储器单元行的行地址的选择信号SEL2。响应于错误信号ERR3的转变，存储器控制器30可停止将激活命令施加到半导体存储器装置200，并且可将刷新管理RFM命令施加到半导体存储器装置200。图3中的刷新控制电路400可响应于刷新管理信号RFMS，对物理上邻近于特定存储器单元行的牺牲存储器单元行执行锤击刷新操作。
在图5A、图5B以及图9至图12B中，描述了行锤击管理电路500包括一个锤击地址队列600。然而，实施例不限于此。例如，在示例实施例中，行锤击管理电路500可包括与图3中的第一存储体阵列310a至第十六存储体阵列310s的数量对应的多个锤击地址队列，并且多个锤击地址队列中的每个可与第一存储体阵列310a至第十六存储体阵列310s中的相应一个相关联。当多个锤击地址队列中的一个充满候选锤击地址时，所述一个锤击地址队列将相应的错误信号的逻辑电平转变到第二逻辑电平，并且存储器控制器30可响应于相应的错误信号的转变，将刷新管理命令施加到与所述一个锤击地址队列对应的存储体阵列，同时存储器控制器30对其他存储体阵列执行正常操作。也就是说，可合并来自多个锤击地址队列的错误信号，并且将合并的错误信号提供给存储器控制器30。
另外，代替使用错误信号ERR，多个锤击地址队列可将相应存储体的存储体地址写入图3中的模式寄存器212中，并且在存储器控制器30对其他存储体阵列执行正常操作时，存储器控制器30可通过读取模式寄存器212将刷新管理命令施加到相应的存储体阵列。
图13示出根据一些示例实施例的图3的半导体存储器装置中的第一存储体阵列和第一感测放大器。
参照图13，在第一存储体阵列310a中，I个子阵列块SCB可沿第一方向D1设置，并且J个子阵列块SCB可沿垂直于第一方向D1的第二方向D2设置。I和J分别表示沿第一方向D1和第二方向D2的子阵列块SCB的数量，并且是大于2的自然数。
沿第一方向D1设置在一行中的I个子阵列块SCB可被称为行块。多条位线、多条字线以及连接到位线和字线的多个存储器单元设置在每个子阵列块SCB中。
I+1个子字线驱动器区域SWB可沿第一方向D1设置在子阵列块SCB之间，以及沿第一方向D1设置在每个子阵列块SCB的每侧上。子字线驱动器可设置在子字线驱动器区域SWB中。J+1个位线感测放大器区域BLSAB可例如沿第二方向D2设置在子阵列块SCB之间，并且沿第二方向D2设置在每个子阵列块SCB的上方和下方。感测存储在存储器单元中的数据的位线感测放大器可设置在位线感测放大器区域BLSAB中。
可在每个子字线驱动器区域SWB中设置多个子字线驱动器。一个子字线驱动器区域SWB可与沿第一方向D1与子字线驱动器区域SWB相邻的两个子阵列块SCB相关联。
多个连接区域CONJ可邻近子字线驱动器区域SWB和位线感测放大器区域BLSAB设置。电压生成器可设置在每个连接区域CONJ中。
第一感测放大器285a可相对于第一存储体阵列310a沿第一方向D1设置，并且第一感测放大器285a可包括I个I/O感测放大器IOSA286a、286b、……、286i、I个驱动器DRV287a、287b、……、287i以及控制器289。控制器289可通过在读取操作中向I个I/O感测放大器286a、286b、……、286i提供使能信号IOSA_EN并通过在写入操作中向I个驱动器DRV287a、287b、……、287i提供驱动信号PDT，来控制I个I/O感测放大器286a、286b、……、286i和I个驱动器287a、287b、……、287i。
下面将参照图14描述第一存储体阵列310a中的部分390。
图14示出根据示例实施例的图13中的第一存储体阵列的一部分。
参照图13和图14，在第一存储体阵列310a的部分390中，设置有子阵列块SCBa和SCBb、位线感测放大器区域BLSAB、四个子字线驱动器区域SWBa1、SWBa2、SWBb1和SWBb2以及两个连接区域CONJ。
子阵列块SCBa可包括沿第一方向D1延伸的多条字线WL0至WL3以及沿第二方向D2延伸的多条位线BTL0至BTL3。子阵列块SCBa可包括设置在字线WL0至WL3以及位线BTL0至BTL3的交叉点处的多个存储器单元MC。子阵列块SCBb可包括沿第一方向D1延伸的多条字线WL4至WL7以及沿第二方向D2延伸的多条位线BTL0至BTL3。子阵列块SCBb可包括设置在字线WL4至WL7以及位线BTL0至BTL3的交叉点处的多个存储器单元MC。
参照图14，子字线驱动器区域SWBa1和SWBa2可包括分别驱动字线WL0至WL3的多个子字线驱动器(SWD)731、732、733和734。子字线驱动器区域SWBb1和SWBb2可包括分别驱动字线WL4至WL7的多个子字线驱动器741、742、743和744。
位线感测放大器区域BLSAB可包括位线感测放大器BLSA750和局部感测放大器LSA电路780，位线感测放大器BLSA750连接到子阵列块SCBb中的位线BTL0和子阵列块SCBa中的位线BTL1。位线感测放大器750可感测并放大位线BTL0与BTL1之间的电压差，以将放大的电压差提供给局部I/O线对LIO1和LIOB1。
局部感测放大器电路780可控制局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的电连接。
如图14中所示，连接区域CONJ可邻近于位线感测放大器区域BLSAB和子字线驱动器区域SWBa1、SWBb1、SWBa2和SWBb2设置。电压生成器(VG)710和720可设置在连接区域CONJ中。
图15示出根据示例实施例的用于解释写入操作的图3的半导体存储器装置的一部分。
在图15中，示出控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、ECC引擎350和行锤击管理电路500。
参照图15，第一存储体阵列310a包括正常单元阵列NCA和冗余单元阵列RCA。
正常单元阵列NCA包括多个第一存储器块MB0至MB15(例如，311至313)，并且冗余单元阵列RCA至少包括第二存储器块314。例如，第二存储器块314可包括形成在字线WL和位线RBTL的交叉点处的多个存储器单元。第一存储器块311至313是确定或用于确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314可用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复以修复在第一存储器块311至313中生成的“故障”单元，因此第二存储器块314也被称为EDB块。第一存储器块311至313以及第二存储器块314可各自表示图13中的子阵列块SCB。
I/O门控电路290包括分别连接到第一存储器块311至313和第二存储器块314的多个开关电路(MUX)291a至291d。
ECC引擎350可通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a至291d。控制逻辑电路210可接收命令CMD和地址ADDR，并且可对命令CMD解码，以生成用于控制开关电路291a至291d的第一控制信号CTL1、用于控制ECC引擎350的第二控制信号CTL2以及用于控制行锤击管理电路500的第三控制信号CTL3。
当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎350。ECC引擎350对数据DTA执行ECC编码以生成与数据DTA相关联的奇偶校验数据，并且向I/O门控电路290提供包括数据DTA和奇偶校验数据的码字CW。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW将存储在第一存储体阵列310a中的目标页的子页中。
当在写入命令之后接收的命令CMD对应于激活计数更新命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD以及与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。ECC引擎350基于第二控制信号CTL2，对计数数据CNTD和计数奇偶校验数据执行ECC解码操作，校正计数数据CNTD中的错误位并将计数数据CNTD作为校正的计数数据提供给行锤击管理电路500。
行锤击管理电路500更新计数数据CNTD，以将更新的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新的计数数据UCNTD执行ECC编码以生成更新的计数奇偶校验数据，并通过I/O门控电路290将更新的计数数据UCNTD和更新的计数奇偶校验数据存储在目标页中。
也就是说，ECC引擎350和行锤击管理电路500可响应于激活计数更新命令而执行内部读取-更新-写入操作，以读取计数数据CNTD、更新读取的计数数据并写入更新的计数数据。另外，响应于FIFO寄存器中的全部或一部分存储候选锤击地址(候选锤击地址的访问次数中的每个等于或大于第一参考次数NTH1)，行锤击管理电路500可通过将错误信号ERR的逻辑电平从第一逻辑电平转变到第二逻辑电平而向存储器控制器30通知FIFO寄存器的状态。
图16示出根据示例实施例的用于解释读取操作的图3的半导体存储器装置的一部分。为了便于解释，将省略先前参照图15描述的组件和技术方面的进一步描述。
参照图16，当命令CMD是指定读取操作的读取命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310a中的目标页的子页中的(读取的)码字RCW被提供给ECC引擎350。
当在读取命令之后接收的命令CMD对应于激活计数更新命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得I/O门控电路290从第一存储体阵列310a的目标页读取计数数据CNTD以及与计数数据CNTD相关联的计数奇偶校验数据，并且将计数数据CNTD和计数奇偶校验数据提供给ECC引擎350。ECC引擎350基于第二控制信号CTL2，对计数数据CNTD和计数奇偶校验数据执行ECC解码操作，校正计数数据CNTD中的错误位，并将计数数据CNTD作为校正的计数数据提供给行锤击管理电路500。
行锤击管理电路500更新计数数据CNTD，以将更新的计数数据UCNTD提供给ECC引擎350。ECC引擎350对更新的计数数据UCNTD执行ECC编码以生成更新的计数奇偶校验数据，并通过I/O门控电路290将更新的计数数据UCNTD和更新的计数奇偶校验数据存储在目标页中。
也就是说，ECC引擎350和行锤击管理电路500可响应于激活计数更新命令执行内部读取-更新-写入操作，以读取计数数据CNTD、更新读取的计数数据并写入更新的计数数据。另外，响应于FIFO寄存器中的全部或一部分存储候选锤击地址(候选锤击地址的访问次数中的每个等于或大于第一参考次数NTH1)，行锤击管理电路500可通过将错误信号ERR的逻辑电平从第一逻辑电平转变到第二逻辑电平而向存储器控制器30通知FIFO寄存器的状态。
图17是示出根据示例实施例的图3的半导体存储器装置中的ECC引擎的示例的框图。
参照图17，ECC引擎350可包括ECC编码器360、ECC解码器380和(ECC)存储器365。存储器365可存储ECC 370。ECC 370可以是单纠错(SEC)码或单纠错/双检错(SECDED)码。
ECC编码器360可从数据I/O缓冲器320接收数据DTA，并且使用与数据DTA相关联的ECC 370生成奇偶校验数据PRT，数据DTA将被存储在第一存储体阵列310a的正常单元阵列NCA中。奇偶校验数据PRT可被存储在第一存储体阵列310a的冗余单元阵列RCA中。另外，ECC编码器360可从行锤击管理电路500接收计数数据CNTD作为更新的计数数据UCNTD，并且使用与计数数据CNTD(例如，更新的计数数据UCNTD)相关联的ECC 370生成计数奇偶校验数据CPRT，计数数据CNTD将被存储在第一存储体阵列310a的正常单元阵列NCA中。计数奇偶校验数据CPRT可被存储在第一存储体阵列310a的冗余单元阵列RCA中。
ECC解码器380可使用ECC 370，基于从第一存储体阵列310a读取的奇偶校验数据PRT和读取数据RMD，对读取数据RMD执行ECC解码操作。作为ECC解码的结果，当读取数据RMD包括错误位时，ECC解码器380可校正读取数据RMD中的错误位，并且可将校正的数据C_DTA提供给数据I/O缓冲器320。
另外，ECC解码器380可使用ECC 370，基于从第一存储体阵列310a读取的计数奇偶校验数据CPRT和计数数据CNTD，对计数数据CNTD执行ECC解码操作。作为ECC解码的结果，当计数数据CNTD包括错误位时，ECC解码器380可校正计数数据CNTD中的错误位，并可将校正的计数数据C_CNTD提供给行锤击管理电路500。
图18是示出根据示例实施例的图3中的第一存储体阵列的示例的框图。
参照图18，第一存储体阵列310aa可包括第一子阵列块SCA11 311a和312a、第二子阵列块SCA12 313a和314a、第三子阵列块SCA2 315a、I/O感测放大器331、332、333、334和336以及驱动器341、342、343、344和346。
可通过第一全局I/O线GIO1<1:a>和第一局部I/O线LIO1<1:a>执行第一子阵列块311a和312a以及第二子阵列块313a和314a中的每个的数据I/O。这里，a可以是等于或大于8的自然数。根据读取命令或写入命令，可由通过列选择线CSL之一传输的列选择信号来选择沿第一方向D1设置的第一子阵列块311a和312a以及第二子阵列块313a和314a中的每个的“a”条位线。第一子阵列块311a和312a以及第二子阵列块313a和314a的数量可根据各种实施例而不同，并且(例如)可基于半导体存储器装置200能够处理的数据位的数量而确定。
可通过第二全局I/O线GIO2<1:b>和第二局部I/O线LIO2<1:b>执行第三子阵列块315a的数据I/O。这里，b可以是小于a的自然数。根据读取命令或写入命令，第三子阵列块315a的“b”条位线可由通过列选择线CSL之一传输的列选择信号选择。根据各种实施例，第三子阵列块315a的数量可不同。
在示例实施例中，第一存储体阵列310aa还可包括沿第二方向D2设置的第一子阵列块、第二子阵列块以及第三子阵列块。
在示例实施例中，第一子阵列块311a和312a可存储正常数据和计数数据，第二子阵列块313a和314a可存储正常数据，并且第三子阵列块315a可存储奇偶校验数据和计数奇偶校验数据。正常数据可以是(例如)半导体存储器装置200从外部装置接收的数据或半导体存储器装置200将提供给外部装置的数据。
I/O感测放大器331可感测并放大第一全局I/O线GIO1<1:a>的电压，第一全局I/O线GIO1<1:a>的电压根据通过第一全局I/O线GIO1<1:a>输出的位来确定。I/O感测放大器332、333、334和336中的每个可以以类似于I/O感测放大器331的方式操作。I/O感测放大器336可感测并放大第二全局I/O线GIO2<1:b>的电压，第二全局I/O线GIO2<1:b>的电压根据通过第二全局I/O线GIO2<1:b>输出的位来确定。
驱动器341可通过第一全局I/O线GIO1<1:a>、第一局部I/O线LIO1<1:a>以及“a”条位线将数据提供给第二子阵列块313a的存储器单元，“a”条位线基于写入命令由通过列选择线CSL之一传输的列选择信号而被选择。数据可包括通过一个数据I/O引脚接收的位，或者可包括通过在数据选通信号的上升沿或下降沿处对准的多个数据I/O引脚接收的位。
驱动器342、343、344和346可以以基本上类似于驱动器341的方式操作。驱动器346可通过第二全局I/O线GIO2<1:b>、第二局部I/O线LIO2<1:b>以及“b”条位线将奇偶校验数据或计数奇偶校验数据发送到第三子阵列块315a的存储器单元，“b”条位线由通过列选择线CSL之一传输的列选择信号而被选择。
图19至图21示出根据示例实施例的可在图1的存储器系统中使用的示例命令。
图19示出表示激活命令ACT、写入命令WR以及读取命令RD的芯片选择信号CS_n与第一命令地址信号CA0至第十四命令地址信号CA13的组合。图20示出表示包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的芯片选择信号CS_n与第一命令地址信号CA0至第十四命令地址信号CA13的组合。图21示出表示预充电命令PREab、PREsb以及PREpb的芯片选择信号CS_n与第一命令地址信号CA0至第十四命令地址信号CA13的组合。
在图19至图21中，H指示逻辑高电平，L指示逻辑低电平，V指示与逻辑高电平H和逻辑低电平L中的一个对应的有效逻辑电平，R0至R17指示行地址的位，BA0至BA2指示存储体地址的位，BG0至BG2指示存储体组地址的位，并且当半导体存储器装置200用包括多个存储器裸片的堆叠存储器装置实现时，CID0至CID3指示存储器裸片(或存储器芯片)的裸片标识符。另外，在图19和图20中，C2至C10指示列地址的位，在图19和图20中，BL指示突发长度标志，在图20中，AP指示自动预充电标志。
参照图19，可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H与逻辑低电平L期间)传送激活命令ACT、写入命令WR和读取命令RD。激活命令ACT可包括存储体地址位BA0和BA1以及行地址位R0至R17。
参照图20，可在两个周期期间(例如，在芯片选择信号CS_n的逻辑高电平H与逻辑低电平L期间)传送包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA，并且包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA可包括存储体地址位BA0和BA1以及列地址位C3至C10或C2至C10。包括自动预充电的写入命令WRA和包括自动预充电的读取命令RDA的第十命令地址信号CA9或第十一命令地址信号CA10可用作激活计数更新标志。
在图21中，PREpb是对特定存储体组中的特定存储体进行预充电的预充电命令，PREab是对所有存储体组中的所有存储体进行预充电的全存储体预充电命令，并且PREsb是对所有存储体组中的相同存储体进行预充电的相同存储体预充电命令。
参照图21，预充电命令PREab和PREsb中的每个的第九命令地址信号CA8或第十命令地址信号CA9可用作指定内部读取-更新-写入操作的激活计数更新标志。
图22和图23分别示出根据示例实施例的当存储器系统使用激活计数更新命令时存储器系统的命令协议的示例。
在图22和图23中，示出了差分时钟信号对CK_t和CK_c。
参照图1、图2、图3和图22，调度器55与时钟信号CK_t的边沿同步地向半导体存储器装置200施加第一激活命令ACT1，第一激活命令ACT1伴随有指定第一目标存储器单元行的第一目标行地址。
控制逻辑电路210响应于第一激活命令ACT1，通过使能第一激活信号IACT1来使能连接到第一目标存储器单元行的第一目标字线。
在施加第一激活命令ACT1之后，调度器55与时钟信号CK_t的边沿同步地向半导体存储器装置200施加读取命令RD，读取命令RD指定对第一目标存储器单元行的读取操作。响应于读取命令RD，控制逻辑电路210通过使能第一读取信号IRD1对存储在第一目标存储器单元行中的数据执行读取操作。
在从施加读取命令RD起与“到同一存储体组的连续读取命令的延迟时间tCCD_L”对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地向半导体存储器装置200施加激活计数更新命令ACU，并且控制逻辑电路210通过响应于激活计数更新命令ACU顺序地使能第二读取信号IRD2和写入信号IWR，从第一目标存储器单元行读取计数数据CNTD，更新读取的计数数据CNTD并将更新的计数数据存储在第一目标存储器单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储器单元行中的位值从k增加1到k+1。
在与“从施加激活计数更新命令ACU开始执行内部读取-更新-写入操作的时间tACU”对应的时间间隔之后，调度器55将预充电命令PRE施加到半导体存储器装置200，并且控制逻辑电路210响应于预充电命令PRE，通过使能预充电信号IPRE来对第一目标字线进行预充电。
在与预充电时间tRP对应的时间间隔过去之后，调度器55将与第二目标存储器单元行相关联的第二激活命令ACT2施加到半导体存储器装置200，并且控制逻辑电路210响应于第二激活命令ACT2，通过使能第二激活信号IACT2来使能连接到第二目标存储器单元行的第二目标字线。
参照图1、图2、图3和图23，调度器55与时钟信号CK_t的边沿同步地向半导体存储器装置200施加第一激活命令ACT1，第一激活命令ACT1伴随有指定第一目标存储器单元行的第一目标行地址。
控制逻辑电路210响应于第一激活命令ACT1，通过使能第一激活信号IACT1来使能连接到第一目标存储器单元行的第一目标字线。
在施加第一激活命令ACT1之后，调度器55与时钟信号CK_t的边沿同步地向半导体存储器装置200施加写入命令WR，写入命令WR指定对第一目标存储器单元行的写入操作。控制逻辑电路210响应于写入命令WR，通过使能第一写入信号IWR1来执行写入操作，以将数据存储在第一目标存储器单元行中。
在从施加写入命令WR起与“到相同存储体组的连续写入命令的延迟时间tCCD_L_WR”对应的时间间隔过去之后，调度器55与时钟信号CK_t的边沿同步地向半导体存储器装置200施加激活计数更新命令ACU，并且控制逻辑电路210响应于激活计数更新命令ACU，通过顺序地使能读取信号IRD和第二写入信号IWR2，从第一目标存储器单元行读取计数数据CNTD，更新读取的计数数据CNTD并将更新的计数数据存储在第一目标存储器单元行中。因此，存储在由第一目标行地址(例如，RA＝u)指定的第一目标存储器单元行中的位值从k增加1到k+1。
在与“从施加激活计数更新命令ACU开始执行内部读取-更新-写入操作的时间tACU”对应的时间间隔过去之后，调度器55将预充电命令PRE施加到半导体存储器装置200，并且控制逻辑电路210响应于预充电命令PRE，通过使能预充电信号IPRE来对第一目标字线进行预充电。
在与预充电时间tRP对应的时间间隔过去之后，调度器55将与第二目标存储器单元行相关联的第二激活命令ACT2施加到半导体存储器装置200，并且控制逻辑电路210响应于第二激活命令ACT2，通过使能第二激活信号IACT2来使能连接到第二目标存储器单元行的第二目标字线。
图24示出根据示例实施例的当存储器系统基于预充电命令更新计数数据时存储器系统的命令协议的示例。
参照图1、图2、图21和图24，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1施加到半导体存储器装置200，并且在对应于激活至预充电的时间tRAS过去之后，将预充电命令PRE施加到半导体存储器装置200，预充电命令PRE指定对存储在由目标行地址指定的目标存储器单元中的计数数据的内部读取-更新-写入操作，目标行地址伴随有第一激活命令ACT1。在此情况下，调度器55可将预充电命令PRE的第十命令地址信号CA9设定为逻辑低电平L。根据示例实施例，调度器55可与时钟信号CK_t的边沿同步地将读取命令或写入命令施加到半导体存储器装置200。
在与预充电时间tRP对应的时间间隔过去之后，调度器55与时钟信号CK_t的边沿同步地将第二激活命令ACT2施加到半导体存储器装置200，并且将刷新管理命令RFM施加到半导体存储器装置200。半导体存储器装置200响应于刷新管理命令RFM，对物理上邻近于“与锤击地址对应的存储器单元行”的两个牺牲存储器单元行执行锤击刷新操作。
图25示出根据示例实施例的当存储器系统基于包括自动预充电的读取命令或包括自动预充电的写入命令更新计数数据时存储器系统的命令协议的示例。
参照图1、图2、图20和图25，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1施加到半导体存储器装置200，并且将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA施加到半导体存储器装置200，该读取命令RDA或写入命令WRA指定对存储在由目标行地址指定的目标存储器单元中的计数数据的内部读取-更新-写入操作，目标行地址伴随有第一激活命令ACT1。在此情况下，调度器55可将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA的第十命令地址信号CA9设定为逻辑低电平L。行锤击管理电路500可响应于第十命令地址信号CA9的逻辑低电平L而执行内部读取-更新-写入操作。
在从施加第一激活命令ACT1起与“激活时间tRC”对应的时间间隔过去之后，调度器55将第二激活命令ACT2施加到半导体存储器装置200，并且将刷新管理命令RFM施加到半导体存储器装置200。半导体存储器装置200响应于刷新管理命令RFM，对物理上邻近于“与锤击地址对应的存储器单元行”的两个牺牲存储器单元行执行锤击刷新操作。
在图25中，调度器55可选择性地将包括自动预充电的读取命令RDA或包括自动预充电的写入命令WRA施加到半导体存储器装置200。
图26是示出根据示例实施例的用于描述生成锤击刷新地址的存储器单元阵列的一部分的示图。
图26示出存储器单元阵列中的三条字线WLt-1、WLt和WLt+1、三条位线BTLg-1、BTLg和BTLg+1以及连接到字线WLt-1、WLt和WLt+1以及位线BTLg-1、BTLg和BTLg+1的存储器单元MC。三条字线WLt-1、WLt和WLt+1沿第一方向D1延伸，并且沿第二方向D2顺序地布置。三条位线BTLg-1、BTLg和BTLg+1沿第二方向D2延伸并且沿第一方向D1顺序地布置。因为在字线WLt-1和WLt之间没有中间字线，所以字线WLt-1和WLt在物理上彼此直接邻近地布置。
例如，中间字线WLt可对应于已被密集访问的锤击地址HADDR。应当理解，“被密集访问的字线”是指具有相对较高的激活次数和/或具有相对较高的激活频率的字线。每当锤击字线(例如，中间字线WLt)被访问时，锤击字线WLt被使能和预充电，并且锤击字线WLt的电压电平被增大和减小。字线耦合可导致邻近字线WLt-1和WLt+1的电压电平随着锤击字线WLt的电压电平变化而波动，因此，连接到邻近字线WLt-1和WLt+1的存储器单元MC的单元电荷可能受到影响。当锤击字线WLt被更频繁地访问时，连接到邻近字线WLt-1和WLt+1的存储器单元MC的单元电荷可更快速地丢失。
图6中的锤击刷新地址生成器440可提供锤击刷新地址HREF_ADDR，锤击刷新地址HREF_ADDR表示物理上邻近于锤击地址HADDR(例如，锤击字线WLt)的行(例如，字线WLt-1和WLt+1)的地址HREF_ADDRa和HREF_ADDRb，并且邻近字线WLt-1和WLt+1的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR被附加执行，以减少或防止存储在存储器单元MC中的数据的丢失。
图27是示出根据示例实施例的用于描述响应于第二类型的锤击地址而生成锤击刷新地址的存储器单元阵列的一部分的示图。
图27示出存储器单元阵列中的五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2、三条位线BTLg-1、BTLg和BTLg+1以及连接到字线WLt-2、WLt-1、WLt、WLt+1和WLt+2以及位线BTLg-1、BTLg和BTLg+1的存储器单元MC。五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2沿第一方向D1延伸并且沿第二方向D2顺序地布置。
图6中的锤击刷新地址生成器440可提供锤击刷新地址HREF_ADDR，锤击刷新地址HREF_ADDR表示物理上邻近于锤击地址HADDR的行(例如，中间字线WLt)的行(例如，字线WLt-1、WLt+1、WLt-2和WLt+2)的地址HREF_ADDRa、HREF_ADDRb、HREF_ADDRc和HREF_ADDRd，并且邻近字线WLt-1、WLt+1、WLt-2及WLt+2的刷新操作可基于(例如，响应于)锤击刷新地址HREF_ADDR而被附加地执行，以减少或防止存储在存储器单元MC中的数据的丢失。
图28A、图28B和图29是示出根据示例实施例的图6的刷新控制电路的示例操作的时序图。
图28A和图28B示出刷新时钟信号RCK、锤击刷新信号HREF、计数器刷新地址CREF_ADDR和锤击刷新地址HREF_ADDR相对于以脉冲形状激活的刷新控制信号IREF的生成。刷新控制信号IREF的激活时间点t1至t15之间的间隔可以是均匀的或不均匀的。
参照图6和图28A，刷新控制逻辑410可与刷新控制信号IREF的激活时间点t1至t15之中的一些时间点t1至t4、t6至t10以及t12至t15同步地激活刷新时钟信号RCK，并且可与其他时间点t5和t11同步地激活锤击刷新信号HREF。
刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4、t6至t10以及t12至t15同步地生成计数器刷新地址CREF_ADDR，计数器刷新地址CREF_ADDR表示依序改变的地址X+1至X+12。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t11同步地生成锤击刷新地址HREF_ADDR，锤击刷新地址HREF_ADDR表示物理上邻近于锤击地址的行的行的地址Ha1和Ha2。
参照图6和图28B，刷新控制逻辑410可与刷新控制信号IREF的激活时间点t1至t10之中的一些时间点t1至t4以及t7至t10同步地激活刷新时钟信号RCK，并且可与其他时间点t5和t6同步地激活锤击刷新信号HREF。
刷新计数器430可与刷新时钟信号RCK的激活时间点t1至t4以及t7至t10同步地生成计数器刷新地址CREF_ADDR，计数器刷新地址CREF_ADDR表示依序改变的地址X+1至X+7。锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5和t6同步地生成锤击刷新地址HREF_ADDR，锤击刷新地址HREF_ADDR表示物理上邻近于锤击地址的行的行的地址Ha1和Ha2。
参照图6和图29，锤击刷新地址生成器440可与锤击刷新信号HREF的激活时间点t5、t6、t7、t8同步地生成锤击刷新地址HREF_ADDR，锤击刷新地址HREF_ADDR表示物理上邻近于锤击地址的行的行的地址Ha1、Ha2、Ha3和Ha4。
图30示出根据示例实施例的当存储器系统使用随机初始化命令时存储器系统的命令协议的示例。
在图30中，示出了差分时钟信号对CK_t和CK_c以及基于差分时钟信号对CK_t和CK_c的时间点Ta、Tb、Tc、Td、Te、Tf、Tg、Th和Ti。
参照图1、图2、图3和图30，差分时钟信号对CK_t和CK_c以及命令CMD从时间点Tc开始被施加到半导体存储器装置200，电力PWR和复位信号RST_n从时间点Tb开始被施加到半导体存储器装置200，并且芯片选择信号CS_n在时间点Tb与Tc之间被施加到半导体存储器装置200。
在时间点Tf，存储器控制器30将模式寄存器写入命令MRW和模式寄存器读取命令MRR施加到半导体存储器装置200。在时间点Tg，半导体存储器装置200中的行锤击管理电路500响应于来自存储器控制器30的激活计数随机初始化命令AC Rad_Init，将随机计数数据写入每个存储器单元行中的计数单元中，并且半导体存储器装置200进入自刷新模式以维持随机计数数据。
在从时间点Tg过去与tAC_Rad_Init对应的时间间隔之后的时间点Th，存储器控制器30将自刷新退出命令SRX施加到半导体存储器装置200，并且半导体存储器装置200在时间点Th与Ti之间的时间间隔tSRX期间从自刷新模式退出并进入正常模式。
图31是示出根据示例实施例的存储器系统的操作的流程图。
参照图1至图12B和图31，半导体存储器装置200从存储器控制器30接收行操作命令(操作S110)，并且控制逻辑电路210确定行操作命令是否对应于激活命令(操作S120)。
当行操作命令不对应于激活命令时(S120中的“否”)，行操作命令是刷新命令，并且控制逻辑电路210确定刷新命令是否指定正常刷新的轮次(操作S130)。当刷新命令指定正常刷新的轮次时(操作S130中的“是”)，控制逻辑电路210控制刷新控制电路400执行正常刷新操作以刷新存储器单元行中的数据(操作S140)。当刷新命令不指定正常刷新的轮次时(操作S130中的“否”)，控制逻辑电路210控制刷新控制电路400执行锤击刷新操作以减轻行锤击(操作S150)。
当行操作命令对应于激活命令时(S120中的“是”)，控制逻辑电路210激活存储体阵列(存储体i)中的存储器单元行(行j)，并将存储体阵列(存储体i)中的存储器单元行(行j)的计数数据CNTD_row_j增加1以更新计数数据CNTD_row_j+1(操作S170)。
行锤击管理电路500确定存储体阵列(存储体i)中的存储器单元行(行j)的计数数据是否达到第一参考次数(阈值)(操作S180)。当存储器单元行(行j)的计数数据未达到第一参考次数时(S180中的“否”)，操作结束。当存储器单元行(行j)的计数数据达到第一参考次数时(S180中的“是”)，行锤击管理电路500将存储器单元行(行j)的行地址作为候选锤击地址置于锤击地址队列600中(操作S190)。
监测器逻辑650b确定第二数量个FIFO寄存器(h-d个槽)是否存储候选锤击地址(操作S210)。也就是说，监测器逻辑650b确定h-d个槽是否被填充。此处，h是大于2的自然数并且表示锤击地址队列600中的FIFO寄存器的总数，并且d是小于h的自然数。当第二数量个FIFO寄存器不存储候选锤击地址时(S120中的“否”)，操作结束。当第二数量个FIFO寄存器存储候选锤击地址时(S120中的“是”)，监测器逻辑650b将错误信号设置到第二逻辑电平(例如，逻辑低电平)(操作S220)。
存储器控制器30基于错误信号ERR2的逻辑电平检查半导体存储器装置200的状态(操作S230)，并将刷新管理命令RFM_pb施加到半导体存储器装置200(操作S240)。
刷新控制电路400对一个或多个牺牲存储器单元行执行锤击刷新操作，并且监测器逻辑650b将错误信号ERR2设置到第一逻辑电平(例如，逻辑高电平)(操作S250)。
图32是示出根据示例实施例的半导体存储器装置的框图。
参照图32，半导体存储器装置200a可包括存储器单元阵列311、行解码器261、I/O感测放大器IOSA块IOSA BLOCK 286、比较器521、锤击地址队列HADDR QUEUE 501、牺牲地址生成器441和复用器202。
响应于在激活命令之后施加的第一命令，比较器521可读取存储在存储器单元阵列311中的多个存储器单元行之中的目标存储器单元行的计数单元中的计数数据，将读取的计数数据与第一参考次数进行比较，可生成指示比较结果的比较信号CS，并且可将比较信号CS提供给锤击地址队列501。
响应于比较信号CS指示读取的计数数据等于或大于第一参考次数，锤击地址队列501可重复地将目标存储器单元行的行地址作为候选锤击地址存储在其中的FIFO寄存器中，并且可向牺牲地址生成器441提供存储在FIFO寄存器中的候选锤击地址中的一个作为锤击地址HADDR1，存储在FIFO寄存器中的候选锤击地址的读取计数数据中的每个等于或大于第一参考次数。
牺牲地址生成器441可接收锤击地址HADDR1，可输出一个或多个锤击刷新地址HREF_ADDR1(一个或多个锤击刷新地址HREF_ADDR1指定物理上邻近于“对应于锤击地址HADDR1的存储器单元行”的一个或多个牺牲存储器单元行)，并且可将弹出信号EJC施加到锤击地址队列501以清空锤击地址队列501中的FIFO寄存器中的一个。
响应于行锤击减轻使能信号RH_MT_EN，复用器202可将锤击刷新地址HREF_ADDR1和行地址RA中的一个提供给锤击地址队列501和行解码器261。可从图3中的控制逻辑电路210提供行锤击减轻使能信号RH_MT_EN。
图33A和图33B示出根据示例实施例的半导体存储器装置的示例状态图。
参照图1、图33A和图33B，半导体存储器装置200可处于多个操作模式状态中的一个。
当从存储器控制器30向半导体存储器装置200施加电力时，半导体存储器装置200可进入通电状态ST210。响应于具有低电平(“L”)的复位信号RESET_n，通电状态ST210可转变到复位状态ST215。响应于具有高电平(“H”)的复位信号RESET_n和具有高电平的时钟使能信号CKE，复位状态ST215可转变到空闲状态ST220。空闲状态ST220可定义半导体存储器装置200何时不操作，即，半导体存储器装置200何时未被访问。例如，当没有CPU 35(图1)的命令时，或者当CPU 35处于睡眠模式时，半导体存储器装置200可处于空闲状态ST220。
响应于模式寄存器写入命令MRW，空闲状态ST220可转变到激活计数随机初始化状态AC Random Init ST225或模式寄存器写入状态ST240。在激活计数随机初始化状态ST225下，计数数据被存储在计数单元中，并且激活计数随机初始化状态ST225可自动转变到自刷新状态ST230。响应于时钟使能信号CKE具有低电平，自刷新状态ST230可转变到自刷新SR断电状态ST235，并且响应于时钟使能信号CKE具有高电平，自刷新断电状态ST235可转变到自刷新状态ST230。模式寄存器写入状态ST240可自动转变到空闲状态ST220。
空闲状态ST220可响应于刷新命令REF而转变到每存储体刷新状态ST245或全存储体刷新状态ST250。每存储体刷新状态ST245和全存储体刷新状态ST250可自动转变到空闲状态ST220。半导体存储器装置200可在每存储体刷新状态ST245中依序对存储体阵列310a至310s执行刷新操作。半导体存储器装置200可在全存储体刷新状态ST250中同时对存储体阵列310a至310s执行刷新操作。
空闲状态ST220可响应于模式寄存器读取命令MRR而转变到模式寄存器读取状态ST255。模式寄存器读取状态ST255可自动转变到空闲状态ST220，或者可响应于模式寄存器读取命令MRR而维持在模式寄存器读取状态ST255。
空闲状态ST220可响应于断电进入命令PDE而转变到预充电和断电状态ST260，并且预充电和断电状态ST260可响应于断电退出命令PDX而转变到空闲状态ST220。
在激活相应的存储体ST265之后，空闲状态ST220可转变到存储体激活状态ST310。存储体激活状态ST310可响应于断电进入命令PDE而转变到激活断电状态ST315，并且激活断电状态ST315可响应于断电退出命令PDX而转变到存储体激活状态ST310。
存储体激活状态ST310可响应于模式寄存器写入命令MRW而转变到模式寄存器写入状态ST320。模式寄存器写入状态ST320可自动转变到存储体激活状态ST310。存储体激活状态ST310可响应于模式寄存器读取命令MRR而转变到模式寄存器读取状态ST325。模式寄存器读取状态ST325可自动转变到存储体激活状态ST310，或者可响应于模式寄存器读取命令MRR而维持在模式寄存器读取状态ST325。
存储体激活状态ST310可响应于刷新命令REF而转变到每存储体刷新状态ST330。每存储体刷新状态ST330可自动转变到存储体激活状态ST310。
存储体激活状态ST310可响应于读取命令RD而转变到读取状态ST335。读取状态ST335可自动转变到存储体激活状态ST310，可响应于读取命令RD而维持在读取状态ST335，或者可响应于激活计数更新命令ACU而转变到激活计数更新状态ST345。
存储体激活状态ST310可响应于写入命令WR而转变到写入状态ST340。写入状态ST340可自动转变到存储体激活状态ST310，可响应于写入命令WR而维持在写入状态ST340，或者可响应于激活计数更新命令ACU而转变到激活计数更新状态ST345。
激活计数更新状态ST345可自动转变到预充电状态ST350，并且预充电状态ST350可自动转变到锤击地址队列溢出检查状态ST360。当发生队列溢出时(ST360中的“是”)，锤击地址队列溢出检查状态ST360可自动转变到立即行锤击R/H减轻状态ST365，并且立即行锤击减轻状态ST365可自动转变到空闲状态ST220。当未发生队列溢出时(ST360中的“否”)，锤击地址队列溢出检查状态ST360可自动转变到空闲状态ST220。
因此，根据示例实施例的半导体存储器装置可将多个存储器单元行中的每个的激活计数作为计数数据存储在多个存储器单元行中的每个的计数单元中，并且可基于在激活命令之后施加的后续命令来更新计数数据。另外，行锤击管理电路中的锤击地址队列可响应于候选锤击地址存储在锤击地址队列中的FIFO寄存器的全部或一部分中，将提供给存储器控制器的错误信号的逻辑电平从第一逻辑电平转变到第二逻辑电平。因此，半导体存储器装置可在候选锤击地址被存储在锤击地址队列中之后管理对候选锤击地址的行锤击攻击。
图34是示出根据示例实施例的半导体存储器装置的框图。
参照图34，半导体存储器装置800可包括在堆叠芯片结构中提供软错误分析和校正功能的至少一个缓冲器裸片810和多个存储器裸片820-1至820-p(p是等于或大于3的自然数)。
多个存储器裸片820-1至820-p堆叠在缓冲器裸片810上，并且通过多个贯穿硅过孔(TSV，又称为硅通孔)线传送数据。
存储器裸片820-1至820-p中的至少一个可包括单元核821、单元核ECC引擎823、刷新控制电路(RCC)825和行锤击管理电路(RHMC)827，单元核821存储数据，单元核ECC引擎823基于将被发送到至少一个缓冲器裸片810的传输数据生成传输奇偶校验位(例如，传输奇偶校验数据)。单元核821可包括具有DRAM单元结构的多个存储器单元。
刷新控制电路825可采用图6的刷新控制电路400，并且行锤击管理电路827可采用图5A的行锤击管理电路500a或图5B的行锤击管理电路500b。行锤击管理电路827可将多个存储器单元行中的每个的激活计数作为计数数据存储在多个存储器单元行中的每个中的计数单元中，可基于在激活命令之后施加的后续命令更新计数数据，并且因此可管理所有存储器单元行的行锤击。行锤击管理电路827可包括锤击地址队列。锤击地址队列可响应于候选锤击地址存储在锤击地址队列中的FIFO寄存器的全部或一部分中，将提供给存储器控制器的错误信号的逻辑电平从第一逻辑电平转变到第二逻辑电平，并且可输出候选锤击地址中的一个作为锤击地址。刷新控制电路825可从行锤击管理电路827接收锤击地址，并且可对物理上邻近于“对应于锤击地址的存储器单元行”的一个或多个牺牲存储器单元行执行锤击刷新操作。
缓冲器裸片810可包括过孔ECC引擎812，当从通过TSV线接收的传输数据中检测到传输错误时，过孔ECC引擎812使用传输奇偶校验位校正传输错误，并生成纠错后的数据。
缓冲器裸片810还可包括数据I/O缓冲器816。数据I/O缓冲器816可通过对来自过孔ECC引擎812的数据DTA进行采样来生成数据信号DQ，并且可将数据信号DQ输出到数据I/O缓冲器816的外部。
半导体存储器装置800可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器装置或堆叠存储器装置。TSV线也可被称为“贯穿电极”。
单元核ECC引擎823可在传输数据被发送之前对从存储器裸片820-p输出的数据执行纠错。
在一个存储器裸片820-p处形成的数据TSV线组832可包括TSV线L1、L2、……、Lp，并且奇偶校验TSV线组834可包括TSV线L10至Lq。数据TSV线组832的TSV线L1、L2、……、Lp以及奇偶校验TSV线组834的奇偶校验TSV线L10至Lq可连接到在存储器裸片820-1至820-p之间相应地形成的微凸块MCB。
半导体存储器装置800可具有三维(3D)芯片结构或2.5D芯片结构，并且可通过数据总线B10与主机通信。缓冲器裸片810可通过数据总线B10与存储器控制器连接。
根据示例实施例，如图34中所示，单元核ECC引擎823可被包括在存储器裸片中，并且过孔ECC引擎812可包括在缓冲器裸片中。因此，本公开的实施例可检测并校正软数据故障。软数据故障可包括在通过TSV线传输数据时由于噪声而生成的传输错误。
图35是示出根据示例实施例的包括堆叠的存储器装置的半导体封装件的配置图。
参照图35，半导体封装件900可包括一个或多个堆叠的存储器装置910和图形处理器(GPU)920。
堆叠的存储器装置910和GPU 920可安装在中间件930上，并且其上安装有堆叠的存储器装置910和GPU 920的中间件可安装在封装件基底940上，封装件基底940安装在焊球950上。GPU 920可对应于可执行存储器控制功能的半导体装置(例如，GPU 920可被实现为应用处理器(AP))。GPU 920可包括具有调度器的存储器控制器。
堆叠的存储器装置910可以以各种形式实现。例如，堆叠的存储器装置910可以是具有其中堆叠多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠的存储器装置910可包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每个包括刷新控制电路和行锤击管理电路。
多个堆叠的存储器装置910可安装在中间件930上，并且GPU 920可与多个堆叠的存储器装置910通信。例如，堆叠的存储器装置910和GPU 920中的每个可包括物理区域，并且可通过物理区域在堆叠的存储器装置910与GPU 920之间执行通信。当堆叠的存储器装置910包括直接访问区域时，测试信号可通过安装在封装件基底940和直接访问区域下方的导电装置(例如，焊球950)被提供给堆叠的存储器装置910。
图36是示出根据示例实施例的具有四列(quad-rank)存储器模块的存储器系统的框图。
参照图36，存储器系统1000可包括存储器控制器1010和/或存储器模块1020和1030。虽然在图36中描绘了两个存储器模块，但是根据一些示例实施例，存储器系统1000中可包括更多或更少的存储器模块。
存储器控制器1010可控制存储器模块1020和/或1030，以执行从处理器和/或主机提供的命令。存储器控制器1010可使用处理电路(例如，处理器)来实现，和/或可用主机、应用处理器或片上系统(SoC)来实现。为了信号完整性，源端接可用存储器控制器1010的总线1040上的电阻器RTT来实现。电阻器RTT可连接到电源电压VDDQ。存储器控制器1010可包括发送器1011和接收器1013，发送器1011可向存储器模块1020和/或1030中的至少一个存储器模块发送信号，接收器1013可从存储器模块1020和/或1030中的至少一个存储器模块接收信号。存储器控制器1010可包括CPU 1015。
存储器模块1020和1030可分别被称为第一存储器模块1020和第二存储器模块1030。第一存储器模块1020和第二存储器模块1030可通过总线1040连接到存储器控制器1010。第一存储器模块1020和第二存储器模块1030中的每个可包括多个半导体存储器装置和/或寄存器时钟驱动器。第一存储器模块1020可包括存储器列RK1和RK2，第二存储器模块1030可包括存储器列RK3和RK4。
存储器列RK1可包括半导体存储器装置1021和1022，存储器列RK2可包括半导体存储器装置1023和1024。根据示例实施例，存储器列RK3和RK4中的每个可包括半导体存储器装置。半导体存储器装置1021、1022、1023和1024中的每个可采用图3的半导体存储器装置200。
半导体存储器装置1021、1022、1023和1024中的每个可通过报警引脚1025和总线1040连接到存储器控制器1010。半导体存储器装置1021、1022、1023和1024中的每个可通过经由报警引脚1025改变报警信号的逻辑电平来向存储器控制器1010通知错误状态。
半导体存储器装置1021、1022、1023和1024中的每个的报警引脚1025可共同连接到总线1040。当半导体存储器装置1021、1022、1023和1024中的至少一个改变报警信号的逻辑电平时，电阻器RTT上的电压改变，因此，CPU 1015可识别出在半导体存储器装置1021、1022、1023和1024中的至少一个中发生锤击地址队列满的情形。
图37示出根据示例实施例的图36中的半导体存储器装置中的每个中的模式寄存器的示例。
参照图37，可在模式寄存器MRxx中设置错误模式，模式寄存器MRxx的类型是读取类型R，并且模式寄存器MRxx可通过将操作码OP[7:0]设置为“xxx1xxxx”来指示锤击地址队列PRHT_QUEUE已满。
可在模式寄存器MRyy中设置处于已满状态PRHT_QUEUE_FULL的锤击地址队列，模式寄存器MRyy的类型是读取类型R，并且模式寄存器MRyy可通过在操作码OP[5:0]中设置存储体组地址BG Address和存储体地址Bank Address，来指示与处于已满状态PRHT_QUEUE_FULL的锤击地址队列对应的存储体阵列。可预留操作码OP[7:6]以供将来使用RFU。
在根据比较示例的易失性存储器装置(诸如，动态随机访问存储器(DRAM)装置)中，存储在存储器单元中的单元电荷可因泄漏电流而丢失。另外，当字线在激活状态和预充电状态之间频繁地转变时(例如，当字线已经被密集地或频繁地访问时)，连接到与被频繁访问的字线相邻的字线的受影响的存储器单元可能丢失存储的电荷。存储在存储器单元中的电荷可在数据由于单元电荷的泄漏而丢失之前通过再充电来维持。单元电荷的这种再充电被称为刷新操作，并且可在单元电荷大量丢失之前重复执行刷新操作。如在此所描述的，本公开的实施例可减少或防止存储在存储器装置中的数据丢失，所述数据丢失原本可能在此比较示例中发生。
如在本公开的领域中传统的，在附图中以功能块、单元和/或模块描述和示出示例实施例。本领域技术人员将理解，这些块、单元和/或模块由电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现，这些电子(或光学)电路可使用基于半导体的制造技术或其他制造技术形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可使用软件(例如，微码)来编程以执行在此讨论的各种功能，并且可可选地由固件和/或软件驱动。可选地，每个块、单元和/或模块可由专用硬件实现，或者可被实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。
本公开的方面可应用于使用半导体存储器装置的系统，该半导体存储器装置采用易失性存储器单元。例如，本公开的方面可应用于使用半导体存储器装置作为工作存储器的系统(诸如，以智能电话、导航系统、笔记本计算机、台式计算机、游戏控制机等为例)。
虽然已经参照本公开的实施例具体示出和描述了本公开，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括多个存储器单元；
行锤击管理电路，被配置为：响应于从外部存储器控制器接收到激活命令，对与所述多个存储器单元行中的每个相关联的访问次数进行计数，
其中，与计数的次数对应的计数值作为计数数据被存储在所述多个存储器单元行中的每个的计数单元中，
其中，行锤击管理电路包括锤击地址队列，锤击地址队列被配置为：
基于计数值与第一参考次数的比较，根据先入先出FIFO方案存储所述多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量，
响应于存储在锤击地址队列中的候选锤击地址的数量达到等于或小于第一数量的第二数量，转变提供给存储器控制器的错误信号的逻辑电平，以及
响应于存储在锤击地址队列中的候选锤击地址的数量达到第一数量，输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址，以及
刷新控制电路，被配置为：接收锤击地址，并且对物理上邻近于所述多个存储器单元行之中的对应于锤击地址的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
2.根据权利要求1所述的半导体存储器装置，其中，行锤击管理电路被配置为：响应于在激活命令之后施加的第一命令，通过执行内部读取-更新-写入操作而从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据，并且将更新的计数数据写入目标存储器单元行的计数单元中。
3.根据权利要求2所述的半导体存储器装置，其中，行锤击管理电路还包括：
加法器，被配置为：通过更新从目标存储器单元行的计数单元读取的计数数据来输出更新的计数数据；以及
比较器，被配置为：通过将读取的计数数据与第一参考次数进行比较来输出第一比较信号，
其中，锤击地址队列还被配置为：响应于第一比较信号指示读取的计数数据等于或大于第一参考次数，存储指定目标存储器单元行的目标访问地址。
4.根据权利要求3所述的半导体存储器装置，其中，锤击地址队列包括：
多个FIFO寄存器，被配置为存储候选锤击地址，其中，所述多个FIFO寄存器的数量对应于第一数量；以及
监测器逻辑，连接到所述多个FIFO寄存器，并且监测器逻辑被配置为：
管理所述多个FIFO寄存器；
监测所述多个FIFO寄存器中的每个是否存储候选锤击地址中的相应候选锤击地址；
响应于存储在所述多个FIFO寄存器中的候选锤击地址的数量达到第一数量，输出所有候选锤击地址之中首先被输入的候选锤击地址作为锤击地址；以及
响应于输出锤击地址，将错误信号的逻辑电平从第一逻辑电平转变到不同于第一逻辑电平的第二逻辑电平。
5.根据权利要求4所述的半导体存储器装置，其中，刷新控制电路被配置为：响应于刷新管理信号而对所述一个或多个牺牲存储器单元行执行锤击刷新操作，刷新管理信号基于存储器控制器响应于错误信号的转变而施加的刷新管理命令。
6.根据权利要求4所述的半导体存储器装置，其中，监测器逻辑被配置为：在锤击刷新操作完成之后，将错误信号的逻辑电平转变到第一逻辑电平。
7.根据权利要求3所述的半导体存储器装置，其中，锤击地址队列包括：
多个FIFO寄存器，被配置为：存储候选锤击地址，并且在将候选锤击地址存储在所述多个FIFO寄存器中之后，将与候选锤击地址中的每个相关联的附加访问次数存储为附加计数数据，其中，所述多个FIFO寄存器的数量对应于第一数量；
监测器逻辑，连接到所述多个FIFO寄存器，并且监测器逻辑被配置为：管理所述多个FIFO寄存器，监测所述多个FIFO寄存器中的每个是否存储候选锤击地址中的相应储候选锤击地址，响应于存储在所述多个FIFO寄存器中的候选锤击地址的数量达到小于第一数量的第二数量，将错误信号的逻辑电平从第一逻辑电平转变到不同于第一逻辑电平的第二逻辑电平，以及基于附加计数数据生成选择信号；以及
复用器，被配置为：接收候选锤击地址；以及基于选择信号，输出候选锤击地址之中的其附加计数数据最大的候选锤击地址作为锤击地址。
8.根据权利要求7所述的半导体存储器装置，其中，锤击地址队列还包括：
计数器，被配置为：通过在候选锤击地址被存储在所述多个FIFO寄存器中之后对与每个候选锤击地址相关联的附加访问次数进行计数，输出附加计数数据。
9.根据权利要求7所述的半导体存储器装置，其中，
刷新控制电路还被配置为：响应于刷新管理信号而对所述一个或多个牺牲存储器单元行执行锤击刷新操作，刷新管理信号基于存储器控制器响应于错误信号的转变而施加的刷新管理命令，并且
监测器逻辑被配置为：在锤击刷新操作完成之后将错误信号转变到第一逻辑电平。
10.根据权利要求1至9中的任一项所述的半导体存储器装置，还包括：
纠错码引擎，被配置为：
通过对将被存储在所述多个存储器单元行中的每个中的正常单元中的数据执行第一纠错码编码操作而生成奇偶校验数据；以及
通过对计数数据执行第二纠错码编码操作来生成计数奇偶校验数据；以及
控制逻辑电路，被配置为控制行锤击管理电路和纠错码引擎，
其中，存储器单元阵列包括：
正常单元区域，包括正常单元和计数单元，其中，数据存储在正常单元中，并且计数数据存储在计数单元中；以及
奇偶校验单元区域，其中，奇偶校验数据和计数奇偶校验数据存储在奇偶校验单元区域中，
其中，正常单元区域包括沿第一方向以及与第一方向交叉的第二方向布置的多个子阵列块，所述多个子阵列块中的每个包括存储器单元，并且
其中，所述多个子阵列块的一部分包括计数单元。
11.根据权利要求1至9中的任一项所述的半导体存储器装置，其中，刷新控制电路包括：
刷新控制逻辑，被配置为：响应于刷新管理信号生成锤击刷新信号，刷新管理信号基于响应于错误信号的转变从存储器控制器提供的刷新管理命令；
刷新时钟发生器，被配置为响应于刷新信号生成刷新时钟信号；
刷新计数器，被配置为：生成与对所述多个存储器单元行执行的正常刷新操作相关联的计数刷新地址；
锤击地址存储装置，被配置为：存储锤击地址，并且响应于锤击刷新信号而输出锤击地址；以及
映射器，被配置为基于从锤击地址存储装置输出的锤击地址，生成指定所述一个或多个牺牲存储器单元行的地址的锤击刷新地址。
12.根据权利要求1至9中的任一项所述的半导体存储器装置，其中，行锤击管理电路还包括：
随机数生成器，被配置为：基于在所述半导体存储器装置的通电序列期间从存储器控制器接收的随机初始化命令，生成将被存储在所述多个存储器单元行中的每个的计数单元中的随机计数数据。
13.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括多个存储器单元；
行锤击管理电路，被配置为：响应于从外部存储器控制器接收到激活命令，对与所述多个存储器单元行中的每个相关联的访问次数进行计数，
其中，与计数的次数对应的计数值作为计数数据被存储在所述多个存储器单元行中的每个的计数单元中，
其中，行锤击管理电路包括锤击地址队列，锤击地址队列被配置为：
基于计数值与第一参考次数的第一比较，根据先入先出FIFO方案存储所述多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量，
基于计数数据与第二参考次数和第三参考次数的第二比较，转变提供给存储器控制器的错误信号的逻辑电平，其中，第二参考次数大于第一参考次数，第三参考次数大于第二参考次数，并且在候选锤击地址被存储在所述多个FIFO寄存器中之后，计数数据还与候选锤击地址中的每个相关联，以及
基于第二比较的结果，输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址；以及
刷新控制电路，被配置为：接收锤击地址，并且对物理上邻近于所述多个存储器单元行之中的对应于锤击地址的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
14.根据权利要求13所述的半导体存储器装置，其中，锤击地址队列包括：
多个FIFO寄存器，被配置为：分别存储候选锤击地址以及与每个候选锤击地址相关联的计数数据，其中，所述多个FIFO寄存器的数量对应于第一数量；
比较器，被配置为：通过将与每个候选锤击地址相关联的计数数据与第二参考次数和第三参考次数进行比较而输出比较信号；
监测器逻辑，连接到所述多个FIFO寄存器，并且监测器逻辑被配置为：管理所述多个FIFO寄存器；基于比较信号生成第一选择信号和第二选择信号；以及基于比较信号将错误信号的逻辑电平从第一逻辑电平转变到不同于第一逻辑电平的第二逻辑电平；以及
复用器，被配置为：接收候选锤击地址；以及基于第一选择信号和第二选择信号，输出候选锤击地址之中的其计数数据超过第二参考次数或第三参考次数的候选锤击地址作为锤击地址。
15.根据权利要求14所述的半导体存储器装置，其中，监测器逻辑被配置为：
响应于比较信号指示计数数据超过第二参考次数，生成第一选择信号，第一选择信号与从候选锤击地址之中选择与超过第二参考次数的计数数据对应的第一候选锤击地址相关联；
响应于比较信号指示计数数据超过第三参考次数，将错误信号的逻辑电平从第一逻辑电平转变到第二逻辑电平；以及
响应于比较信号指示计数数据超过第三参考次数，生成第二选择信号，第二选择信号与从候选锤击地址之中选择与超过第三参考次数的计数数据对应的第二候选锤击地址相关联。
16.根据权利要求15所述的半导体存储器装置，其中，刷新控制电路还被配置为：在所述多个存储器单元行的正常刷新时序，对物理上邻近于对应于第一候选锤击地址的第一存储器单元行的两个牺牲存储器单元行执行锤击刷新操作。
17.根据权利要求15所述的半导体存储器装置，其中，刷新控制电路还被配置为：响应于刷新管理信号，对物理上邻近于对应于第二候选锤击地址的第一存储器单元行的四个牺牲存储器单元行执行锤击刷新操作，刷新管理信号基于响应于错误信号的转变而从存储器控制器提供的刷新管理命令，
其中，监测器逻辑被配置为：在锤击刷新操作完成之后将错误信号转变到第一逻辑电平。
18.根据权利要求13至17中的任一项所述的半导体存储器装置，其中，行锤击管理电路还被配置为：响应于在激活命令之后施加的第一命令，通过执行内部读取-更新-写入操作而从所述多个存储器单元行之中的目标存储器单元行的计数单元读取计数数据，更新读取的计数数据，并且将更新的计数数据写入目标存储器单元行的计数单元中。
19.一种存储器系统，包括：
半导体存储器装置；以及
存储器控制器，被配置为控制半导体存储器装置，
其中，半导体存储器装置包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括多个存储器单元；
行锤击管理电路，被配置为：响应于从存储器控制器接收到激活命令，对与所述多个存储器单元行中的每个相关联的访问次数进行计数，并且将与计数的次数对应的计数值作为计数数据存储在所述多个存储器单元行中的每个的计数单元中，
其中，行锤击管理电路包括锤击地址队列，锤击地址队列被配置为：
基于计数值与第一参考次数的比较，根据先入先出FIFO方案存储所述多个存储器单元行之中被密集访问的一个或多个候选锤击地址直到第一数量；
响应于存储在锤击地址队列中的候选锤击地址的数量达到等于或小于第一数量的第二数量，转变提供给存储器控制器的错误信号的逻辑电平；以及
响应于存储在锤击地址队列中的候选锤击地址的数量达到第一数量，输出存储在锤击地址队列中的候选锤击地址中的一个作为锤击地址；以及
刷新控制电路，被配置为：接收锤击地址，并且对物理上邻近于所述多个存储器单元行之中的对应于锤击地址的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作，
其中，行锤击管理电路还包括：随机数生成器，被配置为生成随机计数数据，
其中，随机计数数据基于在半导体存储器装置的通电序列期间从存储器控制器接收的随机初始化命令而被存储在所述多个存储器单元行中的每个的计数单元中。
20.根据权利要求19所述的存储器系统，其中，半导体存储器装置还包括：控制逻辑电路，被配置为控制行锤击管理电路和刷新控制电路，
其中，刷新控制电路在控制逻辑电路的控制下，在随机计数数据被存储在计数单元中之后，对所述多个存储器单元行执行自刷新操作，
其中，存储器控制器被配置为：在对所述多个存储器单元行的自刷新操作完成之后，将自刷新退出命令施加到半导体存储器装置。
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