CN113050883A - 存储器装置、包括存储器装置的存储器系统及其操作方法 - Google Patents

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Abstract

提供了存储器装置、包括存储器装置的存储器系统及其操作方法。所述存储器装置包括：模式寄存器组，被配置为存储第一修复模式、第二修复模式和第二修复关闭模式；以及修复控制电路，被配置为在所述第一修复模式下执行用于将与缺陷地址对应的第一字线永久修复为第一冗余字线的第一修复操作，在所述第二修复模式下执行用于将与所述缺陷地址对应的所述第一字线暂时修复为第二冗余字线的第二修复操作，并且在所述第二修复关闭模式下关闭被配置为执行所述第二修复操作的修复逻辑以在所述第二修复操作之后访问旧数据。

Description

存储器装置、包括存储器装置的存储器系统及其操作方法
本申请要求于2019年12月26日在韩国知识产权局提交的第10-2019-0175040号韩国专利申请的优先权的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及存储器装置和存储器系统以及其操作方法。
背景技术
通常，存储器装置即使在通过封装处理被封装之后也可以被修复。在这种情况下，修复操作被称为封装后修复操作。在封装后修复操作中，在晶圆状态下未被发现但在封装处理之后出现的失效存储器单元可以使用电熔丝方法来修复。
发明内容
本发明构思的示例实施例将提供用于执行修复操作的可以改善数据的可靠性的存储器装置、包括该存储器装置的存储器系统以及其操作方法。
根据本发明构思的示例实施例，存储器装置包括：模式寄存器组，被配置为存储第一修复模式、第二修复模式和第二修复关闭模式；以及修复控制电路，被配置为：在所述第一修复模式下执行用于将与缺陷地址对应的第一字线永久修复为第一冗余字线的第一修复操作，在所述第二修复模式下执行用于将与所述缺陷地址对应的所述第一字线暂时修复为第二冗余字线的第二修复操作，并且在所述第二修复关闭模式下关闭被配置为执行所述第二修复操作的修复逻辑以在所述第二修复操作之后访问旧数据。
根据本发明构思的示例实施例，存储器装置包括：正常字线激活逻辑，被配置为响应于激活的行地址被匹配而输出正常字线激活信号；第一冗余框，被配置为响应于所述激活的行地址被匹配而输出封装后修复(PPR)字线激活信号；以及至少一个第二冗余框，被配置为响应于所述激活的行地址被匹配而输出软封装后修复(sPPR)字线激活信号，其中，所述至少一个第二冗余框响应于旧数据访问信息而被去激活。
根据本发明构思的示例实施例，存储器装置的操作方法包括：响应于来自外部装置的修复请求，执行用于用冗余字线替换与地址对应的字线的修复操作；从所述外部装置接收旧数据访问信息；以及在接收所述旧数据访问信息之后，响应于来自所述外部装置的读取请求而从连接到与所述地址对应的所述字线的存储器单元输出旧数据。
根据本发明构思的示例实施例，存储器系统包括：至少一个存储器装置；以及控制器，被配置为控制所述至少一个存储器装置，其中，所述至少一个存储器装置被配置为在执行软封装后修复(sPPR)操作之后响应于旧数据访问信息而关闭sPPR逻辑，并且将旧数据从连接到与地址对应的正常字线或修复字线的存储器单元输出到控制器。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本发明构思的以上和其他方面、特征和优点，在附图中：
图1是示出根据示例实施例的存储器系统的示例的示图；
图2是示出根据示例实施例的存储器装置的示例的示图；
图3是示出根据示例实施例的存储器装置的结构的示意图；
图4是示出根据示例实施例的存储器装置中的冗余字线的示意图；
图5是示出根据示例实施例的存储器装置的修复操作的示例的示图；
图6是示出根据示例实施例的在存储器装置的修复操作之后的旧数据访问操作的示例的示图；
图7是示出根据示例实施例的在存储器装置的修复操作之后复制旧数据的操作的示例的示图；
图8A和图8B是概念性地示出根据示例实施例的存储器装置的字线激活逻辑的操作的示图；
图9是示出根据示例实施例的sPPR逻辑的示例的示意图；
图10是示出根据示例实施例的存储器装置的正常字线激活操作的示例的示图；
图11是示出根据示例实施例的存储器装置的修复字线激活操作的示例的示图；
图12是示出根据示例实施例的存储器装置的sPPR字线激活操作的示例的示图；
图13是示出根据示例实施例的在存储器装置的sPPR之后访问旧数据的操作的示例的示图；
图14是示出根据另一示例实施例的在存储器装置的sPPR之后访问旧数据的操作的示例的示图；
图15是示出根据示例实施例的存储器装置的操作方法的示例的流程图；
图16是示出根据示例实施例的控制器的操作方法的示例的流程图；
图17是示出根据示例实施例的存储器系统的修复操作的示例的梯形图；
图18是示出根据另一示例实施例的存储器系统的修复操作的示例的梯形图；
图19是示出根据示例实施例的存储器芯片的示例的框图；
图20是示出根据示例实施例的计算系统的示例的示图；
图21是示出根据示例实施例的用于车辆的电子系统的示例的示图；
图22是示出根据示例实施例的移动装置的示例的示图；
图23是示出根据示例实施例的计算系统的示例的示图；以及
图24是示出根据示例实施例的数据服务器系统的示例的示图。
具体实施方式
在下文中，将如下参照附图描述本发明构思的实施例。
图1是示出根据示例实施例的存储器系统10的示例的示图。参照图1，存储器系统10可以包括存储器装置100和用于控制存储器装置100的控制器(CTRL)200。
存储器装置100可以通过易失性存储器装置或非易失性存储器装置来实现。易失性存储器装置可以是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置可以是NAND闪存、垂直NAND闪存(VNAND)、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在以下描述中，为了便于描述，存储器装置100可以被实现为DRAM。
另外，存储器装置100可以包括模式寄存器组(MRS)162和修复控制电路166。
MRS 162可以被实现为存储多个修复操作模式。多个修复操作模式可以包括硬封装后修复(hard post package repair，hPPR)模式、软封装后修复(soft post packagerepair，sPPR)模式和sPPR关闭(sPPR_OFF)模式。
修复控制电路166可以被实现为根据MRS 162的存储的修复操作模式执行修复操作。在hPPR模式下，修复控制电路166可以执行用于将与缺陷地址对应的字线永久修复为冗余字线的修复操作。在sPPR模式下，修复控制电路166可以执行用于将与缺陷地址对应的字线暂时修复为冗余字线的修复操作。在sPPR模式下，与修复控制电路166相关的修复地址可以从控制器200被接收并且可以被存储，修复操作可以基于存储的修复地址来执行。
在一个示例实施例中，进入hPPR模式或sPPR模式可以通过模式寄存器组(MRS)保护密钥来保护，以禁止或防止非预期的hPPR编程。顺序保护密钥在hPPR模式或sPPR模式下可以是相同的。在一个示例实施例中，进入sPPR模式可以通过寄存器激活来执行。另外，激活(ACT)命令可以用于发送在存储器装置100中替换的存储体的行或行地址。在一个示例实施例中，在tRCD(例如，发出ACT命令与读取/写入命令之间的时钟周期的数量)时段之后，写入(WR)命令可以用于通过数据(DQ)位选择单独的存储器装置，并且用于将修复地址发送到选择的存储器装置的内部寄存器。在一个示例实施例中，在写入恢复时间和预充电(PRE)时段之后，sPPR模式可以被终止，并且正常操作可以被恢复。在一个示例实施例中，存储器装置100可以在操作的同时保持软修复信息。当存储器装置100的电源被移除时，软修复信息可以返回至修复受限状态下。
在sPPR_OFF模式下，修复控制电路166可以在执行sPPR操作之后关闭sPPR逻辑，并且可以访问连接到与缺陷地址对应的字线的存储器单元并可以输出旧数据。
DRAM可以包括数十亿个或更多个单元。例如，单个16千兆字节(GB)DRAM可以包括17,179,869,184个单元。对于正常操作，所有单元可能需要正常地操作。DRAM可以在其中包括为在制造过程和测试过程中产生的缺陷准备的备用冗余单元。通过用包括冗余单元的行或列替换包括失效单元的行或列，失效单元可以被挽救/被修复。通常，DRAM可以被制造为使得在包括制造过程和测试过程的生产过程中产生的所有缺陷可以被修复，并且所有单元可以正常地操作。
考虑在DRAM被使用的同时可能发生的劣化等的应力测试可以包括预先产生可能对DRAM的实际用户发生的缺陷并修复该缺陷的处理。然而，这样的应力测试可能无法预先防止在DRAM的实际使用中发生的所有缺陷。近来，作为针对在用户阶段中发生的缺陷的解决方案，相关电路已经被包括在DRAM中，使得用户可以通过封装后修复(PPR)操作直接执行修复操作。
DRAM的PPR操作可以被划分为hPPR和sPPR。hPPR可以通过在制造阶段和测试阶段两者中改变物理熔丝信息来执行修复操作。在这种情况下，包括相应的熔丝信息的所有熔丝信息可以被再次加载在地址解码器的冗余处理电路中。在这种情况下，当前在任务中的所有数据可能被丢失，大量时间可能被消耗直到数据处于可用状态为止。由于此原因，即使当在DRAM需要被连续使用的情况下出现失效单元时，hPPR也可能无法被立即执行。
上述问题可以使用sPPR来解决。sPPR可以是随机修复方法，而不是改变物理熔丝信息，并且当断电时，相应的修复信息可以消失。因此，sPPR可以在相对短的时间段内执行修复操作，并且除了修复的地址之外的地址的数据可以如未被丢失一样被使用。由于此原因，当在DRAM需要被连续使用的情况下出现失效单元时，通过经由sPPR用冗余地址替换相应的失效地址，DRAM可以被连续使用而不中断。
一般的sPPR操作可以将失效地址的行地址修复为冗余地址。在修复操作之后，由于不能访问存储在除了现有的失效单元之外的同一行中的数据，因此可能发生数据的丢失。例如，在DDR5DRAM中，由于单个行地址可以激活8K个单元，因此在sPPR操作中，即使当存在一个失效单元时，也可能发生8Kb数据的丢失。为了禁止/防止这一点，通常可以在执行sPPR之前执行将相应的行地址的数据复制到其他地址的操作/在执行sPPR之前执行将相应的行地址的数据复制到其他地址的操作通常可以是必要的。然而，当使用中的DRAM忙而没有时间复制8Kb时，可能发生问题。
根据示例实施例的sPPR操作可以通过在执行sPPR操作之后进入sPPR_OFF模式来访问执行sPPR操作之前的数据区域。在根据示例实施例的存储器系统10中，通过包括即使在执行sPPR操作之后也可以实现对执行sPPR操作之前的旧数据的访问的存储器装置100，数据的可靠性和总体性能可以提高。
图2是示出根据示例实施例的存储器装置100的示例的示图。参照图2，存储器装置100可以包括存储器单元阵列110、行解码器120、列解码器130、感测放大器电路140、地址寄存器150、存储体控制逻辑152、刷新计数器154、行地址复用器(RA MUX)156、列地址(CA)锁存器158、控制逻辑160、修复控制电路166、时序控制电路164、输入和输出(I/O)门控电路170、纠错电路180以及数据输入和输出(I/O)缓冲器182。
存储器单元阵列110可以包括第一存储体阵列111至第八存储体阵列118。然而，包括在存储器单元阵列110中的存储体阵列的数量不限于此。
行解码器120可以包括分别连接到第一存储体阵列111至第八存储体阵列118的第一存储体行解码器121至第八存储体行解码器128。
列解码器130可以包括分别连接到第一存储体阵列111至第八存储体阵列118的第一存储体列解码器131至第八存储体列解码器138。
感测放大器电路140可以包括分别连接到第一存储体阵列111至第八存储体阵列118的第一存储体感测放大器141至第八存储体感测放大器148。
第一存储体阵列111至第八存储体阵列118、第一存储体行解码器121至第八存储体行解码器128、第一存储体列解码器131至第八存储体列解码器138以及第一存储体感测放大器141至第八存储体感测放大器148可以被分别包括在第一存储体至第八存储体中。第一存储体阵列111至第八存储体阵列118中的每个可以包括设置在字线WL与位线BL交叉的点处的多个存储器单元MC。
地址寄存器150可以从外部的存储器控制器(例如，控制器200)接收具有存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR，并且可以存储地址ADDR。地址寄存器150可以将接收的存储体地址BANK_ADDR提供到存储体控制逻辑152，可以将接收的行地址ROW_ADDR提供到行地址复用器156，并且可以将接收的列地址COL_ADDR提供到列地址锁存器158。
响应于存储体地址BANK_ADDR，存储体控制逻辑152可以产生存储体控制信号。响应于存储体控制信号，第一存储体行解码器121至第八存储体行解码器128中的与存储体地址BANK_ADDR对应的存储体行解码器可以被激活。响应于存储体控制信号，第一存储体列解码器131至第八存储体列解码器138中的与存储体地址BANK_ADDR对应的存储体列解码器可以被激活。
行地址复用器156可以从地址寄存器150接收行地址ROW_ADDR，并且可以从刷新计数器154接收刷新行地址REF_ADDR。行地址复用器156可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器156输出的行地址RA可以施加到第一存储体行解码器121至第八存储体行解码器128中的每个。
第一存储体行解码器121至第八存储体行解码器128中的被存储体控制逻辑152激活的存储体行解码器可以对从行地址复用器156输出的行地址RA进行解码，并且可以激活与行地址对应的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到与行地址对应的字线。另外，激活的存储体行解码器可以激活与行地址对应的字线，并且还可以激活与从修复控制电路166输出的冗余行地址对应的冗余字线。
列地址锁存器158可以从地址寄存器150接收列地址COL_ADDR，并且可以暂时存储接收的列地址COL_ADDR。另外，列地址锁存器158可以在突发模式下逐渐增大接收的列地址COL_ADDR。列地址锁存器158可以将暂时存储的或逐渐增大的列地址COL_ADDR施加到第一存储体列解码器131至第八存储体列解码器138中的每个。
第一存储体列解码器131至第八存储体列解码器138中的被存储体控制逻辑152激活的存储体列解码器可以通过输入和输出门控电路170激活与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。另外，激活的存储体列解码器可以响应于从修复控制电路166输出的列修复信号CRP而执行列修复操作。
控制逻辑160可以被实现为控制存储器装置100的操作。例如，控制逻辑160可以产生用于存储器装置100执行写入操作或读取操作的控制信号。控制逻辑160可以包括用于对从存储器控制器接收的命令CMD进行解码的命令解码器161和用于设置存储器装置100的操作模式的模式寄存器组162。
例如，命令解码器161可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来产生与命令CMD对应的操作控制信号ACT、PCH、WR和RD。控制逻辑160可以将操作控制信号ACT、PCH、WR和RD提供到时序控制电路164。操作控制信号ACT、PCH、WR和RD可以包括激活信号ACT、预充电信号PCH、写入信号WR和读取信号RD。时序控制电路164可以响应于操作控制信号ACT、PCH、WR和RD而产生用于控制字线WL的电压电平的第一控制信号CTL1和用于控制位线BL的电压电平的第二控制信号CTL2，并且可以将第一控制信号CTL1和第二控制信号CTL2提供到存储器单元阵列110。
修复控制电路166可以产生包括列修复信号CRP和每条字线的熔丝信息的修复控制信号，列修复信号CRP用于基于地址ADDR(或访问地址)的行地址ROW_ADDR和列地址COL_ADDR控制存储体阵列中的至少一个的第一单元区域和第二单元区域的修复操作。修复控制电路166可以将冗余行地址提供到对应的存储体行解码器，可以将列修复信号CRP提供到对应的存储体列解码器，并且可以将选择信号和使能信号SRA提供到与对应的冗余阵列块相关的块控制电路。
另外，在存储于模式寄存器组162中的hPPR模式下，修复控制电路166可以响应于地址ADDR而产生hPPR字线激活信号。另外，在存储于模式寄存器组162中的sPPR模式下，修复控制电路166可以响应于地址ADDR而产生sPPR字线激活信号sPPR_WL_EN。修复控制电路166还可以在存储于模式寄存器组162中的sPPR_OFF模式下关闭sPPR逻辑，并且可以产生正常字线激活信号以访问旧数据。
在一个示例实施例中，修复控制电路166可以基于地址ADDR和熔丝信息改变修复单元。例如，修复控制电路166可以基于地址ADDR和熔丝信息改变修复地址位的类型和数量。
输入和输出门控电路170的每个输入和输出门控电路可以包括输入数据屏蔽逻辑、用于存储从第一存储体阵列111至第八存储体阵列118输出的数据的读取数据锁存器和用于将数据写入到第一存储体阵列111至第八存储体阵列118的写入驱动器以及用于对输入和输出数据进行门控的电路。
将要在第一存储体阵列111至第八存储体阵列118中的一个中读取的码字CW可以被与存储体阵列中的一个对应的感测放大器感测，并且可以被存储在读取数据锁存器中。在通过纠错电路180执行错误检查和校正(ECC)解码之后，存储在读取数据锁存器中的码字CW可以通过数据输入和输出缓冲器182被提供到存储器控制器。在于纠错电路180中执行ECC编码之后，将要写入第一存储体阵列111至第八存储体阵列118中的一个中的数据DQ可以通过写入驱动器被写入存储体阵列中的一个中。
数据输入和输出缓冲器182可以在写入操作中基于从存储器控制器提供的时钟信号CLK将数据DQ提供到纠错电路180，并且可以在读取操作中将从纠错电路180提供的数据DQ提供到存储器控制器。
纠错电路180可以在写入操作中基于从数据输入和输出缓冲器182提供的数据DQ的数据位产生奇偶校验位，并且可以将包括数据DQ和奇偶校验位的码字CW提供到输入和输出门控电路170，而输入和输出门控电路170可以将码字CW写在存储体阵列上。
另外，纠错电路180可以在读取操作中被提供有由输入和输出门控电路170从存储体阵列中的一个读取的码字CW。纠错电路180可以使用包括在读取的码字CW中的奇偶校验位对数据DQ执行ECC解码，可以校正包括在数据DQ中的至少一个错误位，并且可以将校正的错误位提供到数据输入和输出缓冲器182。
根据示例实施例的存储器装置100可以接收修复信息，可以设置与接收的修复信息对应的修复操作模式，并且可以根据确定的修复操作模式执行修复操作。通过进入sPPR_OFF模式，存储器装置100即使在sPPR操作之后也可以访问旧数据。
图3是示出根据示例实施例的存储器装置100的结构的示意图。存储器装置100可以通过当激活命令被接收时施加的行地址和当读取命令或写入命令被接收时施加的列地址来读取和/或写入数据。行解码器可以接收当激活命令被接收时施加的行地址，并且可以激活特定字线。当单条字线被激活时，存储器装置100可以进入对连接到相应的字线的数千条单元数据的访问能够通过读取或写入命令而可用的状态。当即使单个失效单元被包括在数千个单元中时，存储器装置100也可能无法正常操作。
图3中示出的存储体、行解码器和列解码器的数量和布置仅是示例。
图4是示出根据示例实施例的存储器装置100中的冗余字线的示意图。参照图4，冗余(修复)字线可以设置在正常字线之中。当在制造阶段或测试阶段中产生失效单元时，可以将包含相应单元的字线修复为冗余字线。
图5是示出根据示例实施例的存储器装置100的修复操作的示例的示图。在图5中，可以假设连接到第十二字线WL12和第四位线BL4的存储器单元在存储器装置100操作的同时变成失效单元FC。控制器200可以根据(例如，响应于检测)失效单元FC的存在而将针对第十二字线WL12的sPPR命令发送到存储器装置100。存储器装置100可以响应于sPPR命令而用第一冗余字线RWL1替换第十二字线WL12。
图6是示出根据示例实施例的在存储器装置100的修复操作之后的旧数据访问操作的示例的示图。参照图6，在执行图5中的sPPR操作之后，控制器200可以命令存储器装置100进入sPPR_OFF模式。因此，存储器装置100可以在sPPR_OFF模式下操作。当sPPR逻辑在sPPR_OFF模式下被关闭时，响应于从控制器200接收的地址，sPPR操作之前的正常字线(第十二字线WL12)可以被激活。因此，来自连接到激活的第十二字线WL12的存储器单元的正常数据可以被输出到控制器200。
图7是示出根据示例实施例的在存储器装置100的修复操作之后复制旧数据的操作的示例的示图。参照图7，控制器200可以在接收图6中的旧数据之后将存储器装置100的操作模式改变为sPPR模式。此后，控制器200可以将从连接到第十二字线WL12的存储器单元恢复的复制数据写入连接到第一冗余字线RWL1的冗余存储器单元中。因此，失效单元的修复操作可以被完成。
图8A和图8B是概念性地示出根据示例实施例的存储器装置100的字线激活逻辑的操作的示图。
在图8A中，可以假设存在当激活的行地址(active row address)在存储器装置100中被接收时被执行地址匹配操作的两种冗余框(或冗余盒)321至32k及320。sPPR冗余框330可以将接收的激活的行地址与存储的行地址进行比较，并且当地址匹配被执行作为比较的结果时，sPPR冗余框330可以输出sPPR字线激活信号sPPR_WL_EN。sPPR字线激活信号sPPR_WL_EN可以用作用于阻断正常字线和修复字线的信息。
冗余框321、322、323……32k(其中，k为等于或大于2的整数)可以被sPPR字线激活信号sPPR_WL_EN去激活。另外，即使与激活的行地址匹配的地址在冗余框322中被执行时，修复字线激活也可以通过sPPR字线激活信号sPPR_WL_EN来禁止。冗余框321、322、323……32k中的每个包含hPPR相关的修复字线激活逻辑。
另外，正常字线激活逻辑310可以被sPPR字线激活信号sPPR_WL_EN去激活。换言之，正常字线激活逻辑310可以响应于激活的行地址而阻断对应的正常字线。
参照图8B，当旧数据访问信息在sPPR修复操作之后在存储器装置100中被接收时，sPPR冗余框330可以被去激活。旧数据访问信息可以包括用于关闭sPPR逻辑的信息。sPPR冗余框330可以根据旧数据访问信息被固定在地址不匹配状态下。由于与激活的行地址匹配的地址在冗余框322中被执行，因此冗余框322可以输出sPPR字线激活信号sPPR_WL_EN。响应于sPPR字线激活信号sPPR_WL_EN，与激活的行地址对应的修复字线可以被激活，并且旧数据可以从连接到修复字线的存储器单元被输出。
图9是示出根据示例实施例的sPPR逻辑430的示例的示意图。参照图9，sPPR逻辑430可以包括第一锁存器431、第二锁存器432、第一逻辑电路433和第二逻辑电路434。
sPPR逻辑430可以接收地址ADDR、激活信号ACT、sPPR信号sPPR_sg和sPPR关闭信号sPPR_OFF_sg，并且可以如下地操作。
第一锁存器431可以响应于激活信号ACT锁存并输出地址ADDR。第二锁存器432可以响应于第一逻辑电路433的输出值锁存并输出sPPR地址sPPR ADDR。在一个示例实施例中，第一锁存器431和第二锁存器432中的每个可以包括触发器。
第一逻辑电路433可以通过对激活信号ACT和sPPR信号sPPR_sg进行与(AND)计算来将对应的输出值输出到第二锁存器432。
第二逻辑电路434可以通过对第一锁存器431的锁存地址和第二锁存器432的锁存地址进行异或(XOR)计算来输出sPPR字线激活信号sPPR_WL_EN。第二锁存器432的锁存地址可以是sPPR地址。另外，第二逻辑电路434可以响应于sPPR关闭信号sPPR_OFF_sg而被去激活。
图10是示出根据示例实施例的存储器装置100的正常字线激活操作的示例的示图。参照图10，当在激活命令被接收时施加的行地址是可能无法被修复(例如，可以不需要修复)的地址时，由于没有地址匹配在冗余框321至32k和sPPR冗余框330中被执行，正常字线激活逻辑310可以输出正常字线激活信号Normal_WL_EN。
图11是示出根据示例实施例的存储器装置100的修复字线激活操作的示例的示图。参照图11，当在激活命令被接收时施加的行地址命令修复的字线时，冗余框322可以根据(例如，响应于)地址匹配输出用于激活修复字线的修复字线激活信号PPR_WL_EN。冗余框322可以通过使用产生的地址匹配信息阻断正常字线激活逻辑310来禁止正常字线的激活。
图12是示出根据示例实施例的存储器装置100的sPPR字线激活操作的示例的示图。参照图12，当在修复的字线中产生失效单元并且对对应的字线执行sPPR时，可以在冗余框322和sPPR冗余框330中执行地址匹配操作。sPPR冗余框330可以输出与地址匹配信息对应的sPPR字线激活信号sPPR_WL_EN。由于sPPR字线激活信号sPPR_WL_EN阻止现有的冗余框321至32k和正常字线激活逻辑310，因此可以防止sPPR字线激活信号sPPR_WL_EN激活除了与sPPR冗余框330对应的字线之外的字线。
图13是示出根据示例实施例的在存储器装置100的sPPR之后访问旧数据的操作的示例的示图。在sPPR被执行之前，sPPR可以在将对应的行地址的所有数据复制到另一地址之后被执行。然而，由于单条字线连接到8K个(或更多个)单元，因此根据DRAM的使用情况，通常可能没有足够的备用空间。在这种情况下，复制操作可能是不可用的。
如图13中所示，根据示例实施例的存储器装置100可以在执行sPPR之后访问尚未被执行sPPR的数据。例如，由于接收旧数据访问信息的sPPR冗余框330被强制地址不匹配，因此冗余框322可以根据地址匹配输出用于激活现有的修复字线的修复字线激活信号PPR_WL_EN。
即使在sPPR已经被执行之后，根据示例实施例的存储器装置100也可以在存储器装置100操作的同时在必要的时间点访问旧数据，从而可以没有数据丢失。通过在sPPR之后关闭sPPR冗余框的地址匹配逻辑，sPPR之前的字线WL可以在相应的地址是激活的时被使能。为此，如在图13中标记为“旧数据访问信息”的部分所指示的，指示对sPPR之前的旧数据的访问的信息可能是必要的。例如，作为旧数据访问信息，由模式寄存器组(MRS)定义的旧数据访问信息可以被使用。通过根据对应的信息将sPPR之前或之后的字线进行使能，由sPPR导致的数据丢失问题可以被解决。
在图13中，为了便于描述，可以假设被执行sPPR的行地址可以是修复的地址。然而，被执行sPPR的地址可以不限于此。被执行sPPR的地址可以是正常地址。
图14是示出根据另一示例实施例的在sPPR之后访问存储器装置100的旧数据的操作的示例的示图。
如图14中所示，被执行sPPR的地址可以命令尚未修复的字线。因此，旧数据可以被正常字线激活逻辑310响应于正常字线激活信号Normal_WL_EN而输出。通过sPPR电路及其方法的实施方式，根据示例实施例的存储器装置100即使在sPPR被执行之后也可以访问尚未被执行sPPR的字线WL，而与现有的字线WL是否已经被修复无关，因此，数据丢失可以被禁止/防止。
图15是示出根据示例实施例的存储器装置100的操作方法的示例的流程图。参照图1至图15，存储器装置100可以如下地操作。
存储器装置100可以响应于外部请求而执行与地址对应的修复操作(S110)。修复操作可以包括软封装后修复(sPPR)。存储器装置100可以从外部实体接收旧数据访问信息，并且可以根据接收的旧数据访问信息访问与地址对应的旧数据(S120)。在这种情况下，sPPR逻辑可以根据(例如，响应于)旧数据访问信息被去激活。因此，旧数据可以从与地址对应的存储器单元被读取。此后，存储器装置100可以将与地址对应的旧数据向外输出(S130)。
即使在sPPR被执行之后，根据示例实施例的存储器装置100也可以访问尚未被执行sPPR的旧数据。
在一个示例实施例中，当针对其中已经发生缺陷的单元或行执行sPPR时，可以在没有变化的情况下保持相应的单元或行的现有修复信息。在一个示例实施例中，当执行对已经被执行sPPR的单元的访问时，可以比对正常单元或已经修复的单元的访问更优先地执行对已经被执行sPPR的单元的访问。例如，修复控制电路166和/或控制器200可以使执行sPPR优先于执行hPPR(例如，用于执行sPPR的预定阈值可以是较低的)。在一个示例实施例中，可以阻断已经被执行sPPR的信息对尚未通过sPPR修复的单元的访问，并且可以访问尚未被执行sPPR的单元。在一个示例实施例中，当在制造半导体的处理中对尚未被修复的单元执行sPPR时，即使在执行sPPR之后，也可以访问没有被修复的历史且尚未被执行sPPR的单元。在一个示例实施例中，当对在制造半导体的处理中具有被修复的历史的单元执行sPPR时，即使在已经执行sPPR之后也可以使用MRS来访问具有被修复的历史且尚未被执行sPPR的单元。
图16是示出根据示例实施例的控制器200的操作方法的示例的流程图。参照图1至图16，控制器200的操作方法可以如下。控制器200可以对存储器装置100执行读取操作，并且可以根据执行读取操作的结果确定软封装后修复(sPPR)是否是期望的/必要的。当作为确定的结果，sPPR是期望的/必要的时，控制器200可以将sPPR命令与对应的地址一起发送到存储器装置100(S210)。此后，如果期望/必要，则控制器200可以将与地址对应的旧数据访问信息发送到存储器装置100(S220)。例如，当将旧数据复制到连接于与修复地址对应的字线的存储器单元是期望的/必要的时，控制器200可以将旧数据访问信息发送到存储器装置100。此后，控制器200可以使用地址访问存储器装置100，从而读取旧数据(S230)。
图17是示出根据示例实施例的存储器系统10的修复操作的示例的梯形图。参照图1至图17，存储器系统10的修复操作可以如以下所述地被执行。
控制器200可以从存储器装置100接收与地址ADDR对应的数据。地址ADDR可以是正常地址或hPPR地址。控制器200可以针对接收的数据执行纠错。当作为纠错的结果，错误的数量等于或高于参考值时，控制器200可以确定sPPR对于对应的地址是期望的/必要的。当sPPR对于地址ADDR是期望的/必要的时，控制器200可以将sPPR命令发送到存储器装置100。存储器装置100可以响应于sPPR命令而执行sPPR，并且可以将针对sPPR的完成的响应消息发送到控制器200。
此后，控制器200可以请求存储器装置100设置sPPR_OFF模式，以从连接到与地址ADDR对应的字线的存储器单元读取旧数据。例如，控制器200可以读取旧数据，以将旧数据复制到连接至sPPR字线的存储器单元。存储器装置100可以根据sPPR_OFF请求关闭sPPR逻辑。此后，控制器200可以将读取命令与地址ADDR一起发送到存储器装置100。存储器装置100可以响应于读取命令而在sPPR_OFF模式下从连接到与地址ADDR对应的字线的存储器单元读取旧数据，并且可以将读取的旧数据发送到控制器200。
控制器200可以将写入命令与接收的旧数据一起发送到存储器装置100，使得接收的旧数据可以被写在连接到新字线(sPPR字线)的存储器单元上。存储器装置100可以响应于写入命令而将旧数据写在连接到sPPR字线的存储器单元上。因此，旧数据可被复制到新字线。
在图17中，sPPR命令的发送和sPPR_OFF的请求可以被单独地执行。然而，其示例实施例不限于此。根据存储器系统10的情况，sPPR命令的发送和sPPR_OFF的请求可以被同时执行。
图18是示出根据另一示例实施例的存储器系统10的修复操作的示例的梯形图。图18中的存储器系统10的修复操作与图17中示出的修复操作的不同之处可以在于：sPPR_OFF请求和sPPR命令可以被同时发送到图18中的存储器装置100。
根据示例实施例的存储器装置可以被实现为堆叠型存储器装置。
图19是示出根据示例实施例的存储器芯片的示例的框图。参照图19，存储器芯片1000可以包括沿与基底垂直的方向堆叠的第一存储器裸片1100至第三存储器裸片1300以及贯穿电极(例如，贯穿硅通孔(TSV)，或称为，硅通孔)。堆叠的存储器裸片的数量可以不限于图19中示出的示例。例如，第一存储器裸片1100和第二存储器裸片1200可以是从裸片，第三存储器裸片1300可以是主裸片或缓冲器裸片。
第一存储器裸片1100可以包括第一存储器单元阵列1110和用于对第一存储器单元阵列1110的访问的第一贯穿硅过孔区1120。第二存储器裸片1200可以包括第二存储器单元阵列1210和用于对第二存储器单元阵列1210的访问的第二贯穿硅过孔区1220。第一贯穿硅过孔区1120可以指第一存储器裸片1100的设置有用于第一存储器裸片1100与第三存储器裸片1300之间的通信的贯穿硅过孔的区域。相似地，第二贯穿硅过孔区1220可以指第二存储器裸片1200的设置有用于第二存储器裸片1200与第三存储器裸片1300之间的通信的贯穿硅过孔的区域。贯穿硅过孔可以在第一存储器裸片1100至第三存储器裸片1300之间提供电路径。
第一存储器裸片1100至第三存储器裸片1300可以通过贯穿硅过孔彼此连接。例如，贯穿硅过孔的数量可以是数百个至数千个，贯穿硅过孔可以设置为矩阵布置。第三存储器裸片1300可以包括第一外围电路1310和第二外围电路1320。第一外围电路1310可以包括用于访问第一存储器裸片1100的电路，第二外围电路1320可以包括用于访问第二存储器裸片1200的电路。在一个示例实施例中，外围电路1310和1320中的每个可以通过用于执行在参照图1至图18的前述示例实施例中描述的sPPR操作和sPPR_OFF的方法和装置来实现。
根据示例实施例的存储器装置100可以适用于计算系统。
图20是示出根据示例实施例的计算系统2000的示例的示图。参照图20，计算系统2000可以包括至少一个易失性存储器模块(DIMM)2100、至少一个非易失性存储器模块(NVDIMM)2200和至少一个中央处理器(CPU)2300。
计算系统2000可以通过计算机、便携式计算机、超移动PC(UMPC)、工作站、数据服务器、上网本、个人数字助理(PDA)、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、数码相机、数字音频记录器/播放器、数码相机/视频记录器/播放器、便携式游戏机、导航系统、可穿戴装置、3D电视机、用于在无线环境中接收和发送信息的装置、包括在家庭网络中的各种电子装置中的一种、包括在计算机网络中的各种电子装置中的一种、包括在远程信息处理网络中的各种电子装置中的一种、射频标识(RFID)或包括在计算系统中的各种电子装置中的一种来实现。
至少一个非易失性存储器模块2200可以包括至少一个非易失性存储器。在一个示例实施例中，至少一个非易失性存储器模块可以包括NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)、晶闸管随机存取存储器(TRAM)等。
在一个示例实施例中，存储器模块2100和2200中的至少一者可以被实现为执行在参照图1至图18的前述示例实施例中描述的hPPR操作、sPPR操作和sPPR_OFF操作。
在一个示例实施例中，存储器模块2100和2200可以根据DDRx(x为等于或大于1的整数)接口连接到中央处理器2300。
至少一个中央处理器2300可以被实现为控制一个或多个易失性存储器模块2100和一个或多个非易失性存储器模块2200。在一个示例实施例中，中央处理器2300可以包括通用微处理器、多核处理器、数字信号处理器(DSP)、专用集成电路(ASIC)或它们的组合。
根据示例实施例的存储器装置100可以适用于汽车系统。
图21是示出根据示例实施例的用于车辆的电子系统3000的示例的示图。参照图21，电子系统3000可以包括电子控制器(ECU)3100、存储器装置3200、动态范围传感器(DVS)3300、显示器3400和通信(COM)处理器3500。
ECU 3100可以被实现为控制总体操作。ECU 3100可以处理从DVS3300接收的图像数据。ECU 3100可以包括神经处理器(NPU)。NPU可以通过将从DVS3300接收的图像与学习模型进行比较来迅速获得针对驾驶优化的图像。
存储器装置3200可以被实现为存储与NPU的操作相关的学习模型。存储器装置3200可以包括易失性存储器或非易失性存储器。例如，存储器装置3200可以通过DRAM或PRAM来实现。另外，存储器装置3200可以执行如图1至图18中示出的hPPR模式、sPPR模式和sPPR_OFF模式的操作。由于对旧数据的访问即使在sPPR操作之后也可以是可用的，因此存储器装置3200可以实时地执行修复操作，并且还可以提高数据可靠性。
DVS 3300可以被实现为感测车辆的外部环境。DVS 3300可以响应于光的相对强度的改变而输出事件信号。DVS 3300可以包括像素阵列和地址事件处理器，像素阵列包括多个DVS像素。
显示器3400可以被实现为显示在ECU3100中处理的图像或通过通信处理器3500发送的图像。
通信处理器3500可以例如被实现为将处理的图像发送到外部装置(诸如，外部车辆)或从外部车辆接收图像。因此，通信处理器3500可以被实现为执行与外部装置的有线或无线通信。
示例实施例还可以应用于移动装置。
图22是示出根据示例实施例的移动装置4000的示例的示图。参照图22，移动装置4000可以包括应用处理器(AP)4100、至少一个DRAM 4200、至少一个存储装置4300、至少一个传感器4400、显示装置4500、音频装置4600、网络处理器4700以及至少一个输入和输出(I/O)装置4800。例如，移动装置4000可以通过膝上型计算机、移动电话、智能电话、平板个人计算机或可穿戴计算机来实现。
应用处理器4100可以被实现为控制移动装置4000的总体操作。应用处理器4100可以执行提供互联网浏览器、游戏、视频等的应用。在一个示例实施例中，应用处理器4100可以包括单个核或多个核。例如，应用处理器4100可以包括多个核(诸如，双核、四核、六核等)。在一个示例实施例中，应用处理器4100还可以包括设置在应用处理器4100中或设置在应用处理器4100的外部的缓存存储器。
应用处理器4100可以包括控制装置(CNTL)4110、神经处理器(NPU)(人工智能处理器)4120和接口(IF)4130。在一个示例实施例中，NPU4120可以被可选地提供。
在一个示例实施例中，应用处理器4100可以被实现为片上系统(SoC)。在片上系统(SoC)中驱动的操作系统的内核可以包括用于控制输入和输出调度器(I/O调度器)和存储装置4300的装置驱动器。装置驱动器可以通过参考在输入和输出调度器中管理的同步队列的数量来控制存储装置4300的访问性能，或者可以控制SoC中的CPU模式、DVFS级别等。
DRAM 4200可以连接到控制装置4110。DRAM 4200可以存储操作应用处理器4100所需要的数据。例如，DRAM 4200可以暂时存储操作系统(OS)和应用数据，或者可以用作各种软件代码的运行空间。
DRAM 4200可以根据应用处理器4100的请求执行sPPR关闭操作。DRAM 4200可以连接到NPU4120。DRAM 4200可以存储与人工智能计算相关的数据。
DRAM 4200可以具有比闪存的I/O装置的延迟和带宽(BW)相对快的延迟和带宽(BW)。DRAM 4200可以在移动电源接通时被默认设置，OS和应用数据可以被加载到DRAM4200，DRAM 4200可以用作OS和应用数据的暂时性存储空间或者可以用作各种软件代码的运行空间。移动装置可以执行用于同时加载数个应用的多任务操作，并且应用之间的转换及其运行速度可以用作移动装置的性能指标。
存储装置4300可以连接到接口4130。在一个示例实施例中，接口4130可以通过诸如以下的通信协议中的一种来操作：DDR、DDR2、DDR3、DDR4、低功率DDR(LPDDR)、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、非易失性存储器高速(NVMe)、外围组件互连高速(PCIe)、串行附件(SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、通用存储总线(USB)连接SCSI(UAS)、互联网小型计算机系统接口(iSCSI)、光纤通道和以太网光纤通道(FCoE)。在一个示例实施例中，一个存储装置4300可以通过嵌入移动装置4000中而被包括在移动装置4000中。在另一示例实施例中，一个存储装置4300可以通过连接或拆卸到移动装置4000而被包括在移动装置4000中。
存储装置4300可以被实现为存储用户数据。例如，存储装置4300可以存储从传感器4400收集的数据，或者可以存储网络数据、增强现实(AR)/虚拟现实(VR)数据以及高清晰度(HD)4K内容。存储装置4300可以包括至少一个非易失性存储器装置(NVM)。例如，存储装置4300可以包括固态驱动器(SSD)、嵌入式多媒体卡(eMMC)等。
在一个示例实施例中，存储装置4300可以被实现为应用处理器4100中的独立芯片，或者可以与应用处理器4100一起被实现在单个封装中。
在一个示例实施例中，存储装置4300可以使用各种形式的封装来安装。例如，存储装置4300可以使用诸如以下的封装来安装：封装上封装(package on package，PoP)、球栅阵列(BAG)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包装式裸片(die in waffle pack)、晶圆式裸片(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形封装(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级构造封装(WTP)、晶圆级处理堆叠封装(WSP)等。
传感器4400可以被实现为感测移动装置4000的外部环境。在一个示例实施例中，传感器4400可以包括用于感测图像的图像传感器。在这种情况下，传感器4400可以将产生的图像信息发送到应用处理器4100。在另一示例实施例中，传感器4400可以包括用于感测生物特征信息的生物传感器。例如，传感器4400可以感测指纹、虹膜图案、血管图案、心率、血糖等，并且可以产生与感测的信息对应的感测数据。然而，传感器4400不限于图像传感器或生物传感器。根据示例实施例的传感器4400可以包括暂时性传感器(诸如，亮度传感器、声学传感器、加速度传感器等)。
显示装置4500可以被实现为输出数据。例如，显示装置4500可以输出使用传感器4400感测的图像数据，或者可以输出使用应用处理器4100计算的数据。
音频装置4600可以被实现为向外部输出语音数据和/或感测外部语音。
网络处理器4700可以被实现为通过有线或无线通信方法与外部装置连接通信。
输入和输出装置4800可以被实现为将数据输入到移动装置4000和/或从移动装置4000输出数据。输入和输出装置4800可以包括提供数字输入和输出功能的装置(诸如，USB或存储、数码相机、SD卡、触摸屏、DVD、调制解调器、网络适配器等)。
示例实施例可以适用于各种类型的计算系统(例如，CPU/GPU/NPU平台)。
图23是示出根据示例实施例的计算系统5000的示例的图。参照图23，计算系统5000可以包括：中央处理器(CPU)5110、图形处理器(GPU)5120、神经处理器(NPU)5130和/或专用处理器，连接到系统总线5001；存储器装置5210和/或存储装置5220，连接到系统总线5001；以及输入和输出(I/O)装置5310、调制解调器5320、网络装置5330、存储控制器5341和/或存储装置5340，连接到扩展(例如，拓展)总线5002。扩展总线5002可以通过扩展总线接口5003连接到系统总线5001。
在一个示例实施例中，CPU 5110、GPU 5120和NPU 5130可以分别包括片上缓存5111、5121和5131。
在一个示例实施例中，CPU 5110可以包括片外缓存5112。虽然在图23中未示出，但GPU 5120和NPU 5130中的每个可以包括片外缓存。在一个示例实施例中，片外缓存5112可以通过不同的总线连接到CPU 5110、GPU 5120和NPU 5130的内部。
在一个示例实施例中，片上/片外缓存可以包括易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或非易失性存储器(诸如，NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)等)。
在一个示例实施例中，主存储器5114、5124和5134可以分别通过对应的存储器控制器5113、5123和5133连接到CPU 5110、GPU 5120和NPU 5130。在一个示例实施例中，主存储器5116、5126和5136可以分别通过桥接件5115、5125和5135连接到CPU 5110、GPU 5120和NPU 5130。桥接件5115、5125和5135可以包括用于控制对应的主存储器5116、5126和5136的存储器控制装置。在一个示例实施例中，桥接件5115、5125和5135中的每个可以被实现为网络装置、无线网络装置、交换机、总线、云或光学通道。
在一个示例实施例中，主存储器5124和5126中的每个可以包括GPU存储器。GPU存储器可以保持与GPU交互的命令和数据。命令和数据可以在主存储器或存储装置中被复制。GPU存储器可以存储图像数据，并且可以具有比主存储器的带宽大的带宽。GPU存储器可以划分CPU中的时钟。GPU可以从GPU存储器读取图像数据并可以处理数据，并且可以将数据写在GPU存储器上。GPU存储器可以被配置为使图形处理加速。
在一个示例实施例中，主存储器5134和5136可以包括NPU存储器。NPU存储器可以保持与NPU交互的命令和数据。命令和数据可以在主存储器或存储装置中被复制。NPU存储器可以保持与神经网络相关的权重数据。NPU存储器可以具有比主存储器的带宽大的带宽。NPU存储器可以划分CPU中的时钟。NPU可以从NPU存储器读取权重数据并可以更新数据，并且可以在训练的同时将数据写在NPU存储器上。NPU存储器可以被配置为使机器学习(诸如，神经网络学习或推理)加速。
在一个示例实施例中，主存储器5114、5116、5124、5126、5134和5136中的每个可以被实现为用于执行在参照图1至图18的前述示例实施例中描述的修复操作的存储器芯片。
在一个示例实施例中，主存储器可以包括易失性存储器(诸如，DRAM、SRAM等)或非易失性存储器(诸如，PRAM、RRAM等)。主存储器可以具有比二级存储装置(例如，存储器装置5210和存储装置5220)的延迟和容量低的延迟和容量。
CPU 5110、GPU 5120或NPU 5130可以通过系统总线5001访问二级存储装置(例如，存储器装置5210和存储装置5220)。存储器装置5210可以由存储器控制器5211控制。存储器控制器5211可以连接到系统总线5001。存储装置5220可以由存储控制器5221控制。存储控制器5221可以连接到系统总线5001。
存储装置5220可以被实现为存储数据。存储控制器5221可以被实现为从存储装置5220读取数据，并且将读取的数据发送到主机。存储控制器5221可以被实现为响应于主机的请求而将发送的数据存储在存储装置5220中。存储装置5220和存储控制器5221中的每者可以包括用于存储元数据、读取缓存以存储被频繁访问的数据或存储用于提高写入效率的缓存的缓冲器。例如，写入缓存可以接收并处理特定数量的写入请求。
存储装置5220可以包括易失性存储器(诸如，硬盘驱动器(HDD))和非易失性存储器(诸如，NVRAM、SSD、存储级存储器(storage-class memory，SCM)和新型存储器)。
示例实施例可以适用于数据服务器系统。
图24是示出根据示例实施例的数据服务器系统6000的示例的示图。参照图24，数据服务器系统6000可以包括第一服务器6100(应用服务器)，第二服务器6200(存储服务器)、存储器装置6310和至少一个存储装置6320。
第一服务器6100和第二服务器6200中的每个可以包括至少一个处理器和至少一个存储器。在一个示例实施例中，第一服务器6100和第二服务器6200中的每个可以被实现为存储器-处理器对。在另一示例实施例中，第一服务器6100和第二服务器6200中的每个可以根据其用途通过不同数量的处理器和存储器来实现。
在一个示例实施例中，第一服务器6100和第二服务器6200可以通过第一网络6010执行通信。在一个示例实施例中，第一服务器6100和第二服务器6200中的每个可以通过第一网络6010和/或第二网络6020访问存储器装置6310。在一个示例实施例中，第一服务器6100和第二服务器6200中的每个可以通过第一网络6010或第二网络6020直接地或间接地访问存储装置6320。
在一个示例实施例中，存储装置6320的接口I/F可以包括SATA、SAS、PCIe、DIMM、高带宽存储器(HBM)、混合存储器立方体(HMC)或NVDIMM。在一个示例实施例中，第二网络6020可以具有诸如直接连接存储(DAS)方法、网络连接存储(NAS)方法或存储区域网络(SAN)方法的连接形式。
在一个示例实施例中，存储器装置6310和存储装置6320中的每个可以通过命令将装置信息发送到第一服务器6100和/或第二服务器6200或自主地将装置信息发送到第一服务器6100和/或第二服务器6200。在一个示例实施例中，存储器装置6310可以包括用于执行在参照图1至图18的前述示例实施例中描述的修复操作的存储器芯片。
数据服务器系统6000可以执行大数据人工智能计算。大数据可以包括语音、图像、视频或权重/训练数据。
根据前述示例实施例，通过使用存储器装置、包括该存储器装置的存储器系统及其操作方法，对旧数据的访问可以通过在封装后修复操作之后经由旧数据访问信息关闭sPPR逻辑而可用。
另外，通过使用该存储器装置、包括该存储器装置的存储器系统及其操作方法，对旧数据的访问即使在修复操作之后也可以被容易地执行，因此，数据的可靠性可以提高。
尽管上面已经示出和描述了示例实施例，但对本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
模式寄存器组，被配置为存储第一修复模式、第二修复模式和第二修复关闭模式；以及
修复控制电路，被配置为：在所述第一修复模式下执行用于将与缺陷地址对应的第一字线永久修复为第一冗余字线的第一修复操作，在所述第二修复模式下执行用于将与所述缺陷地址对应的所述第一字线暂时修复为第二冗余字线的第二修复操作，并且在所述第二修复关闭模式下关闭被配置为执行所述第二修复操作的修复逻辑以在所述第二修复操作之后访问旧数据。
2.根据权利要求1所述的存储器装置，其中，所述第二修复操作被所述修复控制电路或被结合到所述存储器装置的控制器确定为优先于所述第一修复操作。
3.根据权利要求1所述的存储器装置，其中，所述修复控制电路被配置为：在所述第一修复模式下响应于激活的行地址而输出硬封装后修复字线激活信号。
4.根据权利要求1所述的存储器装置，其中，所述修复控制电路被配置为：在所述第二修复模式下响应于激活的行地址而输出软封装后修复字线激活信号。
5.根据权利要求1至4中的任一项所述的存储器装置，其中，响应于旧数据访问信息，所述存储器装置的字线激活逻辑的一部分被去激活。
6.根据权利要求5所述的存储器装置，其中，所述旧数据访问信息包括用于关闭所述修复逻辑的软封装后修复关闭信息。
7.根据权利要求4所述的存储器装置，其中，响应于所述软封装后修复字线激活信号，修复字线和正常字线的激活被阻断。
8.根据权利要求4所述的存储器装置，其中，响应于所述激活的行地址与存储在所述存储器装置中的行地址的比较，所述软封装后修复字线激活信号被输出。
9.根据权利要求1至4中的任一项所述的存储器装置，
其中，所述修复逻辑包括：
第一锁存器，被配置为响应于激活信号而锁存地址；
第二锁存器，被配置为响应于逻辑计算值而锁存所述地址；
第一逻辑电路，被配置为通过对所述激活信号和修复模式信号进行与计算来输出所述逻辑计算值；以及
第二逻辑电路，被配置为通过对所述第一锁存器的输出值和所述第二锁存器的输出值进行异或计算来输出修复字线激活信号，并且
其中，所述第二逻辑电路响应于修复关闭信号而被去激活。
10.根据权利要求1至4中的任一项所述的存储器装置，
其中，所述第一修复模式为硬封装后修复模式，并且
其中，所述第二修复模式为软封装后修复模式。
11.一种存储器装置的操作方法，所述操作方法包括：
响应于来自外部装置的修复请求，执行用于用冗余字线替换与地址对应的字线的修复操作；
从所述外部装置接收旧数据访问信息；以及
在所述接收所述旧数据访问信息之后，响应于来自所述外部装置的读取请求而从连接到与地址对应的字线的存储器单元输出旧数据。
12.根据权利要求11所述的操作方法，所述操作方法还包括：
响应于所述修复请求而设置模式寄存器组。
13.根据权利要求11所述的操作方法，所述操作方法还包括：
响应于所述旧数据访问信息而设置模式寄存器组。
14.根据权利要求11至13中的任一项所述的操作方法，所述操作方法还包括：
从所述外部装置接收具有所述旧数据和所述地址的写入请求；以及
将所述旧数据写在连接到所述冗余字线的存储器单元上。
15.一种存储器系统，所述存储器系统包括：
至少一个存储器装置；以及
控制器，被配置为控制所述至少一个存储器装置，
其中，所述至少一个存储器装置被配置为：在执行软封装后修复操作之后响应于旧数据访问信息而关闭软封装后修复逻辑，并且从连接到与从所述控制器接收的地址对应的正常字线或修复字线的存储器单元输出旧数据。
16.根据权利要求15所述的存储器系统，其中，所述控制器被配置为：在针对所述至少一个存储器装置的读取操作之后确定软封装后修复是否必要，并且当作为所述确定的结果，软封装后修复必要时将软封装后修复命令发送到所述至少一个存储器装置。
17.根据权利要求15所述的存储器系统，其中，所述控制器被配置为：在所述软封装后修复操作之后将软封装后修复关闭命令发送到所述至少一个存储器装置。
18.根据权利要求15所述的存储器系统，其中，所述控制器被配置为：将软封装后修复关闭信息与软封装后修复命令一起发送到所述至少一个存储器装置。
19.根据权利要求15所述的存储器系统，其中，所述控制器被配置为：在所述软封装后修复操作之后将用于输出所述旧数据的读取命令发送到所述至少一个存储器装置。
20.根据权利要求15至19中的任一项所述的存储器系统，其中，当尚未对所述旧数据执行所述软封装后修复操作时，所述旧数据由所述至少一个存储器装置输出。
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SE01 Entry into force of request for substantive examination
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