CN113378587B - 地址确定电路及方法、保护电路及方法、设备 - Google Patents
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Abstract
本公开是关于一种地址确定电路、地址确定方法、锤击保护电路、锤击保护方法及电子设备,涉及集成电路技术领域。该地址确定电路包括:多个地址运算模块,用于对输入地址进行加或减运算,以获得第一锤击受损地址或第二锤击受损地址;选择控制模块,用于在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址。本公开提供一种确定锤击受损地址的方法。
Description
技术领域
本公开涉及集成电路技术领域,具体而言,涉及一种地址确定电路、地址确定方法、锤击保护电路、锤击保护方法及电子设备。
背景技术
在集成电路的应用领域中,一个内存芯片中的内存容量通常会分成多个阵列来制造,在实际应用过程中,有的阵列会受到Row Hammer(比特翻转攻击)。
比特翻转攻击是利用临近内存单元之间电子的互相影响,在足够多的访问次数后让某个单元的值产生数据错误的情况,也称为锤击攻击。受到锤击攻击的地址称为锤击受损地址。
锤击受损地址通常是访问次数较多地址的邻近地址,对锤击受损地址的确定是锤击保护过程中必不可少的部分。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种地址确定电路、地址确定方法、锤击保护电路、锤击保护方法及电子设备,以提供一种确定锤击受损地址的方法。
本公开的其他特性和优点将通过下面的详细描述变得显然,或部分地通过本发明的实践而习得。
根据本公开的第一方面,提供一种地址确定电路,包括:
地址运算模块,用于对输入地址进行加或减运算,以获得第一锤击受损地址或第二锤击受损地址;
选择控制模块,用于在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址。
在本公开的一些实施例中,所述地址运算模块有多个,至少一个所述地址运算模块,用于对锤击地址进行加1或减1运算,以获得所述第一锤击受损地址。
在本公开的一些实施例中,至少另一个所述地址运算模块,用于对所述第一锤击受损地址进行加1或减1运算,以获得所述第二锤击受损地址。
在本公开的一些实施例中,多个所述地址运算模块的结构相同。
在本公开的一些实施例中,所述地址运算模块包括相连的配置模块和加法器;其中,
所述配置模块用于根据接入的所述配置信号,控制所述加法器对所述输入地址进行加或减运算。
在本公开的一些实施例中,所述配置模块的输入端接入所述输入地址和所述配置信号,所述配置模块的输出端输出内部配置变量和所述输入地址;
所述加法器的输入端接入所述内部配置变量和所述输入地址,并对所述内部配置变量和所述输入地址进行加法运算,以获得所述第一锤击受损地址或所述第二锤击受损地址。
在本公开的一些实施例中,对所述输入地址执行加1运算时,所述内部配置变量为1;
对所述输入地址执行减1运算时,所述内部配置变量为1的补码再加1。
在本公开的一些实施例中,所述地址运算模块有四个,第一个所述地址运算模块,用于接入所述配置信号和所述锤击地址,并对所述锤击地址进行减1运算,获得第一个所述第一锤击受损地址;
第二个所述地址运算模块,与第一个所述地址运算模块相连,用于接入所述配置信号和第一个所述第一锤击受损地址,并对第一个所述第一锤击受损地址进行减1运算,获得第一个所述第二锤击受损地址;
第三个所述地址运算模块,用于接入所述配置信号和所述锤击地址,并对所述锤击地址进行加1运算,获得第二个所述第一锤击受损地址;
第四个所述地址运算模块,与第三个所述地址运算模块相连,用于接入所述配置信号和第二个所述第一锤击受损地址,并对第二个所述第一锤击受损地址进行加1运算,获得第二个第二锤击受损地址。
在本公开的一些实施例中,所述选择控制模块包括第一多路选择器和第二多路选择器;其中,
所述第一多路选择器的输入端与第一个所述地址运算模块的输出端和第二个所述地址运算模块的输出端相连,所述第一多路选择器的控制端接入所述锤击保护位置信号;
所述第二多路选择器的输入端与第三个所述地址运算模块的输出端和第四个所述地址运算模块的输出端相连,所述第二多路选择器的控制端接入所述锤击保护位置信号。
在本公开的一些实施例中,所述选择控制模块还包括第三多路选择器;其中,
所述第三多路选择器的输入端与所述第一多路选择器的输出端和所述第二多路选择器的输出端相连,所述第三多路选择器的控制端接入选择控制信号。
在本公开的一些实施例中,所述地址运算模块有二个,第一个所述地址运算模块,用于接入所述配置信号和所述锤击地址,并对所述锤击地址进行加1或减1运算,获得所述第一锤击受损地址;
第二个所述地址运算模块,用于接入所述配置信号和所述第一锤击受损地址,并对所述第一锤击受损地址进行加1或减1运算,获得所述第二锤击受损地址。
在本公开的一些实施例中,所述选择控制模块包括第四多路选择器;其中,
所述第四多路选择器的输入端与第一个所述地址运算模块的输出端和第二个所述地址运算模块的输出端相连,所述多路选择器的控制端接入所述锤击保护位置信号。
根据本公开的第二方面,提供一种地址确定方法,包括:
对输入地址进行加或减运算,以获得第一锤击受损地址或第二锤击受损地址;
在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址。
根据本公开的第三方面,提供一种锤击保护电路,包括刷新保护电路和上述的地址确定电路;其中,
所述地址确定电路的输出端与所述刷新保护电路的输入端连接,所述刷新保护电路用于对所述地址确定电路输出的第一锤击受损地址或第二锤击受损地址进行刷新保护。
根据本公开的第四方面,提供一种锤击保护方法,包括:
根据上述的地址确定方法确定出第一锤击受损地址或第二锤击受损地址;
对所述第一锤击受损地址或所述第二锤击受损地址进行刷新保护。
根据本公开的第五方面,提供一种电子设备,包括上述的地址确定电路。
本公开提供的技术方案可以包括以下有益效果:
本公开示例性实施方式提供的地址确定电路,通过地址运算模块对输入地址进行加或减运算,从而可以获得第一锤击受损地址或第二锤击受损地址;并且通过选择控制模块可以在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址,从而可以实现锤击受损地址的确认和输出,并且通过一个地址确定电路就可以输出近场地址,又可以输出远场地址,简化了电路结构,从而为锤击保护过程提供基础。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。在附图中:
图1示意性示出了根据本公开的示例性实施方式的一种地址确定电路的方框图;
图2示意性示出了根据本公开的示例性实施方式的一种锤击受损地址位置示意图;
图3示意性示出了根据本公开的示例性实施方式的另一种锤击受损地址位置示意图;
图4示意性示出了根据本公开的示例性实施方式的一种地址确定电路中地址运算模块的结构示意图;
图5示意性示出了根据本公开的示例性实施方式的一种地址确定电路的电路示意图;
图6示意性示出了图5所示的地址确定电路对应的信号波形示意图;
图7示意性示出了根据本公开的示例性实施方式的一种地址确定电路的电路示意图;
图8示意性示出了根据本公开的示例性实施例的一种地址确定方法的流程图;
图9示意性示出了根据本公开的示例性实施例的一种锤击保护方法的流程图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而,示例实施例能够以多种形式实施,且不应被理解为限于在此阐述的实施例;相反,提供这些实施例使得本公开将全面和完整,并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分,因而将省略对它们的重复描述。
此外,所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中,提供许多具体细节从而给出对本公开的实施例的充分理解。然而,本领域技术人员将意识到,可以实践本公开的技术方案而没有所述特定细节中的一个或更多,或者可以采用其它的方法、组元、装置、步骤等。在其它情况下,不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体,不一定必须与物理上独立的实体相对应。即,可以采用软件形式来实现这些功能实体,或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分,或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
在芯片的内部,内存的数据是以位(Bit)为单位写入矩阵中,每个单元称为CELL,只要指定一个行(Row),再指定一个列(Column),就可以准确地定位到某个CELL,这就是内存芯片寻址的基本原理。
通常,将上述阵列称为内存芯片的BANK,也称之为逻辑BANK(Logical BANK)。由于工艺上的原因,这个阵列无法做得太大,所以一般内存芯片中都是将内存容量分成几个阵列来制造。随着芯片容量的不断增加,逻辑BANK数量也在不断地增加。
在实际的访存过程中,逻辑BANK中的某一个或某几个地址会受到频繁访问,导致这些地址的邻近地址有发生比特翻转的风险。为了防止邻近地址发生比特翻转,通常需要对这些邻近地址进行保护,而保护之前确定出邻近地址成为必不可少的步骤。
基于此,本公开示例性实施方式提供了一种地址确定电路。参照图1,该地址确定电路100包括:地址运算模块120和选择控制模块140;其中,地址运算模块120用于对输入地址RA进行加或减运算,以获得第一锤击受损地址VT1_RA或第二锤击受损地址VT2_RA。
在实际应用中,锤击受损地址通常是受到频繁访问的锤击地址RH_RA的邻近地址。参照图2所示,第一地址201为被频繁访问过的锤击地址RH_RA,第二地址202和第三地址203为与第一地址201紧挨的邻近地址,简称近场地址;第四地址204和第五地址205为与第一地址201间隔一个地址的邻近地址,简称远场地址。上述第二地址202、第三地址203、第四地址204和第五地址205均是会受到第一地址201的影响而可能发生比特翻转的锤击受损地址。也就是说,锤击受损地址包括与锤击地址RH_RA紧挨的近场地址,即上述的第一锤击受损地址VT1_RA,也包括与锤击地址RH_RA间隔一个地址的远场地址,即上述的第二锤击受损地址VT2_RA。
另外,在图3中,如果第一地址201被第六地址301所修复,那么该第六地址301邻近的第七地址302、第八地址303、第九地址304和第十地址305会成为锤击受损地址。也就是说,对攻击地址进行修复的地址会成为新的攻击地址,该新的攻击地址邻近的地址也会成为锤击受损地址,也有发生比特翻转的风险。
在本公开示例性实施方式中,为了获得第一锤击受损地址VT1_RA和第二锤击受损地址VT2_RA,用于地址运算模块120的输入地址RA可以为上述锤击地址RH_RA,也可以为第一锤击受损地址VT1_RA。
在实际应用中,地址运算模块120可以有多个,多个地址运算模块120中的至少一个地址运算模块120可以用于对锤击地址RH_RA进行加1或减1运算,以获得第一锤击受损地址VT1_RA。例如,对图2中的第一地址201进行加1运算获得第二地址202,对第一地址201进行减1运算获得第三地址203;或者是,对图3中的第六地址301进行加1运算获得第七地址302,对第六地址301进行减1运算获得第八地址303。其中的第二地址202、第三地址203、第七地址302和第八地址303都是第一锤击受损地址VT1_RA。
本公开示例性实施方式中,多个地址运算模块120中的至少另一个地址运算模块120可以用于对第一锤击受损地址VT1_RA进行加1或减1运算,以获得第二锤击受损地址VT2_RA。例如,对图2中的第二地址202进行加1运算获得第四地址204,对第三地址203进行减1运算获得第五地址205;或者是,对图3中的第七地址302进行加1运算获得第九地址304,对第八地址303进行减1运算获得第十地址305。其中的第四地址204、第五地址205、第九地址304和第十地址305都是第二锤击受损地址VT2_RA。
在本公开示例性实施方式中,究竟是对输入地址RA进行加运算还是减运算,还需要引入一个配置信号SV,根据配置信号SV的具体取值来确定是对输入地址RA进行加1运算,还是减1运算。
也就是说,至少一个所述地址运算模块120需要根据接入的配置信号SV,对所述锤击地址RH_RA进行加1或减1运算,以获得所述第一锤击受损地址VT1_RA。例如,至少一个所述地址运算模块120可以用于在所述配置信号SV为1时,对所述锤击地址RH_RA进行减1运算;至少一个所述地址运算模块120可以用于在所述配置信号SV为0时,对所述锤击地址RH_RA进行加1运算。或者,至少一个所述地址运算模块120可以用于在所述配置信号SV为0时,对所述锤击地址RH_RA进行减1运算;至少一个所述地址运算模块120可以用于在所述配置信号SV为1时,对所述锤击地址RH_RA进行加1运算,本公开示例性实施方式对此不作特殊限定。
另外,至少另一个所述地址运算模块120也需要根据接入的配置信号SV,对所述第一锤击受损地址VT1_RA进行加1或减1运算,以获得所述第二锤击受损地址VT2_RA。具体的执行方式可以参照上述的至少一个所述地址运算模块120,此处不再赘述。
在实际应用中,地址运算模块的结构可以根据上述功能确定多种结构形式。在本公开示例性实施方式中,上述用于加1或减1运算的多个地址运算模块的结构相同,从而可以在地址确定电路中设置多个相同的地址运算模块,以便于简化电路模块,并且易于实现和维修等。
本公开示例性实施方式中,以配置信号SV为1时,对输入地址进行减1运算,在配置信号SV为0时,对输入地址进行加1运算为例,提供一种地址运算模块120的内部结构,参照图4所示,该地址运算模块120可以包括相连的配置模块122和加法器124,其中,配置模块122用于根据接入的配置信号SV,控制加法器124对输入地址进行加或减运算。
如图4所示,配置模块122的输入端接入输入地址RA和配置信号SV,配置模块122的输出端输出所述输入地址RA和内部配置变量b,加法器124的输入端接入的是没有发生变化的输入地址RA和内部配置变量b,其中内部配置变量b的取值由配置信号SV决定。例如参照表1所示:
表1
其中,当配置信号SV为0的时候,内部配置变量b为00…1,相当于1,在加法器124对输入地址RA和内部配置变量b进行加法运算时,相对于对输入地址RA执行加1运算。需要说明的是,内部配置变量b的位数由输入地址RA的位数决定,输入地址RA可以是锤击地址RH_RA,也可以是第一锤击受损地址VT1_RA。
当配置信号SV为1的时候,内部配置变量b为111…1,相当于对加1运算时的内部配置变量1取补码后加1,在加法器124对输入地址RA和该内部配置变量b进行加法运算时,相当于对输入地址RA执行减1运算。可见,通过图4所示的地址运算模块120即可以实现对输入地址的加1运算或者是减1运算。
在实际应用中,还可以设置配置信号SV为0时,对输入地址RA进行减1运算,在配置信号SV为1时,对输入地址RA进行加1运算的地址运算模块120的内部结构,基于本公开示例性实施方式提供的思路所获得的地址运算模块120均落入本公开的保护范围之内。
本公开示例性实施方式中,选择控制模块140主要用于在锤击保护位置信号FV的控制下,选择输出所述第一锤击受损地址VT1_RA或所述第二锤击受损地址VT2_RA;其中,锤击保护位置信号FV可以为指示输出远场地址第二锤击受损地址VT2_RA的使能信号,也可以是指示输出近场地址第一锤击受损地址VT1_RA的使能信号,本公开对此不作特殊限定。
在实际应用中,可以根据需要设置地址运算模块120的个数,例如,地址运算模块120可以有四个,也可以有两个。
参照图5,本公开示例性实施方式提供了一种地址确定电路的电路示意图,其中的地址运算模块120有四个,第一个地址运算模块1201用于接入配置信号SV和锤击地址RH_RA,并对锤击地址RH_RA进行减1运算,获得第一个第一锤击受损地址VT1_RA;第二个地址运算模块1202与第一个地址运算模块1201相连,用于接入配置信号SV和第一个第一锤击受损地址VT1_RA,并对第一个第一锤击受损地址VT1_RA进行减1运算,获得第一个第二锤击受损地址VT2_RA。
同理,第三个地址运算模块1203用于接入配置信号SV和锤击地址RH_RA,并对锤击地址RH_RA进行加1运算,获得第二个第一锤击受损地址VT1_RA;第四个地址运算模块1204与第三个地址运算模块1203相连,用于接入配置信号SV和第二个第一锤击受损地址VT1_RA,并对第二个第一锤击受损地址VT1_RA进行加1运算,获得第二个第二锤击受损地址VT2_RA。
参照表1的情况,第一个地址运算模块1201和第二个地址运算模块1202接入的配置信号SV为1;第三个地址运算模块1203和第四个地址运算模块1204接入的配置信号SV为0。
图5所提供的地址确定电路通过四个地址运算模块120,每个地址运算模块执行一次加1或减1运算,从而可以输出四个不同的地址,分别是两个不同的第一锤击受损地址VT1_RA和两个不同的第二锤击受损地址VT2_RA。
对于地址确定电路而言,在通过地址运算模块120确定出四个不同的地址后,还需要通过选择控制模块140根据锤击保护位置信号FV选择输出近场地址或者输出远场地址。
对于图5所提供的地址确定电路,选择控制模块140包括第一多路选择器501和第二多路选择器502,其中,第一多路选择器501的输入端与第一个地址运算模块1201的输出端和第二个地址运算模块1202的输出端相连,也就是说,第一多路选择器501输入的是第一个第一锤击受损地址VT1_RA和第一个第二锤击受损地址VT2_RA。第一多路选择器501的控制端接入锤击保护位置信号FV;在锤击保护位置信号FV为输出远场地址的使能信号时,在有该使能信号的时候,第一多路选择器501选择输出第一个第二锤击受损地址VT2_RA,在没有该使能信号的时候,第一多路选择器501选择输出第一个第一锤击受损地址VT1_RA。
第二多路选择器502的输入端与第三个地址运算模块1203的输出端和第四个地址运算模块1204的输出端相连,也就是说,第二多路选择器502输入的是第二个第一锤击受损地址VT1_RA和第二个第二锤击受损地址VT2_RA。第二多路选择器的控制端接入锤击保护位置信号FV;在锤击保护位置信号FV为输出远场地址的使能信号时,在有该使能信号的时候,第二多路选择器502选择输出第二个第二锤击受损地址VT2_RA,在没有该使能信号的时候,第二多路选择器502选择输出第二个第一锤击受损地址VT1_RA。
本公开示例性实施方式中,为了顺序输出两个第一锤击受损地址VT1_RA或两个第二锤击受损地址VT2_RA,本公开示例性实施方式提供的选择控制模块140还包括第三多路选择器503,该第三多路选择器503的输入端与第一多路选择器501的输出端和第二多路选择器502的输出端相连,该第三多路选择器503的控制端接入选择控制信号SC,在选择控制信号SC的脉冲控制下,顺序输出上述的信号。
在实际应用中,锤击保护位置信号FV还可以为输出近场地址的使能信号,具体的电路设置方式可以参照上述方式设置,此处不再赘述。
参照图6,示意性示出了图5所示的地址确定电路对应的信号波形示意图,在阵列接收到锤击保护指令时,产生锤击使能信号RH_EN,并进入锤击保护阶段。本公开示例性实施方式提供的地址确定电路,可以利用锤击保护阶段抓取到的锤击地址RH_RA,来确定输出地址RA_OUT,即输出第一锤击受损地址VT1_RA(即图6中的RA+1或RA-1)或第二锤击受损地址VT2_RA(即图6中的RA+2或RA-2)。
表2展示了图6所示的信号波形图在输入和输出信号的关系:
表2
FV | SC | RA_OUT |
0 | 0 | RA-1 |
0 | 1 | RA+1 |
1 | 0 | RA-2 |
1 | 1 | RA+2 |
参照图7,本公开示例性实施方式提供了另一种地址确定电路的电路示意图,其中的地址运算模块120有二个,第一个地址运算模块1205用于接入配置信号SV和锤击地址RH_RA,并对锤击地址RH_RA进行加1或减1运算,获得两个第一锤击受损地址VT1_RA。第二个地址运算模块1206用于接入配置信号SV和第一锤击受损地址VT1_RA,并对第一锤击受损地址VT1_RA进行加1或减1运算,获得两个第二锤击受损地址VT2_RA。
图7所提供的地址确定电路通过二个地址运算模块120,每个地址运算模块执行两次加1或减1运算,从而可以输出四个不同的地址,分别是两个不同的第一锤击受损地址VT1_RA和两个不同的第二锤击受损地址VT2_RA。
对于地址确定电路而言,在通过地址运算模块120确定出四个不同的地址后,还需要通过选择控制模块140根据锤击保护位置信号FV选择输出近场地址或者输出远场地址。
对于图7所提供的地址确定电路,选择控制模块140包括第四多路选择器710,该第四多路选择器710的输入端与第一个地址运算模块1205的输出端和第二个地址运算模块1206的输出端相连,所述多路选择器710的控制端接入所述锤击保护位置信号FV,根据锤击保护位置信号FV选择输出第一锤击受损地址VT1_RA或第二锤击受损地址VT2_RA,此处不再赘述。
本公开示例性实施方式提供的地址确定电路,一方面,通过地址运算模块对输入地址进行加或减运算,从而可以获得第一锤击受损地址或第二锤击受损地址;并且通过选择控制模块可以在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址,从而可以实现锤击受损地址的确认和输出,并且通过一个地址确定电路就可以输出近场地址,又可以输出远场地址,简化了电路结构,从而为锤击保护过程提供基础。另一方面,对于地址运算模块而言,只需要配置一个加法器就可以进行加法运算,也可以进行减法运算,从而简化了模块,提高了模块的可维护性。
本公开示例性实施方式还提供了一种地址确定方法。参照图8,该地址确定方法具体可以包括以下步骤:
步骤S82、对输入地址进行加或减运算,以获得第一锤击受损地址或第二锤击受损地址;
步骤S84、在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址。
本公开示例性实施方式提供的锤击保护地址确定方法,一方面,通过对输入地址进行加或减运算,从而可以获得第一锤击受损地址或第二锤击受损地址;并且在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址,从而可以实现锤击受损地址的确认和输出,并且通过一个地址确定电路就可以输出近场地址,又可以输出远场地址,从而为锤击保护过程提供基础。
上述地址确定方法中各个步骤的具体细节已经在对应的地址确定电路中进行了详细的描述,因此此处不再赘述。
本公开示例性实施方式还提供了一种锤击保护电路,该锤击保护电路包括刷新保护电路和上述的地址确定电路,地址确定电路的输出端与刷新保护电路的输入端连接,刷新保护电路用于对地址确定电路输出的第一锤击受损地址或第二锤击受损地址进行刷新保护。其中,刷新保护电路主要是对第一锤击受损地址或第二锤击受损地址进行刷新读取操作,在实际应用中,可以参照使用现有常规进行刷新操作的电路,此处对于刷新保护电路的具体结构不作特殊限定。
在本公开示例性实施方式中,锤击保护电路中的地址确定电路的具体结构形式已经在上述实施方式中进行了详细描述,因此此处不再赘述。
本公开示例性实施方式还提供了一种锤击保护方法,参照图9,该锤击保护方法具体可以包括以下步骤:
步骤S91、根据上述的地址确定方法确定出第一锤击受损地址或第二锤击受损地址;
步骤S93、对所述第一锤击受损地址或所述第二锤击受损地址进行刷新保护。
上述锤击保护方法中各个步骤的具体细节已经在对应的地址确定方法和地址确定电路中进行了详细的描述,因此此处不再赘述。
本公开示例性实施方式还提供了一种电子设备,该电子设备包括:上述的地址确定电路。其中,地址确定电路的具体结构细节已经在上述实施方式中进行了详细说明,此处不再赘述。
在上述实施例中,可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时,可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时,全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中,或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如,软盘、硬盘、磁带),光介质(例如,DVD)、或者半导体介质(例如固态硬盘(solid state disk,SSD))等。本公开实施例中,计算机可以包括前面所述的装置。
尽管在此结合各实施例对本公开进行了描述,然而,在实施所要求保护的本公开过程中,本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书,可理解并实现所述公开实施例的其他变化。在权利要求中,“包括”(comprising)一词不排除其他组成部分或步骤,“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施,但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本公开进行了描述,显而易见的,在不脱离本公开的精神和范围的情况下,可对其进行各种修改和组合。相应地,本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明,且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然,本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样,倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内,则本公开也意图包含这些改动和变型在内。
Claims (12)
1.一种地址确定电路,其特征在于,包括:
地址运算模块,用于对输入地址进行加或减运算,以获得第一锤击受损地址或第二锤击受损地址;
选择控制模块,用于在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址;
其中,所述地址运算模块有四个,第一个所述地址运算模块,用于接入配置信号和锤击地址,并对所述锤击地址进行减1运算,获得第一个所述第一锤击受损地址;
第二个所述地址运算模块,与第一个所述地址运算模块相连,用于接入所述配置信号和第一个所述第一锤击受损地址,并对第一个所述第一锤击受损地址进行减1运算,获得第一个所述第二锤击受损地址;
第三个所述地址运算模块,用于接入所述配置信号和所述锤击地址,并对所述锤击地址进行加1运算,获得第二个所述第一锤击受损地址;
第四个所述地址运算模块,与第三个所述地址运算模块相连,用于接入所述配置信号和第二个所述第一锤击受损地址,并对第二个所述第一锤击受损地址进行加1运算,获得第二个第二锤击受损地址;
所述选择控制模块包括第一多路选择器和第二多路选择器;其中,
所述第一多路选择器的输入端与第一个所述地址运算模块的输出端和第二个所述地址运算模块的输出端相连,所述第一多路选择器的控制端接入所述锤击保护位置信号;
所述第二多路选择器的输入端与第三个所述地址运算模块的输出端和第四个所述地址运算模块的输出端相连,所述第二多路选择器的控制端接入所述锤击保护位置信号。
2.根据权利要求1所述的地址确定电路,其特征在于,所述地址运算模块有多个,至少一个所述地址运算模块,用于对锤击地址进行加1或减1运算,以获得所述第一锤击受损地址。
3.根据权利要求2所述的地址确定电路,其特征在于,至少另一个所述地址运算模块,用于对所述第一锤击受损地址进行加1或减1运算,以获得所述第二锤击受损地址。
4.根据权利要求3所述的地址确定电路,其特征在于,多个所述地址运算模块的结构相同。
5.根据权利要求1-4中任一项所述的地址确定电路,其特征在于,所述地址运算模块包括相连的配置模块和加法器;其中,
所述配置模块用于根据接入的所述配置信号,控制所述加法器对所述输入地址进行加或减运算。
6.根据权利要求5所述的地址确定电路,其特征在于,所述配置模块的输入端接入所述输入地址和所述配置信号,所述配置模块的输出端输出内部配置变量和所述输入地址;
所述加法器的输入端接入所述内部配置变量和所述输入地址,并对所述内部配置变量和所述输入地址进行加法运算,以获得所述第一锤击受损地址或所述第二锤击受损地址。
7.根据权利要求6所述的地址确定电路,其特征在于,对所述输入地址执行加1运算时,所述内部配置变量为1;
对所述输入地址执行减1运算时,所述内部配置变量为1的补码再加1。
8.根据权利要求1所述的地址确定电路,其特征在于,所述选择控制模块还包括第三多路选择器;其中,
所述第三多路选择器的输入端与所述第一多路选择器的输出端和所述第二多路选择器的输出端相连,所述第三多路选择器的控制端接入选择控制信号。
9.一种地址确定方法,其特征在于,包括:
通过地址运算模块对输入地址进行加或减运算,以获得第一锤击受损地址或第二锤击受损地址;
通过选择控制模块在锤击保护位置信号的控制下,选择输出所述第一锤击受损地址或所述第二锤击受损地址;
其中,所述地址运算模块有四个,第一个所述地址运算模块,用于接入配置信号和锤击地址,并对所述锤击地址进行减1运算,获得第一个所述第一锤击受损地址;
第二个所述地址运算模块,与第一个所述地址运算模块相连,用于接入所述配置信号和第一个所述第一锤击受损地址,并对第一个所述第一锤击受损地址进行减1运算,获得第一个所述第二锤击受损地址;
第三个所述地址运算模块,用于接入所述配置信号和所述锤击地址,并对所述锤击地址进行加1运算,获得第二个所述第一锤击受损地址;
第四个所述地址运算模块,与第三个所述地址运算模块相连,用于接入所述配置信号和第二个所述第一锤击受损地址,并对第二个所述第一锤击受损地址进行加1运算,获得第二个第二锤击受损地址;
所述选择控制模块包括第一多路选择器和第二多路选择器;其中,
所述第一多路选择器的输入端与第一个所述地址运算模块的输出端和第二个所述地址运算模块的输出端相连,所述第一多路选择器的控制端接入所述锤击保护位置信号;
所述第二多路选择器的输入端与第三个所述地址运算模块的输出端和第四个所述地址运算模块的输出端相连,所述第二多路选择器的控制端接入所述锤击保护位置信号。
10.一种锤击保护电路,其特征在于,包括刷新保护电路和如权利要求1-8中任一项所述的地址确定电路;其中,
所述地址确定电路的输出端与所述刷新保护电路的输入端连接,所述刷新保护电路用于对所述地址确定电路输出的第一锤击受损地址或第二锤击受损地址进行刷新保护。
11.一种锤击保护方法,其特征在于,包括:
根据权利要求9所述的地址确定方法确定出第一锤击受损地址或第二锤击受损地址;
对所述第一锤击受损地址或所述第二锤击受损地址进行刷新保护。
12.一种电子设备,其特征在于,包括如权利要求1-8中任一项所述的地址确定电路。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101136628A (zh) * | 2007-03-27 | 2008-03-05 | 中兴通讯股份有限公司 | 一种实现数据去抖动的数字电路装置 |
CN110910928A (zh) * | 2018-09-17 | 2020-03-24 | 三星电子株式会社 | 存储器模块 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9236110B2 (en) * | 2012-06-30 | 2016-01-12 | Intel Corporation | Row hammer refresh command |
US10497409B2 (en) * | 2014-12-17 | 2019-12-03 | International Business Machines Corporation | Implementing DRAM row hammer avoidance |
KR102468728B1 (ko) * | 2016-08-23 | 2022-11-21 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 회로, 반도체 메모리 장치 및 그의 동작 방법 |
KR20180064940A (ko) * | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 해머 리프레쉬 동작을 수행하는 메모리 시스템 |
KR20180085184A (ko) * | 2017-01-18 | 2018-07-26 | 에스케이하이닉스 주식회사 | 로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법 |
US11152050B2 (en) * | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
US10790005B1 (en) * | 2019-04-26 | 2020-09-29 | Micron Technology, Inc. | Techniques for reducing row hammer refresh |
-
2021
- 2021-05-19 CN CN202110546091.9A patent/CN113378587B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101136628A (zh) * | 2007-03-27 | 2008-03-05 | 中兴通讯股份有限公司 | 一种实现数据去抖动的数字电路装置 |
CN110910928A (zh) * | 2018-09-17 | 2020-03-24 | 三星电子株式会社 | 存储器模块 |
Non-Patent Citations (2)
Title |
---|
Defense against Row Hammer attack with memory isolation in virtualized environments;SHI P T;《Journal of Cyber Security》;摘要 * |
Row Hammer漏洞攻击研究;王文伟;刘培顺;;《网络与信息安全学报》(01);全文 * |
Also Published As
Publication number | Publication date |
---|---|
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