KR101789399B1 - 메모리의 타겟 복원을 위한 장치들 및 방법들 - Google Patents

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Abstract

타겟 로우 복원들을 위한 장치들 및 방법들이 본 출원에 개시된다. 예시적인 장치에서, 프리디코더는 타겟 로우 어드레스를 수신하고 타겟 로우 어드레스와 연관된 메모리의 타겟 로우가 메모리의 주요 로우인지 또는 리던던트 로우인지를 결정한다. 프리디코더는 주요 로우가 타겟 로우이면 메모리의 주요 로우에 물리적으로 인접한 메모리의 하나 이상의 로우들이 복원되게 하거나 메모리의 리던던트 로우가 메모리의 타겟 로우이면 메모리의 리던던트 로우에 물리적으로 인접한 메모리의 하나 이상의 로우들이 복원되게 하도록 더 구성된다.

Description

메모리의 타겟 복원을 위한 장치들 및 방법들{APPARATUSES AND METHODS FOR TARGETED REFRESHING OF MEMORY}
관련 출원에 대한 상호-참조
본 출원은 2013년 2월 4일에 출원된, 미국 정규 특허 출원 제13/758,667호에 대한 우선권을 주장한다. 본 출원은 모든 목적들을 위해 그 전체가 본 출원에 참조로서 통합된다.
본 발명의 실시예는 일반적으로 반도체 메모리, 및 보다 구체적으로, 하나 이상의 설명된 실시예들에서, 메모리의 타겟 로우 또는 로우들에 물리적으로 인접한 로우 또는 로우들을 복원하는 것에 관한 것이다.
현재 메모리 시스템들에서, 휘발성 메모리들(예를 들어, DRAM)에 저장된 데이터는 메모리 셀들에서의 커패시터들의 본질적인 누설을 보상하기 위해 주기적으로 복원되어야 한다. 본질적으로, 복원하는 것은 예를 들어, 메모리의 각 로우로부터 데이터를 판독하는 것 및 후속하여 동일한 각 로우에 데이터를 다시 기록하는 것을 포함한다. 결과적으로, 각 커패시터 상에서의 원래의 충전 레벨이 회복되고 데이터가 보존된다.
누설을 보상하기 위해 메모리 복원들을 사용하는 많은 접근법들이 해당 기술분야에 잘 공지되어 있지만, 이들 접근법들은 오늘날 점차 요구가 증가하는 작동 속도들 및 메모리들의 애플리케이션들에 적용될 때 어려움을 갖는다. 예를 들어, 일부 경우들에서, 메모리의 특정한 로우 또는 로우들은 높은 주파수에서 반복적으로 액세스될 수 있다. 반복적으로 액세스된 메모리의 로우에 물리적으로 인접한 메모리의 로우들의 메모리 셀들에 의해 저장된 데이터는, 정상 복원 동작들이 그러한 인접한 로우들의 데이터를 보존하기 위해 수행되기 전에 저하될 수 있다. 즉, 결합 효과들로 인해, 셀 간 누설이 증가할 수 있고, 반복적인 액세스들이 반복적으로 액세스된 로우 또는 로우들에 물리적으로 인접한 로우들의 데이터를 저하할 수 있다.
메모리를 복원하기 위한 장치들 및 방법들이 본 출원에 개시된다. 예시적인 장치는 프리디코더를 포함한다. 프리디코더는 타겟 로우 어드레스를 수신하고 타겟 로우 어드레스와 연관된 메모리의 타겟 로우가 주요 메모리의 로우인지 또는 리던던트 메모리의 로우인지를 수신하도록 구성된다. 프리디코더는 주요 메모리의 로우가 메모리의 타겟 로우이면 주요 메모리의 로우에 물리적으로 인접한 메모리의 하나 이상의 로우들이 복원되게 하거나 리던던트 메모리의 로우가 메모리의 타겟 로우이면 리던던트 메모리의 로우에 에 물리적으로 인접한 메모리의 하나 이상의 로우들이 복원되게 하도록 더 구성된다.
예시적인 장치는 로우 어드레스 프리디코더 및 로우 리던던시 제어 회로를 포함한다. 로우 어드레스 프리디코더는 메모리의 타겟 로우와 연관된 타겟 로우 어드레스를 수신하도록 구성되고 TRR 로우 어드레스 제어 회로를 포함한다. TRR 로우 어드레스 제어 회로는 적어도 부분적으로, 주요 메모리의 로우인 메모리의 타겟 로우에 기초하여 메모리의 타겟 로우에 물리적으로 인접한 하나 이상의 로우들이 복원되게 하도록 구성된다. 로우 리던던시 제어 회로는 타겟 로우 어드레스를 수신하도록 구성되고 TRR 리던던시 제어 회로를 포함한다. TRR 리던던시 제어 회로는 적어도 부분적으로, 리던던트 메모리의 로우인 메모리의 타겟 로우에 기초하여 메모리의 타겟 로우에 물리적으로 인접한 하나 이상의 로우들이 복원되게 하도록 구성된다.
예시적인 방법은 타겟 로우 어드레스를 수신하는 단계, 타겟 로우 어드레스와 연관된 메모리의 타겟 로우가 주요 메모리의 로우인지 또는 리던던트 메모리의 로우인지를 결정하는 단계, 메모리의 타겟 로우가 주요 메모리의 로우이면 그리고 주요 메모리의 물리적으로 인접한 로우가 복구되지 않았으면 메모리의 타겟 로우에 물리적으로 인접한 주요 메모리의 로우를 복원하는 단계, 및 메모리의 타겟 로우가 리던던트 메모리의 로우이고 리던던트 메모리의 물리적으로 인접한 로우가 이네이블되면 메모리의 타겟 로우에 물리적으로 인접한 리던던트 메모리의 로우를 복원하는 단계를 포함한다.
예시적인 방법은 타겟 로우 어드레스를 수신하는 단계; 타겟 로우 어드레스와 연관된 메모리의 타겟 로우가 메모리의 주요 부분에 포함되는지 또는 메모리의 리던던트 부분에 포함되는지를 결정하는 단계; 메모리의 타겟 로우가 메모리의 주요 부분에 포함되고 메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우가 복구되지 않았으면 메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우를 복원하는 단계; 및 메모리의 타겟 로우가 메모리의 리던던트 부분에 포함되면, 메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우를 복원하지 않는 단계를 포함한다.
예시적인 방법은 메모리의 주요 로우가 복구되었는지를 결정하는 단계; 주요 메모리의 로우가 복구되지 않았으면, 주요 메모리의 로우에 물리적으로 인접한 메모리의 하나 이상의 로우들을 복원하는 단계; 및 주요 메모리의 로우가 복구되었으면, 메모리의 주요 로우에 물리적으로 인접한 리던던트 메모리의 로우를 복원하는 단계를 포함한다.
메모리를 복원하기 위한 예시적인 방법은 메모리 외부의 디바이스를 이용하여, 메모리 셀들의 타겟 로우로서 임계 횟수들 보다 많이 액세스된 메모리에서의 메모리 셀들의 로우를 식별하는 단계로서, 메모리 셀들의 타겟 로우는 타겟 로우 어드레스(TRA; target row address)와 연관되는, 상기 식별하는 단계; 메모리의 프리디코더가 제1 로우 어드레스(TRAdd1) 및 제1 액티브 커맨드를 제공받게 하는 단계로서, 제1 로우 어드레스는 타겟 로우 어드레스에 인접하고 타겟 로우 어드레스를 프리디코딩하며, 프리디코더는 제1 로우 어드레스 및 제1 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우에 물리적으로 인접한 메모리 셀들의 제1 로우가 복원되게하는, 상기 제1 로우 어드레스 및 제1 액티브 커맨드를 제공받게 하는 단계; 및 메모리의 프리디코더가 제2 로우 어드레스(TRAdd2) 및 제2 액티브 커맨드를 제공받게 하는 단계로서, 제2 로우 어드레스는 타겟 로우 어드레스에 인접하고 타겟 로우 어드레스를 따르며, 프리디코더는 제2 로우 어드레스 및 제2 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우에 물리적으로 인접한 메모리 셀들의 제2 로우가 복원되게하는, 상기 제2 로우 어드레스 및 제2 액티브 커맨드를 제공받게 하는 단계를 포함한다.
메모리를 복원하기 위한 예시적인 방법, 여기서 메모리 외부의 디바이스는 메모리 셀들의 타겟 로우로서 임계 횟수들 보다 많이 액세스된 메모리에서의 메모리 셀들의 로우를 식별하고, 메모리 셀들의 타겟 로우는 타겟 로우 어드레스(TRA)와 연관되고, 방법은 메모리의 프리디코더가 제1 로우 어드레스(TRAdd1) 및 제1 액티브 커맨드를 제공받게 하는 단계로서, 제1 로우 어드레스는 타겟 로우 어드레스에 인접하고 타겟 로우 어드레스를 프리디코딩하며, 프리디코더는 제1 로우 어드레스 및 제1 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우에 물리적으로 인접한 메모리 셀들의 제1 로우가 복원되게하는, 상기 제1 로우 어드레스 및 제1 액티브 커맨드를 제공받게 하는 단계; 및 메모리의 프리디코더가 제2 로우 어드레스(TRAdd2) 및 제2 액티브 커맨드를 제공받게 하는 단계로서, 제2 로우 어드레스는 타겟 로우 어드레스에 인접하고 타겟 로우 어드레스를 따르며, 프리디코더는 제2 로우 어드레스 및 제2 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우에 물리적으로 인접한 메모리 셀들의 제2 로우가 복원되게하는, 상기 제2 로우 어드레스 및 제2 액티브 커맨드를 제공받게 하는 단계를 포함한다.
도 1은 본 발명의 실시예에 따른 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 섹션의 블록도이다.
도 3은 본 발명의 실시예에 따른 프리디코더의 블록도이다.
도 4는 본 발명의 실시예에 따른 메모리 섹션의 로우들을 복원하기 위한 방법의 흐름도이다.
도 5는 본 발명의 실시예에 따른 메모리 섹션의 주요 부분의 내부 로우들을 복원하기 위한 방법의 흐름도이다.
도 6은 본 발명의 실시예에 따른 메모리 섹션의 주요 부분의 경계 로우를 복원하기 위한 방법의 흐름도이다.
도 7은 본 발명의 실시예에 따른 메모리 섹션의 리던던트 부분의 내부 로우들을 복원하기 위한 방법의 흐름도이다.
도 8은 본 발명의 실시예에 따른 메모리 섹션의 리던던트 부분의 경계 로우를 복원하기 위한 방법의 흐름도이다.
도 9는 본 발명의 실시예에 따른 메모리 섹션의 리던던트 부분의 외부 로우를 복원하기 위한 방법의 흐름도이다.
도 10a는 본 발명의 실시예에 따른 타겟 로우 복원 상태 제어 회로의 블록도이다.
도 10b는 본 발명의 실시예에 따른 타겟 로우 복원 상태 기계의 개략도이다.
도 10c는 본 발명의 실시예에 따른 리던던시 매치 디세이블 제어 회로의 개략도이다.
도 10d는 본 발명의 실시예에 따른 타겟 로우 복원 모드 래치 회로의 개략도이다.
도 11a는 본 발명의 실시예에 따른 경계 로우 제어 회로의 개략도이다.
도 11b는 본 발명의 실시예에 따른 경계 로우 제어 회로의 개략도이다.
도 12a는 본 발명의 실시예에 따른 타겟 로우 복원 리던던시 제어 회로의 개략도이다.
도 12b는 본 발명의 실시예에 따른 인접 로우 제어 회로의 개략도이다.
도 13은 본 발명의 실시예에 따른 장치를 포함하는 메모리의 블록도이다.
메모리를 복원하기 위한 장치들 및 방법들이 본 출원에 개시된다. 하나 이상의 실시예들에 따르면, "타겟" 로우에 물리적으로 인접한 하나 이상의 로우들이 타겟 로우 복원(TRR) 모드에서 복원될 수 있다. 소정의 세부사항들이 본 발명의 실시예들의 충분한 이해를 제공하기 위해 아래에 제시된다. 그러나, 본 발명의 실시예들이 해당 기술분야의 통상의 기술자에게 이들 세부사항들 없이 실시될 수 있다는 것이 명백할 것이다. 게다가, 본원에 설명된 본 발명의 특정한 실시예들은 예로서 제공되고 본 발명의 범위가 이들 특정한 실시예들로 제한되는 것으로 사용되지 않아야 한다. 다른 경우들에서, 잘 공지된 회로들, 제어 신호들, 타이밍 프로토콜들, 및 소프트웨어 동작들은 본 발명을 불필요하게 애매모호하게 하는 것을 회피하기 위해 상세하게 제시되지 않았다.
본 발명의 예들은 일반적으로 메모리의 "타겟" 로우에 물리적으로 인접한 메모리의 로우들을 복원하는 것에 관한 것이며, 메모리의 타겟 로우 및/또는 메모리의 물리적으로 인접한 로우들은 메모리의 주요 부분 또는 메모리의 리던던트 부분에 있다. 메모리의 리던던트 부분들은 기능 장애 주요 메모리를 "복구"하는데 사용된다. 기능 장애 주요 메모리는 예를 들어, 메모리 섹션의 주요 부분의 하나 이상의 메모리 셀들, 메모리 셀들의 그룹, 메모리의 로우 등일 수 있다. 예를 들어, 주요 메모리의 로우 기능 장애들의 경우에서, 기능 장애의 어드레스는 다르게 사용되지 않는 메모리의 로우와 연관될 수 있다. 결과적으로, 기능 장애 메모리 로우에 액세스하는 임의의 후속 시도는 어드레스에 연관된 리던던트 메모리의 로우로 리다이렉트될 수 있다. 리던던트 메모리의 로우와 연관된 이네이블 퓨즈(또는 안티-퓨즈)는 로우가 이네이블되었다는 것을 표시하기 위해 나가게 되고 리던던트 메모리의 로우와 연관된 어드레스 퓨즈들은 리던던트 메모리의 로우와 연관된 어드레스를 표시하기 위해 나가게 된다. 프로세스가 달성되면, 기능 장애 메모리는 "복구된" 것으로 고려될 수 있고 메모리의 기능 장애 로우는 액세스되지 않으며, 리던던트 메모리의 연관된 로우가 대신 액세스된다. 일부 경우들에서, 복구된 메모리는 다른 메모리 섹션들의 리던던트 메모리와 연관될 수 있다.
본 발명의 예들은 일반적으로 타겟이 된 로우 복원 동작들에 관한 것이다. 메모리의 타겟 로우에 대한 어드레스, 즉, 타겟 로우 어드레스는 수신되고 래치될 수 있다. 적어도 부분적으로, 액티브 커맨드에 기초하여, 메모리의 타겟 로우가 활성화(예를 들어, 개방)되고, 이에 의해 복원될 수 있다. 로우를 복원하는 것에 있어서, 데이터는 메모리의 로우의 메모리 셀들에 재기록될 수 있다. 메모리의 로우는 프리차지 커맨드가 수신될 때까지 개방 상태를 유지할 것이고, 그 결과 메모리의 로우가 비활성화(예를 들어, 폐쇄)된다.
도 1은 본 발명의 실시예에 따른 장치(100)의 블록도이다. 장치(100)는 어드레스 및 커맨드 입력 제어 회로(102), 어드레스 제어 회로(104), 및 복수의 프리디코더(110)를 포함할 수 있다. 어드레스 및 커맨드 입력 제어 회로(102)는 어드레스 제어 회로(104)에 연결될 수 있고, 외부 어드레스들을 수신 및/또는 버퍼링하며, 외부 어드레스들을 어드레스 제어 회로(104)에 제공하도록 구성될 수 있다.
어드레스 제어 회로(104)는 복수의 프리디코더(110)에 연결될 수 있고 타겟 로우 어드레스들을 프리디코더들(110) 중 하나 이상에 제공하도록 구성될 수 있다. 적어도 일 실시예에서, 어드레스 제어 회로(104)는 타겟 로우 어드레스를 동일한 버스(115)를 통해 프리디코더들(110) 중 하나 이상에 제공할 수 있다. 다른 실시예들에서, 어드레스 제어 회로(104)는 어드레스 제어 회로(104)가 프리디코더들(110)의 각각에 타겟 로우 어드레스를 선택적으로 제공하도록 프리디코더들(110)의 각각에 개별적으로 연결될 수 있다. 타겟 로우 어드레스들의 각각은 적어도 부분적으로, 어드레스 및 커맨드 제어 회로(102)로부터 어드레스 제어 회로(104)에 제공되는 외부 어드레스들에 기초될 수 있다.
프리디코더들(110)의 각각은 각 로우 디코더(도 1에 미도시)에 연결될 수 있고 프리디코딩된 로우 어드레스를 그것의 각 디코더에 제공하기 위해 타겟 로우 어드레스를 부분적으로 또는 완전히 디코딩하도록 구성될 수 있다. 이런 식으로 프리디코딩된 로우 어드레스를 제공하는 것은 로우 디코더가 프리디코딩된 로우 어드레스에 대한 메모리의 로우에 액세스하게 할 수 있다. 이전에 설명된 바와 같이, 메모리의 액세스된 로우는 예를 들어, 프리차지 커맨드에 기초하여 미리 충전될 수 있다.
각 프리디코더(110)는 타겟 로우 복원(TRR) 모드에서 작동하도록 더 구성될 수 있다. TRR 모드에서 작동할 때, 프리디코더(110)는 로우 어드레스들을 수신하고 수신된 로우 어드레스들과 연관된 메모리의 로우들을 복원하도록 구성될 수 있다. 일 실시예, TRR 모드 동안 프리디코더(110)에 또는 프리디코더(110)에 의해 제공된 로우 어드레스들은 메모리의 타겟 로우 및 메모리의 타겟 로우에 인접한(예컨대, 물리적으로 인접한) 메모리의 로우들과 연관될 수 있다. 예를 들어, TRR 모드 동안, 세 개의 로우 어드레스들이 제공될 수 있다. 제1 로우 어드레스는 타겟 로우 어드레스(TRA)일 수 있고, 제2 및 제3 로우 어드레스들은 인접 로우 어드레스들(TRAdd1 및 TRAdd2)일 수 있다.
이후, 예들은 타겟 로우 어드레스(TRA) 이전의 로우 어드레스 및 타겟 로우 어드레스(TRA) 이후의 로우 어드레스를 포함하는 로우 어드레스(TRAdd1) 및 로우 어드레스(TRAdd2)에 대하여 설명될 것이다. 그러나, 다른 실시예들에서 TRAdd1 및 TRAdd2는 각각, 타겟 로우 어드레스(TRA) 이후의 로우 어드레스 및 타겟 로우 어드레스(TRA) 이전의 로우 어드레스를 포함할 수 있다는 것이 인식될 것이다.
적어도 일 실시예, 하나 이상의 어드레스들은 복수의 물리 로우와 연관된 논리 로우 어드레스를 포함할 수 있다. 일부 경우들에서, 예를 들어, 타겟 로우 어드레스는 논리 로우 어드레스일 수 있고 복수의 물리 로우에 물리적으로 인접한 로우들은 본 출원에 설명되는 바와 같이 복원될 수 있다. 추가적으로 또는 대안적으로, 타겟 로우에 물리적으로 인접한 로우와 연관된 로우 어드레스는 논리 로우 어드레스일 수 있다. 물리적으로 인접한 로우를 복원하는 것에 있어서, 논리 로우 어드레스와 연관된 복수의 로우의 각각이 복원될 수 있거나 단지 타겟 로우에 물리적으로 인접한 로우만이 복원될 수 있다.
일 실시예에서, TRR 제어 신호는 동시에 장치(100)의 프리디코더들(110)의 각각에 제공될 수 있다. TRR 제어 신호가 액티브 상태에 있는 동안, TRA 및 관련된 액티브 커맨드가 복수의 프리디코더(110) 중 하나에 제공될 수 있다. 이에 응답하여, TRA를 수신하는 프리디코더(110)는 TRR 모드에서 작동하기 시작할 수 있다. 액티브 간 시간 기간(예를 들어, tRRD) 내에서, TRR 제어 신호는 비 액티브 상태로 전이할 수 있고, 다른 프리디코더들(110)이 그 후에 TRA를 수신하는 프리디코더(110)가 TRR 모드에서 작동하는 동안, 독립적인 메모리 액세스들에 응답할 수 있다. 일부 실시예들에서, TRR 제어 신호는 모드 레지스터 또는 커맨드 디코더(도 1에 미도시)로부터, 또는 장치(100)의 외부에 위치된 디바이스, 이를테면 메모리 제어기(도 1에 미도시)에 의해 제공될 수 있다.
일부 경우들에서, 메모리의 타겟 로우는 리던던트 메모리의 로우일 수 있다. 즉, 타겟 로우 어드레스와 연관된 주요 메모리의 로우는 가동되지 않고 로우 어드레스가 연관된 리던던트 메모리의 로우에 의해 복구된다. 따라서, 프리디코더들(110)은 적어도 부분적으로, 메모리의 타겟 로우가 복구된 것에 기초하여 메모리의 비-가동 로우 대신 타겟 로우 어드레스에 연관되는 리던던트 메모리의 로우가 복원되도록 구성될 수 있다. 본 출원에 설명된 바와 같이, 리던던트 메모리의 로우에 대한 로우 어드레스는 리던던트 로우 어드레스(RTRA)로 지칭될 수 있다. RTRA는 리던던트 메모리의 로우의 상대적인 물리적 위치를 나타낼 수 있고, 리던던트 메모리의 로우와 연관된 타겟 로우 어드레스와 동일하지 않을 수 있다. 프리디코더(110)는 메모리의 비-가동 로우에 물리적으로 인접한 로우들 대신 TRA와 연관된 리던던트 메모리의 로우에 물리적으로 인접한 로우들이 복원되도록 더 구성될 수 있다. 즉, 프리디코더(110)는 각각, TRAdd1 및 TRAdd2와 연관된 주요 메모리의 로우들 대신 RTRAdd1 및 RTRAdd2와 연관된 리던던트 메모리의 로우들이 복원되게 할 수 있다.
장치(100)의 예시적인 동작에서, TRR 제어 신호는 프리디코더(110)에 제공될 수 있고 적어도 부분적으로, 액티브 커맨드 및 어써트된 TRR 제어 신호에 기초하여 프리디코더(110)는 TRR 모드에서 작동할 수 있다. 액티브 커맨드 및 TRR 제어 신호 중 하나 이상은 메모리 제어기에 의해 프리디코더(110)에 제공될 수 있다. TRR 제어 신호는 적어도 부분적으로, 예를 들어, 특정한 시간의 기간 동안 임계 횟수들(예를 들어, 64 밀리세컨드 동안 250,000 액세스들)보다 더 많이 액세스된 예를 들어, 메모리의 로우(예를 들어, 타겟 로우)에 기초하여 어써트될 수 있다.
다양한 실시예들에서, 임계 횟수들보다 더 많이 액세스된 메모리에서의 메모리 셀들의 로우는 메모리 셀들의 타겟 로우로 식별될 수 있다(예를 들어, 메모리 외부의 디바이스, 이를테면 메모리 제어기에 의해). 메모리 셀들의 타겟 로우는 타겟 로우 어드레스(TRA)와 연관될 수 있다. 적어도 일부 실시예들에서, TRA는 외부 디바이스에 의해 생성되고 메모리에(예컨대, 메모리의 어드레스 및 커맨드 입력 제어 회로 및/또는 어드레스 제어 회로에) 제공될 수 있다. 본 출원에서 사용된 바와 같이, TRA는 생성되고 메모리에 제공된 외부 어드레스를 나타낼 수 있고/있거나, 적어도 부분적으로 생성되고 메모리, 이를테면 어드레스 및 커맨드 입력 회로 및/또는 어드레스 제어 회로의 프리디코더에 제공된 그러한 외부 어드레스에 기초하여, 내부 어드레스를 나타낼 수 있다.
타겟 로우 어드레스(TRA)는 프리디코더(110)에 의해 수신될 수 있고, 이에 응답하여 프리디코더는 타겟 로우 어드레스(TRA)와 연관된 주요 메모리의 로우가 복구되었는지를 결정할 수 있다. 예를 들어, 프리디코더(110)는 리던던트 메모리의 로우가 TRA와 연관된 주요 메모리의 로우를 복구하였는지를 결정할 수 있다. 주요 메모리의 로우가 복구되지 않았으면, 적어도 일부 실시예들에서, 프리디코더(110)는 주요 메모리의 로우가 복원되게 할 수 있다. 주요 메모리의 로우가 복원되었으면, 프리디코더(110)는 주요 메모리의 로우 대신 어떤 리던던트 메모리의 로우가 메모리의 타겟 로우로서 액세스하는지를 결정할 수 있다. 적어도 일 실시예에서, 타겟 로우가 복원될 수 있다. 다른 실시예들에서, 타겟 로우는 복원되지 않을 수 있다.
이런 식으로, 후속 로우 어드레스(예를 들어, TRAdd1dd1 및 TRAdd2)는 또한 어드레스 및 커맨드 입력 제어 회로(102)에 제공될 수 있고, 여기서 그러한 후속 로우 어드레스들은 위에서 설명된 바와 같이 메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우들과 연관된다. 이들 추가의 어드레스들에 응답하여, 액세스된 메모리의 타겟 로우(예를 들어, 주요 메모리에서든지 또는 리던던트 메모리에서든지)에 물리적으로 인접한 메모리의 로우들은 복원될 수 있다. 설명된 바와 같이, 이는 주요 메모리의 로우들을 복원하는 것, 리던던트 메모리의 로우들을 복원하는 것, 또는 주요 및/또는 리던던트 메모리의 로우들의 조합들을 복원하는 것을 포함할 수 있다.
일부 실시예들에서, 메모리의 프리디코더는 제1 로우 어드레스(TRAdd1) 및 제1 액티브 커맨드, 제2 로우 어드레스(TRAdd2) 및 제2 액티브 커맨드를 제공받을 수 있다. TRAdd1은 TRA에 인접하고 선행할 수 있으며, TRAdd2는 TRA에 인접하고 후속할 수 있다. TRA를 갖는 경우와 같이, TRAdd1 및/또는 TRAdd2는 각각 생성되고 메모리에 제공되는 각 외부 어드레스를 나타낼 수 있고/있거나, 적어도 부분적으로, 생성되고 메모리의 프리디코더에 제공되는, 그러한 외부 어드레스에 기초하여 각 내부 어드레스를 나타낼 수 있다.
하나 이상의 실시예들에서, 메모리 제어기는 TRAdd1 및/또는 TRAdd2(뿐만 아니라 제1 및 제2 액티브 커맨드들)를 메모리에 제공할 수 있고, 여기서 TRAdd1 및/또는 TRAdd2는 프리디코더에(예를 들어, 어드레스 및 커맨드 입력 회로 및/또는 어드레스 제어 회로에 의해) 제공될 수 있다. 다른 실시예에서, 메모리 내부의 로직(예를 들어, 어드레스 제어 회로 및/또는 어드레스 및 커맨드 입력 회로의 부분이거나 별개인, 카운터 또는 인버전 로직)은 TRA(예를 들어, 어드레스 및 커맨드 입력 제어 회로 및/또는 어드레스 제어 회로를 통해)를 제공받는 것에 응답하여 TRAdd1 및/또는 TRAdd2를 생성하고, TRAdd1 및/또는 TRAdd2를 프리디코더에 제공할 수 있다.
예를 들어, 일부 실시예들에서, 타겟 로우 어드레스(TRA)는 어드레스 제어 회로(104) 및 프리디코더(110)에 의해 그리고 적어도 부분적으로, TRA에 기초하여 수신될 수 있고, 어드레스 제어 회로(104) 및 프리디코더(110) 중 하나 이상은 TRAdd1 및 TRAdd2 및/또는 RTRAdd1 및 RTRAdd2에 대한 각 어드레스들을 결정할 수 있다. 예로서, 프리디코더(110)는 타겟 로우 어드레스(TRA)를 수신하고 TRA와 연관된 로우가 복구되는지를 결정할 수 있다. 로우가 복구되지 않으면, 프리디코더(110)는 로우 어드레스들(TRAdd1 및 TRAdd2)를 생성할 수 있다. 로우가 복구되면, 프리디코더(110)는 로우 어드레스들(RTRAdd1 및 RTRAdd2)을 생성할 수 있다. 이들 생성된 어드레스들은 설명된 바와 같이 타겟 로우에 물리적으로 인접한 로우들의 복원을 가능하게 한다.
프리디코더는 TRAdd1 및 제1 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우에 물리적으로 인접한 메모리 셀들의 제1 로우가 복원되게 하고, TRAdd2 및 제2 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우에 물리적으로 인접한 메모리 셀들의 제2 로우가 복원되게 하도록 구성될 수 있다. 본 출원에서 사용되는 바와 같이, 메모리 셀들의 로우는 메모리 셀들의 단일 로우 또는 메모리 셀들의 로우들의 조합을 나타낼 수 있고, 이 중 후자는 때때로 해당 기술분야에서 "팻 로우(fat row)"로 총괄적으로 지칭된다.
적어도 일부 실시예들에서, TRAdd1이 제1 액티브 커맨드와 함께 메모리 제어기에 의해 제공되고 TRAdd2는 제2 액티브 커맨드와 함께 메모리 제어기에 의해 제공되지만, 본 출원에서 개시된 실시예들은 동일하게 제한되지 않는다. 예를 들어, 일부 실시예들에서, 제1 및/또는 제2 액티브 커맨드들은 다른 로우 어드레스, 이를테면 TRA 및/또는 로우 어드레스와 함께 메모리 제어기에 의해 제공될 수 있다.
또한, 일부 실시예들에서, 프리디코더는 또한 TRA 및 제3 액티브 커맨드를 제공받을 수 있다. 예를 들어, 메모리 제어기는 TRA를 메모리의 어드레스 제어 회로 및/또는 어드레스 및 커맨드 입력 제어 회로에 제공할 수 있고, 여기서 어드레스 제어 회로 및/또는 어드레스 및 커맨드 입력 제어 회로는 TRA(예를 들어, TRAdd1 및/또는 TRAdd2와 함께)를 프리디코더에 제공할 수 있다. "제3" 액티브 커맨드로 본 출원에서 지칭되지만, 제3 액티브 커맨드가 일부 실시예들에서 제1 및/또는 제2 액티브 커맨드들 전에 제공될 수 있음에 따라, 용어는 단지 구별의 편의를 위해 본 출원에서 사용된다.
예를 들어, 적어도 일 실시예에서, 메모리 제어기는 먼저 TRA 및 제3 액티브 커맨드를 제공한 후, TRAdd1 및 제1 액티브 커맨드를 제공하고, 그 후 TRAdd2 및 제2 액티브 커맨드를 제공할 수 있다. 다른 실시예에서, 메모리 제어기는 먼저 TRA 및 제3 액티브 커맨드를 제공한 후, 제1 액티브 커맨드(TRA 또는 다른 로우 어드레스와 함께)를 제공하고, 그 후 제2 액티브 커맨드(TRA 또는 다른 로우 어드레스와 함께)를 제공할 수 있으며, 여기서 메모리는 내부적으로 TRAdd1 및/또는 TRAdd2를 생성하고 TRAdd1 및/또는 TRAdd2가 프리디코더에 제공되게 할 수 있다.
일부 실시예들에서, 프리디코더는 TRA 및 제3 액티브 커맨드를 제공받는 것에 응답하여 메모리 셀들의 타겟 로우가 복원되게 하도록 구성될 수 있다. 그러나, 메모리의 타겟 로우에 불필요하게 액세스하는 것을 회피하는 것이 또한 바람직할 수 있다. 따라서, 다른 실시예들에서, 프리디코더는 메모리 셀들의 타겟 로우가 복원되게 않게 한다(TRA 및/또는 제3 액티브 커맨드가 제공되더라도).
메모리의 물리적으로 인접한 로우들의 복원 이후, 프리디코더(110)는 TRR 모드를 종료할 수 있다. 일부 실시예들에서, 프리디코더(110)는 물리적으로 인접한 로우들의 복원 이후 프리차지 명령를 수신한 후 TRR 모드를 자동적으로 종료할 수 있다. 다른 실시예들에서, 프리디코더(110)는 적어도 부분적으로, 다른 회로들, 이를테면 모드 레지스터(미도시)에 의해 제공되는 제어 신호에 기초하여 TRR 모드를 종료할 수 있다.
프리디코더(110)는 선택적으로 타겟 로우에 인접한 로우가 복원되게 하도록 더 구성될 수 있다. 예를 들어, 이하에서 보다 상세하게 설명될 바와 같이, 프리디코더(110)는 단지 인접한 로우들이 이네이블되면 리던던트 메모리의 인접한 로우들이 복원되게 하도록 구성될 수 있다. 이런 식으로, 기능 장애 및/또는 손상 로우들의 액세스들이 회피될 수 있다. 게아가, 타겟 로우가 경계 로우(예를 들어, 리던던트 부분에 인접한 주요 메모리의 로우 또는 주요 부분에 인접한 리던던트 메모리의 로우)이면, 프리디코더(110)는 선택적으로 이웃하는 부분에서의 인접한 로우에서의 로우가 복원되게 할 수 있다. 타겟 로우가 주요 부분 또는 리던던트 부분 중 어느 하나의 외부 로우이면, 프리디코더(110)는 단지 타겟 로우 및/또는 타겟 로우에 인접한 하나의 내부 로우가 복원되게 하도록 구성될 수 있다.
메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우들을 복원하는 것은 예를 들어, 특정한 시간의 기간 동안 메모리의 타겟 로우의 큰 수의 액세스들로부터 야기되는 전하 누설을 보상할 수 있다. 상대적으로 높은 주파수들에서의 메모리의 액세싱 로우들은 메모리의 인접한 로우들에서의 전하 누설을 야기할 수 있기 때문에, 반복적으로 액세스된 메모리의 로우에 인접한 메모리의 로우들은 메모리의 인접한 로우들의 메모리 셀들에 의해 저장된 데이터의 무결성을 유지하기 위해 복원될 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 섹션(200)의 블록도이다. 메모리 섹션(200)은 예를 들어, 도 1의 프리디코더(100)와 작동하는데 사용될 수 있고 주요 부분(250) 및 리던던트 부분(260)을 포함할 수 있다.
주요 부분(250)은 메모리의 복수의 로우를 포함할 수 있고, 이하에서 때때로 "주요 로우들", 이를테면 메모리의 주요 로우들(252, 254, 256, 258)로 지칭된다. 메모리의 주요 로우(252)는 주요 부분(250)의 메모리의 처음 로우일 수 있고, 메모리의 외부 주요 로우로 지칭될 수 있다. 메모리의 주요 로우들(254, 256)은 각각 주요 부분(250)의 메모리의 제2, 및 제3 로우들일 수 있고, 메모리의 내부 주요 로우들로 지칭될 수 있다. 메모리의 주요 로우(258)는 주요 부분(250)의 메모리의 마지막 로우일 수 있고, 메모리의 경계 주요 로우로 지칭될 수 있다.
리던던트 부분(260)은 메모리의 복수의 로우를 포함할 수 있고, 이하에서 때때로 "리던던트 로우들", 이를테면 메모리의 리던던트 로우들(262, 264, 266, 268)로 지칭된다. 메모리의 리던던트 로우들(264, 266)은 리던던트 부분(260)의 메모리의 제2 및 제3 로우들일 수 있고, 메모리의 내부 리던던트 로우들로 지칭될 수 있다. 메모리의 리던던트 로우(262)는 리던던트 부분(260)의 메모리의 처음 로우일 수 있고 메모리의 경계 리던던트 로우로 지칭될 수 있다. 메모리의 리던던트 로우(268)는 리던던트 부분(260)의 메모리의 마지막 로우일 수 있고 메모리의 외부 리던던트 로우로 지칭될 수 있다. 메모리의 로우들(252, 258, 262, 268) 중 임의의 로우의 액세스는 경계 조건을 야기할 수 있고, 보다 구체적으로 메모리의 경계 주요 로우(258) 또는 메모리의 경계 리던던트 로우(262) 중 어느 하나의 액세스는 경계 조건을 야기할 수 있다.
도 2로부터 인식될 바와 같이, 메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우들을 복원하는 것은 예를 들어, 메모리의 타겟 로우가 메모리의 주요 로우인지 또는 메모리의 리던던트 로우인지를 결정하는 것을 포함할 수 있고, 메모리의 타겟 로우가 주요 부분(250) 및 리던던트 부분(260)의 경계에 있는지를 결정하는 것을 더 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 프리디코더(300)의 블록도이다. 프리디코더(300)는 도 1의 프리디코더(110)를 구현하는데 사용될 수 있다. 프리디코더(300)는 로우 어드레스 프리디코더(302), 로우 리던던시 제어 회로(310), 및 TRR 상태 제어 회로(320)를 포함한다.
로우 어드레스 프리디코더(302)는 예를 들어, 도 1의 어드레스 제어 회로(104)로부터 로우 어드레스들을 하도록 구성될 수 있고, 프리디코딩된 로우 어드레스를 로우 디코더(도 3에 미도시)에 제공하기 위해 로우 어드레스들을 부분적으로 또는 완전히 디코딩하도록 더 구성될 수 있다. 이런 식으로 로우 어드레스들을 제공하는 것은 프리디코딩된 로우 어드레스에 대한 로우가 로우 디코더에 의해 액세스되게 할 수 있다.
로우 어드레스 프리디코더(302)는 TRR 로우 어드레스 제어 회로(304)를 포함할 수 있다. 이하에서 더 상세하게 설명될 바와 같이, TRR 로우 어드레스 제어 회로(304)는 메모리의 타겟 로우가 메모리의 주요 로우일 때 TRR 모드 동안 메모리의 로우들의 복원을 제어하도록 구성될 수 있다. 예를 들어, 메모리의 타겟 로우가 메모리의 경계 주요 로우인 경우들에서, TRR 로우 어드레스 제어 회로(304)는 메모리의 경계 리던던트 로우가 이네이블(예를 들어, 메모리의 주요 로우를 복구하는데 사용)되었으면 메모리의 타겟 로우(예를 들어, 메모리의 경계 주요 로우)에 물리적으로 인접한 메모리의 경계 리던던트 로우가 복원되게 하도록 구성될 수 있다.
로우 리던던시 제어 회로(310)는 로우 어드레스 프리디코더(302)에 연결될 수 있고 어드레스 제어 회로(304)로부터 로우 어드레스들을 수신하도록 구성될 수 있다. 적어도 부분적으로, 각 수신된 타겟 로우 어드레스들에 기초하여, 로우 리던던시 제어 회로(310)는 타겟 로우 어드레스와 연관된 메모리의 주요 로우가 복구되었는지, 즉, 메모리의 타겟 로우가 메모리의 리던던트 로우인지를 결정할 수 있다. 타겟 로우 어드레스와 연관된 메모리의 주요 로우가 복구되었으면, 로우 리던던시 제어 회로(310)는 로우가 복구되었다는 것을 나타내는 MATCH 제어 신호 및/또는 복구를 위해 사용된 메모리의 리던던트 로우의 리던던트 로우 어드레스를 제공할 수 있다. 적어도 부분적으로, MATCH 제어 신호에 기초하여, 로우 어드레스 프리디코더(302)를 통과하는 로우 어드레스의 경로(예를 들어, 타겟 로우 어드레스(TRA))는 디세이블될 수 있고, 메모리의 리던던트 로우의 리던던트 로우 어드레스가 프리디코딩된 로우 어드레스를 제공하기 위해 대신 사용될 수 있다.
로우 리던던시 제어 회로(310)는 TRR 리던던시 제어 회로(312)를 포함할 수 있다. 이하에서 더 상세하게 설명될 바와 같이, TRR 로우 어드레스 제어 회로(312)는 메모리의 타겟 로우가 메모리의 리던던트 로우일 때 TRR 모드 동안 메모리의 로우들의 복원을 제어하도록 구성될 수 있다. 예로서, 메모리의 타겟 로우가 메모리의 경계 리던던트 로우인 경우들에서, TRR 리던던시 제어 회로(312)는 메모리의 경계 주요 로우가 복구되지 않았으면 메모리의 경계 리던던트 로우(예를 들어, 메모리의 타겟 로우)에 물리적으로 인접한 메모리의 경계 주요 로우가 복원되게 하도록 구성될 수 있다. 다른 예로서, TRR 리던던시 제어 회로(312)는 단지 이네이블된 인접한 메모리의 리던던트 로우들이 복원되게 하도록 구성될 수 있다.
TRR 상태 제어 회로(320)는 로우 어드레스 프리디코더(302)의 TRR 로우 어드레스 제어 회로(304)에 연결될 수 있고, 로우 리던던시 제어 회로(310)의 TRR 리던던시 제어 회로(312)에 더 연결될 수 있다. TRR 상태 제어 회로(320)는 TRR 제어 신호들, 및 프리차지 및 액티브 커맨드들을 수신하도록 구성될 수 있다. TRR 상태 제어 회로(320)는 TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312)를 이네이블하고 TRR 제어 신호 및 액티브 커맨드에 기초하여 TRR 모드에서 작동하기 시작할 수 있다. 이어서, TRR 상태 제어 회로(320)는 TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312)를 디세이블하고 TRR 모드를 종료할 수 있다. 일 실시예, TRR 상태 제어 회로(320)는 TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312)를 디세이블하고, 적어도 부분적으로, 프리차지 커맨드, 이를테면 TRAdd2 로우 어드레스에 대응하는 프리차지 커맨드에 기초하여 TRR 모드를 종료할 수 있다.
TRR 상태 제어 회로(320)는 적어도 부분적으로, 복구된 메모리의 타겟 로우(예를 들어, 메모리의 타겟 로우는 메모리의 리던던트 로우이다)에 기초하여, 로우 리던던시 제어 회로(310)에서의 비교 로직을 디세이블하도록 더 구성될 수 있다. 일 실시예에서, 예를 들어, TRAdd1 또는 TRAdd2이 복구된 로우들에 대한 어드레스들이면, TRR 상태 제어 회로(320)는 로우 리던던시 제어 회로(310)가 로우 어드레스 프리디코더(302)에 MATCH 제어 신호를 제공하는 것을 방지하기 위해 비교 로직을 디세이블할 수 있다. 다른 실시예들에서, TRR 상태 제어 회로(320)는 수신된 어드레스들이 복구된 로우 어드레스들과 비교되는 것을 방지할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 섹션의 로우들을 복원하기 위한 방법(400)의 흐름도이다. 방법(400)은 예를 들어, 도 3의 프리디코더(300)의 하나 이상의 구성들에 의해 구현될 수 있다. 동작(405)에서, TRR 모드에 진입되고, 이에 응답하여, TRR 상태 제어 회로(320)가 TRR 모드에서 작동하기 시작할 수 있다. TRR 상태 제어 회로(320)는 하나 이상의 제어 신호들을 TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312)에 더 제공할 수 있고, 그 결과, TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312) 양자가 이네이블될 수 있다. 동작(410)에서, 타겟 로우 어드레스(TRA)는 로우 어드레스 프리디코더(302) 및 로우 리던던시 제어 회로(310)에 의해 수신될 수 있다.
적어도 부분적으로, 타겟 로우 어드레스(TRA)에 기초하여, 동작(415)에서, 로우 리던던시 제어 회로(310)는 메모리의 타겟 로우가 복구되었는지(예를 들어, 메모리의 타겟 로우가 메모리의 리던던트 로우이다)를 결정할 수 있고, 그렇다면, 메모리의 타겟 로우가 복구되었고/되었거나 메모리의 리던던트 로우의 리던던트 어드레스가 복구를 위해 사용되었다는 것을 나타내는 MATCH 제어 신호를 제공한다. 메모리의 타겟 로우가 복구되지 않았으면(예를 들어, 메모리의 타겟 로우가 메모리의 주요 로우이다), TRR 로우 어드레스 제어 회로(304)는 동작(420)에서 메모리의 타겟 로우가 메모리의 경계 주요 로우인지를 결정할 수 있다. 메모리의 타겟 로우가 메모리의 내부 주요 로우인 것을 나타내며, 메모리의 타겟 로우가 메모리의 경계 주요 로우가 아니면, 동작(425)에서, TRR 로우 어드레스 제어 회로(304)는 메모리의 타겟 로우인 메모리의 내부 주요 로우가 복원되게 할 수 있고(예를 들어, TRA가 로우 디코더에 제공되는 것을 허용함으로써), 메모리의 타겟 로우인 메모리의 내부 주요 로우에 물리적으로 인접한 메모리의 임의의 복구되지 않은 로우들이 더 복원되게 할 수 있다(예를 들어, 어드레스 제어 회로(104)에 의해 제공되는 바와 같이, TRAdd1 및 TRAdd2가 로우 디코더에 제공되는 것을 허용함으로써). 메모리의 타겟 로우가 메모리의 경계 주요 로우이면, 동작(430)에서, TRR 로우 어드레스 제어 회로(304)는 메모리의 경계 주요 로우에 물리적으로 인접한 하나 이상의 로우들이 복원되게 할 수 있다.
동작(415)에서 메모리의 타겟 로우가 복구된 것으로 결정되면(예를 들어, 타겟 로우가 메모리의 리던던트 로우이다), TRR 리던던시 제어 회로(312)는 동작(435)에서 메모리의 타겟 로우가 메모리의 에지 로우(예를 들어, 리던던트 메모리의 외부 로우 또는 리던던트 메모리의 경계 로우)인지를 결정할 수 있다. 메모리의 타겟 로우가 에지 로우가 아니면, 동작(440)에서 TRR 리던던시 제어 회로(312)는 메모리의 타겟 로우를 복구한 메모리의 내부 리던던트 로우 및 뿐만 아니라 메모리의 내부 리던던트 로우에 물리적으로 인접한 리던던트 메모리의 임의의 이네이블된 로우들의 복원을 야기할 수 있다. 동작(435)에서 메모리의 타겟 로우가 메모리의 에지 로우인 것으로 결정되면, 동작(445)에서 TRR 리던던시 제어 회로(312)는 메모리의 타겟 로우가 메모리의 경계 리던던트 로우인지를 결정할 수 있다. 메모리의 타겟 로우가 메모리의 경계 리던던트 로우가 아니면(그리고 따라서 메모리의 외부 리던던트 로우이다), TRR 리던던시 제어 회로(312)는 이네이블된 경우 메모리의 외부 리던던트 로우 및/또는 메모리의 외부 리던던트 로우에 인접한 메모리의 내부 리던던트 로우의 복원을 야기할 수 있다. 동작(445)에서 메모리의 타겟 로우가 메모리의 경계 리던던트 로우인 것으로 결정되면, TRR 리던던시 제어 회로(312)는 이네이블된 경우(리던던트 메모리의 인접 로우에 관하여) 복구되지 않은 경우(주요 메모리의 인접 로우에 관하여), 메모리의 경계 리던던트 로우 및/또는 메모리의 물리적으로 인접한 하나 이상의 로우들이 복원되게 할 수 있다.
동작(460)에서, 로우 복원들은 TRR 모드에 대해 완료될 수 있고, TRR 상태 제어 회로(320)는 TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312)를 디세이블하고, 또한 TRR 모드에서의 작동을 중단할 수 있다. 설명된 바와 같이, TRR 상태 제어 회로(320)는 TRR 로우 어드레스 제어 회로(304) 및 TRR 리던던시 제어 회로(312)를 디세이블하고/하거나 적어도 부분적으로, 최종 TRR 로우 어드레스(TRAdd2)에 대한 프리차지 커맨드의 수신에 기초하여 TRR 모드를 종료하도록 구성될 수 있다.
방법(400)의 동작들이 특정한 시퀀스를 갖는 것으로 설명되었지만, 동작들이 임의의 시퀀스로 수행될 수 있다는 것이 인식될 것이다. 방법(400)은 방법(400)의 설명된 동작들의 모두 또는 그보다 적은 동작을 더 포함할 수 있거나 추가의 동작들을 포함할 수 있다. 일부 실시예들에서, 리던던트 로우들이 복구될 필요가 없다. 예로서, 모두보다 적은 리던던트 메모리의 로우들, 이를테면 모든 다른 로우가 어떤 인접한 리던던트 로우들도 복구될 필요가 없도록 사용될 수 있다. 단지 특정한 리던던트 로우들이 어떤 두 개의 사용된 리던던트 로우들도 인접하지 않도록 사용될 수 있기 때문에, 타겟 로우가 리던던트 로우인 것으로 결정되었으면 인접한 로우들의 어떤 복원들도 발생할 필요가 없다. 적어도 일 실시예, 사용되지 않는 리던던트 로우들은 이들 로우들이 주요 로우들의 복구를 위해 사용되지 않도록 의도적으로 디세이블될 수 있다. 다른 실시예들에서, 로우 어드레스 프리디코더(302) 및/또는 로우 리던던시 제어 회로(310)는 단지 특정한 리던던트 로우들이 주요 로우들의 복구를 위해 사용되는 것을 허용하도록 구성된 제어 로직을 포함할 수 있다.
게다가, 방법(400)의 동작들이 순차적인 방식으로 설명되었지만, 방법(400)의 하나 이상의 동작들이 병렬적으로, 동시에, 및/또는 중첩되는 방식으로 수행될 수 있다는 것이 인식될 것이다. 예를 들어, 적어도 일 실시예, 동작들(415, 420, 435, 및 445) 중 두 개 이상은 부분적으로 또는 완전히 동일 시간에 수행될 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 섹션의 주요 부분의 내부 로우들을 복원하기 위한 방법(500)의 흐름도이다. 예를 들어, 메모리의 타겟 로우 및 메모리의 물리적으로 인접한 로우들은 메모리의 주요 로우들이다. 방법(500)은 예를 들어, 도 4의 방법(400)의 동작(425)을 구현하는데 사용될 수 있다. 동작(505)에서, 로우 어드레스 프리디코더(302)(예를 들어, TRR 로우 어드레스 제어 회로(304))는 타겟 로우 어드레스(TRA)와 연관된 주요 메모리의 로우가 복원되게 할 수 있다. 이어서, 동작(510)에서, 로우 어드레스(TRAdd1)는 로우 어드레스 프리디코더(302) 및 로우 리던던시 제어 회로(310)에 의해 수신될 수 있다. 동작(515)에서, 로우 어드레스 프리디코더(302)는 TRAdd1에 대한 로우가 복원되게 할 수 있고, 동작(520)에서, 로우 어드레스(TRAdd2)는 로우 어드레스 프리디코더(302) 및 로우 리던던시 제어 회로(310)에 의해 수신될 수 있다. 동작(525)에서, 로우 어드레스 프리디코더(302)는 TRAdd2에 대한 로우가 복원되게 할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 섹션의 주요 부분의 경계 로우를 복원하기 위한 방법(600)의 흐름도이다. 예를 들어, 메모리의 타겟 로우는 메모리의 경계 주요 로우이며, 메모리의 하나의 인접한 로우는 메모리의 주요 로우이고 메모리의 다른 인접한 로우는 메모리의 경계 리던던트 로우이다. 방법(600)은 도 4의 방법(400)의 동작(430)을 구현하는데 사용될 수 있다. 동작(605)에서, 로우 어드레스 프리디코더(302)는 타겟 로우 어드레스(TRA)와 연관된 메모리의 로우가 복원되게 할 수 있다. 동작(610)에서, 로우 어드레스(TRAdd1)는 로우 어드레스 프리디코더(302) 및 로우 리던던시 제어 회로(310)에 의해 수신될 수 있다. 동작(615)에서, 로우 어드레스 프리디코더(302)는 TRAdd1과 연관된 로우가 복원되게 할 수 있다.
상기에서 설명된 바와 같이, 메모리의 타겟 로우가 메모리의 경계 주요 로우인 경우들에서, 메모리의 경계 리던던트 로우는 복원될 수 있는 인접한 로우이다. 따라서, 동작(620)에서, TRR 로우 어드레스 제어 회로(304)는 TRR 액티브 커맨드와 연관된, 로우 어드레스(TRAdd2)의 주요 로우 대신 메모리의 경계 리던던트 로우가 복원되게 할 수 있다. 예를 들어, TRR 로우 어드레스 제어 회로(304)는 로우 어드레스(TRAdd2) 대신 리던던트 로우 어드레스(RTRAdd2)가 로우 디코더에 의해 디코딩되게 할 수 있다.
이런 식으로 복원을 야기하는 것은, 예를 들어, 로우 어드레스 디코더에서의 로우 어드레스들의 정상 경로를 디세이블하는 것 및/또는 어드레스 예를 들어, 메모리의 경계 리던던트 로우와 연관된 로우 어드레스가 다음 프리디코딩된 로우 어드레스로 제공되게 강제하는 것을 포함할 수 있다. 설명될 바와 같이, 강제된 어드레스는 이어서 복원될 수 있다. 적어도 일 실시예에서, 강제된 어드레스는 적어도 부분적으로, 수신된 로우 어드레스(예를 들어, TRAdd2)에 기초하여 복원될 수 있다. 예로서, 로우 어드레스들은 적어도 부분적으로, 로우 어드레스 및 관련된 TRR 액티브 커맨드의 수신에 응답하여 복원될 수 있다.
예를 들어, 동작(625)에서, 로우 어드레스(TRAdd2)가 수신될 수 있고, 동작(630)에서, TRR 로우 어드레스 제어 회로(304)는 메모리의 경계 리던던트 로우가 이네이블되는지를 결정할 수 있다. 설명된 바와 같이, 결정은 적어도 부분적으로, 메모리의 경계 리던던트 로우의 이네이블 퓨즈의 상태에 기초하여 이루어질 수 있다. 동작(630)에서 메모리의 경계 리던던트 로우가 이네이블되지 않았으면, 메모리의 경계 리던던트 로우는 동작(635)에서 복원되지 않는다(그리고 로우 어드레스(TRAdd2)와 연관된 메모리의 로우도 그러하다). 그러나, 메모리의 경계 리던던트 로우가 이네이블된 것으로 결정되면, 로우 어드레스 TRR 로우 어드레스 제어 회로(304)는 동작(640)에서 메모리의 경계 리던던트 로우가 복원되게 할 수 있다.
방법(500 및 600)에 대하여, 일부 경우들에서, 인접한 주요 로우들(예를 들어, 로우 어드레스들(TRAdd1 및 TRAdd2)과 연관된 로우들)이 복구될 수 있다. 일 실시예, 이들 로우들은 정상적으로 복원될 수 있다. 즉, 복구된 인접한 주요 로우와 연관된 리던던트 로우가 복원될 수 있다. 다른 실시예들에서, 복구된 인접한 주요 로우와 연관된 리던던트 로우의 복원 동작은 복구된 인접한 주요 로우와 연관된 리던던트 로우가 타겟 로우에 물리적으로 인접할 때 그것이 필요하지 않을 수 있기 때문에 방지될 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 섹션의 리던던트 부분의 내부 로우들을 복원하기 위한 방법(700)의 흐름도이다. 예를 들어, 메모리의 타겟 로우, 및 메모리의 물리적으로 인접한 로우들은 메모리의 리던던트 로우들이다. 방법(700)은 도 4의 방법(400)의 동작(440)을 구현하는데 사용될 수 있다. 동작(705)에서, 로우 어드레스 프리디코더(302)는 메모리의 타겟 로우와 연관된 메모리의 리던던트 로우가 복원되게 할 수 있다(예를 들어, 로우 어드레스 프리디코더(302)는 로우 어드레스(TRA)와 연관된 주요 메모리의 로우 대신 리던던트 로우 어드레스(RTRA)와 연관된 리던던트 메모리의 로우가 복원되게 할 수 있다). 동작(710)에서, TRR 리던던시 제어 회로(312)는 로우 어드레스, TRAdd1과 연관된 메모리의 주요 로우 대신 리던던트 로우 어드레스(RTRAdd1)와 연관된 메모리의 로우가 복원되게 할 수 있다. 예를 들어, 동작(715)에서, 로우 어드레스(TRAdd1)가 수신될 수 있다. 동작(720)에서 RTRAdd1과 연관된 로우가 이네이블되지 않는다는 것이 결정되면, 어떤 메모리의 로우들도 동작(725)에서 복원되지 않는다. 그러나, RTRAdd1과 연관된 메모리의 로우가 이네이블되면, TRR 리던던시 제어 회로(312)는 동작(730)에서 RTRAdd1과 연관된 메모리의 로우가 복원되게 할 수 있다.
동작(735)에서, TRR 리던던시 제어 회로(312)는 로우 어드레스, TRAdd2와 연관된 메모리의 로우 대신 리던던트 로우 어드레스(RTRAdd2)와 연관된 메모리의 로우가 복원되게 할 수 있다. 예를 들어, 동작(740)에서, 로우 어드레스(TRAdd2)가 수신될 수 있다. 동작(745)에서 리던던트 로우 어드레스(RTRAdd2)와 연관된 메모리의 로우가 이네이블되지 않는다는 것이 결정되면, 동작(750)에서 어떤 메모리의 로우들도 복원되지 않는다. 리던던트 로우 어드레스(RTRAdd2)와 연관된 메모리의 로우가 이네이블되면, TRR 리던던시 제어 회로(312)는 동작(755)에서 로우 어드레스(RTRAdd2)와 연관된 메모리의 로우가 복원되게 할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 섹션의 리던던트 부분의 경계 로우를 복원하기 위한 방법(800)의 흐름도이다. 예를 들어, 메모리의 타겟 로우는 메모리의 경계 리던던트 로우이다. 메모리의 물리적으로 인접한 로우들중 하나는 메모리의 경계 주요 로우일 수 있고 메모리의 물리적으로 인접한 다른 로우들이 메모리의 리던던트 로우일 수 있다. 방법(800)은 도 4의 방법(400)의 동작(455)을 구현하는데 사용될 수 있다. 동작(805)에서, 로우 어드레스 프리디코더(302)는 메모리의 타겟 로우와 연관된 메모리의 경계 리던던트 로우가 복원되게 할 수 있다. 동작(810)에서, TRR 로우 어드레스 제어 회로(304) 및/또는 TRR 리던던시 제어 회로(312)는 로우 어드레스(TRAdd1)와 연관된 메모리의 로우 대신 메모리의 경계 주요 로우가 복원되게 할 수 있다.
예를 들어, 동작(815)에서, 로우 어드레스(TRAdd1)가 수신될 수 있다. 동작(820)에서, 리던던트 로우 어드레스(RTRA)와 연관된 리던던트 로우에 물리적으로 인접한 메모리의 경계 주요 로우가 복구되었는지가 결정될 수 있다. 메모리의 경계 주요 로우가 복구되었으면(예를 들어, 메모리의 리던던트 로우에 의해), 메모리의 경계 주요 로우는 동작(825)에서 복원되지 않는다(그리고 TRAdd1 어드레스와 연관된 메모리의 로우도 그러하다). 그러나, 메모리의 경계 주요 로우가 복구되지 않으면, TRR 리던던시 로우 제어 회로(312)는 동작(830)에서 메모리의 경계 주요 로우가 복원되게 할 수 있다.
동작(835)에서, TRR 리던던시 제어 회로(312)는 로우 어드레스(TRAdd2)와 연관된 메모리의 로우 대신 리던던트 로우 어드레스(RTRAdd2)와 연관된 메모리의 리던던트 로우(예를 들어, 메모리의 경계 리던던트 로우에 물리적으로 인접한)가 복원되게 할 수 있다. 예를 들어, 단계(840)에서, 로우 어드레스(TRAdd2)가 수신될 수 있다. 동작(845)에서 로우 어드레스(RTRAdd2)와 연관된 메모리의 리던던트 로우가 이네이블되는지가 결정될 수 있다. 그렇지 않다면, 동작(850)에서 로우 어드레스(RTRAdd2)와 연관된 메모리의 리던던트 로우가 복원되지 않는다(그리고 TRAdd2 어드레스와 연관된 메모리의 로우도 그러하다). 그러나, 로우 어드레스(RTRAdd2)와 연관된 메모리의 리던던트 로우가 이네이블되면, TRR 리던던시 제어 회로(312)는 단계(855)에서 메모리의 리던던트 로우가 복원되게 할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 섹션의 리던던트 부분의 외부 로우를 복원하기 위한 방법(900)의 흐름도이다. 예를 들어, 메모리의 타겟 로우는 될 수 있다, 예를 들어 도 2의 로우(268)일 수 있고, 메모리의 물리적으로 인접한 로우는 메모리의 리던던트 로우일 수 있다. 방법(900)은 도 4의 방법(400)의 동작(450)을 구현하는데 사용될 수 있다. 동작(905)에서, 로우 어드레스 프리디코더(302)는 메모리의 타겟 로우와 연관된 메모리의 리던던트 로우가 복원되게 할 수 있다. 동작(910)에서, TRR 리던던시 제어 회로(312)는 로우 어드레스(TRAdd1)와 연관된 메모리의 로우 대신 리던던트 로우 어드레스(RTRAdd1)와 연관된 메모리의 로우가 복원되게 할 수 있다. 로우 어드레스(RTRAdd1)와 연관된 메모리의 로우가 이네이블되지 않으면, 그것도 로우 어드레스(TRAdd1)와 연관된 주요 메모리의 로우도 복원되지 않는다. 예를 들어, 동작(915)에서, 로우 어드레스(TRAdd1)가 수신될 수 있다. 동작(920)에서 리던던트 로우 어드레스(RTRAdd1)와 연관된 메모리의 로우가 이네이블되지 않는 것으로 결정되면, 리던던트 로우 어드레스는 동작(925)에서 복원되지 않는다(그리고 주요 로우 어드레스(TRAdd1)도 그러하다). 그러나, 리던던트 로우 어드레스(RTRAdd1)와 연관된 메모리의 로우가 이네이블되면, TRR 리던던시 제어 회로(312)는 동작(930)에서 로우 어드레스(RTRAdd1)와 연관된 메모리의 로우가 복원되게 할 수 있다. 동작(935)에서, 어드레스(TRAdd2)가 수신될 수 있다. 본 예에 대한 본 발명의 실시예에서 메모리의 외부 리던던트 로우에 물리적으로 인접한 메모리의 단지 하나의 로우가 존재하기 때문에, 어떤 메모리의 로우도 단계(940)에서 복원되지 않는다. 방법(700, 800, 및 900)에 대하여, 설명된 예들은 메모리의 리던던트 로우인 메모리의 타겟 로우에 인접한 로우들을 복원하는 것에 관한 것이었다. 그러나, 일부 경우들에서, 적어도 부분적으로, 메모리의 리던던트 로우인 메모리의 타겟 로우에 기초하여, 메모리의 리던던트 부분의 메모리의 모든 로우들이 복원될 수 있다.
게다가, 방법들(500, 600, 700, 800, 및 900)에 대하여, 각각의 단계들, 이를테면 방법(500)의 단계(505)은 타겟 로우 어드레스와 연관된 타겟 로우를 복원하는 것으로서 설명된다. 그러나, 설명된 바와 같이, 적어도 일부 실시예들에서, 타겟 로우는 복원될 필요가 없고, 단지 타겟 로우에 인접한 로우들이 복원될 수 있다.
이전에 설명된 예시적인 방법들은 본 발명의 범위를 벗어나지 않고 변형될 수 있다. 예를 들어, 이전에 설명된 예시적인 방법들은 메모리의 경계 주요 로우가 선행하는 로우 어드레스(예를 들어, TRAdd1)를 갖는 메모리의 다른 주요 로우에 물리적으로 인접하고, 또한 메모리의 경계 주요 로우의 타측 상의 메모리의 경계 리던던트 로우에 물리적으로 인접한 메모리 섹션의 주요 부분 및 메모리 섹션의 리던던트 부분의 배열에 적용될 수 있다. 그러나, 다른 실시예들에서, 주요 부분 및 리던던트 부분이 상이하게 배열된다. 예를 들어, 메모리의 경계 주요 로우는 메모리의 다른 주요 로우에 물리적으로 인접하나, 메모리의 주요 로우는 후속하는 로우 어드레스(예를 들어, TRAdd2)를 갖고, 또한 메모리의 경계 주요 로우의 타측 상의 메모리의 경계 리던던트 로우에 물리적으로 인접할 수 있다. 뿐만 아니라 메모리 섹션의 주요 부분 및 리던던트 부분의 또 다른 배열들도 본 발명에 포함될 수 있다.
도 10a는 본 발명의 실시예에 따른 TRR 상태 제어 회로(1000)를 예시한다. TRR 상태 제어 회로(1000)는 도 3의 TRR 상태 제어 회로(320)를 구현하는데 사용될 수 있다. TRR 상태 제어 회로(1000)는 TRR 상태 기계(1002), 리던던시 매치 디세이블 제어 회로(1004), 및 TRR 모드 래치(1006)를 포함할 수 있다. TRR 상태 기계(1002)는 TRR 제어 신호들 및 액티브 커맨드들을 수신하도록 구성될 수 있고 비 액티브 상태일 때 TRR 상태 기계(1002)를 리셋할 수 있는 TRR 모드 래치로부터 ADJRF 제어 신호를 수신하도록 더 구성될 수 있다. TRR 상태 기계(1002)는 적어도 부분적으로, 액티브 상태 및 액티브 커맨드를 갖는 TRR 제어 신호에 기초하여 TRR 모드에 진입하고, TRR 상태 기계(1002)의 각 상태들을 나타내는 ACT1EN 및 ACT2EN 제어 신호들을 제공하도록 구성될 수 있다. 예를 들어, 적어도 부분적으로, 제1 로우 어드레스에 대응하는 액티브 커맨드에 기초하는 TRR 모드에 응답하여, TRR 상태 기계는 제1 상태(ACT0)에 진입할 수 있다. 적어도 부분적으로, 제2 로우 어드레스에 대응하는 제2 액티브 커맨드에 가초하여, TRR 상태 기계는 제2 상태(ACT1)에 진입할 수 있고 액티브 ACT1EN 제어 신호를 리던던시 매치 디세이블 제어 회로(1004)에 제공할 수 있다. 적어도 부분적으로, 제3 액티브 커맨드에 기초하여, TRR 상태 기계(1002)는 제3 상태(ACT2)에 진입할 수 있고 액티브 ACT2EN 신호를 리던던시 매치 디세이블 제어 회로(1004) 및 TRR 모드 래치(1006) 양자에 제공할 수 있다.
리던던시 매치 디세이블 제어 회로(1004)는 예를 들어, 로우 리던던시 제어 회로, 이를테면 도 3의 로우 리던던시 제어 회로(310)로부터 TARGET_RED 제어 신호를 수신하도록 구성될 수 있다. TARGET_RED 제어 신호는 메모리의 타겟 로우가 메모리의 리던던트 로우인 것을 나타낼 수 있다. TARGET_RED 제어 신호 및 ACT1EN 또는 ACT2EN 제어 신호들 중 어느 하나에 응답하여, 리던던시 매치 디세이블 제어 회로(1004)는 예를 들어, 로우 리던던시 제어 회로(310)가 수신된 로우들(예를 들어, 로우 어드레스들(TRAdd1 및 TRAdd2)와 연관된 로우들)이 복구되는지를 결정하는 것을 디세이블하기 위해, 제어 신호(DMF)를 로우 리던던시 제어 회로(310)에 제공할 수 있다.
TRR 모드 래치(1006)는 ACT2EN, ACT0ENF, 및 TRRF 제어 신호들 및 프리차지 커맨드들을 수신하도록 구성될 수 있다. TRRF 제어 신호는 TRR 제어 신호의 보완일 수 있다. 적어도 부분적으로, 액티브 ACT0ENF 제어 신호(예를 들어, ACT0EN의 보완)에 기초하여, TRR 모드 래치 회로(1006)는 설명된 바와 같이, TRR 상태 기계(1002)에 제공될 수 있는 액티브 ADJRF 제어 신호를 제공 및/또는 래치할 수 있다. 액티브 ADJRF 제어 신호는 TRR 상태 기계(1002)가 TRR 상태 기계(1002)가 TRR 모드에서 ACT0, ACT1, 및 ACT2를 통해 진행할 수 있도록 리셋하는 것을 방지할 수 있다. TRR 모드 래치 회로(1006)는 적어도 부분적으로, 프리차지 커맨드 및 액티브 ACT2EN 제어 신호에 기초하여 리셋하도록 더 구성될 수 있다. 이런 식으로, TRR 상태 기계(1002)는 단지 최종 TRR 액티브 커맨드가 수신되고 후속 프리차지 커맨드가 발행된 후 비 액티브 ADJRF 제어 신호에 의해 리셋될 수 있다.
설명된 바와 같이, 일부 경우들에서, 타겟 로우가 복원될 수 있다. 이렇게 하여, 일부 실시예들에서, TRR 상태 제어 회로(1000)는 그것이 두 개의 상태들(ACT0 및 ACT1)을 통해 진행하도록 구현될 수 있다. 이는 예를 들어, 단지 타겟 로우에 인접한 로우들을 복원하는 것을 야기하기 때문에, 단지 두 개의 프리차지 커맨드들이 발행될 수 있다.
도 10b는 본 발명의 실시예에 따른 TRR 상태 기계(1050)를 예시한다. TRR 상태 기계(1050)는 도 10a의 TRR 상태 기계(1002)를 구현하는데 사용될 수 있고 복수의 래치(1052, 1054, 1056)를 포함할 수 있다. TRR 상태 기계(1050)는 TRR 제어 신호를 수신하고 적어도 부분적으로, 수신된 TRR 액티브 커맨드들의 각각에 대응하는 액티브 커맨드들에 기초하여, 각각, 제어 신호들(ACT0EN , ACT1EN, 및 ACT2EN)로서 래치들(1052, 1054, 및 1056)을 통해 TRR 신호를 제공(예를 들어, 전파)하도록 구성될 수 있다. 게다가, 래치들(1052, 1054, 및 1056)의 각각은 비 액티브 ADJRF 신호가 리셋 상태에서 래치들(1052, 1054, 및 1056)의 각각을 유지할 수 있도록 각 리셋 단자에 제어 신호(ADJRF)를 수신할 수 있다.
도 10c는 본 발명의 실시예에 따른 리던던시 매치 디세이블 제어 회로(1060)를 예시한다. 리던던시 매치 디세이블 제어 회로(1060)는 도 10a의 리던던시 매치 디세이블 제어 회로(1004)를 구현하는데 사용될 수 있고 NAND 게이트들(1062, 1064) 및 인버터들(1066, 1068)을 포함할 수 있다. NAND 게이트(1062)는 ACT1EN 및 ACT2EN 제어 신호들을 수신하도록 구성될 수 있고 NAND 게이트(1064)는 NAND 게이트(1062)의 출력뿐만 아니라 TARGET_RED 제어 신호를 수신하도록 구성될 수 있다. 인버터(1066, 1068)는 직렬로 결합될 수 있고 제어 신호(DMF)를 제공하기 위해 NAND 게이트(1064)의 출력을 수신하도록 구성될 수 있다.
도 10d는 본 발명의 실시예에 따른 TRR 모드 래치 회로(1070)를 예시한다. TRR 모드 래치 회로(1070)는 도 10a의 TRR 모드 래치 회로(1006)를 구현하는데 사용될 수 있고 AND 게이트(1072), NAND 게이트(1076), TRR 모드 래치(1074), 및 인버터(1078)를 포함할 수 있다. AND 게이트(1072)는 프리차지 커맨드들 및 ACT2EN 제어 신호를 수신하도록 구성될 수 있다. TRR 모드 래치(1074)는 AND 게이트(1072)의 출력 및 ACT0EN 제어 신호를 수신하도록 구성될 수 있다. NAND 게이트(1076)는 TRR 모드 래치의 출력 및 TRR 제어 신호를 수신하도록 구성될 수 있고, 인버터(1078)는 제어 신호(ADJRF)를 제공하기 위해 NAND 게이트(1076)의 출력을 수신할 수 있다. AND 게이트(1072)는 액티브 ACT2EN 제어 신호 및 프리차지 커맨드에 응답하여 TRR 모드 래치(1074)를 리셋하도록 구성될 수 있다. 액티브 제어 신호(ACT0EN)에 응답하여, TRR 모드 래치(1074)가 리셋될 수 있다. TRR 모드 래치(1074)는 예를 들어, 최종 TRR 시퀀스 프리차지 커맨드에 의해 TRR 모드 래치(1074)가 리셋될 때까지 ADJRF 제어 신호가 액티브이도록 ACT0EN 제어 신호를 래치하도록 구성될 수 있다.
도 11a는 본 발명의 실시예에 따른 경계 주요 로우 제어 회로(1100)를 예시한다. 경계 주요 로우 제어 회로(1100)는 TRR 로우 어드레스 제어 회로 이를테면, 도 3의 TRR 로우 어드레스 제어 회로(304)에 포함될 수 있고, 경계 주요 디세이블 제어 회로(1120) 및 경계 주요 로우 복원 회로(1140)를 포함할 수 있다. 경계 주요 디세이블 제어 회로(1120)는 경계 주요 로우 복구 검출 회로(1122), NAND 게이트(1124), 및 인버터(1126)를 포함할 수 있다. 경계 주요 로우 복구 검출 회로(1122)는 경계 주요 로우가 복구되었는지를 나타내는 RES 제어 신호를 수신하도록 구성될 수 있다. 경계 주요 로우 복구 검출 회로(1122)는 TRA와 연관된 로우가 복구되었다는 것을 나타내는 RSE 제어 신호를 더 수신할 수 있다. 경계 주요 로우 복구 검출 회로(1122)는 적어도 부분적으로, 액티브 상태를 갖는 RES 및 RSE 제어 신호들에 기초하여 액티브 LP 제어 신호를 제공하도록 구성될 수 있다. NAND 게이트(1124)는 LP 제어 신호를 수신하고 ACT1EN 제어 신호를 더 수신할 수 있다. 인버터(1126)는 NAND 게이트(1124)의 출력을 수신하고 ACT1 상태 동안 경계 주요 로우가 복구되었는지를 나타내는 제어 신호(LPR)를 경계 주요 로우 복원 회로(1140)에 제공할 수 있다.
경계 주요 로우 복원 회로(1140)는 인버터들(1142, 1146) 및 NAND 게이트(1144)를 포함할 수 있다. 인버터(1142)는 경계 주요 디세이블 제어 회로(1120)의 인버터(1126)로부터 LPR 제어 신호를 수신하고 반전된 LPR 제어 신호를 NAND 게이트(1144)에 제공할 수 있다. 반전된 LPR 제어 신호에 에 추가하여, NAND 데이트(1144)는 제어 신호(ACT1EN) 및 제어 신호(R-1)를 수신할 수 있다. 설명될 바와 같이, 제어 신호(R-1)는 경계 리던던트 로우 제어 회로, 이를테면 아래에서 설명되는 도 12a의 리던던트 로우 제어 회로(1025)로부터, 경계 리던던트 로우가 RTRA이고 따라서 적어도 부분적으로, TRA에 기초하여 복원되었다는 것을 나타내기 위해 수신될 수 있다. 인버터(1146)는 NAND 게이트(1144)의 출력을 수신하도록 구성될 수 있고 NAND 게이트(1144)에 제공된 제어 신호들의 각각이 액티브이면, 인버터(1146)는 액티브 제어 신호(LPEN)를 제공할 수 있다. 일 실시예에서, 제어 신호(LPEN)는 수신된 로우 어드레스(TRAdd1) 대신 경계 주요 로우의 복원을 야기하기(경계 주요 로우에 인접한 경계 주요 로우를 재호출하기) 위해 로우 어드레스 프리디코더(302)의 예비-드라이버들(미도시)에 제공될 수 있다.
도 11b는 본 발명의 실시예에 따른 경계 주요 로우 제어 회로(1150)를 예시한다. 경계 주요 로우 제어 회로(1150)는 TRR 로우 어드레스 제어 회로, 이를테면 도 3의 TRR 로우 어드레스 제어 회로(304)에 포함될 수 있고, 경계 주요 로우 검출 회로(1152), 래치(1154), 및 복수의 섹션 래치(1156a-n)를 포함할 수 있다. 섹션 래치들(1156)의 각각은 프리디코더(300)에 대응하는 뱅크의 메모리 섹션에 대응할 수 있다. 경계 주요 로우 검출 회로(1152)는 로우 어드레스, 예를 들어, 적어도 부분적으로, 타겟 로우 어드레스, 및 MATCH 및 ACT0EN 제어 신호들에 가초하여 프리디코딩된 로우 어드레스를 수신하도록 구성될 수 있다. 적어도 부분적으로, 로우 어드레스 및 MATCH 제어 신호에 기초하여, 경계 주요 로우 검출 회로(1152)는 타겟 로우 어드레스가 경계 주요 로우에 대한 것인지를 결정할 수 있다. 타겟 로우가 경계 주요 로우이고 복구되지 않으면, 적어도 부분적으로, 액티브 상태로 전이하는 제어 신호(ACT0EN)에 기초하여, 경계 주요 로우 검출 회로(1152)는 액티브 제어 신호(BPRT)를 래치(1154)에 제공할 수 있다. 래치(1154)는 BPRT 제어 신호를 수신하고 TRR 모드의 지속기간 동안 래치된 제어 신호(BPRL)를 제공할 수 있다. BPRL 제어 신호는 섹션 래치들(1156)의 각각에 제공될 수 있다. 액티브 상태로 전이하는 제어 신호(ACT2EN)에 응답하여, 래치(1154)는 적어도 일 실시예에서, 제어 신호(BPRL)의 보완일 수 있는, 제어 신호(BPRA2E)를 섹션 래치들(1156)의 각각에 더 제공할 수 있다.
섹션 래치들(1156)의 각각은 제어 신호(BPRL)를 수신하도록 구성될 수 있고 각각 도 3의 로우 어드레스 프리디코더(302)로부터 제어 신호(ARRAY_SEC)를 더 수신할 수 있다. 액티브 ARRAY_SEC 제어 신호는 섹션 래치들(1156) 중 하나가 ACT2 상태 동안 그것의 대응하는 메모리 섹션의 경계 리던던트 로우의 복원을 야기하게 야기할 수 있다. 액티브 ARRAY_SEC 제어 신호 및 액티브 BPRL 제어 신호를 수신하는 섹션 래치(1156)는 내부적으로 ARRAY_SEC 제어 신호를 래치할 수 있다. 적어도 부분적으로, 액티브 상태로 전이하는 BPRA2E 제어 신호에 기초하여, 섹션 래치(1156)는 각 R+1 제어 신호를 제공할 수 있고, 이에 의해 대응하는 메모리 섹션의 리던던트 로우가 복원되게 할 수 있다.
도 12a는 본 발명의 실시예에 따른 인접 리던던트 복원 회로(1200)의 개략도이다. 인접 리던던트 복원 제어 회로(1200)는 TRR 리던던시 제어 회로, 이를테면 도 3의 TRR 리던던시 제어 회로(312)에서 사용될 수 있다. 인접 리던던트 복원 회로(1200)는 복수의 리던던트 로우 제어 회로(1205)를 포함할 수 있다. 복수의 리던던트 로우 제어 회로(1205)는 경계 리던던트 로우 제어 회로(1205') 및 외부 리던던트 로우 제어 회로(1205'')를 포함할 수 있다. 나머지 리던던트 로우 제어 회로들(1205)은 내부 리던던트 로우 제어 회로일 수 있다. 아래에서 설명될 바와 같이, 리던던트 로우 제어 회로들(1205)의 각각은 본 출원의 실시예들에 따라 로우들의 복원들을 야기하도록 구성될 수 있는 인접 로우 제어 회로(1210)를 포함할 수 있다. 각 리던던트 로우 제어 회로(1205)는 각 리던던트 로우가 이네이블되는지를 나타내는 제어 신호를 제공하도록 구성될 수 있는 이네이블 퓨즈 회로(1215)를 더 포함할 수 있다. 예를 들어, 경계 리던던트 로우 제어 회로(1205')의 이네이블 퓨즈 회로(1215)는 경계 리던던트 로우가 이네이블되는지를 나타낼 수 있다. 리던던트 로우 제어 회로들(1205)의 각각은 OR 게이트(1220) 및/또는 AND 게이트(1225)를 더 포함할 수 있고 각 리던던트 로우의 복원을 야기하기 위해 로우 복원 제어 신호(예를 들어, TRR_EN_BRR)를 제공하도록 구성될 수 있다.
일 실시예에서, 도 12a에 예시된 바와 같이, 경계 리던던트 로우 제어 회로(1205')의 인접 로우 제어 회로(1210)는 도 11a의 1140의 경계 주요 로우 복원 회로에 대하여 설명되는 바와 같이, 제어 신호(R-1)를 제공하도록 구성될 수 있다. 게다가, 적어도 일 실시예에서, 외부 리던던트 로우 제어 회로(1205'')는 외부 리던던트 로우 제어 회로(1205'')가 단지 하나의 리던던트 로우 제어 회로(1205)에 인접함에 따라, OR 게이트(1220)를 포함하지 않을 수 있다.
도 12b는 본 발명의 실시예에 따른 인접 로우 제어 회로(1250)의 개략도이다. 인접 로우 제어 회로(1250)는 AND 게이트들(1252, 1256, 1258), 및 래치(1254)를 포함할 수 있다. AND 게이트(1252)는 MATCH 제어 신호 및 ACT0EN 제어 신호를 수신하도록 구성될 수 있다. AND 게이트(1252)의 출력을 래치(1254)에 제공될 수 있다. 적어도 부분적으로, 액티브 상태를 갖는 TRRENF 제어 신호에 기초하여, 래치(1254)는 제어 신호(ADJ_ROW_EN)를 AND 게이트들(1256, 1258)에 제공할 수 있다. AND 게이트들(1256, 1258)은 각각, 제어 신호들(ACT1EN 및 ACT2EN)을 수신할 수 있다. 액티브 상태를 갖는 ACT1EN 제어 신호에 기초하여, AND 게이트(1256)는 제1 인접 리던던트 로우의 복원을 야기하기 위해 제어 신호(EN-1)를 제공할 수 있다. 이와 유사하게, 액티브 상태를 갖는 ACT2EN 제어 신호에 기초하여, AND 게이트(1258)는 제2 인접 리던던트 로우의 복원을 야기하기 위해 제어 신호(+1)를 제공할 수 있다.
도 12a 및 도 12b에 대하여 TRR 리던던시 제어 회로(1200)의 예시적인 동작은 이제 내부 리던던트 로우 제어 회로들(1205)에 대하여 설명될 것이다. 적어도 부분적으로, 각 MATCH 제어 신호 및 ACT0EN 제어 신호에 기초하여, 로우 X에 대응하는 리던던트 로우 제어 회로(1205)의 인접 로우 제어 회로(1210)는 내부적으로 제어 신호(ADJ_ROW_EN)(도 12b 참조)를 래치할 수 있다. 적어도 부분적으로, 액티브 ACT1EN 제어 신호에 기초하여, 인접 로우 제어 회로(120)는 제어 신호(EN-1)를 로우 X-1에 대응하는 인접 로우 제어 회로(1210)의 OR 게이트(1220)에 제공할 수 있다. 로우 X-1에 대응하는 인접 로우 제어 회로(1210)의 이네이블 퓨즈 회로(1215)가 로우가 이네이블된 것을 나타내면, AND 게이트(1225)는 로우 X-1가 복원되게 하기 위해 제어 신호(TRR_EN_RX-1)를 제공할 수 있다.
제어 신호(ACT2EN)는 이어서 액티브 상태로 전이할 수 있고, 인접 로우 제어 회로(120)는 제어 신호(EN+1)를 로우 X+1에 대응하는 인접 로우 제어 회로(1210)의 OR 게이트(1220)에 제공할 수 있다. 로우 X+1에 대응하는 인접 로우 제어 회로(1210)의 이네이블 퓨즈 회로(1215)가 로우가 이네이블된 것을 나타내면, AND 게이트(1225)는 로우 X+1이 복원되게 하기 위해 제어 신호(TRR_EN_RX+1)를 제공할 수 있다. 이런 식으로, 리던던트 로우 제어 회로들(1205)은 제공된 인접한 로우들을 복원할 수 있고 인접한 로우들은 각 이네이블 퓨즈 회로들(1215)에 의해 나타내어지는 바와 같이 이네이블된다.
예들이 다양한 제어 회로들을 포함하는 것으로 설명되었다. 본 출원에 설명된 바와 같이, 제어 회로는 하나 이상의 로직 회로들, 제어 로직, 로직 게이트들, 및/또는 이의 임의의 조합 또는 서브-조합을 포함할 수 있다. 본 출원에 설명된 예들은 "적어도 부분적으로 기초하여"라는 절을 사용하여 예시되었으며, 이는 이에 제한되지 않으나, "적어도 부분적으로, 응답하여"를 포함할 수 있다. 게다가, 본 출원에서 사용된 바와 같이, 장치라는 용어는 이들에 제한되지는 않으나, 예를 들어, 디바이스(들), 시스템(들), 칩(들), 칩 패키지(들), 드라이브(들), 다이(다이들), 또는 이의 임의의 조합 또는 서브조합을 나타낼 수 있다.
예들이 메모리 섹션의 주요 부분의 마지막 로우인 경계 주요 로우 및 외부 주요 로우인 메모리 섹션의 주요 부분의 처음 로우에 대하여 본 출원에 설명되었지만, 해당 기술분야의 통상의 기술자들에 의해 다른 구성들이 사용될 수 있다는 것이 인식될 것이다. 예를 들어, 제1 리던던트 로우는 외부 리던던트 로우일 수 있고 마지막 리던던트 로우는 경계 리던던트 로우일 수 있다. 게다가, 주요 및 리던던트 메모리의 부분들은 메모리 섹션이 다수의 주요 및/또는 리던던트 부분들을 포함하도록 스태거될 수 있다.
예들은 TRR 모드 동안 수신된 제2 로우 어드레스들과 연관된 것으로 감소된 어드레스(예를 들어, TRAdd1)를 갖는 어드레스들로 및 TRR 모드 동안 수신된 제3 로우 어드레스들과 연관된 것으로 증분된 어드레스(예를 들어, TRAdd2)를 갖는 어드레스로 더 설명되었다. 수신된 제2 로우 어드레스가 증분된 로우 어드레스들일 수 있고 수신된 제3 로우 어드레스들이 감소된 로우 어드레스들일 수 있으며, 본 출원에 설명된 다양한 제어 신호들 및 로직이 그에 따라 작동하도록 조절될 수 있다는 것이 인식될 것이다.
예들은 타겟 로우에 인접한 타겟 로우 및/또는 로우들이 복원되게 하기 위해 TRR 모드에서 작동하는 것에 대해 더 설명되었다. 해당 기술분야의 통상의 기술자들에 의해 이를테면 임의의 다른 수의 로우들을 복원하는 것에 관한 다른 구현들이 사용될 것이라는 것이 인식될 것이다. 예를 들어, 일 실시예 타겟 로우 및/또는 각 인접한 방향에서의 2 로우들이 복원될 수 있다. 다른 실시예들에서, 모든 로우들이 복원될 수 있거나, 주요 부분 또는 리던던트 부분에서의 로우들이 단지 복원될 수 있다.
예들은 주요 또는 리던던트 로우들의 복원들을 야기하는 것에 대해 더 설명되었다. 해당 기술분야의 통상의 기술자들에 의해 본 출원에 설명된 예들이 컬럼들, 또는 다른 메모리의 그룹들이 복원될 수 있도록 적용될 수 있다는 것이 인식될 것이다. 예로서, 적어도 일 실시예에서, 타겟 컬럼에 인접한(예를 들어, 물리적으로 인접한) 컬럼들이 복원될 수 있다.
도 13은 본 발명의 실시예에 따른 도 1의 장치(100)를 포함할 수 있는 메모리(1300)의 일부이다. 메모리(1300)는 예를 들어, DRAM 메모리 셀들, SRAM 메모리 셀들, 플래시 메모리 셀들, 또는 다른 유형들의 메모리 셀들일 수 있는 메모리 셀들의 어레이(1302)를 포함하고 본 출원에 설명되는 바와 같이 임의의 수의 뱅크들 및/또는 메모리의 섹션들을 포함할 수 있다. 메모리(1300)는 ADDR/CMD 버스를 통해 메모리 커맨드들(예를 들어, 복원 커맨드들) 및 어드레스들을 수신하는 어드레스/커맨드 디코더(1304)를 포함한다. 어드레스/커맨드 디코더(1304)는 ADDR/CMD 버스를 통해 수신되는 커맨드들에 기초하여, 제어 신호들을 생성한다. 어드레스/커맨드 디코더(1304)는 또한 로우 및 컬럼 어드레스들을 어드레스 래치(1306) 및 어드레스 버스를 통해 메모리(1300)에 제공한다. 그 후 어드레스 래치는 개별 컬럼 어드레스들 및 개별 로우 어드레스들을 출력한다.
로우 및 컬럼 어드레스들은 어드레스 래치(1306)에 의해 각각, 로우 어드레스 디코더(1310) 및 컬럼 어드레스 디코더(1308)에 제공된다. 컬럼 어드레스 디코더(1308)는 각 컬럼 어드레스들에 대응하는 어레이(1302)를 통해 연장하는 라인들을 선택한다. 로우 어드레스 디코더(1310)는 수신된 로우 어드레스들에 대응하는 어레이(1302)에서의 메모리 셀들의 각 로우들을 활성화하는 워드 라인 드라이버(1312)에 연결된다. 수신된 컬럼 어드레스에 대응하는 선택된 라인(예를 들어, 비트 라인 또는 비트 라인들)은 판독 데이터를 입력-출력 데이터 버스(1315)를 통해 데이터 출력 회로(1316)에 제공하기 위해 판독/기록 회로(1314)에 연결된다. 기록 데이터는 데이터 입력 회로(1318) 및 메모리 어레이 판독/기록 회로(1314)를 통해 메모리 어레이(1302)에 제공된다.
메모리(1300)는 장치(미도시)를 포함할 수 있으며, 이는 본 출원에 설명된 장치(100)와 유사할 수 있다. 예를 들어, 장치는 로우 디코더(1310) 및/또는 커맨드 디코더(1304)에, 또는 메모리(1300)에서의 임의의 다른 위치에 포함될 수 있다. 장치를 포함하는 로우 디코더(1310)는 메모리 어레이(1302)의 메모리의 타겟이 된 복원을 허용할 것이다. 예를 들어, 메모리의 타겟 로우에 물리적으로 인접한 메모리의 로우들이 TRR 모드에 진입될 때 그에 따라 복원될 수 있다.
상기 내용으로부터 본 발명의 특정 실시예들이 예시의 목적들을 위하여 본 출원에서 설명되었지만, 다양한 변형들이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 인식될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고 제한되지 않는다.

Claims (71)

  1. 메모리를 복원(refresh)하는 방법으로서,
    임계 횟수들보다 많이 액세스된 메모리의 타겟 로우를 식별하는 단계;
    상기 메모리의 타겟 로우가 복구되었는지를 결정하는 단계;
    상기 메모리의 타겟 로우가 복구되지 않았으면, 상기 메모리의 타겟 로우에 물리적으로 인접한 메모리의 하나 이상의 로우를 복원하는 단계; 및
    상기 메모리의 타겟 로우가 복구되었으면, 상기 메모리의 타겟 로우와 연관된 리던던트 메모리의 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 단계
    를 포함하는 메모리 복원 방법.
  2. 청구항 1에 있어서, 상기 메모리의 타겟 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 상기 단계는:
    상기 메모리의 타겟 로우가 주요 메모리의 경계 로우인지를 결정하는 단계; 및
    상기 메모리의 타겟 로우가 상기 주요 메모리의 경계 로우이면 리던던트 메모리의 경계 로우를 복원하는 단계
    를 포함하는 메모리 복원 방법.
  3. 청구항 2에 있어서, 상기 메모리의 타겟 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 상기 단계는:
    상기 리던던트 메모리의 경계 로우가 이네이블되는지를 결정하는 단계; 및
    이네이블되면 상기 리던던트 메모리의 경계 로우를 복원하는 단계
    를 포함하는 메모리 복원 방법.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 메모리의 타겟 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 상기 단계는:
    상기 메모리의 타겟 로우에 물리적으로 인접한 메모리의 2개의 로우를 차례로 복원하는 단계
    를 포함하는 메모리 복원 방법.
  5. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 메모리의 타겟 로우는 제1 메모리 섹션에 대응하고, 상기 리던던트 메모리의 로우는 제2 메모리 섹션에 대응하는 메모리 복원 방법.
  6. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리의 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 상기 단계는:
    상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리가 리던던트 메모리의 경계 로우인지를 결정하는 단계; 및
    상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리가 상기 리던던트 메모리의 경계 로우이면 주요 메모리의 경계 로우를 복원하는 단계
    를 포함하는 메모리 복원 방법.
  7. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리의 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 상기 단계는:
    이네이블되면 상기 리던던트 메모리의 로우에 물리적으로 인접한 메모리의 로우를 복원하는 단계
    를 포함하는 메모리 복원 방법.
  8. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리의 로우에 물리적으로 인접한 하나 이상의 로우를 복원하상기 단계는:
    상기 리던던트 메모리의 로우를 복원하는 단계
    를 포함하는 메모리 복원 방법.
  9. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 메모리의 타겟 로우에 물리적으로 인접한 하나 이상의 로우를 복원하는 상기 단계는:
    상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리의 로우에 물리적으로 인접한 메모리의 2개의 로우를 차례로 복원하는 단계
    를 포함하는 메모리 복원 방법.
  10. 청구항 1 내지 3 중 어느 한 항에 따른 방법의 상기 결정하는 단계 및 상기 복원하는 단계를 수행하도록 구성된 프리디코더를 포함하는 장치.
  11. 청구항 10에 있어서, 상기 메모리의 타겟 로우가 복구되었는지를 나타내는 복수의 퓨즈 또는 복수의 안티-퓨즈를 더 포함하고, 상기 프리디코더는 상기 복수의 퓨즈 또는 상기 복수의 안티-퓨즈에 기초하여 상기 메모리의 타겟 로우가 복구되었는지를 결정하도록 더 구성되는 장치.
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  13. 청구항 10에 있어서, 상기 프리디코더는, 상기 메모리의 타겟 로우에 물리적으로 인접한 상기 메모리의 하나 이상의 로우 또는 상기 메모리의 타겟 로우와 연관된 상기 리던던트 메모리의 로우에 물리적으로 인접한 상기 하나 이상의 로우를 지정하는 로우 어드레스를 생성하도록 더 구성되는 장치.
  14. 청구항 10에 있어서, 타겟 로우 복원 제어 신호를 제공하여, 상기 프리디코더가 적어도 부분적으로 상기 타겟 로우 복원 제어 신호에 응답하여 상기 결정하는 단계 및 상기 복원하는 단계를 수행하도록 구성된 모드 레지스터를 더 포함하는 장치.
  15. 청구항 1 내지 3 중 어느 한 항에 따른 방법을 수행하도록 구성된 시스템으로서,
    상기 식별하는 단계를 수행하고 타겟 로우 복원 제어 신호를 제공하도록 구성된 메모리 제어기; 및
    상기 타겟 로우 복원 제어 신호를 수신하고, 적어도 부분적으로 상기 타겟 로우 복원 제어 신호에 응답하여 상기 결정하는 단계 및 상기 복원하는 단계를 수행하도록 구성된 프리디코더를 포함하는 메모리 장치
    를 포함하는 시스템.
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