KR20140042546A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

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문영석
권용기
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에스케이하이닉스 주식회사
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Abstract

본 발명은 이벤트 발생을 감시하는 반도체 장치에 있어서 필요한 저장 공간을 줄여 결과적으로 그 면적을 줄이는 것을 목적으로 한다. 본 발명은 반도체 메모리 장치의 워드라인 접근을 감시하는 반도체 장치의 저장 공간을 줄임으로써 결과적으로 그 면적을 줄일 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치는 제 1 주기 동안 이벤트 정보를 저장하는 제 1 저장부, 제 1 주기보다 짧은 제 2 주기 동안 이벤트 정보를 저장하는 제 2 저장부, 제 2 주기마다 기준값이 제 2 임계점을 초과하는 이벤트 정보를 제 1 저장부에 제공하도록 제 2 저장부를 제어하고, 제 2 저장부로부터 제공된 이벤트에 한하여 제 1 주기 동안 이벤트 정보를 저장하도록 제 1 저장부를 제어하는 제어기를 포함한다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치 및 그 동작 방법에 관한 것이다. 보다 구체적으로 본 발명은 이벤트의 발생 정보를 감시할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체 메모리 장치의 워드라인에 대한 접근을 감시할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
일정한 주기 동안 이벤트의 발생을 감시하는 반도체 장치는 이벤트 정보를 저장하는 저장부를 포함하여 구현될 수 있다.
예를 들어 반도체 메모리 장치의 특정 워드라인 주소에 대한 접근을 감시하는 경우 저장부는 워드라인 주소 각각에 대하여 예를 들어 접근 횟수와 같은 이벤트 정보를 저장한다.
도 1은 2Gb DRAM에 대한 워드라인 접근 횟수를 감시하기 위하여 사용되는 종래의 저장부의 데이터 구조를 나타낸다. 도 1에서 카운트 필드는 해당 워드라인에 대한 접근 횟수를 표시하고 유효 필드는 카운트 필드가 유효한 값을 갖는지 여부를 표시한다.
도 1에 도시된 종래의 저장부는 4.5 Mb의 저장 공간을 필요로 한다. 이는 상용 메모리 컨트롤러가 차지하는 면적의 25%에 해당하는 큰 면적을 차지하는 문제가 있다.
또한 반도체 메모리 장치의 집적도가 증가하면서 워드라인 사이의 커플링 효과가 증대되고 있다. 이에 따라 예를 들어 특정 워드라인이 활성화 상태와 비활성화 상태를 토글링하는 횟수가 증가하는 경우 워드라인 사이의 커플링 효과로 인하여 해당 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 워드라인 디스터번스 문제를 해결하기 위하여 워드라인에 대한 접근 정보를 감시하는 반도체 장치가 필요하다.
본 발명은 이벤트 발생을 감시하는 반도체 장치에 있어서 필요한 저장 공간을 줄여 결과적으로 그 면적을 줄이는 것을 목적으로 한다. 본 발명은 반도체 메모리 장치의 워드라인 접근을 감시하는 반도체 장치에 있어서 감시 정보를 저장하는 저장 공간을 줄임으로써 결과적으로 면적을 줄일 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의한 반도체 장치는 제 1 주기 동안 이벤트 정보를 저장하는 제 1 저장부, 제 1 주기보다 짧은 제 2 주기 동안 이벤트 정보를 저장하는 제 2 저장부, 제 2 주기마다 기준값이 제 2 임계점을 초과하는 이벤트 정보를 제 1 저장부에 제공하도록 제 2 저장부를 제어하고, 제 2 저장부로부터 제공된 이벤트에 한하여 제 1 주기 동안 이벤트 정보를 저장하도록 제 1 저장부를 제어하는 제어기를 포함한다.
본 발명의 일 측면에 의한 반도체 장치에서 제어기는 현재 발생한 이벤트가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 현재 발생한 이벤트의 정보를 이용하여 제어 신호를 생성한다.
본 발명의 일 측면에 의한 반도체 장치에서 제어기는 제 1 주기마다 제 1 저장부 및 제 2 저장부에 저장된 이벤트 정보를 무효화하고, 제 2 주기마다 제 2 저장부에 저장된 이벤트 정보를 무효화한다.
본 발명의 일 측면에 의한 반도체 장치에서 기준값은 이벤트 발생 횟수를 포함한다.
본 발명의 일 측면에 의한 반도체 장치는 제 2 주기보다 짧은 제 3 주기 동안 이벤트 정보를 저장하는 제 3 저장부를 더 포함하되, 제어기는 제 3 주기마다 기준값이 제 3 임계점을 초과하는 이벤트 정보를 제 2 저장부에 제공하도록 제 3 저장부를 제어하고, 제 3 저장부로부터 제공받은 이벤트에 한하여 제 2 주기 동안 이벤트 정보를 저장하도록 제 2 저장부를 제어한다.
본 발명의 다른 측면에 의한 반도체 장치는 제 1 주기 동안 반도체 메모리 장치로의 제 1 명령에 관한 정보를 저장하는 제 1 저장부, 제 1 주기보다 짧은 제 2 주기 동안 제 1 명령에 관한 정보를 저장하는 제 2 저장부 및 제 2 주기 동안 기준값이 제 2 임계점을 초과하는 제 1 명령에 관한 정보를 제 1 저장부에 제공하도록 제 2 저장부를 제어하고, 제 2 저장부에서 정보가 제공된 제 1 명령에 한하여 제 1 주기 동안 제 1 명령에 관한 정보를 저장하도록 제 1 저장부를 제어하는 제어기를 포함한다.
본 발명의 다른 측면에 의한 반도체 장치에서 제어기는 현재 발생한 제 1 명령에 관한 정보가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 제 2 명령을 생성한다.
본 발명의 다른 측면에 의한 반도체 장치에서 제어기는 제 1 주기마다 제 1 저장부 및 제 2 저장부에 저장된 제 1 명령에 관한 정보를 무효화하고, 제 2 주기마다 제 2 저장부에 저장된 제 1 명령에 관한 정보를 무효화한다.
본 발명의 다른 측면에 의한 반도체 장치는 반도체 메모리 장치에 대한 요청들의 순서를 정하는 중재 블록, 중재 블록에서 선택된 요청에 대응하여 반도체 메모리 장치에 제공할 제 1 명령을 생성하는 명령 생성부 및 제어기의 제어에 따라 제 1 명령 또는 제 2 명령을 선택하여 반도체 메모리 장치에 제공하는 선택부를 더 포함한다.
본 발명의 다른 측면에 의한 반도체 장치에서 제어기는 제 2 명령을 생성하는 경우 중재 블록을 일시 정지하도록 제어한다.
본 발명의 다른 측면에 의한 반도체 장치는 제 2 명령이 반도체 메모리 장치에 제공되는 동안 명령 생성부에서 제공되는 제 1 명령을 저장하는 버퍼를 더 포함한다.
본 발명의 다른 측면에 의한 반도체 장치에서 제 1 명령은 반도체 메모리 장치의 워드라인을 선택하는 명령이고, 제 1 명령에 관한 정보는 워드라인 주소를 포함하고, 기준값은 워드라인 주소의 선택 횟수를 포함하고, 제 2 명령은 기준값이 제 1 임계점을 초과한 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀에 데이터를 재저장하는 명령이다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 제 1 주기 동안 메모리 셀 어레이로의 제 1 명령에 관한 정보를 저장하는 제 1 저장부, 제 1 주기보다 짧은 제 2 주기 동안 제 1 명령에 관한 정보를 저장하는 제 2 저장부 및 제 2 주기 동안 기준값이 제 2 임계점을 초과하는 제 1 명령에 관한 정보를 제 1 저장부에 제공하도록 제 2 저장부를 제어하고, 제 2 저장부에서 제공된 제 1 명령에 한하여 제 1 주기 동안 제 1 명령에 관한 정보를 저장하도록 제 1 저장부를 제어하는 제어기를 포함한다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 제어기는 현재 발생한 제 1 명령에 관한 정보가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 제 2 명령을 생성한다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 제어기는 제 1 주기마다 제 1 저장부 및 제 2 저장부에 저장된 제 1 명령에 관한 정보를 무효화하고, 제 2 주기마다 제 2 저장부에 저장된 제 1 명령에 관한 정보를 무효화한다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 제어기의 제어에 의해 제 1 명령 또는 제 2 명령을 선택하여 메모리 셀 어레이에 제공하는 선택부를 더 포함한다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 제어기는 제 2 명령이 메모리 셀 어레이에 제공되는 경우 제 1 명령을 제공하는 장치의 동작을 정지하도록 제어한다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 제 2 명령이 메모리 셀 어레이에 제공되는 경우 제 1 명령을 저장하는 버퍼를 더 포함한다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 제 1 명령은 반도체 메모리 장치의 워드라인을 선택하는 명령이고, 제 1 명령에 관한 정보는 워드라인 주소를 포함하고, 기준값은 워드라인의 선택 횟수를 포함하고, 제 2 명령은 기준값이 제 1 임계점을 초과한 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀에 데이터를 재저장하는 명령이다.
본 발명의 일 측면에 의한 시스템은 반도체 메모리 장치 및 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 컨트롤러는 제 1 주기 동안 컨트롤러로부터 반도체 메모리 장치로의 제 1 명령에 관한 정보를 저장하는 제 1 저장부, 제 1 주기보다 짧은 제 2 주기 동안 제 1 명령에 관한 정보를 저장하는 제 2 저장부 및 제 2 주기 동안 기준값이 제 2 임계점을 초과하는 제 1 명령에 관한 정보를 제 1 저장부에 제공하도록 제 2 저장부를 제어하고, 제 2 저장부에서 제공된 제 1 명령에 한하여 제 1 주기 동안 제 1 명령에 관한 정보를 저장하도록 제 1 저장부를 제어하는 제어기를 포함한다.
본 발명의 일 측면에 의한 시스템에서 제어기는 현재 발생한 제 1 명령에 관한 정보가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 제 2 명령을 생성한다.
본 발명의 일 측면에 의한 시스템에서 제어기는 제 1 주기마다 제 1 저장부 및 제 2 저장부에 저장된 제 1 명령에 관한 정보를 무효화하고, 제 2 주기마다 제 2 저장부에 저장된 제 1 명령에 관한 정보를 무효화한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 제 1 주기보다 짧은 제 2 주기마다 선택 횟수가 제 2 임계점을 초과한 반도체 메모리 장치의 워드라인을 식별하는 단계, 식별된 워드라인에 한하여 제 1 주기 동안 선택 횟수를 감시하는 단계, 현재 명령에 연관된 워드라인의 선택 횟수가 제 1 임계점을 초과하는 경우 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀에 데이터를 재저장하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 제 1 주기마다 식별된 워드라인에 관한 정보를 무효화하는 단계를 더 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서, 데이터를 재저장하는 단계는 하나 또는 둘 이상의 워드라인을 활성화하는 단계를 포함한다.
본 발명을 통해 이벤트 발생을 감시하는 반도체 장치에 있어서 필요한 저장 공간 및 그 면적을 줄일 수 있다. 또한 본 발명은 반도체 메모리 장치의 워드라인 접근을 감시하는 반도체 장치의 저장 공간 및 그 면적을 줄일 수 있다.
도 1은 종래의 저장부의 데이터 구조를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 반도체 장치의 블록도.
도 3은 본 발명의 일 실시예에 의한 제 1 저장부의 데이터 구조를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 의한 제 2 저장부의 데이터 구조를 나타내는 블록도.
도 5는 본 발명의 다른 실시예에 의한 메모리 컨트롤러의 블록도.
도 6은 본 발명의 다른 실시예에 의한 메모리 컨트롤러의 상세 블록도.
도 7은 본 발명의 또 다른 실시예에 의한 반도체 메모리 장치를 나타내는 블록도.
도 8은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예를 개시한다. 이하에서 동일한 참조 번호는 실질적으로 동일한 구성 요소를 지시한다.
이하에서 반도체 메모리 장치는 워드라인이 포함된 메모리 셀 어레이를 포함하는 기억 장치로서 특정한 종류의 것으로 한정되는 것은 아니다. 따라서 반도체 메모리 장치는 예를 들어 디램과 같은 휘발성 메모리 장치일 수도 있고 MRAM, STT-RAM, 플래시 메모리, PCRAM, ReRAM과 같은 비휘발성 메모리 장치일 수도 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다. 본 실시예에 의한 반도체 장치(100)는 이벤트 발생 정보를 저장하는 저장부(110)와 저장부(110)를 제어하는 제어기(120)를 포함한다.
저장부(110)는 제 1 저장부(1101)와 제 2 저장부(1102)를 포함한다. 제 1 저장부(1101)는 제 1 주기 동안 이벤트 정보를 저장한다. 제 2 저장부(1102)는 제 1 주기보다 짧은 제 2 주기 동안 이벤트 정보를 저장한다. 제 1 주기와 제 2 주기의 구체적인 값은 실시예에 따라 달라질 수 있다.
제어기(120)는 제 2 주기마다 제 2 저장부(1102)에 저장된 이벤트 정보 중 기준값이 제 2 임계점을 초과하는 이벤트 정보를 제 1 저장부(1101)에 제공하도록 제 2 저장부(1102)를 제어한다. 제 2 임계점은 실시예에 따라 달라질 수 있다.
기준값의 구체적인 종류 및 값은 실시예에 따라 달라질 수 있다. 예를 들어 이벤트의 발생 횟수는 기준값의 일 예가 될 수 있다. 다른 실시예에서는 이벤트가 발생한 시간 등과 같은 다른 종류의 값을 기준값으로 정할 수도 있다.
제어기(120)는 제 2 저장부(1102)에서 전달된 이벤트 정보에 한하여 제 1 주기 동안 이벤트 정보를 저장하도록 제 1 저장부(1101)를 제어한다. 예를 들어 발생하는 이벤트의 종류가 총 10가지인 경우에도 제 1 저장부(1101)가 제 2 저장부(1102)로부터 제공받은 이벤트가 3가지 종류이면 제 1 저장부는 나머지 7가지 종류의 이벤트에 대해서는 그 발생 여부에 관계없이 그 이벤트 정보를 저장하지 않는다.
제어기(120)는 현재 발생한 이벤트에 관한 정보가 제 1 저장부(1101)에 저장되어 있고 그 기준값이 제 1 임계점을 초과하는 경우 해당 이벤트 정보를 이용하여 제어 신호를 생성할 수 있다.
제어 신호를 생성하는데 사용되는 이벤트 정보의 구체적인 종류, 제어 신호의 종류 및 형태는 실시예에 따라 통상의 기술자가 용이하게 변경할 수 있다. 제 1 임계점은 실시예에 따라 달라질 수 있다.
제어기(120)는 제 1 주기마다 제 1 저장부(1101) 및 제 2 저장부(1102)에 저장된 이벤트 정보를 삭제하거나 무효로 할 수 있다.
또한 제어기(120)는 제 2 주기마다 제 2 저장부(1102)에 저장된 이벤트 정보를 삭제하거나 무효로 할 수 있다.
도면에서는 저장부(110)가 제 1 저장부(1101)와 제 2 저장부(1102) 두 단계로 구성되어 있으나 다른 실시예에서는 제 2 저장부(1102) 하위에 제 3 저장부(미도시)를 더 포함할 수 있다.
이 경우 제어기(120)는 제 2 주기보다 짧은 제 3 주기 동안 제 3 저장부(미도시)에 저장된 이벤트 정보 중 발생 횟수가 제 3 임계점을 초과하는 이벤트 정보를 제 2 저장부(1102)에 제공하도록 제 3 저장부(미도시)를 제어한다. 제 3 임계점은 실시예에 따라 달라질 수 있다.
제어기(120)는 제 3 주기마다 제 3 저장부(미도시)에 저장된 이벤트 정보를 삭제하거나 무효로 할 수 있다. 또한 제어기(120)는 제 3 저장부에 저장된 이벤트 정보를 제 1 주기 또는 제 2 주기마다 삭제하거나 무효로 할 수 있다.
또 다른 실시예에서는 제 3 저장부의 하위에 하나 또는 둘 이상의 하위 저장부들(미도시)을 더 포함할 수 있으며 각 경우에 있어서 제어기(120)의 동작은 전술한 바와 유사한 방식으로 확장될 수 있다.
도 2에 도시된 반도체 장치는 일정한 주기 동안 반도체 메모리 장치의 워드라인에 대한 선택 횟수를 감시하기 위하여 응용될 수 있다. 워드라인 선택 횟수는 특정 명령(예를 들어 액티브 명령)에 대한 발생 횟수를 감시함으로써 알 수 있다.
이를 위하여 도 1과 같은 종래의 저장부를 사용하는 경우 저장 공간이 크게 증가하는 문제가 있음은 전술한 바와 같다. 본 발명은 상대적으로 더 짧은 주기 동안 워드라인 선택 횟수가 임계점을 초과한 워드라인 주소에 한하여 더 긴 주기 동안 선택 횟수를 감시함으로써 저장 공간의 낭비를 줄이게 된다.
도 3은 본 발명의 일 실시예에 의한 제 1 저장부(1101)의 데이터 구조를 나타내고, 도 4는 본 발명의 일 실시예에 의한 제 2 저장부(1102)의 데이터 구조를 나타낸다.
도시된 바와 같이 제 1 저장부(1101)와 제 2 저장부(1102)는 유효 필드, 태그 필드, 카운트 필드를 포함한다. 유효 필드는 해당 로우가 유효한 정보를 포함하는지 나타낸다. 태그 필드의 정보는 로우(row) 번호와 조합하여 워드라인 주소를 식별하기 위해 사용된다. 카운트 필드는 해당 워드라인 주소에 대한 선택 횟수를 나타낸다.
도시된 실시예는 각 저장부가 "fully-associative" 구조를 가진다. 만일 저장부가 "direct-mapped" 구조를 가지도록 변경하는 경우 태그 필드는 필요하지 않을 수 있다. 각 저장부를 구현함에 있어서 어떤 구조를 선택할 것인지는 통상의 기술자가 용이하게 설계 변경할 수 있는 것이다.
제 1 저장부(1101)는 제 2 저장부(1102)에 비하여 더 긴 주기 동안 명령 발생 횟수를 저장하므로 카운트 필드가 더 많은 비트를 포함하도록 구성되는 것이 바람직하다.
도시된 실시예에서 제 1 저장부(1101)와 제 2 저장부(1102)가 차지하는 총 저장 공간은 6Kb로서 도 1에 도시된 저장부의 저장 공간인 4.5Mb에 비하여 크게 감소하였음을 알 수 있다.
본 발명의 일 실시예에 의한 반도체 장치는 제 1 주기 동안 특정 워드라인에 대한 선택 횟수가 임계점을 초과하는지 감시할 수 있다. 제 1 주기는 리프레시 주기 (예를 들어 64ms) 이하로 설정되는 것이 바람직하다.
도 4에 도시된 바와 같이 제 2 저장부(1102)는 제 1 저장부(1101)에 비하여 저장 가능한 카운트 값이 약 1/1000이므로 이에 비례하여 제 2 주기는 제 1 주기의 약 1/1000로 설정할 수 있다.
제 1 주기와 제 2 주기의 구체적인 값은 실시예에 따라 달라질 수 있으며 이 경우 제 1 저장부(1101)와 제 2 저장부(1102)의 카운트 필드의 비트 개수 역시 달라질 수 있다.
워드라인의 선택 횟수를 감시하는 기술은 전술한 워드라인 디스터번스 문제를 해결하는데 응용될 수 있다.
도 5는 본 발명의 다른 실시예에 의한 메모리 컨트롤러(200)의 블록도를 나타낸다.
메모리 컨트롤러는 독립적으로 존재할 수도 있으나 프로세서 등과 같은 다른 반도체 장치에 내장될 수도 있다. 이하에서 메모리 컨트롤러는 메모리 컨트롤러 그 자체를 지칭할 수도 있고 메모리 컨트롤러를 포함하는 다른 반도체 장치를 지칭할 수도 있다.
본 실시예에서 메모리 컨트롤러(200)는 도 2에 도시된 바와 같은 반도체 장치(100)를 포함한다. 도 5에서는 메모리 컨트롤러(200)의 다른 구성들을 생략하였다. 상세한 구성은 도 6을 참조하여 살펴보기로 한다.
도 5의 저장부(110)는 도 2를 참조하여 설명한 저장부(110)와 같은 구조를 가지며 도 5의 로우 접근 제어기(120)는 도 2를 참조하여 설명한 제어기(120)의 제어 기능을 수행한다.
로우 접근 제어기(120)는 반도체 메모리 장치(1)에 대한 요청(request)을 수신하면 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 메모리 셀 어레이(2) 내의 워드라인에 인접하는 워드라인에 연결된 셀들의 데이터가 손상될 위험이 있는지 판단한다.
데이터 손상의 위험이 있다고 판단하는 경우 로우 접근 제어기(120)는 인접한 워드라인에 연결된 셀들 중 적어도 하나의 셀의 데이터를 재저장하도록 반도체 메모리 장치(1)를 제어할 수 있다.
본 실시예에서는 데이터 손상의 위험성을 판단하기 위하여 로우 접근 제어기(120)는 요청된 워드라인에 관한 정보가 제 1 저장부(1101)에 포함되어 있는지 확인하고 그 선택 횟수가 임계점을 초과하는지 확인한다.
워드라인이 선택된 횟수는 워드라인이 활성화된 횟수를 의미한다. 또한 워드라인 선택 횟수는 워드라인이 활성화되었다가 비활성화된 경우 즉 워드라인이 토글링된 수를 의미할 수 있다.
다른 실시예에서는 다른 기준에 따라 인접한 워드라인에 연결된 셀의 데이터 손상 위험성을 판단할 수 있다. 이 경우 저장부(100)는 도 3 및 도 4의 카운트 필드에는 손상 위험성을 나타내는 다른 지표에 관한 정보가 저장될 수 있다.
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다.
예를 들어 인접한 워드라인은 선택된 어드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다. 이 경우 인접한 워드라인의 개수 및 선택은 메모리 셀 어레이(2)에 대한 어드레스 스크램블링 방법에 따라 달라질 수 있다.
데이터를 재저장하는 동작은 특정한 동작으로 한정되지 않는다. 예를 들어 반도체 메모리 장치(1)가 디램과 같은 휘발성 메모리 장치인 경우 데이터를 재저장하는 동작은 인접한 워드라인을 활성화시키는 동작을 통해 수행될 수 있다. 이는 인접한 워드라인에 국한된 리프레시 동작과 유사하다. 다른 실시예에서는 데이터를 재저장하기 위하여 반도체 메모리 장치(1)의 종류에 따라 적절한 방법을 사용할 수 있다.
도 6은 본 발명의 일 실시예에 의한 메모리 컨트롤러(200)의 상세 블록도이다. 메모리 컨트롤러(200)는 로우 접근 제어기(120), 저장부(110) 및 선택부(130)를 포함한다.
또한 본 실시예에 의한 반도체 장치(100)는 외부 요청을 일시 저장하는 요청 버퍼(10), 요청된 주소를 메모리 셀 어레이(2)의 주소로 변환하는 주소 매핑 블록(20), 다수의 외부 요청이 있는 경우 그 처리 순서를 결정하는 중재 블록(30), 순서가 도래한 요청에 따라 반도체 메모리 장치(1)를 제어할 명령을 생성하는 명령 생성부(40), 반도체 메모리 장치(1)의 리프레시 동작을 제어하는 리프레시 제어기(50), 데이터를 임시 저장하는 데이터 버퍼(60) 및 메모리 셀 어레이(2)에 데이터 패리티를 부가하여 저장하고 패리티를 이용하여 메모리 셀 어레이(2)로부터 출력된 데이터에 오류가 존재하는지 판단하는 ECC 블록(70)을 더 포함할 수 있다.
요청 버퍼(10), 주소 매핑 블록(20), 중재 블록(30), 명령 생성부(40), 리프레시 제어기(50), 데이터 버퍼(60) 및 ECC 블록(70)의 구체적인 동작은 종래의 메모리 컨트롤러에 포함된 것과 실질적으로 동일하므로 이에 대한 구체적인 설명은 생략한다.
저장부(110), 로우 접근 제어기(120)의 동작은 앞에서 살펴본 바와 같다.
로우 접근 제어기(120)는 현재 명령 생성부(40)에서 제공된 명령에 연관된 워드라인 선택 횟수가 제 1 임계점을 초과하는지 여부를 제 1 저장부(1101)를 제어하여 확인한다.
확인 결과 제 1 임계점을 초과하는 경우 로우 접근 제어기(120)는 해당 워드라인에 인접한 워드라인에 연결된 셀들의 데이터를 재저장하기 위한 명령을 생성한다.
이를 위해 로우 접근 제어기(120)는 명령 생성부(40)에서 생성한 명령 대신 로우 접근 제어기(120)에서 생성한 명령을 반도체 메모리 장치(1)에 제공하도록 선택부(130)를 제어한다.
또한 로우 접근 제어기(120)는 인접한 워드라인에 연결된 셀들에 데이터를 재저장하는 동안 명령 생성부(40)로부터 제공된 명령의 처리를 일시 중지시킬 수 있다.
이를 위해 로우 접근 제어기(120)는 중재 블록(30)에 신호를 제공하여 현재 요청을 정지할 것을 요청할 수 있다. 또한 로우 접근 제어기(120)는 인접한 워드라인에 대한 활성화 동작이 종료되면 중재 블록(30)에 신호를 제공하여 일시 정지되었던 동작을 재개하도록 요청할 수 있다.
도시하지는 않았으나 메모리 컨트롤러(200)는 로우 접근 제어기(120)에서 생성한 명령이 선택부(130)를 통해 반도체 메모리 장치(1)에 제공되는 동안 명령 생성부(40)에서 제공되는 명령들을 저장하는 버퍼(미도시)를 더 포함할 수 있다.
중재 블록(30)이 제어 신호에 따라 현재상태를 유지하면서 동작을 일시 정지하거나 일시 정지된 동작을 재개하는 것, 명령 생성부(40)에서 출력된 명령을 일시 저장하는 버퍼(미도시)를 구현하는 방법에 관한 것은 통상의 기술자에게 용이한 것으로서 구체적인 설명은 생략한다.
도 7은 본 발명의 또 다른 실시예에 의한 반도체 메모리 장치(300)를 나타내는 블록도이다.
도시하지는 않았으나 본 발명에 의한 반도체 메모리 장치(300)는 메모리 셀 어레이(2)에 대하여 데이터를 입출력하거나 리프레시를 수행하는 등과 같이 반도체 메모리 장치의 일반적인 동작을 제어하기 위하여 필요한 구성을 포함할 수 있다. 이러한 구성들은 공지된 것이다.
도면에서 메모리 컨트롤러(3)는 외부 요청(request)에 따라 제어 명령을 생성하여 본 실시예에 의한 반도체 장치(100) 내의 메모리 셀 어레이(2) 내에 데이터를 입출력하는 동작을 제어한다.
도시된 메모리 컨트롤러(3)의 구성 및 동작은 공지된 것으로 구체적인 설명은 생략한다. 메모리 컨트롤러(3)는 독립적인 구성으로 존재할 수도 있고, CPU와 같은 다른 구성의 내부에 포함될 수도 있다.
본 실시예에 의한 로우 접근 제어기(120) 및 저장부(110)의 기본적인 구성 및 동작은 전술한 바와 같다.
본 실시예에서 로우 접근 제어기(120)는 메모리 컨트롤러(3)에서 전달된 명령을 수신하고 저장부(110) 내의 제 1 저장부(1101)를 제어하여 이에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 횟수를 임계점과 비교한다.
만일 선택 횟수가 임계점을 초과한다면 로우 접근 제어기(120)는 메모리 컨트롤러(3)에서 제공된 명령을 처리하기 전에 인접한 워드라인을 활성화시키기 위한 명령을 생성하고 이에 따라 메모리 셀 어레이(2) 내의 해당 워드라인이 활성화되도록 제어할 수 있다.
인접한 워드라인에 대한 활성화 동작이 종료되면 로우 접근 제어기(120)는 메모리 컨트롤러(3)에서 제공된 명령을 처리하도록 제어할 수 있다.
전술한 바와 같이 선택 횟수가 임계점을 초과하는지 여부를 판단하는 것은 워드라인 디스터번스로 인하여 데이터가 손상될 위험성이 있는지 여부를 판단하기 위한 일 실시예로서 다른 실시예에서는 다른 기준을 사용하여 판단할 수 있다. 또한 인접한 워드라인에 대한 활성화 동작은 인접한 워드라인에 연결된 셀들의 데이터를 재저장하기 위한 하나의 방법으로서 다른 실시예에서는 다른 방법을 사용할 수도 있다.
반도체 메모리 장치(300)는 메모리 컨트롤러(3)로부터 제공받은 명령과 로우 접근 제어기(120)에서 생성한 명령 중 하나를 선택적으로 메모리 셀 어레이(2)에 제공하기 위한 선택부(130)를 더 포함할 수 있다.
로우 접근 제어기(120)에서 생성한 명령을 제공하는 경우 현재 요청을 일시 중지하기 위하여 로우 접근 제어기(120)는 현재 요청을 일시 정지하도록 메모리 컨트롤러(3)에 요청할 수 있다.
반도체 메모리 장치(300)는 인접한 워드라인에 대한 활성화 동작을 제어하는 동안 메모리 컨트롤러(3)로부터 제공받은 명령을 일시 저장하기 위하여 버퍼(미도시)를 더 포함할 수 있다.
도 8는 본 발명의 일 실시예에 의한 반도체 장치의 동작 방법을 나타내는 순서도이다.
제어 동작은 로우 접근 제어기(120)에서 수행되며 로우 접근 제어기(120)는 각 동작을 위해 저장부(110) 및 선택부(13)를 제어할 수 있다.
명령이 없는 경우 명령이 수신되기를 기다린다(S100).
로우 접근 제어기(120)는 수신된 명령이 워드라인을 활성화하는 명령인지 판단한다(S110). 본 실시예에 있어서는 워드라인이 활성화되었다가 비활성화되는 토글링 현상을 감지하며 이를 위해 명령이 액티브 명령인지만을 확인한다.
액티브 명령이 아닌 경우 종래와 같이 메모리 셀 어레이(2)에 대하여 해당 명령의 처리를 진행한다(S111).
단계(S120)에서 로우 접근 제어기(120)는 저장부(110) 특히 제 1 저장부(1101)를 제어하여 명령에 연관된 주소(워드라인 주소, 로우 주소)에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 횟수가 임계점(N)을 초과하는지 여부를 판단한다. 전술한 바와 같이 이는 해당 워드라인에 인접하는 워드라인에 연결된 셀들의 데이터의 손상 위험성을 판단하기 위한 일 실시예이다.
도시하지는 않았으나 저장부(110)에 요청된 워드라인 주소가 저장부(110)에 존재하지 않으면 로우 접근 제어기(120)는 요청된 워드라인 주소를 추가하도록 저장부(110)를 제어할 수 있다. 이때 새로 기록된 라인의 유효 필드는 활성화되고 카운터 값은 1로 초기화될 수 있다.
또한 선택 횟수가 임계점을 초과하지 않으면 해당 주소에 대한 선택 횟수를 증가시키도록 저장부(110)를 제어한다(S121). 이를 위하여 로우 접근 제어기(120)가 저장부(110) 내의 제 1 저장부(1101)와 제 2 저장부(1102)를 제어하는 방법은 앞서 구체적으로 설명한 바와 같다.
이후 메모리 셀 어레이(2)에 대하여 해당 명령을 처리한다(S111).
선택 횟수가 임계점을 초과하면 로우 접근 제어기(120)는 요청된 주소에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 현재 요청의 처리를 일시 중지하고(S130), 해당 워드라인에 인접한 하나 또는 둘 이상의 워드라인을 활성화시킨다(S140).
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다. 예를 들어 인접한 워드라인은 선택된 워드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다. 이 경우 활성화할 인접한 워드라인의 개수는 메모리 셀 어레이(2)에 대한 어드레싱 방법에 따라 달라질 수 있다.
현재 명령을 일시 중지하는 단계(S130)는 로우 접근 제어기(120)가 중재 블록(30)의 동작을 일시 정지하도록 요청함으로써 수행될 수 있다.
단계(S140)에서 인접한 워드라인을 활성화시키는 동작은 인접한 워드라인에 연결된 셀의 데이터를 재생하는 동작이면 어느 것이나 무방하다. 예를 들어 디램의 경우 단계(S140)는 인접한 워드라인에 대하여 리프레시를 수행하는 동작일 수 있다.
인접한 워드라인을 활성화시키는 단계(S140) 이후 일시 정지되었던 현재 명령에 대한 처리가 수행될 수 있다(S150).
다른 실시예에서는 단계(S140) 이후에 일시 정지되었던 명령을 처리하지 않고 해당 명령에 대응하는 요청을 중재 블록(30)의 큐에 그대로 유지함으로써 다음 루프의 단계(S111)에서 처리되도록 할 수 있다.
도시되지 않았으나 인접한 워드라인을 활성화시키는 단계(S140) 이후 로우 접근 제어기(120)는 제 1 저장부(1101)를 제어하여 요청된 주소에 한하여 카운트 필드의 값을 0으로 초기화할 수 있다.
다른 실시예에서는 유효 필드의 값을 비활성화하여 해당 워드라인에 대한 선택 횟수를 무효화할 수 있다. 이 경우 해당 주소에 대한 요청이 다시 입력되면 해당 주소에 대한 정보는 저장부(110)에 다시 기록될 수 있다.
또한 반도체 메모리 장치(1)가 예를 들어 디램과 같은 휘발성 메모리 장치인 경우 메모리 셀 어레이(2)의 전체 또는 일부 영역에 대해서 일정한 간격으로 리프레시가 수행되는 것이 일반적이다.
리프레시가 수행되면 해당 영역의 데이터가 전체적으로 재저장되어 워드라인 디스터번스 효과가 리셋되는 것으로 이해할 수 있다. 따라서 리프레시 수행된 직후 리프레시 영역에 포함된 워드라인에 대응하는 저장부(110)의 카운트 필드는 초기화되거나 무효로 될 수 있다.
이상의 상세한 설명에서는 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 개시하였다. 이상의 설명은 본 발명의 설명을 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 반도체 장치
200: 메모리 컨트롤러
1, 300: 반도체 메모리 장치
2: 메모리 셀 어레이
110 : 저장부
120 : 로우 접근 제어기
130: 선택부
10: 요청 버퍼
20: 주소 매핑 블록
30: 중재 블록
40: 명령 생성부
50: 리프레시 제어기

Claims (25)

  1. 제 1 주기 동안 이벤트 정보를 저장하는 제 1 저장부;
    상기 제 1 주기보다 짧은 제 2 주기 동안 이벤트 정보를 저장하는 제 2 저장부;
    상기 제 2 주기마다 기준값이 제 2 임계점을 초과하는 이벤트 정보를 상기 제 1 저장부에 제공하도록 상기 제 2 저장부를 제어하고, 상기 제 2 저장부로부터 제공된 이벤트에 한하여 상기 제 1 주기 동안 이벤트 정보를 저장하도록 상기 제 1 저장부를 제어하는 제어기
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 제어기는 현재 발생한 이벤트가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 현재 발생한 이벤트의 정보를 이용하여 제어 신호를 생성하는 반도체 장치.
  3. 청구항 1에 있어서, 상기 제어기는 상기 제 1 주기마다 상기 제 1 저장부 및 상기 제 2 저장부에 저장된 이벤트 정보를 무효화하고, 상기 제 2 주기마다 상기 제 2 저장부에 저장된 이벤트 정보를 무효화하는 반도체 장치.
  4. 청구항 2에 있어서, 상기 기준값은 이벤트 발생 횟수를 포함하는 반도체 장치.
  5. 청구항 1에 있어서, 상기 제 2 주기보다 짧은 제 3 주기 동안 이벤트 정보를 저장하는 제 3 저장부
    를 더 포함하되, 상기 제어기는 상기 제 3 주기마다 상기 기준값이 제 3 임계점을 초과하는 이벤트 정보를 상기 제 2 저장부에 제공하도록 상기 제 3 저장부를 제어하고, 상기 제 3 저장부로부터 제공받은 이벤트에 한하여 상기 제 2 주기 동안 이벤트 정보를 저장하도록 상기 제 2 저장부를 제어하는 반도체 장치.
  6. 제 1 주기 동안 반도체 메모리 장치로의 제 1 명령에 관한 정보를 저장하는 제 1 저장부;
    상기 제 1 주기보다 짧은 제 2 주기 동안 상기 제 1 명령에 관한 정보를 저장하는 제 2 저장부 및
    상기 제 2 주기 동안 기준값이 제 2 임계점을 초과하는 상기 제 1 명령에 관한 정보를 상기 제 1 저장부에 제공하도록 상기 제 2 저장부를 제어하고, 상기 제 2 저장부에서 정보가 제공된 상기 제 1 명령에 한하여 상기 제 1 주기 동안 상기 제 1 명령에 관한 정보를 저장하도록 상기 제 1 저장부를 제어하는 제어기
    를 포함하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 제어기는 현재 발생한 제 1 명령에 관한 정보가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 제 2 명령을 생성하는 반도체 장치.
  8. 청구항 6에 있어서, 상기 제어기는 상기 제 1 주기마다 상기 제 1 저장부 및 상기 제 2 저장부에 저장된 상기 제 1 명령에 관한 정보를 무효화하고, 상기 제 2 주기마다 상기 제 2 저장부에 저장된 상기 제 1 명령에 관한 정보를 무효화하는 반도체 장치.
  9. 청구항 7에 있어서,
    상기 반도체 메모리 장치에 대한 요청들의 순서를 정하는 중재 블록;
    상기 중재 블록에서 선택된 요청에 대응하여 상기 반도체 메모리 장치에 제공할 상기 제 1 명령을 생성하는 명령 생성부 및
    상기 제어기의 제어에 따라 상기 제 1 명령 또는 상기 제 2 명령을 선택하여 상기 반도체 메모리 장치에 제공하는 선택부
    를 더 포함하는 반도체 장치.
  10. 청구항 9에 있어서, 상기 제어기는 상기 제 2 명령을 생성하는 경우 상기 중재 블록을 일시 정지하도록 제어하는 반도체 장치.
  11. 청구항 9에 있어서, 상기 제 2 명령이 상기 반도체 메모리 장치에 제공되는 동안 상기 명령 생성부에서 제공되는 상기 제 1 명령을 저장하는 버퍼
    를 더 포함하는 반도체 장치.
  12. 청구항 7에 있어서, 상기 제 1 명령은 상기 반도체 메모리 장치의 워드라인을 선택하는 명령이고, 상기 제 1 명령에 관한 정보는 워드라인 주소를 포함하고, 상기 기준값은 상기 워드라인 주소의 선택 횟수를 포함하고, 상기 제 2 명령은 상기 기준값이 상기 제 1 임계점을 초과한 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀에 데이터를 재저장하는 명령인 반도체 장치.
  13. 제 1 주기 동안 메모리 셀 어레이로의 제 1 명령에 관한 정보를 저장하는 제 1 저장부;
    상기 제 1 주기보다 짧은 제 2 주기 동안 상기 제 1 명령에 관한 정보를 저장하는 제 2 저장부 및
    상기 제 2 주기 동안 기준값이 제 2 임계점을 초과하는 상기 제 1 명령에 관한 정보를 상기 제 1 저장부에 제공하도록 상기 제 2 저장부를 제어하고, 상기 제 2 저장부에서 제공된 상기 제 1 명령에 한하여 상기 제 1 주기 동안 상기 제 1 명령에 관한 정보를 저장하도록 상기 제 1 저장부를 제어하는 제어기
    를 포함하는 반도체 메모리 장치.
  14. 청구항 13에 있어서, 상기 제어기는 현재 발생한 제 1 명령에 관한 정보가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 제 2 명령을 생성하는 반도체 메모리 장치.
  15. 청구항 13에 있어서, 상기 제어기는 상기 제 1 주기마다 상기 제 1 저장부 및 상기 제 2 저장부에 저장된 상기 제 1 명령에 관한 정보를 무효화하고, 상기 제 2 주기마다 상기 제 2 저장부에 저장된 상기 제 1 명령에 관한 정보를 무효화하는 반도체 메모리 장치.
  16. 청구항 14에 있어서, 상기 제어기의 제어에 의해 상기 제 1 명령 또는 상기 제 2 명령을 선택하여 상기 메모리 셀 어레이에 제공하는 선택부를 더 포함하는 반도체 메모리 장치.
  17. 청구항 16에 있어서, 상기 제어기는 상기 제 2 명령이 상기 메모리 셀 어레이에 제공되는 경우 상기 제 1 명령을 제공하는 장치의 동작을 정지하도록 제어하는 반도체 메모리 장치.
  18. 청구항 16에 있어서, 상기 제 2 명령이 상기 메모리 셀 어레이에 제공되는 경우 상기 제 1 명령을 저장하는 버퍼를 더 포함하는 반도체 메모리 장치.
  19. 청구항 14에 있어서, 상기 제 1 명령은 상기 반도체 메모리 장치의 워드라인을 선택하는 명령이고, 상기 제 1 명령에 관한 정보는 워드라인 주소를 포함하고, 상기 기준값은 상기 워드라인의 선택 횟수를 포함하고, 상기 제 2 명령은 상기 기준값이 상기 제 1 임계점을 초과한 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀에 데이터를 재저장하는 명령인 반도체 메모리 장치.
  20. 반도체 메모리 장치 및
    상기 반도체 메모리 장치를 제어하는 컨트롤러
    를 포함하되, 상기 컨트롤러는
    제 1 주기 동안 상기 컨트롤러로부터 반도체 메모리 장치로의 제 1 명령에 관한 정보를 저장하는 제 1 저장부;
    상기 제 1 주기보다 짧은 제 2 주기 동안 상기 제 1 명령에 관한 정보를 저장하는 제 2 저장부 및
    상기 제 2 주기 동안 기준값이 제 2 임계점을 초과하는 상기 제 1 명령에 관한 정보를 상기 제 1 저장부에 제공하도록 상기 제 2 저장부를 제어하고, 상기 제 2 저장부에서 제공된 상기 제 1 명령에 한하여 상기 제 1 주기 동안 상기 제 1 명령에 관한 정보를 저장하도록 상기 제 1 저장부를 제어하는 제어기
    를 포함하는 시스템.
  21. 청구항 20에 있어서, 상기 제어기는 현재 발생한 제 1 명령에 관한 정보가 제 1 저장부에 존재하고 그 기준값이 제 1 임계점을 초과하는 경우 제 2 명령을 생성하는 시스템.
  22. 청구항 20에 있어서, 상기 제어기는 상기 제 1 주기마다 상기 제 1 저장부 및 상기 제 2 저장부에 저장된 상기 제 1 명령에 관한 정보를 무효화하고, 상기 제 2 주기마다 상기 제 2 저장부에 저장된 상기 제 1 명령에 관한 정보를 무효화하는 시스템.
  23. 제 1 주기보다 짧은 제 2 주기마다 선택 횟수가 제 2 임계점을 초과한 반도체 메모리 장치의 워드라인을 식별하는 단계;
    상기 식별된 워드라인에 한하여 상기 제 1 주기 동안 선택 횟수를 감시하는 단계;
    현재 명령에 연관된 워드라인의 선택 횟수가 제 1 임계점을 초과하는 경우 상기 워드라인에 인접한 하나 또는 둘 이상의 워드라인에 연결된 셀에 데이터를 재저장하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  24. 청구항 23에 있어서, 상기 제 1 주기마다 상기 식별된 워드라인에 관한 정보를 무효화하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  25. 청구항 23에 있어서, 상기 데이터를 재저장하는 단계는 상기 하나 또는 둘 이상의 워드라인을 활성화하는 단계를 포함하는 반도체 장치의 동작 방법.

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