CN103714846B - 半导体器件及系统 - Google Patents

半导体器件及系统 Download PDF

Info

Publication number
CN103714846B
CN103714846B CN201310375910.3A CN201310375910A CN103714846B CN 103714846 B CN103714846 B CN 103714846B CN 201310375910 A CN201310375910 A CN 201310375910A CN 103714846 B CN103714846 B CN 103714846B
Authority
CN
China
Prior art keywords
order
register
controller
period
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310375910.3A
Other languages
English (en)
Other versions
CN103714846A (zh
Inventor
文英硕
权容技
金弘植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103714846A publication Critical patent/CN103714846A/zh
Application granted granted Critical
Publication of CN103714846B publication Critical patent/CN103714846B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Abstract

一种半导体器件，包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的事件；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的事件；以及控制器，所述控制器用于控制第二级寄存器以从第二级寄存器中选择每个都具有大于第二阈值的参考值的事件给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的事件。

Description

半导体器件及系统
相关申请的交叉引用
本申请要求2012年9月28日提交的韩国专利申请No.10-2012-0109437的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例总体而言涉及一种半导体器件及其操作方法，更具体而言涉及一种能够监控事件的半导体器件及其操作方法，再具体而言涉及一种能够监控半导体存储器件的字线访问的半导体器件及其操作方法。
背景技术
监控预定时段期间的事件的半导体存储器件可以包括储存事件信息的寄存器。例如，如果半导体器件监控半导体存储器件的字线访问，则寄存器可以储存包括字线地址和字线访问次数的事件信息。
图1是说明用来监控2Gb动态随机存取存储器(DRAM)的字线访问的寄存器的数据结构的框图。
计数字段(count field)储存访问相应字线的次数，有效字段(valid field)储存指示相应行的信息是否有效的标志。
图1所示的寄存器需要4.5Mb这么大的存储空间。该存储空间的大小对应于商用存储器控制器的存储空间的25％，是非常大的。
另外，随着半导体存储器件的集成水平提高，字线之间的耦合效应变得严重。例如，随着字线在激活与非激活状态之间触发，与触发的字线相邻的字线中的存储器单元会丢失其数据。为了克服这种字线干扰效应，能够有效监控字线访问的半导体器件变得必要。
发明内容
各个实施例针对一种能够监控事件的具有小尺寸寄存器的半导体器件及其操作方法，更具体而言针对一种能够监控字线访问的具有小尺寸寄存器的半导体器件及其操作方法。
在一个实施例中，一种半导体器件可以包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的事件；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的事件；以及控制器，所述控制器用于控制第二级寄存器以从第二级寄存器中选择每个都具有大于第二阈值的参考值的事件给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的事件。
在一个实施例中，一种半导体器件可以包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给半导体存储器件的第一命令相关的信息；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的与第一命令相关的信息；以及控制器，所述控制器用于控制第二级寄存器以选择每个都具有大于第二阈值的参考值的与第一命令相关的信息给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的与第一命令相关的信息。
在一个实施例中，一种系统可以包括：半导体存储器件；以及存储器控制器，所述存储器控制器用于控制半导体存储器件，其中，存储器控制器包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给半导体存储器件的第一命令相关的信息；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的与第一命令相关的信息；以及控制器，所述控制器用于控制第二级寄存器以选择每个都具有大于第二阈值的参考值的与第一命令相关的信息给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的与第一命令相关的信息。
在一个实施例中，一种半导体器件的操作方法可以包括以下步骤：识别半导体器件的在比第一时段短的第二时段期间访问次数大于第二阈值的字线；监控在第一时段期间对识别的字线的访问次数；以及恢复与第一时段期间的访问次数大于第一阈值的字线相邻的一个或更多个字线相连接的一个或更多个存储器单元处的数据。
在上述操作方法中，操作方法还可以包括如下步骤：每第一时段将与识别的字线相关的信息无效化。
在上述操作方法中，恢复步骤可以包括以下步骤：激活与所述字线相邻的所述一个或更多个字线。
在一个实施例中，一种半导体存储器件可以包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给半导体存储器单元阵列的第一命令相关的信息；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的与第一命令相关的信息；以及控制器，所述控制器用于控制第二级寄存器以选择每个都具有大于第二阈值的参考值的与第一命令相关的信息给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的与第一命令相关的信息。
在上述半导体存储器件中，如果在第一级寄存器中存在与当前发生的第一命令相关的信息并且其参考值大于第一阈值，则控制器可以产生第二命令。
在上述半导体存储器件中，控制器可以每第一时段将第一级寄存器和第二级寄存器无效化，并且控制器每第二时段将第二级寄存器无效化。
上述半导体存储器件还可以包括命令选择器，所述命令选择器用于选择第一命令或由控制器控制的第二命令。
在上述半导体存储器件中，所述控制器还可以包括缓冲器，以在第二命令被提供给存储器单元阵列时储存来自命令发生器的第一命令。
在一个实施例中，一种存储系统包括：半导体存储器件；以及存储系统控制器，所述存储系统控制器包括用于控制半导体存储器件的存储器控制器，其中，存储器控制器包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给半导体存储器件的第一命令相关的信息；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的与第一命令相关的信息；以及控制器，所述控制器用于控制第二级寄存器以选择每个都具有大于第二阈值的参考值的与第一命令相关的信息给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的与第一命令相关的信息。
在一个实施例中，一种计算系统，包括存储系统和中央处理单元，存储系统包括存储系统控制器和半导体存储器件，存储系统控制器包括存储器控制器，存储器控制器包括：第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给半导体存储器件的第一命令相关的信息；第二级寄存器，所述第二级寄存器用于储存在比第一时段短的第二时段内发生的与第一命令相关的信息；以及控制器，所述控制器用于控制第二级寄存器以选择每个都具有大于第二阈值的参考值的与第一命令相关的信息给第一级寄存器，以及用于控制第一级寄存器以储存从第二级寄存器中选择的与第一命令相关的信息。
附图说明
图1是说明根据现有技术的寄存器的数据结构的图。
图2是说明根据本发明的一个实施例的半导体器件的框图。
图3是说明根据本发明的一个实施例的第一级寄存器的数据结构的图。
图4是说明根据本发明的一个实施例的第二级寄存器的数据结构的图。
图5是说明根据本发明的一个实施例的存储器控制器的框图。
图6是说明根据本发明的一个实施例的存储器控制器的框图。
图7是说明根据本发明的一个实施例的半导体存储器件的框图。
图8是说明根据本发明的一个实施例的半导体器件的操作方法的流程图。
图9是说明根据本发明的一个实施例的存储系统的框图。
图10是说明根据本发明的一个实施例的计算系统的图。
具体实施方式
下面将参照附图更加详细地描述各个实施例。然而，本发明可以采用不同的方式来实施，而不应理解为局限于本文所提出的实施例。确切地说，提供这些实施例使得本公开将会充分且完整，并且将会完全传达本发明的范围给本领域技术人员。在本公开中，相似的附图标记在本发明的各个附图和实施例中表示相似的部分。
本公开中的半导体存储器件可以包括存储器单元阵列，所述存储器单元阵列包括字线。半导体存储器件的种类不局限于本公开中的具体一种。本公开中的半导体存储器件可以实现为易失性存储器件，诸如动态随机存取存储器(DRAM)，或实现为非易失性存储器件，诸如磁性随机存取存储器(MRAM)、自旋转移力矩-随机存取存储器(STT-RAM)、快闪存储器、相变随机存取存储器(PCRAM)和阻变随机存取存储器(ReRAM)等。
图2是说明根据本发明的一个实施例的半导体器件的框图。
半导体器件100可以包括用于储存事件的寄存器110和用于控制寄存器110的控制器120。
寄存器110可以包括第一级寄存器111和第二级寄存器112。第一级寄存器111可以储存在第一时段内发生的事件。第二级寄存器112可以储存在第二时段内发生的事件，第二时段比第一时段短。第一时段和第二时段的具体值可以根据实施例而改变。
控制器120可以从储存在第二级寄存器112中的所有事件之中选择参考值(诸如事件发生的次数)大于第二阈值的事件，并且控制器120可以将选中的事件储存在第一级寄存器111中。第二阈值可以根据实施例而改变。
参考值的具体类型或值可以根据实施例而改变。例如，在其它的实施例中，事件发生的时间可以用作事件的参考值。
控制器120可以控制第一级寄存器111以储存在第一时段内发生的事件，其中这些事件局限于那些从第二级寄存器112中选择的事件。例如，即使存在10个事件，但是如果第一级寄存器储存了仅从第二级寄存器中选择的3个事件，则第一级寄存器不储存另外7个事件，尽管这7个事件在第一时段期间发生。
在当前发生的事件储存在第一级寄存器111中并且其参考值大于第一阈值时，控制器120可以产生控制信号。
本领域普通技术人员可以根据本发明的实施例来使用与事件相关的信息以产生控制信号并且为第一阈值选择合适的值。
控制器120可以每第一时段将储存在第一级寄存器111和第二级寄存器112中的事件删除或无效化。并且控制器120可以每第二时段将储存在第二级寄存器112中的事件删除或无效化。
尽管在图2中示出了具有包括两个子寄存器(即第一级寄存器111和第二级寄存器112)的寄存器110的实施例，但是本领域普通技术人员从本公开和图2可以明显获知具有进一步包括第三级寄存器(未示出)的寄存器110的其它实施例。
在这种情况下，控制器120可以控制第三级寄存器(未示出)，使得在比第二时段短的每第三时段从第三级寄存器(未示出)中选择比第三阈值出现得更频繁的事件，并且将所述事件储存在第二级寄存器112中。本领域普通技术人员可以根据本发明的实施例适当地选择第三阈值。
控制器120可以每第三时段将储存在第三级寄存器(未示出)中的信息删除或无效化。并且控制器120可以每第一或第二时段将储存在第三级寄存器中的信息删除或无效化。
在其它的实施例中，寄存器110还可以包括第三级寄存器下面的一个或更多个子级寄存器(未示出)，并且控制器120的功能可以扩展到控制如上述的一个或更多个子级寄存器(未示出)。
图2所示的半导体器件可以应用于实施例以监控在预定时段内半导体存储器件的字线访问。访问字线的次数可以通过检查特定命令的数目、诸如激活命令的数目而获知。
如前所述，利用具有如图1所示的数据结构的寄存器来储存字线访问可能大大增加寄存器的尺寸。根据本发明的实施例的寄存器可以通过仅在较长时段内监控选中的字线来减小寄存器的大小，其中所述选中的字线是通过将较短时段内的访问次数与阈值进行比较来选择的。
图3示出根据本发明的一个实施例的第一级寄存器111的数据结构，图4示出根据本发明的一个实施例的第二级寄存器112的数据结构。
如所示的，第一级寄存器111和第二级寄存器112中的每个可以包括有效字段(valid field)、标记字段(tag field)和计数字段(count field)。有效字段可以表示相应的行是否包括有效的信息。标记字段可以用于通过将字线地址与相应行数组合来识别所述字线地址。计数字段可以表示访问相应字线的次数。
图3和图4所示的数据结构是基于完全相关寻址方案。如果它们基于直接映射寻址方案，则它们可以不需要标记字段。根据本发明的实施例，本领域普通技术人员可以根据寻址方案来采用合适的数据结构。
第一级寄存器111相比于第二级寄存器112可以储存在更长时间内的访问次数。因此，可能希望在第一级寄存器111的计数字段分配更多比特。
图3和图4所示的第一级寄存器111和第二级寄存器112所需要的存储空间为6Kb那么大，这比如图1所示的根据现有技术的寄存器所需要的4.5Mb小很多。
根据本发明的一个实施例的半导体器件可以监控在第一时段内访问字线的次数是否大于阈值。可以将第一时段设定为具有比正常刷新时段tREF短的长度。
第二级寄存器112的计数字段可以储存7比特的计数，而第一级寄存器111的计数字段可以储存17比特的计数。因此，可以将第二时段设定为第一时段的约1/1000。
第一时段和第二时段的具体值以及计数字段能够储存的比特数可以根据本发明的实施例而改变。
可以利用监控字线访问来解决半导体存储器件的字线干扰问题。
图5是根据本发明的一个实施例的存储器控制器的简化框图。
存储器控制器可以实现为独立的器件或者可以被包括在其它的如处理器的半导体器件中。在本公开中，存储器控制器可以用来表示存储器控制器本身或者表示包括存储器控制器的半导体器件。
如图5所示，存储器控制器200可以包括寄存器110和控制器。图5中省略了存储器控制器200中包括的其它元件，它们将在图6中详细说明。
图5中的寄存器110可以如图2所示的寄存器110那样包括第一级寄存器111和第二级寄存器112，并且控制器120可以如图2所示的控制器120那样起到控制第一级寄存器111和第二级寄存器112的作用。
如果主机向半导体存储器件1提出请求，则控制器120判断与对应于请求的字线相邻的字线相连接的存储器单元的数据是否有数据损坏危险。
如果确定存在数据损坏危险，则控制器120可以控制半导体存储器件1恢复与对应于请求的字线相邻的字线相连接的存储器单元处的数据。
在本实施例中，控制器120可以检查请求的字线是否储存在第一级寄存器111中，以及访问所述字线的次数是否大于阈值，从而判断是否有数据损坏危险。
访问字线的次数可以由字线的激活次数来表示。访问字线的次数可以由字线的触发次数来表示。
在其它实施例中，可以不利用访问次数而利用其它参考值来检查数据损坏危险。在这种情况下，可以利用用于其它参考值的其它类型的数据字段来替换图3和图4中的计数字段。
在一个实施例中，一字线的相邻字线可以表示与该字线相邻的一个或两个字线。在一个实施例中，相邻的字线可以表示在该字线周围的预定范围之内的所有字线。
例如，一字线的相邻字线可以表示在该字线周围的8个、16个或其它数目的字线。特定数目的相邻字线可以根据存储器单元阵列2所使用的地址加扰方法而改变。
数据恢复的方法不局限于特定一种。例如，如果半导体存储器件1是动态随机存取存储器(DRAM)，则可以通过激活相邻的字线来实现恢复，这与局限于相邻字线的刷新操作相似。
图6是根据本发明的一个实施例的存储器控制器200的详细框图。
存储器控制器200可以包括寄存器110、控制器120和命令选择器130。
存储器控制器200还可以包括：请求缓冲器10，用于暂时储存外部请求；地址映射模块20，用于将请求地址翻译为存储器单元阵列2的物理地址；仲裁器30，用于确定处理多个请求的顺序；命令发生器40，用于产生与仲裁器30处选中的请求相对应的命令以控制半导体存储器件1；刷新控制器50，用于控制半导体存储器件1的刷新操作；以及纠错码(ECC)模块70，用于增加校验位给数据以储存在半导体存储器件1中并且检测或校正从半导体存储器件1读取的数据的错误，上述这些是商用存储器控制器中通常包括的元件。
关于寄存器110和控制器120的前述内容也可以应用在图6的实施例中。控制器120可以检查第一级寄存器111，以判断具有与命令发生器40所产生的命令相对应的地址的字线是否被访问了比第一阈值更多次。
如果访问次数大于第一阈值，则控制器120可以控制命令选择器130以选择在控制器120处产生的命令而不是在命令发生器40处产生的命令，从而提供给半导体存储器件1。
控制器120可以在恢复相邻字线处的数据时暂停处理从命令发生器40提供的命令。
为此，控制器120可以发送信号给仲裁器30以暂停仲裁操作。当相邻字线处的数据恢复完成时，控制器120可以发送另一信号至仲裁器30以继续暂停的操作。
存储器控制器200还可以包括缓冲器(未示出)，以在相邻的字线处的数据被恢复时暂时储存命令发生器40所产生的命令。
本领域技术人员可以容易地实现仲裁模块30根据来自控制器120的信号而暂停操作或继续暂停的操作的操作，这里省略其详细描述。
图7是说明根据本发明的实施例的半导体存储器件300的框图。
尽管未示出，但是半导体存储器件300可以包括控制其一般操作所需的公知元件，所述一般操作诸如输入数据至存储器单元阵列2和从存储器单元阵列2输出数据的操作、或者刷新存储器单元阵列2的操作等。
在图7中，存储器控制器3可以根据外部请求产生控制命令/地址，并且可以控制在半导体存储器件300输入数据至存储器单元阵列2和从存储器单元阵列2输出数据的操作。
由于图7所示的存储器控制器3的配置和操作是已知的，因此不再赘述。存储器控制器3可以独立地实现，也可以被包括在其它部件中，诸如CPU中。
根据本发明的实施例的寄存器110和控制器120的配置和操作与上文描述的相同。
在实施例中，控制器120接收从存储器控制器3传送来的命令/地址、控制第一级寄存器111以检查访问存储器单元阵列2的与请求的地址相对应的的字线的次数、然后将该次数与阈值进行比较。
当访问次数超过阈值时，控制器120可以在处理用于所请求地址的字线的请求之前产生用于激活相邻字线的命令/地址，并且可以控制以激活存储器单元阵列2内的相应字线。
当用于相邻字线的激活操作完成时，控制器120可以处理用于所请求地址的字线的请求。
在上述实施例中，判断访问次数是否超过阈值的操作对应于判断与所请求地址对应的字线相连接的存储器单元是否存在数据损坏危险的操作。在其它实施例中，可以使用不同的方法。用于相邻字线的激活操作可以是用于恢复存储器的数据的方法中的一种。
半导体存储器件300还可以包括命令选择器130，以选择性地将来自存储器控制器3的命令或来自控制器120的命令提供至存储器单元阵列2。
当将控制器120处产生的命令提供给存储器单元阵列2时，控制器120可以控制存储器控制器3以暂停其当前操作。
半导体存储器件300还可以包括缓冲器，以在激活存储器单元阵列2处的相邻字线时暂时储存从存储器控制器3发送来的被暂停的命令。
图8是说明根据本发明的一个实施例的半导体器件的操作的流程图。
可以由控制器120来控制流程图中的操作。控制器120可以在此过程中控制寄存器110和命令选择器130。
控制器120可以在步骤S100等待命令。
控制器120可以在步骤S110判断命令是否是激活命令。在实施例中，控制器120检查字线的触发以确定访问字线的次数，由此控制器120正好检查激活命令。
如果命令不是激活命令，则控制器120可以控制命令选择器130以选择来自命令发生器40的命令以在步骤S111访问DRAM。
如果命令是激活命令，则控制器120可以在步骤S120判断访问请求字线的次数是否大于阈值N。控制器120可以检查第一级寄存器111以判断请求的地址是否储存在第一级寄存器111中，以及与请求的地址相对应的计数值是否大于阈值N。
如果请求的地址储存在第一级寄存器并且与请求的地址相对应的计数值不大于阈值时，则在步骤S121增加计数值，并且进程进行到步骤S111。
如果在第一级寄存器111未储存请求的地址，则控制器120检查第二级寄存器112以寻找请求的地址。如果在第二级寄存器112未储存请求的地址，则将请求的地址储存在第二级寄存器112并且在步骤S121将计数值设定为1。如果请求的地址储存在第二级寄存器112中，则在步骤S121在第二级寄存器112增加与请求的地址相对应的计数值。尽管在图8中未示出，但是每第二时段可以从第二级寄存器中选择访问次数大于第二阈值的字线，并且可以如前述那样将其储存在第一级寄存器中。
如果请求的地址储存在第一级寄存器并且与请求的地址相对应的计数值大于阈值N，则控制器120在步骤S130暂停来自命令发生器40的当前命令。为此，控制器120提供信号给仲裁器30以暂停其操作。
控制器120然后可以在步骤S140激活相邻的行。控制器120可以产生一个或更多个命令以激活相邻的行，并且可以控制命令选择器130以将产生的一个或更多个命令提供至半导体存储器件1。
在完成相邻行的激活之后，控制器120可以在步骤S150控制以继续被暂停的命令。为此，控制器120提供信号给仲裁器30以继续其操作。
在其它实施例中，可以将与暂停的命令相对应的请求保持在仲裁器30的请求队列中，并且可以在流程的下一循环处理该请求。在这种情况下，可以忽略步骤S150。
尽管未包括在图8的流程图中，但是在步骤S140之后可以从第一级寄存器111将与请求的地址相对应的信息删除或无效化，因为可以由在步骤S140的操作来解决因请求的地址所引起的字线干扰效应。如果半导体存储器件1是DRAM，则寄存器110可以在正常刷新操作之后被删除或无效化。
图9是说明根据本发明的一个实施例的存储系统的框图。
在图9中，本实施例的存储系统900可以包括半导体存储器件920和存储系统控制器910。
半导体存储器件920可以包括上文参照图1至图8描述的半导体存储器件。这样，存储系统900的半导体存储器件920可以配置为非易失性存储器件或易失性存储器。图9描绘了用于半导体存储器件920的非易失性存储器件。此外，非易失性存储器件可以是具有快闪存储器芯片的多芯片封装。
存储系统控制器910可以包括上文参照图1至图8所描述的存储器控制器。如此，图9示出包括存储器控制器916的存储系统控制器910。然而，如上所述，存储器控制器916可以独立地实现，也可以被包括在其它部件中，诸如CPU 912中。存储系统控制器910控制半导体存储器件920，并且可以包括SRAM 911、CPU 912、主机接口913、ECC 914以及存储器接口915。SRAM 911用作CPU 912的操作存储器，CPU 912执行用于存储系统控制器910的数据交换的控制操作，主机接口913具有访问存储系统900的主机的数据交换协议。ECC 914检测并校正从半导体存储器件920读取的数据的错误，存储器接口915与半导体存储器件920接口。存储系统控制器910还可以包括用于储存与主机接口的数据的ROM等。
存储系统900可以用作结合了半导体存储器件920和存储系统控制器910的存储卡或固态盘SSD。在存储系统900是SSD的情况下，存储系统控制器910经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议中的一种而与外部设备例如主机通信。
图10是说明根据本发明的一个实施例的计算系统的图。
在图10中，本实施例的计算系统1000可以包括与系统总线1060电连接的CPU1020、RAM 1030、输出设备1040、输入设备1050以及存储系统1010。在计算系统1000是移动设备的情况下，还可以提供用于将操作电压提供给计算系统1000的电池(未示出)。本发明的计算系统1000还可以包括应用芯片组、CMOS图像处理器CIS、移动DRAM等。
输出设备1040在便携式电子设备的情况下可以是自含式显示器。输入设备1050在便携式电子设备的情况下可以是物理键盘或虚拟键盘，并且还可以包括(不限于)轨迹球、触摸板或结合了选择控制的其它光标控制设备(例如按钮)，以选择被光标操控突出的项目。存储系统1010可以包括半导体存储器件1012和存储系统控制器1011，以及如图9所描述的存储器控制器916(见图9)。
尽管已经出于说明的目的描述了各个实施例，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种变化和修改。

Claims (18)

1.一种半导体器件，包括：
第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的事件；
第二级寄存器，所述第二级寄存器用于储存在第二时段内发生的事件，所述第二时段比所述第一时段短；以及
控制器，所述控制器用于控制所述第二级寄存器以从所述第二级寄存器中选择每个都具有大于第二阈值的参考值的事件给所述第一级寄存器，以及用于控制所述第一级寄存器以储存从所述第二级寄存器中选择的事件。
2.如权利要求1所述的半导体器件，其中，如果当前发生的事件储存在所述第一级寄存器中并且其参考值大于第一阈值，则所述控制器产生控制信号。
3.如权利要求1所述的半导体器件，其中，所述控制器每第一时段将所述第一级寄存器和所述第二级寄存器无效化，并且所述控制器每第二时段将所述第二级寄存器无效化。
4.如权利要求2所述的半导体器件，其中，与事件相对应的参考值包括发生所述事件的次数。
5.如权利要求1所述的半导体器件，还包括：第三级寄存器，所述第三级寄存器用于储存在比所述第二时段短的第三时段内发生的事件，其中，所述控制器用于控制所述第三级寄存器以选择每个都具有大于第三阈值的参考值的事件，以及用于控制所述第二级寄存器以储存从所述第三级寄存器中选择的事件。
6.一种半导体器件，包括：
第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给半导体存储器件的第一命令相关的信息；
第二级寄存器，所述第二级寄存器用于储存在第二时段内发生的与所述第一命令相关的信息，所述第二时段比所述第一时段短；以及
控制器，所述控制器用于控制所述第二级寄存器以选择每个都具有大于第二阈值的参考值的与所述第一命令相关的信息给所述第一级寄存器，以及用于控制所述第一级寄存器以储存从所述第二级寄存器中选择的与所述第一命令相关的信息。
7.如权利要求6所述的半导体器件，其中，所述第二时段约为所述第一时段的1/1000。
8.如权利要求6所述的半导体器件，其中，如果在所述第一级寄存器中存在与当前发生的第一命令相关的信息并且其参考值大于第一阈值，则所述控制器产生第二命令。
9.如权利要求6所述的半导体器件，其中，所述控制器每第一时段将所述第一级寄存器和所述第二级寄存器无效化，并且所述控制器每第二时段将所述第二级寄存器无效化。
10.如权利要求9所述的半导体器件，还包括：第三级寄存器，所述第三级寄存器用于储存在比所述第二时段短的第三时段内发生的事件，其中，所述控制器用于控制所述第三级寄存器以选择每个都具有大于第三阈值的参考值的事件，以及用于控制所述第二级寄存器以储存从所述第三级寄存器中选择的事件。
11.如权利要求10所述的半导体器件，其中，所述控制器每第三时段将所述第三级寄存器无效化。
12.如权利要求8所述的半导体器件，还包括：
仲裁器，所述仲裁器用于确定对所述半导体存储器件的请求的处理顺序；
命令发生器，所述命令发生器用于对应于来自所述仲裁器的请求而产生所述第一命令以提供给所述半导体存储器件；以及
命令选择器，所述命令选择器用于选择所述第一命令或由所述控制器控制的所述第二命令。
13.如权利要求12所述的半导体器件，其中，当产生所述第二命令时，所述控制器控制所述仲裁器暂停其操作。
14.如权利要求12所述的半导体器件，还包括缓冲器，以在所述第二命令被提供给所述半导体存储器件时储存来自所述命令发生器的所述第一命令。
15.如权利要求8所述的半导体器件，其中，所述第一命令是用于激活所述半导体存储器件的字线的命令，与所述第一命令相关的信息包括所述字线的地址，所述参考值包括所述字线的激活次数，所述第二命令是用于恢复与激活次数大于所述第一阈值的字线相邻的字线相对应的一个或更多个存储器单元中的数据的命令。
16.一种系统，包括：
半导体存储器件；以及
存储器控制器，所述存储器控制器用于控制所述半导体存储器件，其中，所述存储器控制器包括：
第一级寄存器，所述第一级寄存器用于储存在第一时段内发生的与给所述半导体存储器件的第一命令相关的信息；
第二级寄存器，所述第二级寄存器用于储存在第二时段内发生的与所述第一命令相关的信息，所述第二时段比所述第一时段短；以及
控制器，用于控制所述第二级寄存器以选择每个都具有大于第二阈值的参考值的与所述第一命令相关的信息给所述第一级寄存器，以及用于控制所述第一级寄存器以储存从所述第二级寄存器中选择的与所述第一命令相关的信息。
17.如权利要求16所述的系统，其中，如果在所述第一级寄存器中存在与当前发生的第一命令相关的信息并且其参考值大于第一阈值，则所述存储器控制器中包括的控制器产生第二命令。
18.如权利要求16所述的系统，其中，所述存储器控制器中包括的控制器每第一时段将所述第一级寄存器和所述第二级寄存器无效化，并且所述存储器控制器中包括的控制器每第二时段将所述第二级寄存器无效化。
CN201310375910.3A 2012-09-28 2013-08-26 半导体器件及系统 Active CN103714846B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0109437 2012-09-28
KR1020120109437A KR20140042546A (ko) 2012-09-28 2012-09-28 반도체 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN103714846A CN103714846A (zh) 2014-04-09
CN103714846B true CN103714846B (zh) 2017-08-25

Family

ID=50386355

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310375910.3A Active CN103714846B (zh) 2012-09-28 2013-08-26 半导体器件及系统

Country Status (3)

Country Link
US (1) US9129672B2 (zh)
KR (1) KR20140042546A (zh)
CN (1) CN103714846B (zh)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
KR101976452B1 (ko) * 2013-04-22 2019-05-10 에스케이하이닉스 주식회사 반도체 장치
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
DE102016123247B4 (de) * 2015-12-01 2024-03-21 Nvidia Corporation Systeme und verfahren zur speicherverwaltung
KR102522154B1 (ko) * 2016-03-15 2023-04-17 에스케이하이닉스 주식회사 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10672449B2 (en) 2017-10-20 2020-06-02 Micron Technology, Inc. Apparatus and methods for refreshing memory
US10170174B1 (en) 2017-10-27 2019-01-01 Micron Technology, Inc. Apparatus and methods for refreshing memory
KR102504368B1 (ko) * 2017-12-22 2023-02-24 에스케이하이닉스 주식회사 비휘발성 메모리의 웨어 레벨링 동작을 관리하는 반도체 장치
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US10388363B1 (en) 2018-01-26 2019-08-20 Micron Technology, Inc. Apparatuses and methods for detecting a row hammer attack with a bandpass filter
US10635327B2 (en) * 2018-01-31 2020-04-28 Western Digital Technologies, Inc. Data availability during memory inaccessibility
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
CN117632273B (zh) * 2024-01-26 2024-04-30 杭州瑞盟科技股份有限公司 集成电路的配置方法、系统、集成电路的存储模块及介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624663A (zh) * 2003-12-01 2005-06-08 国际商业机器公司 监控事件发生的方法和设备
CN101615427A (zh) * 2008-06-24 2009-12-30 群联电子股份有限公司 非易失性存储器的存储器管理方法及使用此方法的控制器
CN102439577A (zh) * 2011-10-31 2012-05-02 华为技术有限公司 一种构建内存访问模型的方法及装置
CN102479551A (zh) * 2010-11-25 2012-05-30 三星电子株式会社 非易失性存储器件及其读取方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4514028B2 (ja) * 2004-05-20 2010-07-28 ルネサスエレクトロニクス株式会社 故障診断回路及び故障診断方法
JP2007012173A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体記憶装置
US8417810B2 (en) 2007-01-10 2013-04-09 Broadcom Corporation System and method for managing counters
US20090245120A1 (en) * 2008-04-01 2009-10-01 Micrel, Inc., Ethernet Physical Layer Transceiver with Auto-Ranging Function
JP4843655B2 (ja) * 2008-09-24 2011-12-21 株式会社東芝 半導体記憶装置
KR102118520B1 (ko) * 2013-08-09 2020-06-04 에스케이하이닉스 주식회사 메모리, 메모리 시스템 및 메모리의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624663A (zh) * 2003-12-01 2005-06-08 国际商业机器公司 监控事件发生的方法和设备
CN101615427A (zh) * 2008-06-24 2009-12-30 群联电子股份有限公司 非易失性存储器的存储器管理方法及使用此方法的控制器
CN102479551A (zh) * 2010-11-25 2012-05-30 三星电子株式会社 非易失性存储器件及其读取方法
CN102439577A (zh) * 2011-10-31 2012-05-02 华为技术有限公司 一种构建内存访问模型的方法及装置

Also Published As

Publication number Publication date
US20140095786A1 (en) 2014-04-03
CN103714846A (zh) 2014-04-09
KR20140042546A (ko) 2014-04-07
US9129672B2 (en) 2015-09-08

Similar Documents

Publication Publication Date Title
CN103714846B (zh) 半导体器件及系统
CN110447009B (zh) 用于自适应命令获取聚合的系统和方法
US20210026732A1 (en) Memory systems for performing failover
CN104781885B (zh) 用于对行敲击事件进行响应的方法、装置和系统
US10014060B2 (en) Memory system and method for reducing read disturb errors
US11068366B2 (en) Power fail handling using stop commands
CN106462500A (zh) 用于执行损耗均衡操作的设备及方法
CN103456352B (zh) 半导体器件和电子设备
CN103959258B (zh) 背景重排序——具有有限开销的预防性的磨损控制机制
CN110390979A (zh) 存储器控制器和具有存储器控制器的存储器系统
CN107957849A (zh) 存储器系统及其操作方法
CN109933280A (zh) 数据存储装置及其操作方法
US11360711B2 (en) Storage device temporarily suspending internal operation to provide short read response time for read request from host
CN107799148A (zh) 存储器系统及用于操作该存储器系统的方法
CN106971754A (zh) 非易失性存储器设备、包括其的存储装置和操作其的方法
CN105321571B (zh) 数据储存装置及其操作方法
CN107799150A (zh) 3d nand闪存的错误缓解
CN110073323A (zh) 使用控制器存储器缓冲区进行推测性执行命令的系统和方法
CN107240420A (zh) 数据存储装置及其操作方法
TWI569277B (zh) 用以於分散式碼字儲存系統中定位故障晶粒之計數器
KR20120109903A (ko) 불휘발성 메모리의 제어 방법 및 그것을 포함하는 메모리 시스템
CN204374981U (zh) 基于计算机验证码信息处理技术的智能处理设备
CN110069357A (zh) 集成电路存储器装置及其操作方法
CN107229570A (zh) 存储器装置及其操作方法
CN107728932A (zh) 存储器系统及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant