CN107229570A - 存储器装置及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器装置及其操作方法。存储器装置包括：存储器单元阵列，其包括多个页面；外围电路，其适于依次接收多个逻辑页面数据并用所接收的逻辑页面数据对所选择的页面执行编程操作；以及控制逻辑，其适于控制外围电路以用多个逻辑页面数据之中接收完成的逻辑页面数据对所选择的页面并行地执行编程操作同时接收其它逻辑页面数据。

Description

存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2016年3月23日提交的申请号为10-2016-0034761的韩国专利申请的优先权，其通过引用以其整体并入本文。
技术领域
本公开的各个实施例总体涉及存储器装置及其操作方法，且更特别地涉及存储器装置的改进的编程操作。
背景技术
存储器装置执行用于根据从存储器控制器接收的命令和地址存储数据的编程操作。为此，存储器装置可以包括存储数据的存储器单元阵列、执行编程操作的外围电路和控制外围电路的控制逻辑。
存储器单元阵列可以包括多个平面，每个平面包括多个存储块。每个存储块可以包括多个串，每个串包括多个存储器单元。
串可以二维或三维结构体现。包括形成二维结构的串的存储器装置被称为二维存储器装置。包括形成三维结构的串的存储器装置被称为三维存储器装置。
二维存储器装置的串可以包括与衬底平行布置的存储器单元。三维存储器装置的串可以包括与衬底垂直布置的存储器单元。
最近，相比二维存储器装置，对具有减小的面积和增加的集成度的三维存储器装置的研究已变得明显更活跃。
发明内容
本公开的各个实施例涉及能够执行改进的编程操作方法的三维存储器装置和编程操作方法本身。本发明提供改进的数据可靠性。
本公开的一个实施例提供一种存储器装置，其包括：存储器单元阵列，其包括多个页面；外围电路，其适于依次接收多个逻辑页面数据并用所接收的逻辑页面数据对选择的页面执行编程操作；以及控制逻辑，其适于控制外围电路以用多个逻辑页面数据之中接收完成的逻辑页面数据对所选择的页面并行地执行编程操作同时接收其它逻辑页面数据。
本公开的另一个实施例提供一种存储器装置的操作方法，其包括：接收第一至第N逻辑页面数据；用第一至第N逻辑页面数据之中接收完成的一个逻辑页面数据对所选择的页面执行编程操作；以及在用接收完成的逻辑页面数据执行编程操作期间接收其它逻辑页面数据。
本公开的另一个实施例提供一种存储器装置的操作方法，其包括：接收最低有效位(LSB)数据、中间有效位(CSB)数据和最高有效位(MSB)数据；用完成接收的LSB数据对所选择的页面执行编程操作；在用接收完成的LSB数据执行编程操作期间接收CSB数据和MSB数据；以及在用接收完成的LSB数据执行编程操作和接收CSB与MSB数据之后，用CSB和MSB数据对所选择的页面执行编程操作。
附图说明
现将参照附图在下文中更全面地描述示例性实施例；然而，它们可体现为不同的形式，且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是全面且完整的，并且将示例性实施例的范围充分地传达给本领域技术人员。
在附图中，为清楚说明可以夸大尺寸。将理解的是，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或多个中间元件。类似的附图标记自始至终指代类似的元件。
图1是示出根据本公开的实施例的存储器系统的图；
图2是详细示出图1的存储器装置的示例性配置的图；
图3是示出根据本公开的第一实施例的图1的存储器系统的编程操作的流程图；
图4是示出根据本公开的第二实施例的图1的存储器系统的编程操作的流程图；
图5是示出根据本公开的第三实施例的图1的存储器系统的编程操作的流程图；
图6是示出图2的控制逻辑的示例性配置的图；
图7是示出图2的控制逻辑的操作方法的图；
图8是示出根据本公开的实施例的包括多个平面的存储器装置的图；
图9是示出根据本公开的第四实施例的编程操作的图；
图10是示出根据本公开的另一实施例的存储器系统的图；以及
图11是示出根据本公开的又一实施例的存储器系统的图。
具体实施方式
下文中，将参照附图描述本公开的各个实施例。在以下描述中，将仅描述理解根据本公开的操作所需的部件，并将省略其它部件的解释以避免用公知材料模糊本公开，其中公知材料对于理解本发明是不必需的。因此，本发明并不限于以下所述的实施例，而是也可以体现为其它形式。相反，提供这些实施例使得本公开将是全面且完整的，并且将本发明充分地传达给本领域技术人员。
将理解的是，当一个元件被称作“联接”或“连接”到另一元件时，它可以直接联接或连接到另一元件或可以在其间存在中间元件。
将理解的是，尽管本文中可以使用术语“第一”、“第二”、“第三”等描述各种元件，但这些元件并不受这些术语的限制。这些术语用来将一个元件与另一个元件区分开来。因此，下文描述的第一元件也可被称为第二元件或第三元件而不背离本发明的精神和范围。
附图不一定按比例绘制，并且在一些情况下，可以将比例夸大以便更清楚地说明实施例的各个元件。例如，在附图中，相对于实际尺寸和间隔，可夸大元件的尺寸和元件之间的间隔以方便说明。
本文所用的术语仅用于描述特定实施例的目的，并非意在限制本发明。如本文中所使用的，单数形式也意在包括复数形式，除非上下文另外明确说明。将进一步理解的是，当在本说明书中使用术语“包含”、“含有”、“包括”和“包括有”时，说明所陈述的元件的存在，但并不排除一个或多个其它元件的存在或添加。
如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
在下面的描述中，阐述了许多特定细节以便提供本发明的透彻理解。本发明可以在没有一些或全部这些特定细节的情况下实施。在其它情况下，尚未详细描述公知的进程结构和/或进程，以便不使本发明不必要地模糊。
还应当指出，在某些情况下，如对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可以单独地使用或与另一实施例的其它特征或元件组合使用，除非另有特别说明。
下文中，将参照附图对本发明的各个实施例进行详细说明。
图1是示出根据本公开的实施例的存储器系统1000的图。
参照图1，存储器系统1000可以包括存储装置1100和可操作地联接到存储装置1100的主机1200。存储装置1100可以包括被配置为存储数据的存储器装置1110以及用于控制存储器装置1110的存储器控制器1120。
主机1200可以通过诸如以下的任何合适的接口协议与存储装置1100通信：高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)、通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)、集成驱动器电路(IDE)等。
存储器控制器1120控制存储装置1100的操作并控制主机1200和存储器装置1110之间的数据交换。例如，存储器控制器1120可以控制存储器装置1110，使得根据来自主机1200的请求执行编程、读取或擦除操作。作为一个实例，对于编程操作，存储器控制器1120可以将命令、地址和数据传输到存储器装置1110，且存储器装置1110可以根据所接收的命令、地址和数据执行编程操作。
存储器装置1110可以是或者包括双数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪速存储器。对其中存储器装置1110被配置有多个闪速存储器的实施例进行示例性说明。
图2是详细示出图1的存储器装置1110的示例性配置的图。
参照图2，存储器装置1110可以包括其中存储数据的存储器单元阵列100、被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出存储的数据的读取操作和用于擦除存储的数据的擦除操作的外围电路200，和用于控制外围电路200的控制逻辑300。
存储器单元阵列100可以包括多个存储块MB1至MBk(k为正整数)。字线WL和位线BL1至BLI(I为正整数)可以被联接到存储块MB1至MBK的每个。字线WL可以分别联接到存储块，位线BL1至BLI可以共同联接到存储块。虽然在图2中未示出，但除字线WL外，源极选择线、漏极选择线或管线可以联接到存储块MB1至MBk的每个。联接到单个字线的存储器单元组指的是物理页面。在多级单元类型的编程操作中，多个逻辑页面数据可以存储在单个物理页面中。
外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器单元230、列解码器240、输入/输出电路250和电流感测电路260。
电压生成电路210可以响应于操作信号OP_CMD生成用于编程、读取或擦除操作的各种操作电压Vop。例如，电压生成电路210可以生成操作电压Vop，诸如编程电压、读取电压、擦除电压、通过电压和接通电压。可以采用任何合适的电压生成电路。
行解码器220可将从电压生成电路210接收的操作电压Vop传递至联接到响应于行地址RADD而选择的存储块的一个或多个字线WL。
页面缓冲器单元230可以包括联接至位线BL1至BLI的多个页面缓冲器PB1至PBI。页面缓冲器PB1至PBI可响应于从控制逻辑接收的页面缓冲器控制信号PBSIGNALS操作。页面缓冲器PB1至PBI可以临时存储通过位线BL1至BLI接收的数据。页面缓冲器PB1至PBI可以感测读取或验证操作期间位线BL1至BLI的电压或电流。可以在编程操作期间执行验证操作。可以在擦除操作期间执行验证操作。
为了执行多级单元编程操作，页面缓冲器PB1至PBI可以临时存储多个逻辑页面数据。例如，页面缓冲器PB1至PBI可以临时存储第一个至第N个逻辑页面数据。页面缓冲器PB1至PBI可存储最低有效位页面数据(下文中称为LSB数据)、中间有效位页面数据(下文中称为CSB数据)和最高有效位页面数据(下文中称为MSB数据)。在一些情况下，存储器装置1110的页面缓冲器PB1至PBI可以存储更多逻辑页面数据以及LSB数据、CSB数据和MSB数据。为了存储多个逻辑页面数据，多个锁存器可以包括在页面缓冲器PB1至PBI中。不同的逻辑页面数据可以存储在不同的锁存器中。例如，页面缓冲器PB1可以包括多个锁存器。LSB数据、CSB数据或MSB数据可以临时存储在每个锁存器中。
列解码器240可以响应于列地址CADD在输入/输出电路250和页面缓冲器单元230之间传输数据。例如，列解码器240可通过页面线PL与页面缓冲器PB交换数据或者通过列线CL与输入/输出电路250交换数据。如将参照图6所描述的，列解码器240也可以提供与提供给页面缓冲器单元230相同的数据。
输入/输出电路250可通过输入/输出线联接到存储器控制器1120，并将从存储器控制器1120接收的命令CMD或地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。数据DATA可包括逻辑页面数据。
在读取或验证操作期间，电流感测电路260可以响应于使能位VRY_BIT<#>生成参考电流，并且可以比较从页面缓冲器单元230接收的感测电压VPB与参考电流以输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>以控制外围电路200。此外，控制逻辑300可响应于通过信号PASS或失败信号FAIL确定验证操作是通过还是失败。特别地，控制逻辑300可以控制外围电路200，使得在编程操作期间，如果接收完成的逻辑页面数据存在于被接收到存储器装置1110的逻辑页面数据中，则执行使用接收完成的逻辑页面数据的编程操作同时接收其它逻辑页面数据。下面将详细描述编程操作。
图3是示出根据本公开的第一实施例的编程操作的流程图。
参照图3，如果已经开始编程操作，则在步骤S31中存储器控制器1120可以将第一逻辑页面数据传输到存储器装置1110。当在步骤S32中已将所有的第一逻辑页面数据传输到存储器装置1110时，在步骤S33中存储器装置1110并行地执行数据接收操作和编程操作。例如，在步骤S33a中，存储器装置1110可以将接收完成的第一逻辑页面数据编程在根据地址选择的页面中包括的存储器单元上。当存储器装置1110将第一逻辑页面数据编程在所选择的存储器单元上时，存储器控制器1120可以将其它的第二至第N逻辑页面数据依次传输到存储器装置1110。
当将第一逻辑页面数据编程在所选择的存储器单元上时，在步骤S33b中，存储器装置1110可以依次接收从存储器控制器1120传输的第二至第N逻辑页面数据。通常，由于执行编程操作所花费的时间长于接收数据所花费的时间，因此当第一逻辑页面数据被编程在所选择的存储器单元上时可将所有的第二至第N逻辑页面数据传输到存储器装置1110。
如果在步骤S33c中已将所有的第二至第N逻辑页面数据传输到存储器装置1110并且已将第一逻辑页面数据编程在所选择的存储器单元上，那么在步骤S34中存储器装置1110可将接收的第二至第N逻辑页面数据依次编程在根据地址选择的存储器单元上。
如上所述，当接收完成的逻辑页面数据被编程在存储器单元上时，其它逻辑页面数据被接收在存储器装置1110上。因此，可以减少编程操作时间。
图4是示出根据本公开的第二实施例的编程操作的流程图。
参照图4，如果已经开始编程操作，则在步骤S41中存储器控制器1120可以将第一至第L逻辑页面数据(L为正整数)传输到存储器装置1110。如果在步骤S42中已将所有的第一至第L逻辑页面数据传输到存储器装置1110，则在步骤S43中存储器装置1110并行地执行数据接收操作和编程操作。例如，在步骤S43a中，存储器装置1110可将接收完成的第一至第L逻辑页面数据依次编程在步骤S41中根据地址选择的页面中包括的存储器单元上。当存储器装置1110将第一至第L逻辑页面数据编程在所选择的存储器单元上时，存储器控制器1120可以将其它附加的第L+1至第N逻辑页面数据(N为正整数，N>L)依次传输到存储器装置1110。
当将第一至第L逻辑页面数据编程在所选择的存储器单元上时，在步骤S43b中存储器装置1110可以依次接收从存储器控制器1120传输的第L+1至第N逻辑页面数据。通常，因为编程操作时间长于接收数据所花费的时间，因此当第一至第L逻辑页面数据被编程在所选择的存储器单元上时可将所有的第L+1至第N逻辑页面数据传输到存储器装置1110。
如果在步骤S43c中已将所有的第L+1至第N逻辑页面数据接收到存储器装置1110并且已将第一至第L逻辑页面数据编程在所选择的存储器单元上，那么在步骤S44中存储器装置1110可以将接收的第L+1至第N逻辑页面数据依次编程在根据地址选择的存储器单元上。
如上所述，当接收完成的逻辑页面数据被编程在对应的存储器单元上时，其它逻辑页面数据被接收到存储器装置1110。因此，可以减少编程操作时间。
图5是示出根据本公开的第三实施例的编程操作的流程图。
参照图5，将描述编程三级单元(TLC)的操作示例，其中TLC的每一级可存储三条逻辑页面数据。
如果已经开始编程操作，那么在步骤S51中存储器控制器1120可将LSB数据传输到存储器装置1110。如果在步骤S52中已将全部LSB数据传输到存储器装置1110并且存储器装置1110已接收全部LSB数据，那么在步骤S53中存储器装置1110可以同时执行数据接收操作和编程操作。
具体地，如果全部LSB数据已被接收到存储器装置1110的页面缓冲器PB1至PBI，那么存储器装置1110的控制逻辑300可以控制外围电路200，使得在步骤S53a中将接收的LSB数据编程在响应于地址选择的存储器单元上。当对LSB数据进行编程时，在步骤S53b中存储器控制器110可以将CSB数据传输到存储器装置1110。如果已传输全部CSB数据并且在步骤S53c中存储器装置1110已接收全部CSB数据，则在步骤S53d中存储器控制器1120可以将MSB数据传输到存储器装置1110。
如果在步骤S53e中全部MSB数据已被接收到存储器装置1110并且在步骤S53a中全部LSB数据已被编程在所选择的存储器单元上，则在步骤S54中存储器装置1110将接收的CSB数据编程在根据地址选择的存储器单元上。如果已经完成编程CSB数据的操作，则在步骤S55中存储器装置1110将接收的MSB数据编程在根据地址选择的存储器单元上。
在上述步骤中，LSB数据、CSB数据和MSB数据可以临时存储在存储器装置1110的页面缓冲器PB1至PBI中。例如，存储在所选择的物理页面中的LSB、CSB和MSB数据可分别存储在页面缓冲器PB1至PBI的第一至第三锁存器中。在全部LSB数据已被输入到页面缓冲器PB1至PBI的第一锁存器后，可以对所选择的物理页面中包括的存储器单元执行编程LSB数据的操作。当执行使用输入到页面缓冲器PB1至PBI的第一锁存器的LSB数据的编程操作时，可以将CSB数据输入到页面缓冲器PB1至PBI的第二锁存器。如果已经完成CSB数据的输入，则可以将MSB数据输入到第三锁存器。
如上所述，当执行将多个逻辑页面数据编程在所选择的页面上的编程操作时，接收完成的逻辑页面数据编程在所选择的存储器单元上同时接收其它逻辑页面数据。因此，可以减少编程操作时间。
图6是示出图2的控制逻辑300的实施例的图。
参照图6，将描述包括多个TLC的存储器装置1110的示例。
在TLC编程操作期间，LSB数据、CSB数据和MSB数据可包括在逻辑页面数据中。控制逻辑300可以监测每个逻辑页面数据的接收状态。如果作为监测的结果，存储器装置1110完成LSB、CSB和MSB数据之一的接收，则控制逻辑300可控制外围电路200，使得优先对接收完成的逻辑页面数据编程同时存储器装置1110接收其它逻辑页面数据，其中其它逻辑页面数据的接收尚未完成。详细说明如下。
控制逻辑300可以包括数据传输完成信号输出单元61、操作控制单元62、编程控制单元63和就绪/繁忙信号输出单元64。
数据传输完成信号输出单元61可以监测逻辑页面数据的接收状态。例如，数据传输完成信号输出单元61可以监测LSB数据、CSB数据和MSB数据的接收状态，并且根据各个LSB、CSB和MSB数据的接收状态输出LSB传输完成信号FS_L、CSB传输完成信号FS_C或MSB传输完成信号FS_M。
在这点上，与页面缓冲器单元230一样，数据传输完成信号输出单元61也可以从列解码器240接收LSB、CSB和MSB数据作为校验数据CHK_DATA，用于监测逻辑页面数据的接收状态。列解码器240可同时将逻辑页面数据提供给数据传输完成信号输出单元61和页面缓冲器单元230。数据传输完成信号输出单元61可根据从列解码器240提供的作为校验数据CHK_DATA的各个LSB、CSB和MSB数据的接收的完成，输出LSB传输完成信号FS_L、CSB传输完成信号FS_C或MSB传输完成信号FS_M。如果已将全部LSB数据传输到页面缓冲器230和数据传输完成信号输出单元61，则数据传输完成信号输出单元61可以根据作为校验数据CHK_DATA的LSB数据的接收的完成而输出LSB传输完成信号FS_L。以这种方式，数据传输完成信号输出单元61可以根据作为校验数据CHK_DATA的CSB数据的接收的完成而输出CSB传输完成信号FS_C，或者根据作为校验数据CHK_DATA的MSB数据的接收的完成而输出MSB传输完成信号FS_M。
操作控制单元62可以响应于LSB传输完成信号FS_L、CSB传输完成信号FS_C或MSB传输完成信号FS_M，输出编程操作信号PGM_SIG和就绪信号R_SIG。例如，当接收到LSB传输完成信号FS_L时，操作控制单元62可以输出编程操作信号PGM_SIG和读取信号R_SIG。编程操作信号PGM_SIG和读取信号R_SIG可以根据存储器装置1110中设置的代码值输出为高电平或低电平。例如，当接收到LSB传输完成信号FS_L时，操作控制单元62可以输出高电平的编程操作信号PGM_SIG以执行LSB编程操作。此外，当接收到LSB传输完成信号FS_L时，操作控制单元62可以输出高电平的就绪信号R_SIG以从存储器控制器1120接收用于下一操作的命令、地址和数据。如果已接收CSB传输完成信号FS_C和MSB传输完成信号FS_M两者，则操作控制单元62可以将就绪信号R_SIG转换成低电平并将其输出，使得不从存储器控制器1120接收命令或数据。
编程控制单元63可以响应于编程操作信号PGM_SIG输出编程控制信号PGM_CON。编程控制信号PGM_CON可以包括控制外围电路200以执行编程操作的信号。
就绪/繁忙信号输出单元64可以响应于就绪信号R_SIG输出就绪/繁忙信号R/B。例如，可以将就绪/繁忙信号R/B通过联接在存储器控制器1120和存储器装置1110之间的就绪/繁忙线传输到存储器控制器1120。当接收到高电平的就绪信号R_SIG时，就绪/繁忙信号输出单元64可以输出高电平的就绪/繁忙信号R/B，当接收到低电平的就绪信号R_SIG时，就绪/繁忙信号输出单元64可以输出低电平的就绪/繁忙信号R/B。例如，当接收到高电平的就绪信号R_SIG时，就绪/繁忙信号输出单元64可以停用就绪/繁忙信号R/B，当接收到低电平的就绪信号R_SIG时，就绪/繁忙信号输出单元64可以启用就绪/繁忙信号R/B。如果停用就绪/繁忙信号R/B，则存储器装置1110可以接收命令、地址和数据。如果启用就绪/繁忙信号R/B，则存储器装置1110可能不会接收命令、地址和数据。
将在下面详细说明上述控制逻辑300的操作。
图7是示出图2的控制逻辑300的操作方法的图。
参照图7，如果在时间点T1处已通过输入/输出线IO将全部LSB数据LSB DATA传输到存储器装置1110，则控制逻辑300中包括的数据传输完成信号输出单元61可以输出LSB传输完成信号FS_L。在这点上，在编程操作开始之前，可以将全部LSB传输完成信号FS_L、CSB传输完成信号FS_C和MSB传输完成信号FS_M初始化为低电平L。因此，如果在时间点T1处已将全部LSB数据LSB DATA传输到存储器装置1110，则数据传输完成输出单元61可以将LSB传输完成信号FS_L从低电平L转换到高电平H并将其输出。如果LSB传输完成信号FS_L变为高电平H，则编程操作信号PGM_SIG可以从操作控制单元62输出。如果输出编程操作信号PGM_SIG，则编程控制信号PGM_CON从编程控制单元63输出，从而可以执行LSB编程操作LSB_PGM。
当执行LSB编程操作LSB_PGM时，为其它逻辑页面数据的CSB数据CSB_DATA和MSB数据MSB_DATA可以通过输入/输出线IO被依次接收到存储器装置1110。例如，如果在时间点T2处已将全部CSB数据CSB_DATA传输到存储器装置1110，则数据传输完成输出单元61可将CSB传输完成信号FS_C从低电平L转换为高电平H并将其输出。虽然CSB传输完成信号FS_C已从低电平L转换到高电平H，但是也必须接收MSB数据MSB_DATA。因此，操作控制单元62可连续地输出编程操作信号PGM_SIG，并且就绪信号R_SIG也可以连续地输出为高电平。
随后，如果在时间点T3处全部MSB数据MSB_DATA已被接收到存储器装置1110，则数据传输完成输出单元61可以将MSB传输完成信号FS_M从低电平L转换为高电平H并将其输出。如果MSB传输完成信号FS_M从低电平L转换为高电平H，则操作控制单元62可以连续地输出编程操作信号PGM_SIG，并且就绪信号R_SIG可以从高电平H转换为低电平L。如果就绪信号R_SIG被转换为低电平L，则就绪/繁忙信号输出单元64可以将就绪/繁忙信号R/B输出为低电平L。
如上所述，如果存在已经被完全接收的逻辑页面数据，则存储器装置1110执行编程操作同时接收其它逻辑页面数据。通过这种方式，可以减少编程操作时间。
也可以将上述编程操作应用于包括多个平面的存储器装置。详细说明如下。
图8是示出包括多个平面的存储器装置的图。
参照图8，存储器装置可以包括第一至第K平面PL1至PLK(K为正整数)。第一至第K平面PL1至PLK的每个可以包括多个存储块MB1至MBJ(J为正整数)。因为第一至第K平面PL1至PLK的每个包括多个存储块MB1至MBJ，所以不同的行解码器可被联接到各个平面PL1至PLK。例如，第一行解码器可被联接到第一平面PL1，第二行解码器可被联接到第二平面PL2，第K解码器可被联接到第K平面PLK。在包括在第一至第K平面PL1至PLK的每个中的存储块MB1至MBJ中，可以通过第一至第K行解码器选择不同的存储块或不同的页面。
下面将描述包括多个平面PL1至PLK的存储器装置的编程操作。
图9是示出根据本公开的第四实施例的编程操作的图。
参照图9，在编程操作期间，在包括在第一至第K平面PL1至PLK中的存储块中可以选择不同的存储块，在所选择的存储块的每个中可以选择不同的页面。例如，在第一平面PL1中可以选择第一存储块MB1，并且在第一存储块MB1的页面中可以选择页面A。在第二平面PL2中可以选择第三存储块MB3，并且在第三存储块MB3的页面中可以选择页面B。在第三平面PL3中可以选择第二存储块MB2，并且在第二存储块MB2的页面中可以选择页面C。在第K平面PLK中可以选择第J存储块MBJ，并且在第J存储块MBJ的页面中可以选择页面D。
如果已将在将被编程在第一平面PL1的页面A上的逻辑页面数据之中的全部LSB数据输入到页面缓冲器中，且已将在将被编程在第二平面PL2的页面B上的逻辑页面数据之中的全部LSB数据输入到页面缓冲器中，且已将在将被编程在第三平面PL3的页面C上的逻辑页面数据之中的全部LSB数据输入到页面缓冲器中，并且已将在将被编程在第K平面PLK的页面D上的逻辑页面数据之中的全部LSB数据输入到页面缓冲器中，则执行选自第一至第K平面的各个页面A、B、C和D的LSB编程操作LSB_PGM。当在第一至第K平面中执行各个所选页面的LSB编程操作LSB_PGM时，CSB数据和MSB数据被依次输入到联接至第一至第K平面PL1至PLK的页面缓冲器。
如上所述，在存储器装置中包括多个平面的情况下，如果不管存储块或页面地址如何已接收全部相同的逻辑页面数据，则对于已完成接收的逻辑页面数据的类型可以执行各个页面的编程操作。当执行编程操作时，其它类型的逻辑页面数据被接收到存储器装置。这样，由于同时执行编程操作和某些数据接收操作，因此可以减少编程操作时间。
图10是示出根据本公开的另一个实施例的存储器系统的图。存储器装置1110可具有与图2大致相同的配置；因此，存储器装置1110的详细描述将被省略。
参照图10，存储器系统300可以包括控制单元3100和存储器装置1110。控制单元3100可以被配置为控制存储器装置1110。SRAM 3110可以被用作CPU 3120的工作存储器。主机接口(3130；主机I/F)包括连接至存储器系统3000的主机的数据交换协议。设置在控制单元3100中的错误校正电路(ECC)3140可以检测并校正包含在从存储器装置1110读取的数据中的错误。半导体接口(3150；半导体I/F)可以被配置为与存储器装置1110接合。CPU 3120可以执行用于控制器3100的数据交换的控制操作。虽然在图10中未示出，但存储器系统3000可以进一步包括用于存储代码数据的ROM(未示出)以与主机接合。内部总线可用于提供控制器3100的各个组件之间的通信链路。
可以将根据本实施例的存储器系统3000应用到装置，诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字照相机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中传输/接收信息的装置、用于形成家庭网络的各种装置之一等。
图11是示出根据本公开的另一实施例的存储器系统的图。在该实施例中，存储器装置1110可具有与图2大致相同的配置；因此，存储器装置1110的详细描述将被省略。
参照图11，计算系统4000可以包括存储器装置1110、存储器控制器4100、调制解调器4200、微处理器4400和电联接到总线4300的用户接口4500。如果根据本实施例的计算系统4000是移动装置，则可以设置附加电池4600以为计算系统4000提供工作电压。虽然图中未示出，但根据本实施例的计算系统4000可以进一步包括应用芯片集、相机图像处理器(CIS)、移动DRAM等。
存储器控制器4100和存储器装置1110可形成固态驱动器/磁盘(SSD)。
根据本实施例的系统可以使用各种形式的封装来安装。例如，系统可以使用诸如以下的封装来安装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、窝伏尔组件管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、紧缩型小外型封装(SSOP)、薄型小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级装配式封装(WFP)、晶圆级加工堆叠封装(WSP)等。
本发明改进存储器装置的编程操作的可靠性和存储器装置的保持特性。
本文已经公开了示例性实施例，虽然采用了特定术语，但它们仅以一般性和描述性的意义使用并解释，而不旨在限制。在某些情况下，如将对于提交本申请时本领域普通技术人员显而易见的是，结合具体实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用，除非另有特别说明。因此，本领域技术人员将理解的是，可以在不背离如权利要求所陈述的本发明的精神和范围的情况下进行形式和细节上的各种变化。

Claims (17)

1.一种存储器装置，其包括：
存储器单元阵列，其包括多个页面；
外围电路，其适于依次接收多个逻辑页面数据并用所接收的逻辑页面数据对选择的页面执行编程操作；以及
控制逻辑，其适于控制所述外围电路以用所述多个逻辑页面数据之中接收完成的逻辑页面数据对所选择的页面并行地执行编程操作同时接收其它逻辑页面数据。
2.根据权利要求1所述的存储器装置，
其中所述控制逻辑进一步监测各个逻辑页面数据的接收状态；以及其中所述控制逻辑根据监测结果控制所述外围电路以用所述接收完成的逻辑页面数据对所选择的页面执行编程操作。
3.根据权利要求1所述的存储器装置，其中所述控制逻辑包括：
数据传输完成信号输出单元，其适于监测所述各个逻辑页面数据的接收状态并且根据监测结果输出与所述多个逻辑页面数据分别对应的传输完成信号中的一个传输完成信号；
操作控制单元，其适于响应于所述传输完成信号中的输出的一个传输完成信号输出编程操作信号和就绪信号；
编程控制单元，其适于响应于所述编程操作信号输出用于控制所述外围电路以用所述接收完成的逻辑页面数据对所选择的页面执行编程操作的编程控制信号；以及
就绪/繁忙信号输出单元，其适于响应于所述就绪信号将就绪/繁忙信号输出到存储器控制器。
4.根据权利要求3所述的存储器装置，其中，当根据监测结果确定所述多个逻辑页面数据中的一个逻辑页面数据的接收完成时，所述数据传输完成信号输出单元输出所述传输完成信号中与接收完成的逻辑页面对应的一个传输完成信号。
5.根据权利要求3所述的存储器装置，其中所述操作控制单元响应于所述传输完成信号中被首先提供的一个传输完成信号保持输出编程操作信号。
6.根据权利要求3所述的存储器装置，其中直到所有的传输完成信号都被提供时所述操作控制单元输出就绪信号。
7.根据权利要求1所述的存储器装置，其中所述外围电路包括适于接收所述逻辑页面数据的页面缓冲器。
8.根据权利要求7所述的存储器装置，其中所述控制逻辑进一步使用提供至所述页面缓冲器的逻辑页面数据监测各个逻辑页面数据的接收状态。
9.根据权利要求1所述的存储器装置，
其中所述存储器单元阵列包括多个平面，所述多个平面中的每个包括多个存储块，
其中所述存储块中的每个包括多个页面。
10.根据权利要求9所述的存储器装置，
其中所述控制逻辑进一步监测将被编程在平面中的选择的平面上的逻辑页面数据的接收状态；以及
其中所述控制逻辑根据监测结果控制所述外围电路以用所述接收完成的逻辑页面数据对所选择的平面中的选择的页面执行编程操作。
11.一种存储器装置的操作方法，其包括：
接收第一至第N逻辑页面数据；
用所述第一至第N逻辑页面数据之中接收完成的一个逻辑页面数据对选择的页面执行编程操作；以及
在用所述接收完成的逻辑页面数据执行编程操作期间接收其它逻辑页面数据。
12.根据权利要求11所述的操作方法，其进一步包括：在用所述接收完成的逻辑页面数据执行编程操作和接收所述其它逻辑页面数据之后，用所述其它逻辑页面数据对所选择的页面执行编程操作。
13.一种存储器装置的操作方法，其包括：
接收最低有效位数据即LSB数据、中间有效位数据即CSB数据和最高有效位数据即MSB数据；
用接收完成的LSB数据对选择的页面执行编程操作；
在用所述接收完成的LSB数据执行编程操作期间接收所述CSB数据和所述MSB数据；以及
在用所述接收完成的LSB数据执行编程操作和接收所述CSB与所述MSB数据之后，用所述CSB数据和所述MSB数据对所选择的页面执行编程操作。
14.根据权利要求13所述的操作方法，其中用所述接收完成的LSB数据执行编程操作包括：
在接收所述LSB数据完成时输出LSB传输完成信号；
响应于所述LSB传输完成信号输出编程操作信号；以及
响应于所述编程操作信号输出用于对所选择的页面执行编程操作的编程控制信号。
15.根据权利要求14所述的操作方法，其进一步包括当输出所述编程操作信号时输出就绪/繁忙信号。
16.根据权利要求15所述的操作方法，其中直到完成所有的所述LSB数据、所述CSB数据和所述MSB数据的接收时输出所述就绪/繁忙信号。
17.根据权利要求13所述的操作方法，其中在完成利用所述LSB数据的编程操作之前接收所有的所述CSB数据和所述MSB数据。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444240A (zh) * 2018-05-03 2019-11-12 爱思开海力士有限公司 存储器系统的编码器和解码器及其方法
CN111105833A (zh) * 2018-10-25 2020-05-05 爱思开海力士有限公司 存储器装置、存储器系统及操作存储器系统的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190028997A (ko) * 2017-09-11 2019-03-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20200034312A (ko) 2018-09-21 2020-03-31 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239080A1 (en) * 2005-04-01 2006-10-26 Yan Li Method for Non-Volatile Memory with Managed Execution of Cached Data
CN101512496A (zh) * 2005-11-09 2009-08-19 晟蝶以色列有限公司 用于监控闪存操作的设备和方法
CN103456364A (zh) * 2012-05-29 2013-12-18 爱思开海力士有限公司 半导体器件及其操作方法
CN105183660A (zh) * 2012-03-23 2015-12-23 群联电子股份有限公司 数据读取方法、存储器控制器与储存装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6614685B2 (en) * 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
US7724598B1 (en) * 2007-04-19 2010-05-25 Altera Corporation Megafunction block and interface
US9245653B2 (en) * 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
US20160322110A1 (en) * 2015-04-28 2016-11-03 Kabushiki Kaisha Toshiba Semiconductor storage device and control method of semiconductor storage device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239080A1 (en) * 2005-04-01 2006-10-26 Yan Li Method for Non-Volatile Memory with Managed Execution of Cached Data
CN101512496A (zh) * 2005-11-09 2009-08-19 晟蝶以色列有限公司 用于监控闪存操作的设备和方法
CN105183660A (zh) * 2012-03-23 2015-12-23 群联电子股份有限公司 数据读取方法、存储器控制器与储存装置
CN103456364A (zh) * 2012-05-29 2013-12-18 爱思开海力士有限公司 半导体器件及其操作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444240A (zh) * 2018-05-03 2019-11-12 爱思开海力士有限公司 存储器系统的编码器和解码器及其方法
CN110444240B (zh) * 2018-05-03 2023-04-28 爱思开海力士有限公司 存储器系统的编码器和解码器及其方法
CN111105833A (zh) * 2018-10-25 2020-05-05 爱思开海力士有限公司 存储器装置、存储器系统及操作存储器系统的方法
CN111105833B (zh) * 2018-10-25 2023-08-29 爱思开海力士有限公司 存储器装置、存储器系统及操作存储器系统的方法

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