CN110413222A - 数据存储装置及其操作方法 - Google Patents

数据存储装置及其操作方法 Download PDF

Info

Publication number
CN110413222A
CN110413222A CN201910339626.8A CN201910339626A CN110413222A CN 110413222 A CN110413222 A CN 110413222A CN 201910339626 A CN201910339626 A CN 201910339626A CN 110413222 A CN110413222 A CN 110413222A
Authority
CN
China
Prior art keywords
data
writing commands
write
memory device
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910339626.8A
Other languages
English (en)
Other versions
CN110413222B (zh
Inventor
池承九
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180128041A external-priority patent/KR102643067B1/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110413222A publication Critical patent/CN110413222A/zh
Application granted granted Critical
Publication of CN110413222B publication Critical patent/CN110413222B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了一种数据存储装置，包括：非易失性存储器装置，包括一个或多个存储块，该一个或多个存储块具有第一区域和第二区域；以及控制器，被配置为生成用于将数据写入在第一区域和第二区域中的一个或多个写入命令，并且将该一个或多个写入命令传输至非易失性存储器装置。非易失性存储器装置包括：页面缓冲器，被配置为存储待写入在存储块中的数据；以及控制逻辑，被配置为基于一个或多个写入命令来控制非易失性存储器装置，以将数据写入在第一区域中并且将数据保留在页面缓冲器中，并且将保留在页面缓冲器中的数据写入在第二区域中。

Description

数据存储装置及其操作方法
相关申请的交叉引用
本申请要求向韩国知识产权局于2018年4月30日提交的申请号为10-2018-0049934的韩国申请以及于2018年10月25日提交的申请号为10-2018-0128041的韩国申请的优先权，该两个申请通过引用整体并入本文。
技术领域
各个实施例总体涉及一种半导体装置，更特别地，涉及一种数据存储装置及其操作方法。
背景技术
近来，计算机环境范例已经转变成可以随时随地使用计算机系统的普适计算。因此，诸如移动电话、数码相机以及膝上型计算机的便携式电子设备的使用已经迅速增加。通常，便携式电子设备使用采用存储器装置的数据存储装置。数据存储装置可以用于存储在便携式电子设备中使用的数据。
使用存储器装置的数据存储装置不具有机械驱动单元，并且展示出良好的稳定性和耐用性、快速信息访问速度以及低功耗。这种数据存储装置可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪存(USF)装置、固态驱动器(SSD)等。
发明内容
实施例提供一种具有提高的写入性能的数据存储装置及其操作方法。
在本公开的实施例中，一种数据存储装置可以包括：非易失性存储器装置，包括具有第一区域和第二区域的至少一个存储块；以及控制器，被配置成生成针对第一区域和第二区域的多个写入命令，并且将多个写入命令传输至非易失性存储器装置。非易失性存储器装置可以包括页面缓冲器，被配置成存储待写入在至少一个存储块中的数据；以及控制逻辑，被配置成基于多个写入命令来控制非易失性存储器装置，以将数据写入在第一区域中并且将数据保留在页面缓冲器中，并且将所保留的数据写入在第二区域中。
在本公开的实施例中，一种操作数据存储装置的方法，该数据存储装置包括：非易失性存储器装置，包括具有第一区域和第二区域的至少一个存储块；以及控制器，被配置成控制非易失性存储器装置，该方法可以包括：执行第一写入操作，该第一写入操作包括基于从控制器提供的多个写入命令，将数据写入在第一区域中并且将数据保留在非易失性存储器装置的页面缓冲器中；以及执行第二写入操作，该第二写入操作包括基于多个写入命令来将所保留的数据写入在第二区域中。
在本公开的实施例中，一种数据存储装置可以包括：存储器装置，包括页面缓冲器、第一存储器区域和第二存储器区域；以及控制器，适于控制存储器装置以执行写入操作。存储器装置被配置成从控制器接收写入数据；将写入数据存储在页面缓冲器中；将所存储的数据写入在第一存储器区域中；将所写入的数据保留在页面缓冲器中；并且将所保留的数据写入在第二存储器区域中。
根据实施例，即使在对写入数据执行了单层单元(SLC)写入操作之后，存储在页面缓冲器中的写入数据也可以不被删除并且可以被保留，然后可以在第一四层单元(QLC)写入操作中使用。因此，由于不必重复地传送相同的写入数据，因此由于写入操作的速率增加，可以提高写入操作的性能。
通过在写入操作期间优先处理具有比写入命令更高优先级的命令，可以提高数据存储装置的性能。
以下描述这些和其它特征、方面和实施例。
附图说明
从结合附图的以下详细描述，将更清楚地理解本公开的主题的以上和其它方面、特征和优点，其中：
图1是示出根据本公开的实施例的数据存储装置的配置的示图；
图2是示出根据本公开的实施例的非易失性存储器装置的配置的示图；
图3是示出根据本公开的实施例的存储器单元阵列的配置的示图；
图4A和图4B是示出根据本公开的实施例的存储块的电路图；
图5是示出根据本公开的实施例的写入操作的示图；
图6是示出根据本公开的实施例的存储块的配置的示图；
图7A是示出根据本公开的实施例的单层单元(SLC)写入操作和第一四层单元(QLC)写入操作的示图；
图7B和图7C是示出完成单层单元(SLC)写入操作的SLC页面和完成第一四层单元(QLC)写入操作的QLC页面的阈值电压分布的示图；
图8A是示出根据本公开的实施例的第二四层单元(QLC)写入操作的示图；
图8B是示出完成第二四层单元(QLC)写入操作的QLC页面的阈值电压分布的示图；
图9A和图9B是示出根据本公开的实施例的单层单元(SLC)写入操作、第一四层单元(QLC)写入操作和第二QLC写入操作的示图；
图10和图11是示出根据本公开的实施例的数据存储装置的操作方法的流程图；
图12A是示出根据本发明的实施例的在数据传送期间优先处理具有高优先级的命令的进程的示图；
图12B是示出根据本发明实施例的在单层单元(SLC)写入操作期间优先处理具有高优先级的命令的进程的示图；
图12C是示出根据本发明的实施例的在四层单元(QLC)写入操作期间优先处理具有高优先级的命令的进程的示图；
图13是示出根据本公开的实施例的包括固态驱动器(SSD)的数据处理系统的示图；
图14是示出图13中所示的控制器的示图；
图15是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示图；
图16是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示图；以及
图17是示出根据本公开的实施例的包括数据存储设备的网络系统的示图。
具体实施方式
将参照附图更详细地描述本发明的各个实施例。附图中的示意图旨在说明本发明的方面和特征。这些示图不旨在代表实际的组件形状或尺寸。
本文参照本发明的元件和特征的各种说明来描述本发明的实施例。然而，本发明不限于附图中所示的细节或用于描述实施例的特定术语。虽然示出并描述了本发明的各个实施例，但是本领域技术人员根据本公开将理解的是，在不脱离本发明的原理和精神的情况下，可以在这些实施例中进行改变。此外，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这样的短语的不同参考不一定针对相同的实施例。
将理解的是，虽然可以在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二或第三元件。
将进一步理解的是，当元件被称为“连接至”或“联接至”另一元件时，它可以直接在另一元件上、直接连接至或联接至另一元件，或者可能存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。无论是直接还是间接连接/联接，除非另有规定或上下文另有说明，否则两个元件之间的通信可以是有线的或无线的。
如本文所使用的，除非上下文另有明确说明，否则单数形式也可以包括复数形式，反之亦然。除非另有说明或从上下文清楚地指向单数形式，否则本申请和所附权利要求中的术语通常应被解释为表示“一个或多个”。
将进一步理解，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指定所陈述元件的存在并且不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
图1是示出根据实施例的数据存储装置10的配置的示图。
参照图1，数据存储装置10可以存储待由诸如移动电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)或车载信息娱乐系统等的主机装置(未示出)访问的数据。数据存储装置10可以被称为存储器系统。
根据联接至主机装置的接口协议，数据存储装置10可以被配置为各种类型的存储装置中的任意一种。例如，数据存储装置10可以被配置为诸如下列的各种类型的存储装置中的任意一种：固态驱动器(SSD)，MMC、eMMC、RS-MMC和微型-MMC形式的多媒体卡，SD、迷你-SD和微型-SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡式存储装置，外围组件互连(PCI)卡式存储装置，高速PCI(PCI-e或PCIe)卡式存储装置，紧凑型闪存(CF)卡，智能媒体卡，记忆棒等。
数据存储装置10可以被制造为诸如下列的各种类型封装中的任意一种：堆叠式封装(PoP)、系统级封装(SiP)、片上系统(SoC)、多芯片封装(MCP)、板上芯片(CoB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。
数据存储装置10可以包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可以作为数据存储装置10的存储介质操作。根据存储器单元，非易失性存储器装置100可以包括诸如下列的各种类型的非易失性存储器装置中的任意一种：NAND闪速存储器装置、NOR闪速存储器装置，使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧道磁阻(TMR)层的磁性随机存取存储器(MRAM)、使用硫族化物合金的相变随机存取存储器(PRAM)和使用过渡金属化合物的电阻式随机存取存储器(RERAM)。
图2是示出图1的非易失性存储器装置100的配置的示图，并且图3是示出图2的存储器单元阵列110的配置的示图。
参照图2，非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、写入和读取(写入/读取)电路130、列解码器140、页面缓冲器150、电压发生器160、控制逻辑170以及输入和输出(I/O)电路180。
存储器单元阵列110可以包括布置在多个字线WL和多个位线BL彼此交叉的区域中的多个存储器单元(未示出)。参照图3，存储器单元阵列110可以包括多个存储块BLK1至BLKi，并且多个存储块BLK1至BLKi中的每一个可以包括多个页面PG1至PGj。
返回参照图2，存储器单元阵列110中的存储器单元中的每一个可以是待存储单个位数据(例如，1位数据)的单层单元(SLC)、待存储2位数据的多层单元(MLC)、待存储3位数据的三层单元(TLC)以及待存储4位数据的四层单元(QLC)中的一种。存储器单元阵列110可以包括SLC、MLC、TLC和QLC之中的一个或多个存储器单元。存储器单元阵列110可以包括以二维(2D)水平结构布置的存储器单元或以3D垂直结构布置的存储器单元。
行解码器120可以通过字线WL联接至存储器单元阵列110。行解码器120可以根据控制逻辑170的控制而操作。行解码器120可以解码从控制逻辑170提供的行地址X_ADDR，并且基于解码结果选择并驱动字线WL中的至少一个字线WL。行解码器120可以将从电压发生器160提供的操作电压Vop提供至选择的字线WL。
写入/读取电路130可以通过位线BL联接至存储器单元阵列110。写入/读取电路130可以包括与位线BL对应的写入/读取电路(未示出)。写入/读取电路130可以根据控制逻辑170的控制而操作。写入/读取电路130可以包括被配置为将数据写入到存储器单元中的写入驱动器WD以及被配置为放大从存储器单元读出的数据的感测放大器SA。写入/读取电路130可以通过将电流脉冲或电压脉冲提供至通过行解码器120和列解码器140而选择的存储器单元，来对选择的存储器单元执行写入操作和读取操作。
可以根据控制逻辑170的控制来操作列解码器140。列解码器140可以解码从控制逻辑170提供的列地址Y_ADDR。列解码器140可以基于解码结果将与位线BL对应的写入/读取电路130的写入/读取电路联接至页面缓冲器150。
页面缓冲器150可以被配置为临时存储从控制器200的存储器接口240提供并且待被写入存储器单元阵列110的数据，以及从存储器单元阵列110读出并且待被提供至控制器200的存储器接口240的数据。可以根据控制逻辑170的控制来操作页面缓冲器150。
电压发生器160可以基于从控制逻辑170提供的电压控制信号CTRL_vol来生成用于对存储器单元阵列110执行写入操作、读取操作和擦除操作的各种电压。电压发生器160可以生成用于驱动多个字线WL和多个位线BL的驱动电压Vop。电压发生器160可以生成用于读出存储在存储器单元MC中的数据的至少一个或多个参考电压。
控制逻辑170可以基于从控制器200接收的命令CMD、地址ADDR以及控制信号CTRL，输出用于将数据DATA写入在存储器单元阵列110中或从存储器单元阵列110读出数据DATA的各种控制信号。从控制逻辑170输出的各种控制信号可以被提供至行解码器120、写入/读取电路130、列解码器140、页面缓冲器150和电压发生器160。因此，控制逻辑170可以完全控制在非易失性存储器装置100中执行的各种操作。
例如，控制逻辑170可以基于命令CMD和控制信号CTRL而生成操作控制信号CTRL_op，并且将生成的操作控制信号CTRL_op提供至写入/读取电路130。控制逻辑170可以将包括在地址ADDR中的行地址X_ADDR和列地址Y_ADDR提供至行解码器120和列解码器140。
I/O电路180可以被配置为接收从控制器200提供的命令CMD、地址ADDR和数据DATA，或者将从存储器单元阵列110读出的数据DATA提供至控制器200。I/O电路180可以将从控制器200接收的命令CMD和地址ADDR输出至控制逻辑170，并且将从控制器200接收的数据DATA输出至页面缓冲器150。I/O电路180可以将从页面缓冲器150接收的数据DATA输出至控制器200。可以根据控制逻辑170的控制来操作I/O电路180。
返回参照图1，控制器200可以通过驱动加载到存储器230中的固件或软件来控制数据存储装置10的全部操作。控制器200可以解码并驱动代码类型的指令或算法，诸如固件或软件。控制器200可以利用硬件或硬件和软件的组合来实施。
控制器200可以包括主机接口210、处理器220、存储器230和存储器接口240。
主机接口210可以根据主机装置的协议来执行主机装置和数据存储装置10之间的接口连接。例如，主机接口210可以通过下列之中的任意一种协议而与主机装置通信：通用串行总线(USB)协议、通用闪存(UFS)协议、多媒体卡(MMC)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、PCI协议和PCI-e协议。
处理器220可以被配置为微控制单元(MCU)和/或中央处理单元(CPU)。处理器220可以处理从主机装置接收的请求。为了处理来自主机装置的请求，处理器220可以驱动加载到存储器230中的代码类型的指令或算法(例如，固件)并且控制诸如主机接口210、存储器230和存储器接口240的内部功能块以及非易失性存储器装置100。
处理器220可以基于来自主机装置的请求而生成用于控制非易失性存储器装置100的操作的控制信号，并且通过存储器接口240将所生成的控制信号提供至非易失性存储器装置100。
存储器230可以被配置为随机存取存储器(RAM)，诸如动态RAM(DRAM)或静态RAM(SRAM)。存储器230可以存储通过处理器220驱动的固件。存储器230可以存储驱动固件所需的数据(例如，元数据)。例如，存储器230可以作为处理器220的工作存储器而操作。
存储器230可以被配置为包括数据缓冲器(DB)(未示出)，该数据缓冲器(DB)临时存储待从主机装置传输至非易失性存储器装置100的写入数据或者待从非易失性存储器装置100传输至主机装置的读取数据。例如，存储器230可以作为缓冲存储器而操作。
存储器接口240可以根据处理器220的控制来控制非易失性存储器装置100。存储器接口240可以称为存储器控制器。存储器接口240可以将控制信号提供至非易失性存储器装置100。控制信号可以包括用于控制非易失性存储器装置100的命令CMD、地址ADDR和操作控制信号(CTRL)。存储器接口240可以将数据DATA提供至非易失性存储器装置100或从非易失性存储器装置100接收数据DATA。
图4A和图4B是示出图3的存储块的实施示例的电路图。图4A是示出包括以二维(2D)方式布置的存储器单元的存储块BLKa的电路图，图4B是示出包括以三维(3D)方式布置的存储器单元的存储块BLKb的电路图。如图3所示，存储器单元阵列110可以包括多个存储块BLK1至BLKi，并且存储块BLK1至BLKi中的每一个可以利用图4A或图4B中所示的电路来实施。然而，存储块的配置不限于此。
参照图4A，存储块BLKa可以具有2D水平结构。存储块BLKa可以包括布置成在第一方向间隔开的多个位线BL1至BLm以及布置成在第二方向间隔开的多个字线WL1至WLn。此处，第一方向可以是X轴方向，第二方向可以是Y轴方向。然而，布置不限于此，第一方向可以是Y轴方向，第二方向可以是X轴方向。
存储块BLKa可以包括联接至多个位线BL1至BLm的多个单元串CS。单元串CS可以具有彼此相同的电路配置。为清楚起见，将基于一个单元串CS来描述存储块BLKa。
单元串CS可以包括联接在位线BL1和公共源极线CSL之间的多个存储器单元MC1至MCn和选择晶体管DST和SST。例如，单元串CS可以包括联接至漏极选择线DSL的漏极选择晶体管DST、联接至多个字线WL1到WLn的多个存储器单元MC1至MCn，以及联接至源极选择线SSL的源极选择晶体管SST。
如图4A所示，联接至相同字线的多个存储器单元可以称为页面PG单元。可以对联接至相同字线的多个存储器单元同时执行写入操作或读取操作，但是本发明不限于该操作配置。
参照图4B，存储块BLKb可以具有3D垂直结构。
存储块BLKb可以包括在第一方向上布置并间隔开的多个位线BL1至BLm，联接至多个位线BL1至BLm、在第二方向上布置并间隔开的多个单元串CS11至CS1k～CSm1至CSmk，以及在第三方向上布置并间隔开的多个字线WL1至WLn。此处，第一方向可以是X轴方向，第二方向可以是Y轴方向，第三方向可以是Z轴方向；然而，该布置不限于此。
K个单元串可以联接至m个位线中的每一个，因此，在存储块BLKb中可以布置(m×k)个单元串。此处，n、m和k中的每一个是1或更大的整数。
多个单元串CS11至CS1k～CSm1至CSmk中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。每个单元串中的源极选择晶体管SST可以联接在公共源极线CSL和存储器单元MC1至MCn之间。
在X轴方向上布置在相同线上的单元串的源极选择晶体管SST可以联接至相同的源极选择线。例如，联接至位线BL1至BLm的多个第一单元串CS11至CSm1的源极选择晶体管SST可以联接至第一源极选择线SSL1。类似地，联接至位线BL1至BLm的多个第二至第k单元串CS12至CSm2～CS1k至CSmk中的源极选择晶体管SST可以联接至第二至第k源极选择线SSL2至SSLk。
在X轴方向上布置在相同线上的单元串的漏极选择晶体管DST可以联接至相同的漏极选择线。例如，联接至位线BL1至BLm的多个第一单元串CS11至CSm1的漏极选择晶体管DST可以联接至第一漏极选择线DSL1。类似地，联接至位线BL1至BLm的多个第二至第k单元串CS12至CSm2～CS1k至CSmk中的漏极选择晶体管DST可以联接至第二至第k漏极选择线DSL2至DSLk。
多个单元串CS11至CS1k～CSm1至CSmk中的每一个中的第一至第n存储器单元MC1至MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。
多个单元串CS11至CS1k～CSm1至CSmk中的每一个中的第一至第n存储器单元MC1至MCn可以联接至第一至第n字线WL1至WLn。联接至在X轴方向上布置在相同线上的单元串并且联接至相同字线的存储器单元可以称为页面单元。
例如，如4B所示，联接至在X轴方向上布置在相同线上的第一单元串CS11至CSm1并且联接至第一字线WL1的第一存储器单元MC1可以称为第1-1页面PG11。类似地，联接至在X轴方向上布置在相同线上的第二至第k单元串CS12至CSm2～CS1k至CSmk，并且联接至第一字线WL1的第一存储器单元MC1可以称为第1-2页面PG12至第1-k页面PG1k。例如，在图4B所示的3D垂直结构中，多个页面可以联接至一个字线，但是本发明不限于此。
K个页面可以联接至字线WL1至WLn中的每一个，因此在存储块BLKb中可以布置(n×k)个页面。可以根据联接至位线BL1至BLm中的每一个的单元串的数量来改变字线WL1至WLn中的每一个中的页面的数量。
通过示例的方式，下面描述对具有图4B中示出的3D垂直结构的存储块的写入操作。
图5是示出对具有3D垂直结构的存储块BLKo的写入操作的示图。通过示例的方式，并且在此处描述的上下文中，存储块BLKo包括四个字线WL1至WL4，并且页面PG1至PG4联接至字线WL1至WL4。
参照图5，对存储块BLKo的写入操作可以从第一字线WL1的第一页面PG1开始，并且可以在第四字线WL4的第四页面PG4终止。
例如，可以按照以下顺序来执行对存储块BLKo的写入操作：对第一字线WL1的第一页面PG1的第一写入操作→对第二字线WL2的第二页面PG2的第一写入操作→对第一字线WL1的第一页面PG1的第二写入操作→对第三字线WL3的第三页面PG3的第一写入操作→对第二字线WL2的第二页面PG2的第二写入操作→对第四字线WL4的第四页面PG4的第一写入操作→对第三字线WL3的第三页面PG3的第二写入操作→对第四字线WL4的第四页面PG4的第二写入操作。因此，可以将数据正常地写入到第一字线WL1至第四字线WL4的第一页面PG1至第四页面PG4中。
此处，对第一字线WL1至第四字线WL4执行的第一写入操作可以称为模糊写入操作，而对第一字线WL1至第四字线WL4执行的第二写入操作可以称为精细写入操作。通过对任意字线的第一写入操作而待存储的数据和通过对任意字线的第二写入操作而待存储的数据可以相同，但是本发明不限于此。下面将描述在字线WL1至WL4的页面中的每一个中写入相同数据两次的原因。
随着非易失性存储器装置100的容量增加，待存储在一个存储器单元中的数据的大小可能也成比例地增加。近年来，将四位数据存储在一个存储器单元中的四层单元(QLC)的使用已经增加。利用图2的存储器单元阵列110的高度集成，信号线(例如，字线和位线)之间的空间减小。因此，在与正在执行写入操作的另一字线相邻的字线，例如完成写入操作的先前字线中可能发生干扰。作为干扰的结果，可能损坏存储在先前字线中的数据。此处，所存储数据的损坏可表示联接至先前字线的存储器单元的阈值电压分布发生变形。
为了解决上述问题，在各个实施例中，通过QLC的写入操作可以包括顺序执行的第一QLC写入操作(例如，模糊写入操作)、另一第一QLC写入操作和第二QLC写入操作(例如，精细写入操作)。首先，通过第一QLC写入操作(例如，模糊写入操作)，第一数据可以被存储在与多个字线之中的第一字线联接的第一存储器单元中。其次，通过另一第一QLC写入操作(例如，模糊写入操作)，第二数据可以被存储在与第一字线相邻的下一字线(例如，第二字线)联接的第二存储器单元中。第三，通过第二QLC写入操作(例如，精细写入操作)，第一数据可以被存储与第一字线联接的第一存储器单元中。
当已经执行了第一QLC写入操作时，如图7C所示，存储器单元的阈值电压分布可能不会彼此清楚地分开。例如，可能生成阈值电压分布之间的重叠部分。当已经执行了第二QLC写入操作时，如图8B所示，存储器单元的阈值电压分布可以彼此清楚地分开。阈值电压分布可彼此完全地分离，而没有重叠部分。
因此，由于联接至先前字线的存储器单元的阈值电压分布受到对下一字线执行的写入操作引起的干扰而变形，因此可以对先前字线执行第一QLC写入操作，使得存储器单元的阈值电压分布接近期望的阈值电压分布。随后，当对下一字线的第一QLC写入操作完成时，可对先前字线执行第二QLC写入操作，使得联接至先前字线的存储器单元的阈值电压分布可以变成期望的阈值电压分布。
图6是示出根据实施例的存储块BLKo的配置的示图。
参照图6，存储块BLKo可以被划分为多个区域。例如，存储块BLKo可以被划分为包括用于存储1位数据的存储器单元的单层单元(SLC)区域SLC REGION和包括用于存储4位数据的存储器单元的四层单元(QLC)区域QLC REGION。SLC区域SLC REGION和QLC区域QLCREGION可以在逻辑上彼此分离，但是本发明不限于此。
存储块BLKo中的SLC区域SLC REGION的大小可以变化。例如，如果需要，可以增大或减小SLC区域SLC REGION的大小。当SLC区域SLC REGION的大小增大时，QLC区域QLCREGION可以减小相同的量。当SLC区域SLC REGION的大小减小时，QLC区域QLC REGION可以增大相同的量。
SLC区域SLC REGION和QLC区域QLC REGION中的每一个可以包括多个页面。可以一个页面单元来执行对SLC区域SLC REGION的写入操作或读取操作。可以多个页面单元来执行对QLC区域QLC REGION的写入操作或读取操作。此处，页面单元可以指的是逻辑页面单元。
在实施例中，对存储块BLKo的写入操作可以包括将数据写入到SLC区域SLCREGION中的SLC写入操作和将数据写入到QLC区域QLC REGION中的QLC写入操作。QLC写入操作可以包括上述的第一QLC写入操作和第二QLC写入操作。
图7A是说明根据实施例的对存储块BLKo的SLC写入操作和第一QLC写入操作的示图，图7B是示出完成SLC写入操作的状态的示图，并且图7C是示出完成第一QLC写入操作的状态的示图。可以由如图1和图2所示的控制器200的处理器220对非易失性存储器装置100执行图7A至图7C的写入操作。
参照图7A，处理器220可以将来自主机的、与写入请求一起接收的写入数据顺序地传输至非易失性存储器装置100。处理器220可以基于从主机接收的写入请求而生成多个写入命令，并且将多个写入命令顺序地传输至非易失性存储器装置100。
例如，处理器220可以将从主机接收的写入数据DATA1L、DATA1LC、DATA1HC和DATA1M顺序地传输至非易失性存储器装置100(①～④)。虽然未在图7A中具体示出，但是处理器220可以将写入数据DATA1L至DATA1M以及与该写入数据DATA1L至DATA1M对应的写入数据存储命令一起传输至非易失性存储器装置100。非易失性存储器装置100可以基于与写入数据DATA1L至DATA1M对应的写入数据存储命令，将从处理器220顺序地接收的写入数据DATA1L至DATA1M存储在页面缓冲器150的相应数据缓冲器中。
如图7A所示，非易失性存储器装置100的页面缓冲器150可以包括输入/输出(I/O)缓冲器151和157、数据缓冲器152至155，以及预备数据缓冲器156。虽然图7A示出非易失性存储器装置100的页面缓冲器150包括四个数据缓冲器和一个预备数据缓冲器，但是包括在页面缓冲器150中的数据缓冲器和预备数据缓冲器的数量不限于此。
可以将从处理器220顺序地传输的写入数据DATA1L至DATA1M(例如，第1-1写入数据DATA1L至第1-4写入数据DATA1M)顺序地输入至非易失性存储器装置100的页面缓冲器150的第一I/O缓冲器157。非易失性存储器装置100可以将顺序地输入至第一I/O缓冲器157的第1-1写入数据DATA1L至第1-4写入数据DATA1M存储在相应数据缓冲器152至155中(①'～④')。第1-1写入数据DATA1L至第1-4写入数据DATA1M可以被写入在与存储块BLKo的QLC区域的一个字线联接的一个页面中。通过示例的方式，图7A的进程是对与QLC区域的第一字线联接的一个页面的写入进程。
处理器220可以基于从主机接收的写入请求而生成SLC写入命令SWCMD1L、SWCMD1LC、SWCMD1HC和SWCMD1M，并且将生成的四个SLC写入命令SWCMD1L至SWCMD1M顺序地传输至非易失性存储器装置100(⑤～⑧)。处理器220可以将SLC写入命令SWCMD1L至SWCMD1M以及与该SLC写入命令SWCMD1L至SWCMD1M对应的地址信息一起传输至非易失性存储器装置100。地址信息可以指示非易失性存储器装置100的SLC区域中的、待存储第1-1写入数据DATA1L至第1-4写入数据DATA1M的物理空间。与SLC写入命令SWCMD1L至SWCMD1M对应的地址信息可以指示彼此不同的物理空间。在另一实施例中，当第1-1写入数据DATA1L至第1-4写入数据DATA1M被传输至非易失性存储器装置100时，可以同时传输地址信息。
例如，处理器220可以将第一SLC写入命令SWCMD1L和与其对应的地址信息传输至非易失性存储器装置100(⑤)；将第二SLC写入命令SWCMD1LC和与其对应的地址信息传输至非易失性存储器装置100(⑥)；将第三SLC写入命令SWCMD1HC和与其对应的地址信息传输至非易失性存储器装置100(⑦)；并且将第四SLC写入命令SWCMD1M和与其对应的地址信息传输至非易失性存储器装置100(⑧)。
非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100顺序地执行与从处理器220接收的SLC写入命令SWCMD1L至SWCMD1M对应的SLC写入操作。
例如，控制逻辑170可以基于从处理器220接收的第一SLC写入命令SWCMD1L和地址信息，通过第二I/O缓冲器151将存储在第一数据缓冲器152中的第1-1写入数据DATA1L写入在存储块BLKo的SLC区域的相应物理空间中(⑤')。类似地，控制逻辑170可以基于从处理器220接收的第二至第四SLC写入命令SWCMD1LC至SWCMD1M和地址信息，通过第二I/O缓冲器151将存储在第二至第四数据缓冲器153至155中的第1-2至第1-4写入数据DATA1LC至DATA1M写入在存储块BLKo的SLC区域的相应物理空间中(⑥'～⑧')。为清楚起见，SLC区域的、被写入第1-1写入数据DATA1L至第1-4写入数据DATA1M的页面可被称为“第一SLC页面”。即使在将存储在第一至第四数据缓冲器152至155中的第1-1写入数据DATA1L至第1-4写入数据DATA1M存储在SLC区域中之后，存储在第一至第四数据缓冲器152至155中的第1-1写入数据DATA1L至第1-4写入数据DATA1M也可以不被从第一至第四数据缓冲器152至155中删除，并且可以保留在第一至第四数据缓冲器152至155中。
随后，处理器220可以生成第一QLC写入命令QW1CMD1L、QW1CMD1LC、QW1CMD1HC和QW1CMD1M，并且将生成的第一QLC写入命令QW1CMD1L至QW1CMD1M顺序地传输至非易失性存储器装置100(⑨～)。处理器220可以将第一QLC写入命令QW1CMD1L至QW1CMD1M以及与该第一QLC写入命令QW1CMD1L至QW1CMD1M对应的地址信息的传输至非易失性存储器装置100。地址信息可以指示非易失性存储器装置100的QLC区域中的、待存储第1-1写入数据DATA1L至第1-4写入数据DATA1M的物理空间。与第一QLC写入命令QW1CMD1L至QW1CMD1M对应的地址信息可以指示彼此相同的物理空间。
非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100顺序地执行与从处理器220接收的第一QLC写入命令QW1CMD1L至QW1CMD1M对应的第一QLC写入操作。
例如，控制逻辑170可以基于第1-1QLC写入命令QW1CMD1L和地址信息来控制非易失性存储器装置100，以将存储在第一数据缓冲器152中的第1-1写入数据DATA1L输出至第二I/O缓冲器151(⑨')，并且将输入至第二I/O缓冲器151的第1-1写入数据DATA1L写入在存储块BLKo的QLC区域的相应物理空间中(⑨”)。类似地，控制逻辑170可以基于第1-2至第1-4QLC写入命令QW1CMD1LC至QW1CMD1M以及地址信息来控制非易失性存储器装置100，以将存储在第二至第四数据缓冲器153至155中的第1-2至第1-4写入数据DATA1LC至DATA1M输出至第二I/O缓冲器151(⑩'～)，并且将输入至第二I/O缓冲器151的第1-2至第1-4写入数据DATA1LC至DATA1M顺序地写入在存储块BLKo的QLC区域的相应物理空间中(⑩”～”)。为清楚起见，QLC区域中的存储第1-1写入数据DATA1L至第1-4写入数据DATA1M的页面可以被称为“第一QLC页面”。
当对第1-1写入数据DATA1L至第1-4写入数据DATA1M的第一QLC写入操作完成时，控制逻辑170可以控制页面缓冲器150将第1-1写入数据DATA1L至第1-4写入数据DATA1M从第一至第四数据缓冲器152至155删除。
第1-1写入数据DATA1L至第1-4写入数据DATA1M可以被写入在存储块BLKo的SLC区域中的、彼此隔开的单独物理空间中，例如，联接至彼此不同的字线的页面中。可以如图7B中所示的形成包括在完成对第1-1写入数据DATA1L至第1-4写入数据DATA1M的SLC写入操作的第一SLC页面中的存储器单元的阈值电压分布。
第1-1写入数据DATA1L至第1-4写入数据DATA1M可以被写入在存储块BLKo的QLC区域中的一个物理空间中，例如，联接至一个字线的一个物理页面中。QLC区域中的一个物理页面可以包括四个逻辑页面。可以如图7C中所示的形成包括在完成对第1-1写入数据DATA1L至第1-4写入数据DATA1M的第一QLC写入操作的第一QLC页面中的存储器单元的阈值电压分布。
图8A是示出根据实施例的对存储块BLKo的第二QLC写入操作的示图。图8B是示出完成第二QLC写入操作的状态的示图。通过示例的方式，图8A示出完成对第一SLC页面的下一个，即第二SLC页面的SLC写入操作以及对第一QLC页面的下一个，即第二QLC页面的第一QLC写入操作的状态。虽然未在图8A中具体示出，但是可以通过与图7A所示的方法相同的方法来执行对第二SLC页面的SLC写入操作和对第二QLC页面的第一QLC写入操作。可以由如图1和图2所示的控制器200的处理器220对非易失性存储器装置100执行图8A和图8B的写入操作。
参照图8A，处理器220可以将第1-1写入数据DATA1L至第1-4写入数据DATA1M顺序地传输至非易失性存储器装置100(①～④)。虽然未在图8A中具体示出，但是处理器220可以将写入数据DATA1L至DATA1M以及与该写入数据DATA1L至DATA1M对应的写入数据存储命令一起传输至非易失性存储器装置100。非易失性存储器装置100可以基于从处理器220接收的写入数据存储命令来将第1-1写入数据DATA1L至第1-4写入数据DATA1M存储在页面缓冲器150的相应第一至第四数据缓冲器152至155中(①'～④')。
随后，处理器220可以生成第二QLC写入命令QW2CMD1L至QW2CMD1M，并且将生成的第二QLC写入命令QW2CMD1L至QW2CMD1M顺序地传输至非易失性存储器装置100(⑤～⑧)。处理器220可以将第二QLC写入命令QW2CMD1L至QW2CMD1M以及与该第二QLC写入命令QW2CMD1L至QW2CMD1M对应的地址信息一起传输至非易失性存储器装置100。地址信息可以指示非易失性存储器装置100的QLC区域中的、待存储第1-1写入数据DATA1L至第1-4写入数据DATA1M的物理空间，例如，第一QLC页面的位置。
非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100顺序地执行与从处理器220接收的第二QLC写入命令QW2CMD1L至QW2CMD1M对应的第二QLC写入操作。
例如，控制逻辑170可以基于第2-1QLC写入命令QW2CMD1L来控制非易失性存储器装置100，以将存储在第一数据缓冲器152中的第1-1写入数据DATA1L输出至第二I/O缓冲器151(⑤')并且将输入至第二I/O缓冲器151的第1-1写入数据DATA1L写入在存储块BLKo的QLC区域的相应页面(例如，第一QLC页面)中(⑤”)。类似地，控制逻辑170可以基于第2-2至第2-4QLC写入命令QW2CMD1LC至QW2CMD1M来控制非易失性存储器装置100，以将存储在第二至第四数据缓冲器153至155中的第1-2至第1-4写入数据DATA1LC至DATA1M输出至第二I/O缓冲器151(⑥'～⑧')并且将输入至第二I/O缓冲器151中的第1-2至第1-4写入数据DATA1LC至DATA1M顺序地写入在存储块BLKo的QLC区域中的第一QLC页面中(⑥”～⑧”)。可以如图8B中所示的形成包括在完成对第1-1写入数据DATA1L至第1-4写入数据DATA1M的第二QLC写入操作的第一QLC页面中的存储器单元的阈值电压分布。
在实施例中，可以执行将第一数据存储在存储块BLKo的SLC区域中的SLC写入操作，然后可以执行将第一数据存储在QLC区域中的第一QLC写入操作。注意的是，在SLC写入操作完成之后，存储在页面缓冲器150的数据缓冲器152至155中的第一数据可以不被删除，并且可以在第一QLC写入操作中使用。因此，由于不必需针对第一QLC写入操作重复地输入相同的数据，所以可以通过增加写入操作的速率来提高写入操作的性能。
图9A是示出根据实施例的SLC写入操作和第一QLC写入操作的示图。图9B是示出根据实施例的第二QLC写入操作的示图。可以由如图1和图2所示的控制器200的处理器220对非易失性存储器装置100执行图9A和图9B的写入操作。
已经在图7A和图8A中示例性地描述了针对第1-1写入数据DATA1L至第1-4写入数据DATA1M，用于SLC写入操作的命令的数量、用于第一QLC写入操作的命令的数量以及用于第二QLC写入的命令的数量与数据的数量相同。将参照图9A和图9B描述通过一个命令对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行SLC写入操作和第一QLC写入操作，并且通过另一命令执行第二QLC写入操作的示例。
参照图9A，处理器220可以将从主机接收的第1-1写入数据DATA1L至第1-4写入数据DATA1M顺序地传输至非易失性存储器装置100(①～④)。非易失性存储器装置100可以将从处理器220顺序接收的第1-1写入数据DATA1L至第1-4写入数据DATA1M存储在页面缓冲器150中的相应第一至第四数据缓冲器152至155中(①'～④')。
处理器220可以生成复合写入命令SQ1WCMD，以对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行SLC写入操作和第一QLC写入操作，并且将生成的复合写入命令SQ1WCMD传输至非易失性存储器装置100(⑤)。如上所述，复合写入命令SQ1WCMD可以用于控制非易失性存储器装置100的操作，以对存储在页面缓冲器150的第一至第四数据缓冲器152至155中的第1-1写入数据DATA1L至第1-4写入数据DATA1M顺序地执行SLC写入操作和第一QLC写入操作。
例如，复合写入命令SQ1WCMD可以包括用于指示非易失性存储器装置100对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行SLC写入操作的控制信号和指示SLC区域中的、用于第1-1写入数据DATA1L至第1-4写入数据DATA1M的存储位置的地址信息(例如，第一SLC页面的地址信息)。复合写入命令SQ1WCMD可以包括用于指示非易失性存储器装置100对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行第一QLC写入操作的控制信号和指示QLC区域中的、用于第1-1写入数据DATA1L至第1-4写入数据DATA1M的存储位置的地址信息(例如，第一QLC页面的地址信息)。
非易失性存储器装置100可以基于从处理器220接收的复合写入命令SQ1WCMD，通过顺序地对存储在第一至第四数据缓冲器152至155中的第1-1写入数据DATA1L至第1-4写入数据DATA1M执行SLC写入操作，来将第1-1写入数据DATA1L至第1-4写入数据DATA1M存储在第一SLC页面中(⑥～⑨)，并且当SLC写入操作完成时，通过顺序地对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行第一QLC写入操作来将第1-1写入数据至第1-4写入数据存储在第一QLC页面中(⑩～)。
参照图9B，当对第一SLC页面的下一个，即第二SLC页面的SLC写入操作和第一QLC页面的下一个，即第二QLC页面的第一QLC写入操作完成时，处理器220可以将第1-1写入数据DATA1L至第1-4写入数据DATA1M再次顺序地传输至非易失性存储器装置100(①～④)，并且非易失性存储器装置100可以将从处理器220接收的第1-1写入数据DATA1L至第1-4写入数据DATA1M存储在相应的第一至第四数据缓冲器152至155中(①'～④')。
处理器220可以生成一个第二QLC写入命令Q2WCMD，以用于对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行第二QLC写入操作，并且将生成的第二QLC写入命令Q2WCMD传输至非易失性存储器装置100(⑤)。第二QLC写入命令Q2WCMD可以用于控制非易失性存储器装置100的操作以对第1-1写入数据DATA1L至第1-4写入数据DATA1M顺序地执行第二QLC写入操作。
例如，第二QLC写入命令Q2WCMD可以包括用于指示非易失性存储器装置100对第1-1写入数据DATA1L至第1-4写入数据DATA1M执行第二QLC写入操作的控制信号和指示QLC区域中的、用于第1-1写入数据DATA1L至第1-4写入数据DATA1M的存储位置的地址信息(例如，第一QLC页面的地址信息)。
非易失性存储器装置100可以基于从处理器220接收的第二QLC写入命令Q2WCMD，通过顺序地对存储在第一至第四数据缓冲器152至155中的第1-1写入数据DATA1L至第1-4写入数据DATA1M执行第二QLC写入操作来将第1-1写入数据DATA1L至第1-4写入数据DATA1M存储至第一QLC页面中(⑥ ～⑨)。
根据实施例，如图9A和图9B所示，可以减少从处理器220传输至非易失性存储器装置100的写入命令的数量，因此可以进一步提高写入操作的速度。
图10是示出根据实施例的数据存储装置的操作方法的流程图。将参照图10以及示出用于实施该方法的部件的其它附图一起描述图10的操作方法。
参照图10，在操作S910中，非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100以将从控制器200顺序接收的写入数据存储在页面缓冲器150的相应数据缓冲器152至155中。
然后，在操作S920中，基于从控制器200接收的多个SLC写入命令，控制逻辑170可以控制非易失性存储器装置100以执行将存储在数据缓冲器152至155中的写入数据顺序地写入在存储块BLKo的SLC区域的相应页面(例如，第一SLC页面)中的SLC写入操作。控制逻辑170可以控制页面缓冲器150，使得即使完成对存储在数据缓冲器152至155中的写入数据的所有SLC写入操作之后，存储在数据缓冲器152至155中的数据也不会被删除并且保留在数据缓冲器152至155中。
控制器200的处理器220可以将从主机接收的写入数据和写入数据存储命令传输至非易失性存储器装置100，然后将基于从主机接收的写入请求而生成的多个SLC写入命令传输至非易失性存储器装置100，但其不限于此。
在操作S930中，处理器220可以确定是否完成了对存储在数据缓冲器152至155中的写入数据的所有SLC写入操作。例如，当在操作S920中完成了对传输至非易失性存储器装置100的多个SLC写入命令的所有处理时，处理器220可以确定SLC写入操作完成。当在操作S920中未完成对多个SLC写入命令的所有处理时，处理器220可以确定SLC写入操作未完成。可以基于从非易失性存储器装置100提供的SLC写入命令的状态信息来执行确定是否完成了对SLC写入命令的处理。当确定所有SLC写入操作都完成(S930，是)时，处理器220可以进行至操作S940。当确定并非所有SLC写入操作都完成(S930，否)时，处理器220可以返回到步骤S920并且重复步骤S920直到SLC写入操作完成。
在操作S940中，处理器220可以生成对联接至存储块BLKo的第n字线的一个或多个页面的多个第一QLC写入命令，并且将多个第一QLC写入命令顺序地传输至非易失性存储器装置100。
基于从处理器220接收的第一QLC写入命令，非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100以执行将存储在页面缓冲器150的数据缓冲器152至155中的写入数据顺序地写入在存储块BLKo的QLC区域的相应页面(例如，第一QLC页面)中的第一QLC写入操作。当对存储在数据缓冲器152至155中的写入数据的第一QLC写入操作完成时，控制逻辑170可以控制页面缓冲器150删除存储在数据缓冲器152至155中的所有写入数据。
在操作S950中，处理器220可以生成针对联接至存储块BLKo的第(n-1)字线的一个或多个页面的多个第二QLC写入命令，并且将多个第二QLC写入命令和与该多个第二QLC写入命令对应的多个数据片段顺序地传输至非易失性存储器装置100。当不存在第(n-1)字线时，可以省略操作S940。例如，当第n字线是存储块BLKo的第一字线时，可以省略操作S950。
在操作S950中，在将多个第二QLC写入命令传输至非易失性存储器装置100之前，处理器220可以优先地将与多个第二QLC写入命令相对应的写入数据传输至非易失性存储器装置100。非易失性存储器装置100可以将从处理器220接收的写入数据存储在相应的数据缓冲器152至155中。
基于从控制器200接收的多个第二QLC写入命令，非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100以执行将存储在数据缓冲器152至155中的写入数据写入在存储块BLKo的QLC区域的相应页面中的第二QLC写入操作。
在操作S960中，处理器220可以确定第n字线是否是存储块BLKo的最后字线。当确定第n字线不是最后字线(S960，否)时，处理器220可以进行至操作S970。
在操作S970中，处理器220可以将待存储在与存储块BLKo的第n字线的下一字线(例如，第(n+1)字线)联接的一个或多个页面中的写入数据传输至非易失性存储器装置100。然后，处理器220可以生成多个SLC写入命令以用于对写入数据执行SLC写入操作并且将多个SLC写入命令传输至非易失性存储器装置100。随后，处理器220可以进行至操作S910。可以重复地执行操作S910至S970，直到第n字线是存储块BLKo的最后字线。
在操作S960中，当确定第n字线是最后字线(S960，是)时，处理器220可以进行至操作S980。
在操作S980中，处理器220可以生成针对联接至存储块BLKo的第n字线的一个或多个页面的多个第二QLC写入命令，并且将多个第二QLC写入命令顺序地传输至非易失性存储器装置100。在将多个第二QLC写入命令传输至非易失性存储器装置100之前，处理器220可以优先地将待存储在与第n字线联接的页面中的写入数据传输至非易失性存储器装置100，并且非易失性存储器装置100可以将从处理器220接收的写入数据存储在相应的数据缓冲器152至155中。
基于从控制器200顺序地接收的多个第二QLC写入命令，非易失性存储器装置100的控制逻辑170可以控制非易失性存储器装置100来执行将存储在数据缓冲器152至155中的写入数据顺序地写入在存储块BLKo的QLC区域的相应页面中的第二QLC写入操作。
图11是示出根据实施例的数据存储装置的操作方法的流程图。将参照图1至图9B中的任意一个来描述图11的操作方法。
参照图11，在操作S1010中，基于从主机接收的、针对联接至第n字线的一个或多个页面的写入请求，控制器200的处理器220可以生成用于将写入数据存储在相应页面中的一个或多个写入命令。然后，处理器220可以将生成的写入命令顺序地传输至非易失性存储器装置100。
此处，一个或多个写入命令可以包括如图7A、图8A、图9A和图9B中以及说明书中的相应部分中描述的全部的用于将写入数据存储在非易失性存储器装置100的页面缓冲器150的数据缓冲器152至155中的写入数据存储命令、用于将存储在数据缓冲器中的写入数据存储在SLC页面中的SLC写入命令、用于将存储在数据缓冲器中的写入数据存储在QLC页面中的第一QLC写入命令和第二QLC写入命令、用于SLC写入操作和第一QLC写入操作的复合写入命令等。
在操作S1020中，处理器220可以确认从主机接收的请求之中是否存在具有比写入请求更高优先级的第一请求。例如，处理器220可以通过扫描顺序地排队从主机接收的请求的请求队列(未示出)来确认是否存在第一请求，但不限于此。处理器220可以在顺序地传输写入命令的同时连续地监控在请求队列中排队的请求。
在操作S1030中，处理器220可以确定是否存在第一请求。当确定不存在第一请求(S1030，否)时，处理器220可以进行至操作S1010。当确定存在第一请求(S1030，是)时，处理器220可以进行至操作S1040。
在操作S1040中，处理器220可以基于第一请求生成第一命令，并且将生成的第一命令传输至非易失性存储器装置100。当在非易失性存储器装置100中正在执行针对先前传输的写入命令的操作时，处理器220可以将用于中断针对相应写入命令的操作的挂起命令传输至非易失性存储器装置100，然后将第一命令传输至非易失性存储器装置100。
在操作S1050中，处理器220可以确定第一命令的处理是否完成。当从非易失性存储器装置100接收到包括第一命令的处理完成信息的状态信息时，处理器220可以确定第一命令的处理完成。当确定第一命令的处理完成(S1050，是)时，处理器220可以进行至操作S1060。
在操作S1060中，处理器220可以确定在操作S1010中的、与从主机接收的写入请求对应的写入操作是否完成。当从非易失性存储器装置100接收到包括针对相应写入操作的最后写入命令的处理完成信息的状态信息时，处理器220可以确定写入操作完成。当确定写入操作未完成(S1060，否)时，处理器220可以进行至操作S1020。当确定写入操作完成(S1060，是)时，进程终止。
图12A是示出根据实施例的在数据传送期间优先处理具有高优先级的命令的进程的示图。通过示例的方式，并且在此处描述的上下文中，在传输两个写入数据DATA1L和DATA1LC之后传输具有高优先级的第一命令并且第一命令是读取命令。
参照图12A，处理器220可以将第1-1写入数据DATA1L和第1-2写入数据DATA1LC以及与第1-1写入数据DATA1L和第1-2写入数据DATA1LC对应的写入数据存储命令顺序地传输至非易失性存储器装置100(①和②)。非易失性存储器装置100可以基于写入数据存储命令，将所接收的第1-1写入数据DATA1L和第1-2写入数据DATA1LC顺序地存储在相应的第一和第二数据缓冲器152和153中(①'和②')。
处理器220可以将用于读取预先存储在存储块BLKo的QLC区域中的数据的读取命令RCMD1传输至非易失性存储器装置100(③)。非易失性存储器装置100的控制逻辑170可以基于所接收的读取命令RCMD1来从QLC区域的相应位置读出数据DATA1。然后，控制逻辑170可以将读取数据DATA1存储在页面缓冲器150的第二I/O缓冲器151中(④)，并且将数据DATA1从第二I/O缓冲器151移动到预备数据缓冲器156(④')。随后，控制逻辑170可以通过第一I/O缓冲器157将存储在预备数据缓冲器156中的数据DATA1传输至控制器200(④”)。
图12B是示出根据实施例的在单层单元(SLC)写入操作期间优先处理具有高优先级的命令的进程的示图。通过示例的方式，并且在此处描述的上下文中，在传输两个SLC写入命令SWCMD1L和SWCMD1LC之后传输具有高优先级的第一命令。
参照图12B，处理器220可以将针对第1-1写入数据的SLC写入命令SWCMD1L和针对第1-2写入数据的SLC写入命令SWCMD1LC顺序地传输至非易失性存储器装置100(①和②)。非易失性存储器装置100可以基于所接收的SLC写入命令SWCMD1L和SWCMD1LC来将存储在第一和第二数据缓冲器152和153中的第1-1写入数据DATA1L和第1-2写入数据DATA1LC顺序地存储在SLC区域的相应位置中(①'和②')。
处理器220可以将用于读出预先存储在存储块BLKo的QLC区域中的数据的读取命令RCMD1传输至非易失性存储器装置100(③)。非易失性存储器装置100的控制逻辑170可以基于所接收的命令RCMD1来从QLC区域的相应位置读出数据DATA1。然后，控制逻辑170可以将读取数据DATA1存储在页面缓冲器150的第二I/O缓冲器151中(④)，并且将数据DATA1从第二I/O缓冲器151移动到预备数据缓冲器156(④')。随后，控制逻辑170可以通过第一I/O缓冲器157将存储在预备数据缓冲器156中的数据DATA1传输至控制器200(④”)。
图12C是示出根据实施例的在四层单元(QLC)写入操作期间优先处理具有高优先级的命令的进程的示图。通过示例的方式，并且在此处描述的上下文中，在传输两个第一QLC写入命令QW1CMD1L和QW1CMD1LC之后传输具有高优先级的第一命令。
参照图12C，处理器220可以将针对第1-1写入数据的第一QLC写入命令QW1CMD1L和针对第1-2写入数据的第一QLC写入命令QW1CMD1LC顺序地传输至非易失性存储器装置100(①和②)。非易失性存储器装置100可以基于所接收的第一QLC写入命令QW1CMD1L和QW1CMD1LC，将存储在第一和第二数据缓冲器152和153中的第1-1写入数据DATA1L和第1-2写入数据DATA1LC顺序地存储在QLC区域的相应位置中(①'和②')。
处理器220可以将用于读出预先存储在存储块BLKo的QLC区域中的数据的读取命令RCMD1传输至非易失性存储器装置100(③)。非易失性存储器装置100的控制逻辑170可以基于所接收的命令RCMD1来从QLC区域的相应位置读出数据DATA1。然后，控制逻辑170可以将读取数据DATA1存储在页面缓冲器150的第二I/O缓冲器151中(④)，并且将数据DATA1从第二I/O缓冲器151移动到预备数据缓冲器156(④')。随后，控制逻辑170可以通过第一I/O缓冲器157将存储在预备数据缓冲器156中的数据DATA1传输至控制器200(④”)。
如上所述，当发生在根据写入请求而执行将写入数据存储在存储器中的写入操作期间必须处理具有高优先级的命令的事件时，可以使用空的预备数据缓冲器来优选处理高优先级命令，因此可以提高数据存储装置10的性能。
处理器220可以控制非易失性存储器装置100优先处理第一请求，直到在请求队列中排队的请求之中不存在具有比写入请求更高优先级的第一请求为止。
图13是示出根据实施例的数据处理系统2000的示图。参照图13，数据处理系统2000可以包括主机设备2100和固态驱动器(SSD)2200。
SSD 2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可以控制SSD 2200的全部操作。
缓冲存储器装置2220可以临时存储待存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可以临时存储从非易失性存储器装置2231至223n读取的数据。根据控制器2210的控制，临时存储在缓冲存储器装置2220中的数据可被传输至主机设备2100或非易失性存储器装置2231至223n。
非易失性存储器装置2231至223n可以用作SSD 2200的存储介质。非易失性存储器装置2231至223n可以通过多个通道CH1至CHn联接至控制器2210。一个或多个非易失性存储器装置可以联接至一个通道。联接至一个通道的非易失性存储器装置可以联接至相同的信号总线和相同的数据总线。
电源2240可将通过电源连接器2260输入的电力PWR提供至SSD 2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可供应电力以使得当发生突然断电时SSD 2200能够正常终止。辅助电源1241可以包括能够充电电力PWR的大容量电容器。
控制器2210可通过信号连接器2250与主机设备2100交换信号SGL。信号SGL可以包括命令、地址、数据等。根据主机设备2100和SSD 2200之间的接口方法，信号连接器2250可被配置为各种类型的连接器中的任意一种。
图14是示出图13的控制器2210的示图。参照图14，控制器2210可以包括主机接口2211、控制组件2212、随机存取存储器(RAM)2213、错误校正码(ECC)组件2214和存储器接口2215。
主机接口2211可以根据主机设备2100的协议执行主机设备2100和SSD 2200之间的接口连接。例如，主机接口2211可以通过诸如下列中的任意一个与主机设备2100通信：安全数字协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连(PCI)协议、高速PCI(PCI-e或PCIe)和通用闪存(UFS)协议。主机接口2211可以执行主机设备2100将SSD 2200识别为通用数据存储设备，例如硬盘驱动器HDD的磁盘仿真功能。
控制组件2212可以分析并处理从主机设备2100输入的信号SGL。控制组件2212可以根据用于驱动SSD 2200的固件和/或软件来控制内部功能块的操作。RAM 2213可作为用于驱动该固件或软件的工作存储器而操作。
ECC组件2214可以生成用于待被传输至非易失性存储器装置2231至223n的数据的奇偶校验数据。生成的奇偶校验数据可与该数据一起被存储在非易失性存储器装置2231至223n中。ECC组件2214可以基于奇偶校验数据来检测从非易失性存储器装置2231至223n读取的数据的错误。当检测到的错误在可校正范围内时，ECC组件2214可校正检测到的错误。
存储器接口2215可以根据控制组件2212的控制，将诸如命令和地址的控制信号提供至非易失性存储器装置2231至223n。存储器接口2215可以根据控制组件2212的控制，与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可以将存储在缓冲存储器装置2220中的数据提供至非易失性存储器装置2231至223n或将从非易失性存储器装置2231至223n读取的数据提供至缓冲存储器装置2220。
图15是示出根据实施例的数据处理系统3000的示图。参照图15，数据处理系统3000可以包括主机设备3100和数据存储设备3200。
主机设备3100可以诸如印刷电路板(PCB)的板形式配置。虽然在图15中未示出，但是主机设备3100可以包括被配置为执行主机设备3100的功能的内部功能块。
主机设备3100可以包括诸如插座、插槽或连接器的连接端子3110。数据存储设备3200可以安装在连接端子3110上。
数据存储设备3200可以诸如PCB的板形式配置。数据存储设备3200可以称为存储器模块或存储卡。数据存储设备3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231至3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可以控制数据存储设备3200的全部操作。控制器3210可以具有与图14中所示的控制器2210的配置相同的配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。根据控制器3210的控制，临时存储在缓冲存储器装置3220中的数据可被传输至主机设备3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可以用作数据存储设备3200的存储介质。
PMIC 3240可将通过连接端子3250输入的电力提供至数据存储设备3200的内部。PMIC 3240可以根据控制器3210的控制来管理数据存储设备3200的电力。
连接端子3250可以联接至主机设备3100的连接端子3110。通过连接端子3250，可以在主机设备3100和数据存储设备3200之间传送诸如命令、地址、数据等的信号和电力。根据主机设备3100和数据存储设备3200之间的接口连接方法，连接端子3250可以被配置成各种形式。连接端子3250可以被设置在数据存储设备3200的任意一侧上。
图16是示出根据实施例的数据处理系统4000的示图。参照图16，数据处理系统4000可以包括主机设备4100和数据存储设备4200。
主机设备4100可以诸如印刷电路板(PCB)的板形式配置。虽然在图16中未示出，但是主机设备4100可以包括配置为执行主机设备4100的功能的内部功能块。
数据存储设备4200可以表面安装型封装的形式配置。数据存储设备4200可以通过焊球4250被安装在主机设备4100上。数据存储设备4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可以控制数据存储设备4200的全部操作。控制器4210可以具有与图14中所示的控制器2210相同的配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读取的数据。通过控制器4210的控制，临时存储在缓冲存储器装置4220中的数据可被传输至主机设备4100或非易失性存储器装置4230。
非易失性存储器装置4230可以用作数据存储设备4200的存储介质。
图17是示出根据实施例的包括数据存储设备的网络系统5000的示图。参照图17，网络系统5000可以包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可以响应于多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可将数据提供至多个客户端系统5410至5430。
服务器系统5300可以包括主机设备5100和数据存储设备5200。数据存储设备5200可由图1的数据存储装置10、图13的SSD 2200、图15的数据存储设备3200或图16的数据存储设备4200来配置。
本发明的上述实施例旨在说明而不是限制本发明。各种替代方案和等同方案是可能的。本发明不受本文描述的实施例的限制。本发明也不限于任何特定类型的半导体装置。鉴于本公开，其它添加、减少或修改对于本领域技术人员而言将是显而易见的，并且所有这些都旨在被本发明涵盖到它们落入所附权利要求的范围内的程度。

Claims (19)

1.一种数据存储装置，包括：
非易失性存储器装置，包括至少一个存储块，所述至少一个存储块具有第一区域和第二区域；以及
控制器，生成针对所述第一区域和所述第二区域的多个写入命令，并且将所述多个写入命令传输至所述非易失性存储器装置，
其中所述非易失性存储器装置包括：
页面缓冲器，存储待写入在所述至少一个存储块中的数据；以及
控制逻辑，基于所述多个写入命令来控制所述非易失性存储器装置，以将所述数据写入在所述第一区域中并且将所述数据保留在所述页面缓冲器中，并且将所保留的数据写入在所述第二区域中。
2.根据权利要求1所述的数据存储装置，其中所述多个写入命令包括：
用于将所述数据写入在所述第一区域中的第一组写入命令；以及
用于将所述数据写入在所述第二区域中的第二组写入命令。
3.根据权利要求2所述的数据存储装置，其中当所述第一组写入命令的处理完成时，所述控制器生成所述第二组写入命令，并且将所述第二组写入命令传输至所述非易失性存储器装置。
4.根据权利要求2所述的数据存储装置，其中当所述第一组写入命令和所述第二组写入命令是与联接至第n字线的一个或多个页面相关的写入命令，n是大于1的自然数时，并且
当所述第二组写入命令的所有处理完成时，
所述控制器生成针对联接至第(n-1)字线的一个或多个页面的第三组写入命令，并且将所述第三组写入命令传输至所述非易失性存储器装置。
5.根据权利要求4所述的数据存储装置，其中所述第一区域包括每个待存储1位数据的存储器单元，并且所述第二区域包括每个待存储m位数据的存储器单元，其中m是2或更大的自然数。
6.根据权利要求5所述的数据存储装置，其中所述第一组写入命令包括用于将所述1位数据存储在所述第一区域的相应页面中的写入命令，所述第二组写入命令包括用于首次将所述m位数据存储在所述第二区域的相应第一页面中的写入命令，并且所述第三组写入命令包括用于第二次将所述m位数据存储在所述第二区域的所述第一页面中的写入命令。
7.根据权利要求4所述的数据存储装置，其中所述控制器确定所述第n字线是否是最后字线，并且当所述第n字线是所述最后字线时，所述控制器生成针对联接至所述第n字线的一个或多个页面的第三组写入命令，并且将所述第三组写入命令传输至所述非易失性存储器装置。
8.根据权利要求1所述的数据存储装置，其中所述页面缓冲器包括：
第一输入/输出缓冲器，将数据传输至所述控制器并且从所述控制器接收数据；
多个数据缓冲器，数据待被存储在所述多个数据缓冲器中；以及
第二输入/输出缓冲器，将数据传输至所述至少一个存储块并且从所述至少一个存储块接收数据。
9.根据权利要求1所述的数据存储装置，其中所述控制器确定在所述多个写入命令之中是否存在具有比剩余写入命令更高优先级的第一命令，当存在所述第一命令时优先将所述第一命令传输至所述非易失性存储器装置，并且当所述第一命令的处理完成时将所述剩余写入命令传输至所述非易失性存储器装置。
10.一种操作数据存储装置的方法，所述数据存储装置包括非易失性存储器装置和控制器，所述非易失性存储器装置包括至少一个存储块，所述至少一个存储块具有第一区域和第二区域，并且所述控制器控制所述非易失性存储器装置，所述方法包括：
执行第一写入操作，所述第一写入操作包括基于从所述控制器提供的多个写入命令来将数据写入在所述第一区域中，并且将所述数据保留在所述非易失性存储器装置的页面缓冲器中；以及
执行第二写入操作，所述第二写入操作包括基于所述多个写入命令来将所保留的数据写入在所述第二区域中。
11.根据权利要求10所述的方法，其中所述多个写入命令包括：
用于将所述数据写入在所述第一区域中的第一组写入命令；以及
用于将所述数据写入在所述第二区域中的第二组写入命令。
12.根据权利要求11所述的方法，其中执行所述第一写入操作进一步包括：确定是否完成所述第一写入操作的执行。
13.根据权利要求12所述的方法，进一步包括：当完成所述第一写入操作的执行时，由所述控制器生成所述第二组写入命令并且将所述第二组写入命令传输至所述非易失性存储器装置。
14.根据权利要求11所述的方法，进一步包括：当所述第一组写入命令和所述第二组写入命令是与联接至第n字线的一个或多个页面相关的写入命令，n是大于1的自然数时，
在执行所述第二写入操作之后，基于从所述控制器提供的、针对联接至第(n-1)字线的一个或多个页面的第三组写入命令，对联接至所述第(n-1)字线的一个或多个页面执行第三写入操作。
15.根据权利要求14所述的方法，其中所述第一区域包括每个待存储1位数据的存储器单元，并且所述第二区域包括每个待存储m位数据的存储器单元，其中m是2或更大的自然数。
16.根据权利要求15所述的方法，其中所述第一组写入命令包括用于将所述1位数据存储在所述第一区域的相应页面中的写入命令，所述第二组写入命令包括用于首次将所述m位数据存储在所述第二区域的相应第一页面中的写入命令，并且所述第三组写入命令包括用于第二次将所述m位数据存储在所述第二区域的所述第一页面中的写入命令。
17.根据权利要求14所述的方法，进一步包括：在执行所述第三写入操作之后，
确定所述第n字线是否是最后字线；以及
当所述第n字线是最后字线时，基于从所述控制器提供的、针对联接至所述第n字线的一个或多个页面的所述第三组写入命令，对联接至所述第n字线的一个或多个页面执行所述第三写入操作。
18.根据权利要求10所述的方法，进一步包括：由所述控制器确定在所述多个写入命令之中是否存在具有比剩余写入命令更高优先级的第一命令，当存在所述第一命令时优先将所述第一命令传输至所述非易失性存储器装置，并且当所述第一命令的处理完成时将所述剩余写入命令传输至所述非易失性存储器装置。
19.一种数据存储装置，包括：
存储器装置，包括页面缓冲器、第一存储器区域和第二存储器区域；以及
控制器，控制所述存储器装置以执行写入操作，
其中所述存储器装置：
从所述控制器接收写入数据；
将所述写入数据存储在所述页面缓冲器中；
将所存储的数据写入在所述第一存储器区域中；
将所写入的数据保留在所述页面缓冲器中；并且
将所保留的数据写入在所述第二存储器区域中。
CN201910339626.8A 2018-04-30 2019-04-25 数据存储装置及其操作方法 Active CN110413222B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0049934 2018-04-30
KR20180049934 2018-04-30
KR10-2018-0128041 2018-10-25
KR1020180128041A KR102643067B1 (ko) 2018-04-30 2018-10-25 데이터 저장 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
CN110413222A true CN110413222A (zh) 2019-11-05
CN110413222B CN110413222B (zh) 2023-06-30

Family

ID=68292571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910339626.8A Active CN110413222B (zh) 2018-04-30 2019-04-25 数据存储装置及其操作方法

Country Status (2)

Country Link
US (1) US10877697B2 (zh)
CN (1) CN110413222B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111913662A (zh) * 2020-07-29 2020-11-10 深圳忆联信息系统有限公司 Slc写性能提升方法、装置、计算机设备及存储介质
CN113138712A (zh) * 2020-01-20 2021-07-20 爱思开海力士有限公司 非易失性存储器装置及包括该非易失性存储器装置的存储器系统

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7353934B2 (ja) 2019-11-19 2023-10-02 キオクシア株式会社 メモリシステムおよび制御方法
KR20210083428A (ko) * 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치, 및 이를 포함하는 전자 기기
KR20230019716A (ko) * 2021-08-02 2023-02-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11966626B2 (en) * 2022-05-13 2024-04-23 Western Digital Technologies, Inc. Hybrid terabytes written (TBW) storage systems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010044620A (ja) * 2008-08-13 2010-02-25 Toshiba Corp 半導体装置
CN102290105A (zh) * 2010-03-09 2011-12-21 三星电子株式会社 具有多位存储器件的数据存储系统及其操作方法
US20140244903A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Controller, semiconductor storage device and method of controlling data writing
US20150046638A1 (en) * 2013-08-09 2015-02-12 Samsung Electronics Co., Ltd. Multi-bit memory device and on-chip buffered program method thereof
CN106406749A (zh) * 2015-07-31 2017-02-15 爱思开海力士有限公司 存储系统及其操作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8667493B2 (en) * 2010-05-07 2014-03-04 Advanced Micro Devices, Inc. Memory-controller-parallelism-aware scheduling for multiple memory controllers
US9311969B2 (en) * 2011-07-22 2016-04-12 Sandisk Technologies Inc. Systems and methods of storing data
US9117530B2 (en) * 2013-03-14 2015-08-25 Sandisk Technologies Inc. Preserving data from adjacent word lines while programming binary non-volatile storage elements
JP2019057352A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 メモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010044620A (ja) * 2008-08-13 2010-02-25 Toshiba Corp 半導体装置
CN102290105A (zh) * 2010-03-09 2011-12-21 三星电子株式会社 具有多位存储器件的数据存储系统及其操作方法
US20140244903A1 (en) * 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Controller, semiconductor storage device and method of controlling data writing
US20150046638A1 (en) * 2013-08-09 2015-02-12 Samsung Electronics Co., Ltd. Multi-bit memory device and on-chip buffered program method thereof
CN106406749A (zh) * 2015-07-31 2017-02-15 爱思开海力士有限公司 存储系统及其操作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113138712A (zh) * 2020-01-20 2021-07-20 爱思开海力士有限公司 非易失性存储器装置及包括该非易失性存储器装置的存储器系统
CN111913662A (zh) * 2020-07-29 2020-11-10 深圳忆联信息系统有限公司 Slc写性能提升方法、装置、计算机设备及存储介质
CN111913662B (zh) * 2020-07-29 2023-07-04 深圳忆联信息系统有限公司 Slc写性能提升方法、装置、计算机设备及存储介质

Also Published As

Publication number Publication date
US10877697B2 (en) 2020-12-29
CN110413222B (zh) 2023-06-30
US20190332327A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
CN110413222A (zh) 数据存储装置及其操作方法
CN110083545A (zh) 数据存储装置及其操作方法
US10902924B2 (en) Memory system varying pass voltage based on erase count of target memory block and operating method thereof
CN113220220B (zh) 控制器、控制器的操作方法及包括该控制器的存储装置
CN110196823A (zh) 电子装置及其操作方法
CN110413446B (zh) 数据存储设备及其操作方法
CN109933280A (zh) 数据存储装置及其操作方法
CN109992201A (zh) 数据存储设备及其操作方法
CN109407966B (zh) 数据存储装置及其操作方法
CN109992202A (zh) 数据存储设备、其操作方法以及包括其的数据处理系统
CN108459978A (zh) 包括非易失性存储器装置的数据存储装置及其操作方法
CN108694980A (zh) 数据存储装置及其操作方法
CN110489056A (zh) 控制器以及包括该控制器的存储器系统
CN110010185A (zh) 存储器系统及其操作方法
CN110286847A (zh) 数据存储装置及其操作方法
CN109240937A (zh) 数据存储装置及其操作方法
CN109147854A (zh) 数据存储装置及其操作方法
KR20210144249A (ko) 저장 장치 및 이의 동작 방법
US20220113909A1 (en) Operating method of host device and storage device using credit
CN110047553A (zh) 数据处理系统及其操作方法
CN109426453A (zh) 数据存储装置及其操作方法
TWI813669B (zh) 資料儲存裝置及其操作方法
US20230084601A1 (en) Memory controller, memory system and operating method of the memory system
CN110456981A (zh) 存储器系统、存储器系统的操作方法以及电子装置
CN109656471A (zh) 数据存储设备及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant