JP2010044620A - 半導体装置 - Google Patents
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Abstract
【解決手段】2ビット以上のデータを保持可能な第1メモリブロックBLK1と、1ビットのデータを保持可能な第2メモリブロックBLK2とを有し、ページ単位でデータをプログラム可能な不揮発性半導体メモリ11と、前記不揮発性半導体メモリ11にデータのプログラムを命令するコントローラ12とを具備し、前記第1メモリブロックBLK1において前記ページは前記データのビット毎に割り当てられ、且つビット毎に書き込みに要する時間が異なり、書き込みデータの最終ページが前記書き込みに要する時間の最も長いビットに相当する場合、前記コントローラ12は前記不揮発性半導体メモリ11に対して、前記第2メモリブロックのいずれかのページにプログラムを実行するよう命令する。
【選択図】図8
Description
この発明の第1の実施形態に係る半導体装置について、図1を用いて説明する。図1は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステムは、メモリカード1及びホスト機器2を備えている。ホスト機器2は、ホストバスインタフェース(以下、単にホストバスと呼ぶことがある)14を介して接続されるメモリカード1に対しアクセスを行うためのハードウェアおよびソフトウェアを備えている。メモリカード1は、ホスト機器2に接続された時に電源供給を受けて動作し、ホスト機器2からのアクセスに応じた処理を行う。
メモリカード1は、ホスト機器2とホストバスインタフェース14を介して情報の授受を行う。メモリカード1は、NAND型フラッシュメモリチップ(単にNAND型フラッシュメモリ、またはフラッシュメモリと呼ぶことがある)11、フラッシュメモリチップ11を制御するカードコントローラ12、および複数の信号ピン(第1ピン乃至第9ピン)13を備えている。
次に、図1に示すメモリカード1の備えるカードコントローラの内部構成について図3を用いて説明する。図3はカードコントローラ12のブロック図である。
次に、NAND型フラッシュメモリ11の内部構成について簡単に説明する。図4はNAND型フラッシュメモリ11のブロック図である。図示するようにNAND型フラッシュメモリ11は、メモリセルアレイ30、ロウデコーダ31、ページバッファ32、及びデータキャッシュ33を備えている。
まずメモリセルアレイ30について説明する。メモリセルアレイ30は、第1メモリブロックBLK1及び第2メモリブロックBLK2を備えている。図4では第1メモリブロックBLK1が複数あり、第2メモリブロックBLK2が1つである場合を例示しているが、いずれも1つ以上あれば良い。第1メモリブロックBLK1及び第2メモリブロックBLK2の構成は基本的に同じであるので、以下では両者を区別しない場合には、共にメモリブロックBLKと呼ぶことにする。
次に図4に戻って、NAND型フラッシュメモリ11の備えるロウデコーダ31について説明する。ロウデコーダ31は、カードコントローラ12からロウアドレスを受信し、デコードする。ロウアドレスには、いずれかのメモリブロックBLKを指定するブロックアドレスと、いずれかのページを指定するページアドレスとを含む。そして、ロウデコーダ31はロウアドレスに基づいて、いずれかのメモリブロックBLKにおけるいずれかのワード線WLを選択する。
データキャッシュ33は、ページサイズのデータを一時的に保持可能とされている。
ページバッファ32は、ページサイズのデータを一時的に保持可能とされている。
次に、上記構成のメモリカード1におけるデータのプログラム方法について説明する。まず、カードコントローラ12が主体となって行う処理について説明する。
図8は、データのプログラム時においてカードコントローラ12の行う処理を示すフローチャートである。
次に、NAND型フラッシュメモリ11が主体となって行う処理について、図10を用いて説明する。図10は、フラッシュメモリ11における処理を示すフローチャートである。
上記プログラム動作の具体例について、図11乃至図15を用いて説明する。図11は、本実施形態に係るメモリシステムの処理の流れを示すタイミングチャートであり、ホスト機器2から図10を用いてメモリコントローラ12へのデータの流れ(ホストバス14上のデータの流れ)、メモリコントローラ12からNAND型フラッシュメモリ11のデータキャッシュ33へのデータの流れ(NANDバス15上のデータの流れ)、及びNAND型フラッシュメモリ11の動作の流れを示す。また図12乃至図15はメモリシステムのブロック図であり、図中において斜線で示した領域は、書き込みデータがプログラムされたページを示す。以下では、1ページのデータサイズを16KBとし、ホスト機器2からページサイズのデータについての書き込みアクセスが4回、行われた場合を例に説明する。
まず時刻t0〜t4の様子について、図11及び図12を用いて説明する。図示するように、時刻t0においてホスト機器2からメモリカード1に対して書き込みアクセスがなされ、16KBの書き込みデータWD1が転送される。そして、カードコントローラ12は第1書き込み命令INST1及び第1ロウアドレスRA1を発行し、これをフラッシュメモリ11へ出力する。第1ロウアドレスは、第1メモリブロックBLK1のページPG0に相当すると仮定する。
次に時刻t4〜t8の様子について、図11及び図13を用いて説明する。図示するように、書き込みデータWD1の書き込みが終了した時刻t4において、ホスト機器2からメモリカード1に対して次の書き込みアクセスがなされ、16KBの書き込みデータWD2が転送される。そして、カードコントローラ12は第1書き込み命令INST1及び第1ロウアドレスRA1を発行し、これをフラッシュメモリ11へ出力する。第1ロウアドレスは、第1メモリブロックBLK1のページPG1に相当する。
次に時刻t8〜t12の様子について、図11及び図14を用いて説明する。図示するように、書き込みデータWD2の書き込みが終了した時刻t8において、ホスト機器2からメモリカード1に対して次の書き込みアクセスがなされ、16KBの書き込みデータWD3の転送が開始される。
次に時刻t12〜t13の様子について、図11及び図15を用いて説明する。図示するように、書き込みデータWD3は、データキャッシュ33からページバッファ32へ転送される。また既に発行された第1ロウアドレスRA1は、第1メモリブロックBLK1におけるページPG2、すなわち上位ページに相当する。従ってカードコントローラ12は、ロウアドレス変更命令INST_RA及び第2ロウアドレスRA2を発行し、フラッシュメモリ11へ出力する。引き続きカードコントローラ12は第2書き込み命令INST2=“10H”を発行し、フラッシュメモリ11へ出力する。第2ロウアドレスRA2は、第2メモリブロックBLK2の例えばページPG1に相当すると仮定する。
時刻t13〜t18の動作は、上記説明した時刻t8〜t13と同様である。すなわち、時刻t13〜t17の期間において、第2メモリブロックBLK2のページPG1にプログラムされた書き込みデータWD3が、第1メモリブロックBLK1のページPG2にコピーされる。そしてコピー動作の後、書き込みデータWD4が第1メモリブロックBLK1のページPG3に書き込まれる。勿論、書き込みデータWD3を上位ページにコピーする際に発行される第2書き込み命令INST2は、キャッシュプログラムコマンド“15H”である。
上記構成のメモリシステムであると、下記の効果が得られる。
(1)データの書き込み速度を向上出来る。
本実施形態に係るメモリシステムであると、図11に示すように、プログラム動作の最終ページが第1メモリブロックBLK1における上位ページまたは中位ページであった場合、このデータを第2メモリブロックBLK2に一時的に保持させる。すなわち、第2メモリブロックBLK2をキャッシュ領域として使用する。第2メモリブロックBLK2は、データを2値で保持する。他方、最終ページが第1メモリブロックBLK1における下位ページであった場合、このデータはそのまま第1メモリブロックBLK1にプログラムする。つまり、ホスト機器2から与えられた書き込みデータは、まず第1メモリブロックBLK1の下位ページまたは第2メモリブロックBLK2のいずれかのページにプログラムされる。
次に、この発明の第2の実施形態に係る半導体装置について説明する。本実施形態は、上記第1の実施形態におけるコピー動作の際に、データキャッシュ33或いはページバッファ32に残った書き込みデータを使用するものである。以下では、第1の実施形態と異なる点についてのみ説明する。
(2)データの書き込み速度を更に向上出来る。
本実施形態に係るメモリシステムであると、書き込みデータを第2メモリブロックBLK2にプログラムした後、データキャッシュ33或いはページバッファ32に残っている書き込みデータを第1メモリブロックBLK1に書き込んでいる。つまり、カードコントローラ12から転送された書き込みデータを、2回の書き込み動作に利用する。
リードイネーブル信号/REは、メモリコントローラ12がNAND型フラッシュメモリ11からデータを読み出す際に“L”レベルとされる。そして/RE=“L”とされることで、NAND型フラッシュメモリ11から例えば8ビットのデータIO0〜IO7が出力される。
ライトイネーブル信号/WEは、メモリコントローラ12がNAND型フラッシュメモリ11にデータを書き込む際に“L”レベルとされる。そして/WE=“L”とされることで、NAND型フラッシュメモリ11は、メモリコントローラ12から出力されたデータIO0〜IO7を取り込む。
コマンドラッチイネーブル信号CLEは、/WEを“L”レベルとした際に、NAND型フラッシュメモリ11への入力データがコマンドであるか否かを示す。すなわち、CLE=“H”の場合、データIO0〜IO7はコマンドである。
アドレスラッチイネーブル信号ALEは、/WEを“L”レベルとした際に、NAND型フラッシュメモリ11への入力データがアドレスであるか否かを示す。すなわち、ALE=“H”の場合、データIO0〜IO7はアドレスである。
Claims (5)
- 2ビット以上のデータを保持可能な複数のメモリセルを備えた第1メモリブロックと、1ビットのデータを保持可能な複数のメモリセルを備えた第2メモリブロックとを有し、前記第1、第2メモリブロックに対して複数の前記メモリセルの集合であるページ単位でデータをプログラム可能な不揮発性半導体メモリと、
ホスト機器から受信した書き込みデータを前記不揮発性半導体メモリへ供給し、前記第1メモリブロックまたは第2メモリブロックへの前記書き込みデータのプログラムを、前記ページ毎に前記不揮発性半導体メモリに命令するコントローラと
を具備し、前記第1メモリブロックにおいて前記ページは、保持可能な前記データのビット毎に割り当てられ、且つビット毎に書き込みに要する時間が異なり、
前記書き込みデータの最終ページが、前記書き込みに要する時間の最も長いビットに相当する場合、前記コントローラは前記不揮発性半導体メモリに対して、当該データについてのプログラムを前記第2メモリブロックのいずれかのページに実行するよう命令する
ことを特徴とする半導体装置。 - 前記コントローラは、前記ページ単位のデータ及び前記第1メモリブロック内のいずれかのページを指定する第1ロウアドレスを、前記不揮発性半導体メモリに対して転送可能とされ、且つ転送した前記第1ロウアドレスの変更命令と、前記第2メモリブロック内のいずれかのページを指定する第2ロウアドレスとを発行可能とされ、
前記コントローラは、前記最終ページに相当する前記第1ロウアドレスが、前記書き込みに要する時間の最も長いビットに相当する場合、前記データ及び前記第1ロウアドレスの転送に引き続き、前記変更命令及び前記第2ロウアドレスを発行して前記不揮発性半導体メモリへ供給し、
前記不揮発性半導体メモリは、前記変更命令が発行されない際には前記第1ロウアドレスに対応する第1ページに対して前記プログラムを実行し、前記変更命令が発行された際には前記第2ロウアドレスに対応する第2ページに対して前記プログラムを実行する
ことを特徴とする請求項1記載の半導体装置。 - 前記不揮発性半導体メモリは、前記第2ページに前記プログラムを実行した後、当該第2ページにプログラムされたデータを、前記第1ページにコピーする
ことを特徴とする請求項2記載の半導体装置。 - 前記不揮発性半導体メモリは、前記ページ単位で前記コントローラとの間のデータの授受を可能とされ、且つ1ページ分のデータを保持可能なバッファ回路を更に備え、
プログラム時において、前記コントローラから前記バッファ回路に転送されたデータが、前記メモリセルにプログラムされ、
前記不揮発性半導体メモリは、前記第2ページの前記データを前記第1ロウアドレスに相当するページにコピーする際、前記第2ページにプログラムを実行する際に前記バッファ回路に転送されたデータを用いて、前記第1ページに対するプログラムを実行する
ことを特徴とする請求項3記載の半導体装置。 - 前記不揮発性半導体メモリと前記コントローラとの間を接続する第1バスを更に備え、
前記第1バスのバス幅は、前記コントローラと前記ホスト機器との間を接続する第2バスのバス幅よりも大きい
ことを特徴とする請求項1記載の半導体装置。
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