TWI509617B - 快閃記憶體裝置及快閃記憶體的資料存取方法 - Google Patents

Description

快閃記憶體裝置及快閃記憶體的資料存取方法

本發明係關於快閃記憶體的資料存取機制，尤指一種快閃記憶體的資料存取方法以及快閃記憶體裝置。

一般來說，目前現有技術中，為了增加儲存的容量，現有的快閃記憶體之儲存單元可以通過多層式儲存元件來實現之，多層式儲存元件例如是多階儲存單元(Multi-Level Cell,MLC)或是三階儲存單元(Triple-Level Cell,TLC)，然而，使用多層式儲存單元來儲存資料雖然可以實現較大的資料儲存空間，但是相對來說，亦需要付出較長的資料讀寫/存取時間，換言之，使用多層式儲存單元所實現的快閃記憶體，其整體資料的讀寫效率會較低，當使用者透過主機端發送並寫入一筆資料至快閃記憶體的控制器，之後再透過該控制器寫入該筆資料至該快閃記憶體時，如果該快閃記憶體的資料讀寫效率偏低，則主機端需要等候該筆資料寫入完成後才能發送並寫入下一筆的資料至快閃記憶體的控制器，因此，對使用者來說，當寫入一連串的資料至快閃記憶體時，相對應地需要等候更長的時間以完成寫入該一連串資料的操作，如此一來，雖然多層式儲存單元實現了較大的資料儲存空間，然而亦造成了資料讀寫效率偏低、資料讀寫時需要較長等候時間的缺點。

因此，本發明的目的之一在於提供一種快閃記憶體裝置以及快閃記憶體的資料存取方法，以解決前述的資料讀寫效率偏低、資料讀寫時需要較長等候時間的缺點。

根據本發明的實施例，係揭露了一種快閃記憶體的資料存取方法，該資料存取方法包含有：使用一快閃記憶體控制器接收主機端的第一資料；從該快閃記憶體控制器傳輸並寫入該第一資料至該快閃記憶體的單層式儲存單元；以及當該快閃記憶體控制器接收該主機端的第二資料時，同時使用該快閃記憶體控制器執行一複製回存程序(copy back program)，將該單層式儲存單元中所儲存的該第一資料之至少一部分合併寫入(merge)至多層式儲存單元中。

根據本發明的實施例，揭露了一種快閃記憶體裝置，該快閃記憶體裝置包含有一快閃記憶體以及一快閃記憶體控制器，其中該快閃記憶體用以儲存資料，以及該快閃記憶體控制器耦接於該快閃記憶體並用以從接收一主機端的第一資料，以及接著傳輸並寫入該第一資料至該快閃記憶體的單層式儲存單元，當該快閃記憶體控制器接收該主機端的第二資料時，該快閃記憶體控制器同時執行一複製回存程序，將該快閃記憶體之該單層式儲存單元中所儲存的該第一資料之至少一部分合併寫入至該快閃記憶體的多層式儲存單元中。

根據本發明的實施例，本發明之實施例的優點在於，當快閃記憶體進行從單層式儲存單元至多層式儲存單元的資料合併寫入時同時使快閃記憶體控制進行接收來自於主機端的寫入資料，因此，主機端不需等候過長的時間，可提升快閃記憶體裝置的整體資料讀寫效率，此外，通過搭配資料快取機制，使資料合併寫入時同時使快閃記憶體接收來自於控制器的寫入資料，可更加提升整體的資料讀寫效率。

100‧‧‧快閃記憶體裝置

105‧‧‧快閃記憶體控制器

110‧‧‧快閃記憶體

115‧‧‧主機端

1051、1103‧‧‧緩衝器

1101A~1101C‧‧‧單層式儲存單元

1102‧‧‧多層式儲存單元

第1圖為本發明一較佳實施例之快閃記憶體裝置的示意圖。

第2圖為第1圖所示之快閃記憶體裝置之資料寫入時序的第一實施例示意圖。

第3圖為第1圖所示之快閃記憶體裝置之資料寫入時序的第二實施例示意圖。

第4圖為第1圖所示之快閃記憶體裝置之資料寫入時序的第三實施例示意圖。

第5圖為第1圖所示之快閃記憶體裝置之資料寫入時序的第四實施例示意圖。

第6圖為第1圖所示之快閃記憶體裝置之資料寫入時序的第五實施例示意圖。

第7圖為第1圖所示之快閃記憶體裝置之資料寫入時序的第六實施例示意圖。

第8A、8B圖分別為第1圖所示之快閃記憶體裝置在不通過資料快取操作以及通過資料快取操作分別進行資料寫入之資料寫入時序的相對應實施例示意圖。

第9圖至第11圖分別為第1圖所示之快閃記憶體裝置通過資料快取操作進行資料寫入之資料寫入時序的不同實施例示意圖。

請參照第1圖，第1圖是本發明一較佳實施例之快閃記憶體裝置100的示意圖。快閃記憶體裝置100包含有一快閃記憶體控制器105與一快閃記憶體110，快閃記憶體裝置100係外部電性連接至一主機端115，快閃記憶體控制器105包含有一緩衝器1051，快閃記憶體110包含有多個單層式儲存單元(Single-Level Cell,SLC)1101A~1101C、多個多層式儲存單元1102(在此僅繪示一個代表之)、一個緩衝器1103(可內建有資料快取機制)，一筆資料儲存在快閃記憶體110時係儲存於多個多層式儲存單元1102中，本實施例中，多層式儲存單元1102係為三層式儲存單元(Triple-Level Cell,TLC)，並搭配使用三個單層式儲存單元1101A~1101C來實現較高資料寫入速度的效能，然而，此並非是本發明的限制，其他實施例中，多層式儲存單元1102可以是兩層式儲存單元(Multi-Level Cell,MLC)，並搭配使用兩個單層式儲存單元1101A、1101B來實現較高資料寫入速度的效能，換言之，本發明並沒有限定單層式儲存單元的個數或是多層式儲存單元的實現方式，任何可能的 設計實現方式均符合本發明的精神。

對於資料的寫入而言，主機端115會先發送一寫入命令至快閃記憶體控制器105，告知快閃記憶體控制器105欲進行一筆資料的寫入，同時主機端115也會將所欲寫入的該筆資料傳送至快閃記憶體控制器105，通過緩衝器1051暫存並緩衝所欲寫入的該筆資料，之後快閃記憶體控制器105會傳輸並寫入緩衝器1051所暫存的該筆寫入資料至快閃記憶體110中，本發明的實施例中，為了減少等候快閃記憶體資料110的資料寫入時間並提高快閃記憶體控制器105的工作效率，快閃記憶體控制器105將緩衝器1051所暫存的寫入資料寫入至快閃記憶體110時，先將該筆資料寫入至快閃記憶體110中的多個單層式儲存單元1101A~1101C，之後再將單層式儲存單元1101A~1101C所暫存的該筆資料合併寫入(Merge)至三層式儲存單元1102中，快閃記憶體控制器105在執行快閃記憶體110的合併寫入操作時，該筆資料會由單層式儲存單元1101A~1101C讀取出並暫存於快閃記憶體110的緩衝器1103內，接著在從緩衝器1103將該筆資料寫入至三層式儲存單元1102，換言之，合併寫入操作係通過快閃記憶體110的緩衝器1103來實現，而並非佔用到快閃記憶體控制器105的緩衝器1051之儲存空間，因此，在執行上述合併寫入操作時，同時快閃記憶體控制器105可以通過緩衝器1051來緩衝並暫存來自於主機端115的下一筆寫入資料，因此，快閃記憶體控制器105不需要完全等候快閃記憶體110的三層式儲存單元1102之資料寫入所佔用的時間，而在三層式儲存單元1102之資料寫入的同時，快閃記憶體控制器105可以緩衝下一筆寫入資料，因此，整體來說，快閃記憶體控制器105具有更高的工作效率，使得快閃記憶體裝置100可以符合更高等級的傳輸速率分類標準，舉例來說，可以達到並符合快閃記憶體Class 4的傳輸速率標準(每秒的讀寫速率規定為4 MB/sec)。

以下具體說明本案的實現方式。舉例來說，主機端115係依序傳輸第一筆寫入資料、第二筆寫入資料、第三筆寫入資料至快閃記憶體控制器105，對於每一筆寫入資料，快閃記憶體控制器105係先接收該筆寫入資料，之後接著將該筆資料傳輸並寫入至快閃記憶體110的一個單層式儲存單元中，例如，快閃記憶體控制器105係將第一筆寫入資料傳輸並寫入至一單層式儲存單元(1101A~1101C的其中之一)，接著，當快閃記憶體控制器105接收主機端115的第二筆寫入資料時，同時快閃記憶體控制器105會啟動並執行快閃記憶體110的一複製回存程序(copy back program)，將快閃記憶體110之該單層式儲存單元中所儲存的該第一筆寫入資料之至少一部分合併寫入至快閃記憶體110的多層式儲存單元1102中，而該複製回存程序係通過快閃記憶體110之緩衝器1103來實現合併寫入的操作，不會佔用到快閃記憶體控制器105的緩衝器1051。需注意的是，本實施例中，快閃記憶體110中用以儲存資料的儲存單元係以三層式儲存單元來實現，合併寫入第一筆寫入資料之至少一部分時係將第一筆資料的低位元(Least Significant Bit,LSB)、中位元(Central Significant Bit,CSB)或高位元(Most Significant Bit,MSB)的至少其中之一資料合併寫入至三層式儲存單元1102中，換言之，該筆寫入資料的一部分包括有低位元、中位元或是高位元的資料。在此需注意的是，合併寫入低位元、中位元及高位元資料的操作可以分別視為第一次、第二次及第三次的合併寫入操作，然而，第一次、第二次及第三次的合併寫入操作在資料寫入順序來說，並非是將資料合併寫入至同一字線(word line)上，而是依照一特定順序來進行資料的合併寫入，然而這並非是本發明的重點，為了省略篇幅，在此不另贅述。

請參照第2圖，第2圖是第1圖所示之快閃記憶體裝置100之資料寫入時序的第一實施例示意圖。如第2圖所示，斜線所示部分R1~R3分別是主機端115通過寫入命令將一筆資料傳輸並暫存於快閃記憶體控制器105 之緩衝器1051所花的時間，該筆資料例如是兩個16KB的資料，換言之，主機端115每次係通過該寫入命令執行32KB的資料寫入，將32KB的資料傳輸並暫存至緩衝器1051，圓點所示部分Y1~Y3分別為快閃記憶體控制器105將暫存的該筆資料轉送並寫入至快閃記憶體110之單層式儲存單元所花的時間，交叉線所示部分為快閃記憶體110啟動複製回存程序以執行合併寫入操作所花的時間，其中B0、B1、B2為第一次的合併寫入操作所花的時間(寫入低位元資料)，而B0’、B1’、B2’為第二次的合併寫入操作所花的時間(寫入中位元資料)，B0”、B1”、B2”為第三次的合併寫入操作所花的時間(寫入高位元資料)，如第2圖所示，在時間點t1時，主機端115通過一寫入命令執行32KB的資料寫入，將32KB的資料R1傳輸至快閃記憶體控制器105，同時快閃記憶體110的複製回存程序被啟動、執行三次的合併寫入操作，將先前儲存在單層式儲存單元中的前一筆資料合併寫入至三層式儲存單元中，B0、B0’、B0”分別為前一筆資料從單層式儲存單元合併寫入至三層儲存單元所花費的時間(分別是寫入低、中、高位元資料所花的時間)，等到高位元資料的合併寫入操作結束，快閃記憶體控制器105將暫存的32KB資料傳輸並寫入至快閃記憶體115，Y1是該筆資料的傳輸、寫入時間，而在Y1結束後，時間點t2時，主機端115會通過下一寫入命令將下一筆資料R2傳輸並寫入至緩衝器1051，同時快閃記憶體110的複製回存程序被啟動、執行三次的合併寫入操作，將先前儲存在單層式儲存單元中的前一筆資料合併寫入至三層式儲存單元中，B1、B1’、B1”分別為對應於時間R1之寫入資料從單層式儲存單元合併寫入至三層式儲存單元所花費的時間，以此類推。由上可知，在第2圖的實施例中，主機端115通過寫入命令將一筆資料傳輸並寫入至緩衝器1051的時間會分別和三次合併寫入操作所花的時間重疊，亦即，一筆資料傳輸並寫入至緩衝器1051，同時會進行合併寫入操作。需注意的是，第2圖的實施例係在快閃記憶體110的複製回存程序執行完三次的合併寫入操作後，才轉而進行單層式儲存單元的資料寫入，然此並非是本發明的限制。另 外，如果時間R1、R2所接收的資料分別視為第一資料、第二資料，則快閃記憶體控制器105開始接收主機端115的一第二資料的時點(R2的起點)係實質上相同於快閃記憶體控制器105開始執行複製回存程序將單層式儲存單元中所儲存的第一資料之至少一部分合併寫入至多層式儲存單元中的時點(B1的起點)。

此外，其他實施例中，當主機端115通過寫入命令將32KB資料傳輸並寫入至緩衝器1051的時間可以只和兩次合併寫入操作所花的時間重疊，例如，一筆資料傳輸並寫入至緩衝器1051時，進行第一與第二次的合併寫入操作，寫入低位元與中位元的資料，而第三次的合併寫入操作(寫入高位元資料)則在下一筆32KB資料傳輸並寫入至緩衝器1051時執行。請參照第3圖，第3圖是第1圖所示之快閃記憶體裝置100之資料寫入時序的第二實施例示意圖。如第3圖所示，在時間點t1時，主機端115通過一寫入命令執行32KB的資料寫入，將32KB的資料R1傳輸至快閃記憶體控制器105，同時快閃記憶體110的複製回存程序被啟動、執行兩次的合併寫入操作，分別先後地將之前儲存在單層式儲存單元中低位元資料與中位元資料合併寫入至三層式儲存單元中，B0、B0’為前一筆32KB資料從單層式儲存單元合併寫入至三層儲存單元所花費的時間，此例子中，兩次合併寫入操作所花的時間小於R1，因此，在R1之後，快閃記憶體控制器105才將暫存於緩衝器1051中的該筆32KB資料傳輸並寫入至快閃記憶體110，Y1是該筆資料的傳輸、寫入時間，而在Y1結束後，主機端115接著通過下一寫入命令將下一筆32KB資料在時間R2內傳輸並寫入至緩衝器1051，同時快閃記憶體110的複製回存程序再次啟動、執行第三次的合併寫入操作，將先前儲存在單層式儲存單元中的高位元資料合併寫入至三層式儲存單元中，B0”為所花費的時間，因為時間B0”大於R2，所以，在時間B0”結束之後，快閃記憶體控制器105接著才將時間R2內所傳輸的該筆32KB資料從緩衝器1051傳輸並寫入至快閃 記憶體110，後續則以此類推。由上可知，在第3圖的實施例中，三次合併寫入操作所花的時間係通過分別和兩次寫入命令所對應的資料傳輸時間重疊。需注意的是，第3圖的實施例係在快閃記憶體110的複製回存程序執行完兩次(第一次和第二次)的合併寫入操作後，就轉而進行單層式儲存單元的資料寫入，之後再執行第三次的合併寫入操作，然此並非是本發明的限制。

請參照第4圖，第4圖是第1圖所示之快閃記憶體裝置100之資料寫入時序的第三實施例示意圖。第4圖所示的實施例與第3圖所示之實施例的差別在於，快閃記憶體110的複製回存程序執行第三次的合併寫入操作，所花的時間較短，如第4圖所示，時間B0”短於傳輸時間R2，因此，當傳輸時間R2結束之後，快閃記憶體控制器105接著才將時間R2內所傳輸的該筆32KB資料從緩衝器1051傳輸並寫入至快閃記憶體110(所花的時間標示為Y2)，後續則以此類推。需注意的是，第4圖的實施例係在快閃記憶體110的複製回存程序執行完兩次(第一次和第二次)的合併寫入操作後，就轉而進行單層式儲存單元的資料寫入，之後再執行第三次的合併寫入操作，然此並非是本發明的限制。

再者，本發明並沒有限制主機端所傳輸的一筆資料之大小為何，其他實施例中，一筆資料可以只包含有16KB的資料大小，而不是前述的32KB之資料大小，如此一來，主機端115所發出之一寫入命令至快閃記憶體控制器105時係執行16KB之資料的寫入，舉例來說，請參照第5圖，第5圖是第1圖所示之快閃記憶體裝置100之資料寫入時序的第四實施例示意圖。如第5圖所示，當主機端115通過時間R1傳輸並寫入一筆資料至緩衝器1051時，同時間快閃記憶體110啟動第一合併寫入操作，通過時間B0將前一筆資料的低位元資料從單層式儲存單元複製回存至三層式儲存單元，在時間R1結束之後，快閃記憶體控制器105接著將所暫存的該筆資料(對應於時間R1 所傳輸的)寫入至快閃記憶體110的單層式儲存單元中，所花費的時間為Y1，同時快閃記憶體控制器105亦接收並暫存來自於主機端的下一筆16KB資料(傳輸時間以R2標記)，在時間Y1結束之後，快閃記憶體110接著啟動複製回存程序以執行第二次的合併寫入操作，將前一筆資料的中位元資料寫入至三層式儲存單元中，花費的時間標記為B0’，當時間B0’結束後，快閃記憶體110的單層式儲存單元接著儲存來自於快閃記憶體控制器105的一筆資料，傳輸及寫入時間標記為Y2，等到時間Y2結束之後，主機端115通過時間R3傳輸並寫入下一筆16KB資料至緩衝器1051，同時快閃記憶體110通過時間B0”啟動複製回存程序，執行第三次的合併寫入操作，等到時間B0”結束之後，快閃記憶體110的單層式儲存單元再用以接受並儲存來自於快閃記憶體控制器105的一筆16KB資料。因此，換句話說，本實施例中，當主機端115發出一寫入命令以進行一筆16KB之資料的寫入時，同時間快閃記憶體110係進行一次的合併寫入操作，因此可以節省整體資料傳輸、寫入所佔用的時間，此外，快閃記憶體控制器105同時將暫存的前一筆資料寫入至快閃記憶體110中以及同時接收、暫存來自於主機端115的下一筆資料，也可以降低傳輸、寫入的時間，例如，快閃記憶體控制器105在時間R2時接收來自於主機端115的下一筆資料，同時也利用時間Y1將暫存的目前這筆資料傳輸並寫入至快閃記憶體110的單層式儲存單元中。需注意的是，第5圖的實施例係在快閃記憶體110的複製回存程序執行完單一次的合併寫入操作後，就轉而進行單層式儲存單元的資料寫入，之後再執行下一次的合併寫入操作，然此並非是本發明的限制。

請參照第6圖，第6圖是第1圖所示之快閃記憶體裝置100之資料寫入時序的第五實施例示意圖。如第6圖所示，當主機端115傳輸並寫入一筆16KB資料至快閃記憶體控制器105時，同時快閃記憶體110啟動複製回存程序，執行前兩次的合併寫入操作，將低位元與中位元資料從單層式儲 存單元寫入至三層式儲存單元中，等到中位元資料的合併寫入操作結束以後，快閃記憶體110的單層式儲存單元接收來自於快閃記憶體控制器105所寫入的資料(所花費的時間標記為Y1)，之後在時間Y1結束以後，快閃記憶體控制器105接收並暫存來自於主機端115的下一筆16KB資料(該筆資料傳輸、寫入的時間標記為R2)，同時快閃記憶體控制器105啟動快閃記憶體110的複製回存程序，執行第三次的合併寫入操作，將高位元資料從單層式儲存單元合併寫入至三層式儲存單元中，等到高位元資料的合併寫入操作結束以後，快閃記憶體110的單層式儲存單元再接收來自於快閃記憶體控制器105所寫入的暫存資料(所花費的時間標記為Y2)，之後在時間Y2結束以後，快閃記憶體控制器105再接收並暫存來自於主機端115的下一筆16KB資料(該筆資料傳輸、寫入的時間標記為R3)，後續則以此類推。需注意的是，第6圖的實施例係在快閃記憶體110的複製回存程序執行完兩次(第一次和第二次)的合併寫入操作後，就轉而進行單層式儲存單元的資料寫入，之後再執行第三次的合併寫入操作，然此並非是本發明的限制。

請參照第7圖，第7圖是第1圖所示之快閃記憶體裝置100之資料寫入時序的第六實施例示意圖，第7圖所示之實施例係為第5圖所示之實施例的另一種設計變型。如第7圖所示，當主機端115通過時間R1傳輸並寫入一筆資料至緩衝器1051時，同時快閃記憶體110啟動第一次的合併寫入操作，在時間B0將前一筆資料的低位元資料從單層式儲存單元複製回存至三層式儲存單元，在時間R1結束之後，快閃記憶體控制器105接著將所暫存的該筆資料(對應於時間R1所傳輸的)寫入至快閃記憶體110的單層式儲存單元中，所花費的時間為Y1，同時在時間R1結束之後，快閃記憶體控制器105亦接收並暫存來自於主機端的下一筆16KB資料(傳輸時間以R2標記)，在時間Y1結束之後，快閃記憶體110接著啟動複製回存程序以執行第二次的合併寫入操作，將前一筆資料的中位元資料寫入至三層式儲存單元中，花費的 時間標記為B0’，當時間B0’結束後，快閃記憶體110的單層式儲存單元接著儲存來自於快閃記憶體控制器105的一筆資料，傳輸及寫入時間標記為Y2，等到時間Y2結束之後，主機端115在時間R3傳輸並寫入下一筆16KB資料至緩衝器1051，同時快閃記憶體110在時間B0”啟動複製回存程序，執行第三次的合併寫入操作，等到時間B0”結束之後，快閃記憶體110的單層式儲存單元再用以接受並儲存來自於快閃記憶體控制器105的一筆16KB資料，所花時間標記為Y3，同時快閃記憶體控制器105通過緩衝器1051在時間R4接收並暫存自來於主機端115的下一筆16KB資料，時間R4部分重疊到時間Y3。需注意的是，第7圖的實施例係在快閃記憶體110的複製回存程序執行完單一次的合併寫入操作後，就轉而進行單層式儲存單元的資料寫入，之後再執行下一次的合併寫入操作，然此並非是本發明的限制。

再者，前述實施例中，快閃記憶體110亦可具有一資料快取的操作與功能，利用該資料快取操作，達到同時間執行合併寫入操作以及利用單層式儲存單元接收並暫存來自於快閃記憶體控制器105的下一筆資料之效果，提升整體資料存取效率。請搭配參照第8A圖與第8B圖，第8A圖是第1圖所示之快閃記憶體裝置100在不通過資料快取操作進行資料寫入之資料寫入時序的一實施例示意圖，而第8B圖是第1圖所示之快閃記憶體裝置100在通過資料快取操作進行資料寫入之資料寫入時序的一實施例示意圖。如第8A圖所示，當主機端115通過時間R1傳輸並寫入一筆資料至緩衝器1051時，同時間在時間B0快閃記憶體110啟動第一合併寫入操作，將前一筆資料的低位元資料從單層式儲存單元複製回存至三層式儲存單元，在時間R1結束之後，快閃記憶體控制器105接著將所暫存的該筆資料(對應於時間R1所傳輸的)寫入至快閃記憶體110的單層式儲存單元中，所花費的時間為Y1，同時快閃記憶體控制器105亦接收並暫存來自於主機端的下一筆16KB資料(傳輸時間以R2標記)，在時間Y1結束之後，快閃記憶體110則接著啟動複製 回存程序以執行第二次的合併寫入操作，將前一筆資料的中位元資料寫入至三層式儲存單元中，花費的時間標記為B0’，當時間B0’結束後，快閃記憶體110的單層式儲存單元接著儲存來自於快閃記憶體控制器105的一筆資料，傳輸及寫入時間標記為Y2，等到時間Y2結束之後，主機端115通過時間R3傳輸並寫入下一筆16KB資料至緩衝器1051，同時快閃記憶體110通過時間B0”啟動複製回存程序，執行第三次的合併寫入操作，等到時間B0”結束之後，快閃記憶體110的單層式儲存單元再用以接受並儲存來自於快閃記憶體控制器105的一筆16KB資料。而在第8B圖所示的實施例中，上述快閃記憶體110的單層式儲存單元儲存來自於快閃記憶體控制器105之一筆資料的時間Y2係重疊於快閃記憶體110所啟動之用以執行第二次的合併寫入操作的複製回存程序所花費的時間B0’的一部分，此外，快閃記憶體110的單層式儲存單元儲存來自於快閃記憶體控制器105之一筆資料的時間Y3係重疊於快閃記憶體110所啟動之用以執行第三次的合併寫入操作的複製回存程序所花費的時間B0”的一部分，後續的時間Y5亦重疊於一第二次的合併寫入操作之複製回存程序所花費的時間B1’的一部分，因此，換言之，在資料快取的操作下，快閃記憶體110係透過資料快取的操作將執行第二次的合併寫入操作之複製回存程序所讀取的資料進行快取，所以同時可以進行快閃記憶體110之單層式儲存單元的資料儲存，因此時間上Y2會重疊於B0’的一部分，同樣地，通過資料快取的機制，當快閃記憶體110透過資料快取的操作將執行第三次的合併寫入操作之複製回存程序所讀取的資料進行快取，同時也可以進行快閃記憶體110之單層式儲存單元的資料儲存，使得時間Y3會重疊於B0”的一部分，相似地，時間Y5亦重疊於時間B1’的一部分。如此一來，由於花費的時間可以部分起重疊，就整體資料的存取來說，整體處理時間會變得較少，使得資料存取更有效率。

上述實施例中，資料快取操作係通過對執行第二次或第三次的合

上述實施例中，資料快取操作係通過對執行第二次或第三次的合併寫入操作之複製回存程序所讀取的資料進行快取，使得可以同時進行快閃記憶體110之單層式儲存單元的資料儲存以及複製回存程序，然而，這並非是本發明的限制，另一實施例中，亦可以改為對執行第一次的合併寫入操作之複製回存程序所讀取的資料進行快取，使得可以同時進行快閃記憶體110之單層式儲存單元的資料儲存以及複製回存程序的第一次合併寫入操作，再者，上述的資料快取操作也可以因為快閃記憶體110之不同實施方式而得到不同的資料寫入時序，舉例來說，請參照第9圖至第11圖，第9圖至第11圖分別是第1圖所示之快閃記憶體裝置100通過資料快取操作進行資料寫入之資料寫入時序的不同實施例示意圖。如圖所示，在第9圖至第11圖的實施例中，資料快取操作係通過對執行第二次或第三次的合併寫入操作之複製回存程序所讀取的資料進行快取，使得可以同時進行快閃記憶體110之單層式儲存單元的資料儲存以及複製回存程序，因此，如第9圖的實施例所示，快閃記憶體110之單層式儲存單元的資料寫入時間Y1、Y3、Y5、Y7分別重疊於複製回存程序的不同次之合併寫入操作部分所花的時間B0’、B0”、B1’、B1”，而如第10圖的實施例所示，快閃記憶體110之單層式儲存單元的資料寫入時間Y1、Y3、Y5、Y7也是分別重疊於複製回存程序的不同次之合併寫入操作部分所花的時間B0’、B0”、B1’、B1”，第9圖與第10圖的差異在於，第10圖之實施例所採用的第三合併寫入操作較長於第9圖之實施例所採用的第三合併寫入操作，而如第11圖的實施例所示，快閃記憶體110之單層式儲存單元的資料寫入時間Y1、Y2、Y3、Y4、Y5、Y6則分別重疊於複製回存程序的不同次之合併寫入操作部分所花的時間B0’、B0”、B1’、B1”、B2’、B2”。

100‧‧‧快閃記憶體裝置

105‧‧‧快閃記憶體控制器

110‧‧‧快閃記憶體

115‧‧‧主機端

1051、1103‧‧‧緩衝器

1101A~1101C‧‧‧單層式儲存單元

1102‧‧‧多層式儲存單元

Claims (16)

1. 一種快閃記憶體之資料存取方法，包含有：使用一快閃記憶體控制器接收一主機端的一第一資料；從該快閃記憶體控制器傳輸並寫入該第一資料至該快閃記憶體的一單層式儲存單元；以及當該快閃記憶體控制器接收該主機端的一第二資料時，同時使用該快閃記憶體控制器執行一複製回存程序(copy back program)，將該單層式儲存單元中所儲存的該第一資料之至少一部分合併寫入(merge)至一多層式儲存單元中。
2. 如申請專利範圍第1項所述的資料存取方法，其中同時使用該快閃記憶體控制器執行該複製回存程序的步驟包含有：將該單層式儲存單元中所儲存的該第一資料之至少一部分複製到該快閃記憶體的一緩衝器；以及自該快閃記憶體的該緩衝器中讀取出並寫入該第一資料之該至少一部分到該多層式儲存單元中，而不通過該快閃記憶體控制器來緩衝該第一資料。
3. 如申請專利範圍第1項所述的資料存取方法，另包含有：在該單層式儲存單元中所儲存的該第一資料之該至少一部分合併寫入至該多層式儲存單元之後，緊接著從該快閃記憶體控制器寫入由該主機端所接收的該第二資料至該單層式儲存單元中。
4. 如申請專利範圍第3項所述的資料存取方法，其中該多層式儲存單元係一三層式儲存單元，以及該第一資料之該至少一部分係為一低位元(Least Significant Bit,LSB)、一中位元(Central Significant Bit,CSB)或一高位元(Most Significant Bit,MSB)的至少其中之一資料。
5. 如申請專利範圍第1項所述的資料存取方法，其中該多層式儲存單元係一三層式儲存單元，以及將該單層式儲存單元中所儲存的該第一資料之至少一部分合併寫入至該多層式儲存單元中的步驟包含有：將該單層式儲存單元所儲存的該第一資料之一低位元、一中位元或一高位元的至少其中之一資料合併寫入至該三層式儲存單元中。
6. 如申請專利範圍第1項所述的資料存取方法，另包含有：當從該快閃記憶體控制器接收該主機端的該第二資料時，從該快閃記憶體控制器傳輸並寫入該第一資料至該快閃記憶體的該單層式儲存單元，以及接著使用該快閃記憶體控制器將該單層式儲存單元中所儲存的該第一資料之該至少一部分合併寫入至該多層式儲存單元中。
7. 如申請專利範圍第1項所述的資料存取方法，其中該快閃記憶體控制器接收該主機端的一第二資料的時點係實質上相同於該快閃記憶體控制器執行該複製回存程序將該單層式儲存單元中所儲存的該第一資料之該至少一部分合併寫入至該多層式儲存單元中的時點。
8. 如申請專利範圍第1項所述的資料存取方法，其中所寫入的該第一資料、該第二資料分別對應於該主機端的不同寫入命令。
9. 一種快閃記憶體裝置，包含有：一快閃記憶體，用以儲存資料；以及一快閃記憶體控制器，耦接於該快閃記憶體，用以從接收一主機端的一第一資料，以及接著傳輸並寫入該第一資料至該快閃記憶體的一單 層式儲存單元；其中當該快閃記憶體控制器接收該主機端的一第二資料時，該快閃記憶體控制器同時執行一複製回存程序，將該快閃記憶體之該單層式儲存單元中所儲存的該第一資料之至少一部分合併寫入至該快閃記憶體的一多層式儲存單元中。
10. 如申請專利範圍第9項所述的快閃記憶體裝置，其中該快閃記憶體控制器係將該單層式儲存單元中所儲存的該第一資料之至少一部分複製到該快閃記憶體的一緩衝器，以及接著自該快閃記憶體的該緩衝器中讀取出並寫入該第一資料之該至少一部分到該多層式儲存單元中，而不通過該快閃記憶體控制器來緩衝該第一資料。
11. 如申請專利範圍第9項所述的快閃記憶體裝置，其中在該單層式儲存單元中所儲存的該第一資料之該至少一部分合併寫入至該多層式儲存單元之後，該複製回存程序緊接著寫入由該主機端所接收的該第二資料至該單層式儲存單元中。
12. 如申請專利範圍第11項所述的快閃記憶體裝置，其中該多層式儲存單元係一三層式儲存單元，以及該第一資料之該至少一部分係為一低位元、一中位元或一高位元的至少其中之一資料。
13. 如申請專利範圍第9項所述的快閃記憶體裝置，其中該多層式儲存單元係一三層式儲存單元，以及該快閃記憶體控制器係執行該複製回存程序，將該單層式儲存單元所儲存的該第一資料之一低位元、一中位元或一高位元的至少其中之一資料合併寫入至該三層式儲存單元中。
14. 如申請專利範圍第9項所述的快閃記憶體裝置，其中當從該快閃記憶體控制器接收該主機端的該第二資料時，該快閃記憶體控制器係傳輸並寫入該第一資料至該快閃記憶體的該單層式儲存單元，以及接著將該單層式儲存單元中所儲存的該第一資料之該至少一部分合併寫入至該多層式儲存單元中。
15. 如申請專利範圍第9項所述的快閃記憶體裝置，其中該快閃記憶體控制器接收該主機端之一第二資料的時點係實質上相同於該快閃記憶體控制器執行該複製回存程序將該單層式儲存單元中所儲存的該第一資料之該至少一部分合併寫入至該多層式儲存單元中的時點。
16. 如申請專利範圍第9項所述的快閃記憶體裝置，其中所寫入的該第一資料、該第二資料分別對應於該主機端的不同寫入命令。