CN102637456B - 内存控制器、记忆装置以及判断记忆装置的型式的方法 - Google Patents

Abstract

本发明提供一种内存控制器、记忆装置以及判断记忆装置的型式的方法，一内存控制器包含有一频率侦测器以及一微处理器，其中该频率侦测器用来侦测该内存控制器的一特定接脚上是否具有一频率讯号，以产生一侦测结果；该微处理器耦接于该频率侦测器，且用来依据该侦测结果以判断该内存控制器被使用在哪一种型式的记忆装置。通过侦测该内存控制器的一特定接脚上是否具有一第一频率讯号，以判断该记忆装置是属于哪一种型式，相较于习知快闪记忆装置，本发明可以更准确地判断出记忆装置的型式，而避免因为记忆装置型式的误判而造成后续在操作上的问题。

Description

内存控制器、记忆装置以及判断记忆装置的型式的方法

技术领域

本发明有关于一种记忆装置，更具体地说，涉及一种闪存控制器，快闪记忆装置以及判断记忆装置的型式的方法。

背景技术

一般而言，目前的快闪记忆装置大致上可以分为双倍数据率与非门型(DoubleDataRateNAND-type，DDRNAND-type)快闪记忆装置以及单倍数据率与非门型(SingleDataRateNAND-type，SDRNAND-type)快闪记忆装置，而快闪记忆装置中的闪存控制器在启动时，会主动侦测快闪记忆装置是属于双倍数据率与非门型或是单倍数据率与非门型，之后才能正确地进行操作。

目前的闪存控制器读取闪存芯片中所储存的一个特定位的内容来判断快闪记忆装置的型式，然而，因为在读取位数据时可能会发生读取错误，再加上不同厂商对该特定位的位置定义不同，因此若是闪存控制器仅使用一个特定位来判断快闪记忆装置的型式，很容易导致型式误判，而造成后续在操作上的问题。

发明内容

本发明要解决的技术问题在于，针对现有技术的闪存控制器仅使用一个特定位来判断快闪记忆装置的型式很容易导致型式误判的缺陷，提供一种内存控制器、一种记忆装置以及一种判断记忆装置的型式的方法，其可以准确地判断记忆装置的型式，以解决上述的问题。

本发明解决其技术问题所采用的技术方案之一是：提供一内存控制器，一内存控制器包含有一频率侦测器以及一微处理器，其中该频率侦测器用来侦测该内存控制器的一特定接脚上是否具有一频率讯号，以产生一侦测结果；该微处理器耦接于该频率侦测器，且用来依据该侦测结果以判断该内存控制器被使用在哪一种型式的记忆装置。

上述本发明所述的内存控制器，其中当该内存控制器启动时，该微处理器传送一读取命令至一内存；以及在该微处理器传送该读取命令至该内存之后，该频率侦测器侦测该内存控制器的该特定接脚上是否有该内存因该读取命令所输出该第一频率讯号。

上述本发明所述的内存控制器，其中当该侦测结果表示该特定接脚上有该第一频率讯号时，该微处理器判断该内存控制器被使用在一双倍数据率与非门型快闪记忆装置。

上述本发明所述的内存控制器，其中当该侦测结果表示该特定接脚上没有该第一频率讯号时，该微处理器判断该内存控制器被使用在一单倍数据率与非门型快闪记忆装置。

上述本发明所述的内存控制器，其中该频率侦测器包含有：

一控制单元，其中当该内存控制器启动时，该控制单元会输出一状态讯号；

至少一正反器，具有一数据输入端耦接于该控制单元，一频率接收端耦接于该特定接脚，以及一数据输出端；

一判断单元，耦接于该至少一正反器的该数据输出端，并依据该至少一正反器的该数据输出端的状态以产生该侦测结果。

上述本发明所述的内存控制器，其中该频率侦测器对该内存控制器的该特定接脚上进行多次侦测才产生该侦测结果。

上述本发明所述的内存控制器，其中当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数大于一临界值时，该微处理器判断该内存控制器被使用在一双倍数据率与非门型快闪记忆装置。

上述本发明所述的内存控制器，其中当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数不大于一临界值时，该微处理器判断该内存控制器被使用在一单倍数据率与非门型快闪记忆装置。

上述本发明所述的内存控制器，其中该频率侦测器包含有：

一取样单元，用来使用一第二频率讯号来对该特定接脚上的电压准位进行取样，以产生一取样后讯号；以及

一计数器，耦接于该取样单元，用来依据该取样后讯号以累计该特定接脚上电压准位变动的次数，以产生该侦测结果。

本发明解决其技术问题所采用的技术方案之二是：提供一种判断一记忆装置的型式的方法，一种判断一记忆装置的型式的方法包含有：侦测设置在该记忆装置中一内存控制器的一特定接脚上是否具有一频率讯号，以产生一侦测结果；以及依据该侦测结果以判断该记忆装置的型式。

上述本发明所述的方法，另包含有：

当该内存控制器启动时，传送一读取命令至一内存；以及

产生该侦测结果的步骤包含有：

在传送该读取命令至该内存之后，侦测该内存控制器的该特定接脚上是否有该内存因该读取命令所输出该第一频率讯号，以产生该侦测结果。

上述本发明所述的方法，其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示该特定接脚上有该第一频率讯号时，判断该记忆装置为一双倍数据率与非门型快闪记忆装置。

上述本发明所述的方法，其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示该特定接脚上没有该第一频率讯号时，判断该记忆装置为一单倍数据率与非门型快闪记忆装置。

上述本发明所述的方法，其中产生该侦测结果的步骤包含有：

当该内存控制器启动时，输出一状态讯号；

提供至少一正反器，具有一数据输入端接收该状态讯号，一频率接收端耦接于该特定接脚，以及一数据输出端；以及

依据该至少一正反器的该数据输出端的状态以产生该侦测结果。

上述本发明所述的方法，其中产生该侦测结果的步骤包含有：

对该内存控制器的该特定接脚上进行多次侦测才产生该侦测结果。

上述本发明所述的方法，其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数大于一临界值时，判断该记忆装置为一双倍数据率与非门型快闪记忆装置。

上述本发明所述的方法，其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数不大于一临界值时，判断该记忆装置为一单倍数据率与非门型快闪记忆装置。

上述本发明所述的方法，其中产生该侦测结果的步骤包含有：

使用一第二频率讯号来对该特定接脚上的电压准位进行取样，以产生一取样后讯号；以及

依据该取样后讯号以累计该特定接脚上电压准位变动的次数，以产生该侦测结果。

本发明解决其技术问题所采用的技术方案之三是：提供一记忆装置，一记忆装置包含有至少一内存芯片以及耦接于该至少一内存芯片的一内存控制器，其中该内存控制器包含有一频率侦测器以及一微处理器，其中该频率侦测器用来侦测该内存控制器的一特定接脚上是否具有一频率讯号，以产生一侦测结果；该微处理器耦接于该频率侦测器，且用来依据该侦测结果以判断该内存控制器被使用在哪一种型式的记忆装置。

上述本发明所述的记忆装置，其中当该内存控制器启动时，该微处理器传送一读取命令至一内存芯片；以及在该微处理器传送该读取命令至该内存芯片之后，该频率侦测器侦测该内存控制器的该特定接脚上是否有该内存芯片因该读取命令所输出该频率讯号。

上述本发明所述的记忆装置，其中该频率侦测器对该内存控制器的该特定接脚上进行多次侦测才产生该侦测结果。

实施本发明的技术方案，具有以下有益效果：通过侦测该内存控制器的一特定接脚上是否具有一第一频率讯号，以判断该记忆装置是属于哪一种型式，相较于习知快闪记忆装置，本发明可以更准确地判断出记忆装置的型式，而避免因为记忆装置型式的误判而造成后续在操作上的问题。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1A为依据本发明一实施例的一种记忆装置的示意图；

图1B为双倍数据率与非门型中使用频率讯号DQS来对数据讯号进行取样的示意图；

图2为依据本发明一实施例的一种判断记忆装置之型式的方法；

图3为依据本发明一实施例的频率侦测器的示意图；

图4为依据本发明另一实施例的频率侦测器的示意图。

【主要组件符号说明】

100	记忆装置
		110	内存控制器
111_1-111_n	接脚
		112	微处理器
112C	程序代码
		112M	只读存储器
113、300、400	频率侦测器
		114	控制逻辑
116	缓冲存储器
		118	接口逻辑
120	闪存
		200-208	流程
310、320_1-320_M、330	正反器

320	正反器组
		340	检查逻辑
410	取样单元
		420	判断单元
430	计数器

具体实施方式

请参考图1A，图1A为依据本发明一实施例的一种记忆装置100的示意图，其中本实施例的记忆装置100尤其为可携式记忆装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)。记忆装置100包含有一闪存(FlashMemory)120以及一控制器，该控制器可为一内存控制器110，且用来存取闪存120。依据本实施例，内存控制器110包含多个接脚111_1-111_n、一微处理器112、一只读存储器(ReadOnlyMemory，ROM)112M、一频率侦测器113、一控制逻辑114、一缓冲存储器116、与一接口逻辑118。只读存储器用来储存一程序代码112C，而微处理器112则用来执行程序代码112C以控制对闪存120的存取(Access)。此外，在本实施例中，接脚111_n用来接收/传送一频率讯号DQS(DQStorbe)，且接脚111_1-111_(n-1)中其一用来接收/传送另一频率讯号WE(WriteEnable)。

在典型状况下，闪存120包含多个区块(Block)，而该控制器(例如：透过微处理器112执行程序代码112C的内存控制器110)对闪存120进行复制、抹除、合并数据等运作以区块为单位来进行复制、抹除、合并数据。另外，一区块可记录特定数量的数据页(Page)，其中该控制器(例如：透过微处理器112执行程序代码112C的内存控制器110)对闪存120进行写入数据的运作以数据页为单位来进行写入。

实作上，透过微处理器112执行程序代码112C的内存控制器110可利用其本身内部的组件来进行诸多控制运作，例如：利用控制逻辑114来控制闪存120的存取运作(尤其是对至少一区块或至少一数据页的存取运作)、利用缓冲存储器116进行所需的缓冲处理、以及利用接口逻辑118来与一主装置(HostDevice)沟通。

此外，当记忆装置100为一双倍数据率与非门型(DDRNAND-type)快闪记忆装置时，接脚111_n会连接到闪存120，内存控制器110利用频率讯号DQS作为传输数据(尤其指主装置所欲储存至闪存的数据)至闪存120或自闪存120读取数据(尤其指主装置所欲自闪存读取的数据)时所使用的频率讯号，当内存控制器110欲储存数据至闪存120时，则内存控制器110会将频率讯号DQS传递给闪存120。而当内存控制器110欲从闪存120读取数据时，则内存控制器110会自闪存120接收频率讯号DQS。此外，内存控制器110会利用频率讯号WE作为传输指令或地址至闪存120时所使用的频率讯号。以及当内存控制器110欲读取闪存120中的数据时，微处理器112会传送一读取命令至闪存120，在微处理器112传送该读取命令至闪存120之后，闪存120会同步将频率讯号DQS以及数据讯号回传至内存控制器110。另一方面，当记忆装置100为一单倍数据率与非门型(SDRNAND-type)快闪记忆装置时，接脚111_n则不会连接到闪存120(也就是接脚111_n为浮接状态)。

此外，请参考图1B，图1B为双倍数据率与非门型中使用频率讯号DQS来对数据讯号进行取样的示意图。如图1B所示，频率讯号DQS用来对数据讯号DATA进行取样，且频率讯号DQS其上升边缘(risingedge)以及下降边缘(fallingedge)同时被用来对闪存120透过接脚111_1-3等传递至内存控制器110的数据讯号DATA进行取样。请注意到，当内存控制器110欲传递指令或地址至闪存120时，内存控制器110使用频率讯号WE作为频率讯号，且内存控制器110仅在频率讯号WE的上升边缘对指令或地址进行取样。

因此，通过双倍数据率与非门型快闪记忆装置以及单倍数据率与非门型快闪记忆装置在是否具有频率讯号DQS上的差异，本发明一实施例便可以通过判断内存控制器110上的一特定接脚(也就是接脚111_n)是否具有一频率讯号(也就是频率讯号DQS)来判断记忆装置100的型式，尤其是，通过判断内存控制器110上的一特定接脚是否自闪存120接收频率讯号DQS来判断记忆装置100的型式(也就是，判断闪存120的型式)。

请同时参考图1A以及图2，图2为依据本发明一实施例的一种判断记忆装置100的型式的方法，参考图2，流程叙述如下：

首先，在步骤200，流程开始，且记忆装置100启动以准备运作。接着，在步骤202中，微处理器112传送一读取命令至闪存120以要求读取闪存120中的数据。接着，在步骤204中，在微处理器112传送该读取命令至内存芯片120之后，频率侦测器113侦测接脚111_n上是否具有频率讯号DQS，若接脚111_n上具有频率讯号DQS，则流程进入步骤206且设定内存控制器110为双倍数据率与非门型模式；若接脚111_n上不具有频率讯号DQS，则流程进入步骤208且设定内存控制器110为单倍数据率与非门型模式。当内存控制器110被设定为双倍数据率与非门型模式时，则内存控制器110会指示相关电路(例如，控制逻辑114)利用频率讯号DQS来对数据讯号DATA进行取样，也就是，利用频率讯号DQS其上升边缘(risingedge)以及下降边缘(fallingedge)来对数据讯号DATA进行取样。

此外，参考图1B，由于频率讯号DQS的电压准位会在相应的逻辑“1”与“0”间变动，因此，在步骤204中，可以通过侦测接脚111_n上的电压准位是否有状态变动(toggle)以决定接脚111_n上是否具有频率讯号DQS，也就是，若是接脚111_n上的电压准位的状态没有变动，则代表接脚111_n上不具有频率讯号DQS，反之，若是接脚111_n上的电压准位的状态有变动，则代表接脚111_n上具有频率讯号DQS；特别地，也可以对接脚111_n上的电压准位是否有状态变动进行多次侦测，才决定接脚111_n上是否具有频率讯号DQS，以避免接脚111_n受到不正常信号的干扰而造成误判。

请参考图3，图3为依据本发明一实施例的频率侦测器300的示意图。如图3所示，频率侦测器300包含有正反器310、330、包含有多个正反器320_1-320_M的一正反器组320以及一检查逻辑340，其中正反器310、330的频率接收端耦接于一系统频率讯号CLK，而正反器320_1-320_M的频率接收端耦接于接脚111_n，且正反器330的输出端有一默认逻辑电压“0”。上述的正反器可为D型正反器，但不以此为限。在频率侦测器300的操作上，首先，在记忆装置100启动后，微处理器112会先传送一致能讯号EN(例如逻辑“1”)至正反器310的输入端D，而正反器310会将致能讯号EN传送至正反器320_1。接着，若是记忆装置100为双倍数据率与非门型快闪记忆装置，则由于接脚111_n会具有频率讯号DQS(也就是，频率讯号DQS的电压准位会在相应的逻辑“1”与“0”间变动)，致能讯号EN会持续向后传送至检查逻辑340，因此检查逻辑340便可以接收到代表逻辑“1”的致能讯号EN；另一方面，若是记忆装置100为单倍数据率与非门型快闪记忆装置，则由于接脚111_n不具有频率讯号DQS，正反器组320无法将致能讯号EN向后传送至检查逻辑340，因此检查逻辑340便仅接收到逻辑“0”。因此，检查逻辑340便可以通过判断正反器330的输出端的电压准位来判断记忆装置100的型式。

需注意的是，图3中设置包含有多个正反器的正反器组320的目的在于避免因为接脚111_n上有噪声造成电压准位在相应的逻辑“1”与“0”间变动，进而造成检查逻辑340将单倍数据率与非门型快闪记忆装置误判为双倍数据率与非门型快闪记忆装置；换句话说，正反器组320需要频率讯号DQS的电压准位会在相应的逻辑“1”与“0”间变动多次之后才会将致能讯号EN向后传送至检查逻辑340，如此一来，便可以避免噪声的干扰而造成记忆装置100型式的误判。然而，图3所示的频率侦测器300仅为一范例说明，在本发明的其他实施例中，频率侦测器300中的正反器组320可以仅包含有单个正反器，这些设计上的变化均应隶属于本发明的范畴。

请参考图4，图4为依据本发明另一实施例的频率侦测器400的示意图。如图4所示，频率侦测器400包含有一取样单元420、一判断单元420以及一计数器430。在频率侦测器400的操作上，取样单元410利用一系统频率讯号CLK来对来自接脚111_n的频率讯号DQS进行取样，以产生一取样后讯号S1，其中系统频率讯号CLK的频率大于频率讯号DQS的频率；接着，判断单元420判断取样单元410所输出的取样后讯号S1的状态是否有改变(例如从逻辑“0”变为逻辑“1”)，若是判断单元420判断取样后讯号S1的状态有改变，则产生一致能讯号S2至计数器430以增加计数器430所计算的一计数值；若是判断单元420判断取样后讯号S1的状态没有改变，则不产生致能讯号S2至计数器430(也就是计数值不会增加)。如此一来，便可以通过计数器430所计算出的计数值来判断记忆装置100的型式(例如若是计数值大于一临界值，则判断记忆装置100为双倍数据率与非门型快闪记忆装置；若是计数值不大于该临界值，记忆装置100为单倍数据率与非门型快闪记忆装置)。

简要归纳本发明，在本发明的内存控制器中、记忆装置以及判断记忆装置的型式的方法中，侦测该内存控制器的一特定接脚上是否具有一第一频率讯号，以判断该记忆装置是属于哪一种型式，如此一来，相较于习知快闪记忆装置，本发明可以更准确地判断出记忆装置的型式，而避免因为记忆装置型式的误判而造成后续在操作上的问题。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (6)

1.一种内存控制器，其特征在于，包含有：

一频率侦测器，用来侦测该内存控制器的一特定接脚上是否具有一第一频率讯号，以产生一侦测结果；以及

一微处理器，耦接于该频率侦测器，用来依据该侦测结果以判断该内存控制器被使用在哪一种型式的记忆装置；

当记忆装置为双倍数据率与非门型快闪记忆装置时，该特定接脚连接到闪存，当记忆装置为单倍数据率与非门型快闪记忆装置时，该特定接脚为浮接状态；

当内存控制器欲存储数据至闪存时，内存控制器会将第一频率讯号传递给闪存，当内存控制器欲从闪存读取数据时，内存控制器会自闪存接收第一频率讯号；

当该内存控制器启动时，该微处理器传送一读取命令至一内存；以及在该微处理器传送该读取命令至该内存之后，该频率侦测器侦测该内存控制器的该特定接脚上是否有该内存因该读取命令所输出该第一频率讯号；

当该侦测结果表示该特定接脚上有该第一频率讯号时，该微处理器判断该内存控制器被使用在一双倍数据率与非门型快闪记忆装置；

当该侦测结果表示该特定接脚上没有该第一频率讯号时，该微处理器判断该内存控制器被使用在一单倍数据率与非门型快闪记忆装置；

其中该频率侦测器对该内存控制器的该特定接脚上进行多次侦测才产生该侦测结果；

该频率侦测器还包含有第一正反器、包含多个第二正反器的正反器组、第三正反器以及检查逻辑；

第一正反器及第三正反器的频率接收端耦接于一系统频率信号，每一所述第二正反器的频率接收端均耦接于该特定接脚，第三正反器的输出端的逻辑电压默认为0；

记忆装置启动时，微处理器传送一致能讯号至第一正反器的数据输入端，检查逻辑通过判断第三正反器的输出端的电压准位进而判断记忆装置的型式；

该频率侦测器还包含有：

一取样单元，用来使用一第二频率讯号来对该特定接脚上的电压准位进行取样，以产生一取样后讯号；以及

一计数器，耦接于该取样单元，用来依据该取样后讯号以累计该特定接脚上电压准位变动的次数，以产生该侦测结果。

2.根据权利要求1所述的内存控制器，其特征在于，其中当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数大于一临界值时，该微处理器判断该内存控制器被使用在一双倍数据率与非门型快闪记忆装置。

3.根据权利要求2所述的内存控制器，其特征在于，其中当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数不大于一临界值时，该微处理器判断该内存控制器被使用在一单倍数据率与非门型快闪记忆装置。

4.一种判断一记忆装置的型式的方法，其特征在于，包含有：

侦测设置在该记忆装置中一内存控制器的一特定接脚上是否具有一第一频率讯号，以产生一侦测结果；以及

依据该侦测结果以判断该记忆装置的型式；

其中，当记忆装置为双倍数据率与非门型快闪记忆装置时，该特定接脚连接到闪存，当记忆装置为单倍数据率与非门型快闪记忆装置时，该特定接脚为浮接状态；

当内存控制器欲存储数据至闪存时，内存控制器会将第一频率讯号传递给闪存，当内存控制器欲从闪存读取数据时，内存控制器会自闪存接收第一频率讯号；

所述方法另包含有：

当该内存控制器启动时，传送一读取命令至一内存；以及

产生该侦测结果的步骤包含有：

在传送该读取命令至该内存之后，侦测该内存控制器的该特定接脚上是否有该内存因该读取命令所输出该第一频率讯号，以产生该侦测结果；

其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示该特定接脚上有该第一频率讯号时，判断该记忆装置为一双倍数据率与非门型快闪记忆装置；

当该侦测结果表示该特定接脚上没有该第一频率讯号时，判断该记忆装置为一单倍数据率与非门型快闪记忆装置；

所述方法另包含有：

该内存控制器包括一频率侦测器及一微处理器，该频率侦测器包含有第一正反器、包含多个第二正反器的正反器组、第三正反器以及检查逻辑；

第一正反器及第三正反器的频率接收端耦接于一系统频率信号，每一所述第二正反器的频率接收端均耦接于该特定接脚，第三正反器的输出端的逻辑电压默认为0；

当记忆装置启动时，微处理器传送一致能讯号至第一正反器的数据输入端，检查逻辑通过判断第三正反器的输出端的电压准位进而判断记忆装置的型式；

产生该侦测结果的步骤还包含有：

对该内存控制器的该特定接脚上进行多次侦测才产生该侦测结果；

对该内存控制器的该特定接脚上进行多次侦测才产生该侦测结果还包含有：

使用一第二频率讯号来对该特定接脚上的电压准位进行取样，以产生一取样后讯号；以及

依据该取样后讯号以累计该特定接脚上电压准位变动的次数，以产生该侦测结果。

5.根据权利要求4所述的方法，其特征在于，其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数大于一临界值时，判断该记忆装置为一双倍数据率与非门型快闪记忆装置。

6.根据权利要求4所述的方法，其特征在于，其中依据该侦测结果以判断该记忆装置的型式的步骤包含有：

当该侦测结果表示在该多次侦测中，该特定接脚上有该第一频率讯号的次数不大于一临界值时，判断该记忆装置为一单倍数据率与非门型快闪记忆装置。