CN101719098B - Nandflash芯片组存储控制器 - Google Patents

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Abstract

一种Nandflash芯片组存储控制器,包括CPU、内部总线和中断控制器,其特征在于:设有配置寄存器、读信号发生器、状态信号接收器和中断信号生成器;CPU根据外挂Nandflash芯片组的类型和个数,通过内部总线对配置寄存器进行配置;读信号发生器根据相应配置产生符合Flash时序的读信号,对Nandflash芯片轮流进行状态查询;状态信号接收器根据查询状态判断当前操作是否完成;中断信号生成器根据判断结果以及配置参数来生成所有Nandflash芯片完成标志位以及最终的中断信号。本发明将多个Nandflash芯片在操作中对应产生的多个中断,通过状态查询方式转变为最终的一个中断信号,由于状态查询由控制器独立完全,不占用内部总线,同时减少了中断次数,简化了系统的流程控制,提高了系统的储速速度。

Description

Nandflash芯片组存储控制器
技术领域
[0001] 本发明涉及Nandflash (Nand型闪存)存储设备,尤其涉及该存储设备中用于控制多个Nandflash芯片构成的Nandflash芯片组(简称“Flash组”)读写操作的控制器,这种控制器可以提高系统的存储速度。
背景技术
[0002] 当前随着集成电路制造技术的发展,移动存储设备发展迅速。如何实现高速度和大容量存储一直是移动存储领域技术人员追求的两大目标。NandfIash存储设备(如U盘或flash存储器)作为移动存储设备的典型代表之一主要由Nandflash芯片、存储控制器和接口几部分组成,其中Nandflash芯片是存储介质,存储控制器是存储介质读写操作的控制单元,接口(如USB2.0接口)用于连接主设备。
[0003] 随着工艺及技术的改进,Nandflash生产商已经可以提供速度更快、容量更大的 Nandflash芯片。但是就目前而言Nandflash芯片本身的读写速度与USB2. 0接口传输速度相比还存在一段距离,因此对Nandflash芯片的操作速度仍然是进一步提高存储速度的瓶颈所在。对Nandflash芯片的操作速度不仅取决于Nandflash芯片本身的读写速度,而且与存储控制器的设计有关,特别是当存储控制器外挂Flash组时,由于存储介质由多个Nandflash芯片组成,而每个NandfIash芯片在操作上具有一定的独立性,比如每个Nandflash芯片读写操作完成后芯片本身都会产生一个中断信号,因此存储控制器在操作控制上如何协调和处理多个Nandflash芯片,对提高系统的存储速度具有重要的意义。 目前现有技术中,存储控制器通常由CPU、内部总线和各种功能模块组成,其中与本发明有关的主要是CPU、内部总线和中断控制器。工作中,每当一个Nandflash芯片完成读写操作后都会发出一个中断给系统CPU,使CPU执行中断程序。如果一次读写操作需要对多个 Nandflash芯片进行则系统CPU会收到多个中断,这样必然会影响系统的存储速度,因此如何在外挂多个Nandflash芯片的前提下,通过改变对Nandflash芯片的控制方法来提高系统的存储速度,是本发明研究的问题。
发明内容
[0004] 本发明提供一种Nandflash芯片组存储控制器,目的旨在解决当存储控制器外挂多个Nandf Iash芯片时,由于每个Nandf Iash芯片的中断信号相对独立,影响系统存储速度的问题,从而进一步提高系统的存储速度。
[0005] 为达到上述目的,本发明采用的技术方案是:一种Nandflash芯片组存储控制器, 包括:
[0006] CPU,用于执行存储于内部存储器上的固件指令,完成对Nandflash芯片组的控制和管理;
[0007] 内部总线,用于传送数据信息、地址信息和控制信息;
[0008] 中断控制器,用于提供中断信号给CPU,使CPU执行中断程序,中断控制器与CPU经内部总线双向连接;
[0009] 其创新在于:设有一个可配置Nandflash芯片数量和类型,并且支持Nandflash芯片组查询转中断模式的控制模块,所述控制模块由配置寄存器、读信号发生器、状态信号接收器和中断信号生成器这四个子模块构成,其中:
[0010] 配置寄存器具有第一控制段、第二控制段、第一控制位和第二控制位,第一控制段用于配置Nandflash芯片控制信号的时序参数;第二控制段用于配置Nandflash芯片的数据位宽和Nandflash芯片的数量;第一控制位用于使能对当前Nandflash芯片操作完成状态的查询;第二控制位用于使能中断信号生成器的中断信号生成;配置寄存器与CPU经内部总线双向连接;
[0011] 读信号发生器用于生成Nandflash芯片的读信号,该读信号发生器具有计数器和第一比较器,计数器用来记录系统时钟周期数,该计数器设有使能端,该使能端由配置寄存器中第一控制位控制;第一比较器用来比较计数器的值与配置寄存器中第一控制段的值, 当计数器的值与配置寄存器中第一控制段的值相等时,第一比较器的输出信号使读信号的电平翻转,利用这个计数器的值和系统时钟频率通过第一控制段来配置读信号的宽度,该读信号轮流查询Nandflash芯片组中每个Nandflash芯片完成当前操作的状态信息;
[0012] 状态信号接收器用于接收和判断查询Nandflash芯片完成当前操作的状态信息, 状态信号接收器具有第二比较器,第二比较器的一个输入端接收查询Nandflash芯片完成当前操作的状态信息,另一个输入端为Nandflash芯片已完成当前操作的设定值,第二比较器将接收到的查询状态值与设定值进行比较来判断对Nandflash芯片的当前操作是否完成,当查询状态值与设定值相等时第二比较器输出已完成当前操作的信号,并建立对应 Nandflash芯片已完成当前操作的标志位;
[0013] 中断信号生成器用于生成最终的中断信号,中断信号生成器具有译码器、与门和二选一选择器,译码器对配置寄存器中的第二控制段进行译码,获得当前使用的Nandflash 芯片数量及配置信息,与门对当前使用的各Nandflash芯片的标志位进行逻辑与运算,当各Nandflash芯片均已完成当前操作时与门输出查询完成标志信号,该标志信号连接二选一选择器的一个输入端,另一个输入端接地,二选一选择器的选择控制端由配置寄存器中的第二控制位控制,当第二控制位和标志信号有效时二选一选择器输出最终的中断信号, 该中断信号连接中断控制器的输入端。
[0014] 上述技术方案中的有关内容解释如下:
[0015] 1、上述方案中,所述“Nandf Iash芯片组存储控制器”采用“包括”这一开放性表述是因为存储控制器中除了含有上述技术方案记载的技术特征而外,还包含本领域技术人员知道的其它模块,比如DMA (Direct MemoryAccess,直接内存存取),ECC数据纠错控制器, FIFO数据缓存器等。而这些模块由于与本发明实质内容不直接相关,所以没有记载这些模块。
[0016] 2、上述方案中,所述“控制段”是指寄存器中由若干个控制位组成的一段控制位。 所述“控制位”是指寄存器中的一个位。
[0017] 3、上述方案中,所述“NandfIash芯片组”由多个Nandflash芯片组成(比如二到八片Nandflash芯片,甚至更多),Nandflash芯片组是通过外部总线存储控制器连接。
[0018] 4、上述方案中,对Nandflash芯片是否完成当前操作的状态查询是利用现有Nandflash芯片的固有特性实现的。对现有Nandflash芯片来说有两种方式可以知道该芯片否完成当前操作,第一种是Nandflash芯片在完成当前操作后自身产生一个中断信号, 表明当前操作已完成;第二种是通过读取Nandflash芯片中相应状态字节的值可以知道该芯片否完成当前操作,因为对确定的Nandflash芯片来说,对应当前操作已完成的状态值是已知的固定值,生产商可以提供。第二种方式比第一种方式更快。
[0019] 本发明工作原理是:根据外挂Nandflash芯片组的类型和个数,CPU通过内部总线对配置寄存器进行配置,读信号发生器根据配置寄存器中第一控制段的参数,产生符合Flash时序的读信号,可以独立的对Nandflash芯片组中的每个Nandflash芯片轮流进行状态查询。状态信号接收器将接收到的Nandflash芯片的状态进行分析后,判断当前Nandflash芯片的操作是否完成。中断信号生成器根据状态信号接收器的判断结果以及配置寄存器中第二控制段的配置参数来生成所有Nandflash芯片完成标志位以及最终的中断信号。本发明将多个Nandflash芯片在操作中对应产生的多个中断,通过状态查询方式转变为最终的一个中断信号,由于状态查询过程可以由存储控制器完全独立的对 Nandflash芯片组进行操作,不占用内部总线,可以有效的提高系统的传输速度,同时由于只产生一个Nandflash芯片组的中断信号,减少了中断次数,可以简化系统的流程控制以及提高存储速度,外挂Nandflash芯片越多,系统性能提升的效果越明显。本发明有效的克服了当前的技术不足,提供了一种有效提高存储速度而且切实可行的方案。
附图说明
[0020] 附图1为本发明原理框图;
[0021] 附图2为本发明配置寄存器示意图;
[0022] 附图3为本发明系统操作时序图。
[0023] 以上附图中,10、控制模块;IUCPU ;12、中断控制器;13、NandfIash芯片组;14、内部总线;15、外部总线;101、配置寄存器;102、读信号发生器;103、状态信号接收器;104、中断信号生成器;201、第一控制段;202、第二控制段;203、第一控制位;204、第二控制位。
具体实施方式
[0024] 下面结合附图及实施例对本发明作进一步描述:
[0025] 实施例:一种Nandflash芯片组存储控制器
[0026] 如图1所示,该存储控制器包括以下内容:
[0027] (I)CPU 11,用于执行存储于内部存储器上的固件指令,完成对Nandflash芯片组 13的控制和管理。
[0028] (2)内部总线14,用于传送数据信息、地址信息和控制信息。
[0029] (3)中断控制器12,用于提供中断信号给CPU 11,使CPU 11执行中断程序,中断控制器12与CPU 11经内部总线14双向连接。
[0030] 本发明的创新在于:所述存储控制器内设有一个可配置Nandflash芯片数量和类型,并且支持Nandflash芯片组13查询转中断模式的控制模块10,所述控制模块10由配置寄存器101、读信号发生器102、状态信号接收器103和中断信号生成器104这四个子模块构成,其中:
5[0031] 如图2所示,配置寄存器101具有第一控制段201、第二控制段202、第一控制位 203和第二控制位204,第一控制段201用于配置Nandflash芯片控制信号的时序参数;第二控制段202用于配置Nandflash芯片的数据位宽和Nandflash芯片的数量;第一控制位 203用于使能对当前Nandflash芯片操作完成状态的查询;第二控制位204用于使能中断信号生成器104的中断信号生成;配置寄存器101与CPU 11经内部总线14双向连接。
[0032] 读信号发生器102用于生成Nandflash芯片的读信号,该读信号发生器102具有计数器和第一比较器,计数器用来记录系统时钟周期数,该计数器设有使能端,该使能端由配置寄存器101中第一控制位203控制;第一比较器用来比较计数器的值与配置寄存器 101中第一控制段201的值,当计数器的值与配置寄存器101中第一控制段201的值相等时,第一比较器的输出信号使读信号的电平翻转,利用这个计数器的值和系统时钟频率通过第一控制段201来配置读信号的宽度,该读信号轮流查询Nandflash芯片组13中每个 Nandflash芯片完成当前操作的状态信息。
[0033] 状态信号接收器103用于接收和判断查询Nandflash芯片完成当前操作的状态信息,状态信号接收器103具有第二比较器,第二比较器的一个输入端接收查询Nandflash芯片完成当前操作的状态信息,另一个输入端为Nandflash芯片已完成当前操作的设定值, 第二比较器将接收到的查询状态值与设定值进行比较来判断对Nandflash芯片的当前操作是否完成,当查询状态值与设定值相等时第二比较器输出已完成当前操作的信号,并建立对应Nandflash芯片已完成当前操作的标志位。
[0034] 中断信号生成器104用于生成最终的中断信号,中断信号生成器104具有译码器、 与门和二选一选择器,译码器对配置寄存器101中的第二控制段202进行译码,获得当前使用的Nandflash芯片数量及配置信息,与门对当前使用的各Nandflash芯片的标志位进行逻辑与运算,当各Nandflash芯片均已完成当前操作时与门输出查询完成标志信号,该标志信号连接二选一选择器的一个输入端,另一个输入端接地,二选一选择器的选择控制端由配置寄存器101中的第二控制位204控制,当第二控制位204和标志信号有效时二选一选择器输出最终的中断信号,该中断信号连接中断控制器12的输入端。
[0035] 本发明工作过程如下:
[0036] a)如果系统需要对Nandflash芯片存储或读取数据,程序根据外挂Nandflash芯片的数量及类型配置配置寄存器101。
[0037] b)使能控制模块10的查询使能位,即根据配置寄存器101中第一控制位203的值对读信号发生器102中计数器的使能端进行使能,启动对Nandflash芯片组13的查询转中断模式。系统程序继续进行其它操作,控制模块10独立对Nandflash组13进行控制,此时系统和控制模块10并行操作,直到中断信号生成器104有中断信号生成。
[0038] c)读信号发生器102根据配置寄存器101中第一控制段201的值,利用计数器、系统时钟频率和第一比较器生成Nandflash芯片的读信号,该读信号轮流查询Nandflash芯片组13中每个Nandflash芯片完成当前操作的状态信息。
[0039] d)查询值直接输入到状态信号接收器103,状态信号接收器103对所有Nandflash 芯片的操作完成状态进行判断,直到Nandflash芯片组13内最后一个Nandf Iash芯片操作完成,当一个Nandflash芯片操作完成后建立对应该Nandflash芯片已完成当前操作的标志位。[0040] e)中断信号生成器104根据状态信号接收器103的判断结果以及配置寄存器101 中第二控制段202的配置参数来生成所有Nandflash芯片完成操作的标志信号以及最终的中断信号。
[0041] f)中断信号送到中断控制器12,中断控制器12打断程序执行,系统程序进入中断服务程序,不使能控制模块10的查询使能位,停止查询Nandflash芯片组13。以此循环往复。
[0042] 下面结合图1、图2和图3对本实施例加以描述:
[0043] 假设本实施例系统外挂两块8位Nandflash芯片,根据Nandflash供应商提供的产品说明书,可以得到Nandflash芯片详细的读写参数。
[0044] 首先,根据Nandflash芯片读写参数配置第一控制段201,假设配置值是 Rats [15:0] = 0000,0000,0000,1000,因为需要外挂两块8位Nandflash芯片,因此配置第二控制段202中的Mode[l:0] = 10。从图3中的配置寄存器地址、读写控制信号以及配置参数信号线可以看到较为详细的时序信息,在第二个时钟周期完成需要的参数配置。
[0045] 然后,配置第二控制位204中的IE = 1,用于允许中断信号的生成,接着配置第一控制位203中的Poll_en = 1 (注:Poll_en可以和上一步的配置参数一起配置,图3所描述的就是这种情况)。配置都完成后,图1中的读信号发生器102产生符合要求的读信号来查询Nandflash芯片组13是否完成当前操作的状态信息,从图3中可以看出在第三个时钟周期Flash控制信号组生成。在第四个时钟周期图1中的状态信号接收器103不停的侦测Nandflash芯片组13的状态信息(图3中的Flash状态信号组)并判断,同时判断结果输入到图1中的中断信号生成器104,中断信号生成器104根据第二控制段202以及状态信号接收器103的判断结果,生成最终的中断信号。从图3可以看出在第k+3个时钟周期 Flash状态信号组发生变化,经过中断信号生成器104对变化数据的判断,在第k+4个时钟周期生成中断信号,标志着一次完整的操作完成。
[0046] 上述实施例只为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。

Claims (1)

1. 一种Nandflash芯片组存储控制器,包括: CPU(Il),用于执行存储于内部存储器上的固件指令; 内部总线(14),用于传送数据信息、地址信息和控制信息;中断控制器(12),用于提供中断信号给CPU(ll),使CPU(Il)执行中断程序,中断控制器(12)与CPU(Il)经内部总线(14)双向连接;其特征在于:设有一个可配置Nandflash芯片数量和类型,并且支持Nandflash芯片组 (13)查询转中断模式的控制模块(10),所述控制模块(10)由配置寄存器(101)、读信号发生器(102)、状态信号接收器(10¾和中断信号生成器(104)这四个子模块构成,其中:配置寄存器(101)具有第一控制段001)、第二控制段002)、第一控制位(20¾和第二控制位004),第一控制段O01)用于配置Nandflash芯片控制信号的时序参数;第二控制段(202)用于配置Nandflash芯片的数据位宽和Nandflash芯片的数量;第一控制位 (203)用于使能对当前Nandflash芯片操作完成状态的查询;第二控制位(204)用于使能中断信号生成器(104)的中断信号生成;配置寄存器(101)与CPU(Il)经内部总线(14)双向连接;读信号发生器(102)用于生成Nandflash芯片的读信号,该读信号发生器(102)具有计数器和第一比较器,计数器用来记录系统时钟周期数,该计数器设有使能端,该使能端由配置寄存器(101)中第一控制位(20¾控制;第一比较器用来比较计数器的值与配置寄存器(101)中第一控制段(201)的值,当计数器的值与配置寄存器(101)中第一控制段(201) 的值相等时,第一比较器的输出信号使读信号的电平翻转,利用这个计数器的值和系统时钟频率通过第一控制段O01)来配置读信号的宽度,该读信号轮流查询Nandflash芯片组 (13)中每个Nandflash芯片完成当前操作的状态信息;状态信号接收器(103)用于接收和判断查询Nandflash芯片完成当前操作的状态信息,状态信号接收器(10¾具有第二比较器,第二比较器的一个输入端接收查询Nandflash 芯片完成当前操作的状态信息,另一个输入端为Nandflash芯片已完成当前操作的设定值,第二比较器将接收到的查询状态值与设定值进行比较来判断对Nandflash芯片的当前操作是否完成,当查询状态值与设定值相等时第二比较器输出已完成当前操作的信号,并建立对应Nandflash芯片已完成当前操作的标志位;中断信号生成器(104)用于生成最终的中断信号,中断信号生成器(104)具有译码器、 与门和二选一选择器,译码器对配置寄存器(101)中的第二控制段(20¾进行译码,获得当前使用的Nandflash芯片数量及配置信息,与门对当前使用的各Nandflash芯片的标志位进行逻辑与运算,当各Nandf Iash芯片均已完成当前操作时与门输出查询完成标志信号, 该标志信号连接二选一选择器的一个输入端,另一个输入端接地,二选一选择器的选择控制端由配置寄存器(101)中的第二控制位(204)控制,当第二控制位(204)和标志信号有效时二选一选择器输出最终的中断信号,该中断信号连接中断控制器(12)的输入端。
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