CN101441497B - 具有存储器时钟设定功能的信息处理装置和存储器时钟设定方法 - Google Patents

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Abstract

具有存储器时钟设定功能的信息处理装置和存储器时钟设定方法。存储器时钟设定功能获取存储器总线带宽，并获取CPU总线和I/O总线的总带宽。当所述存储器总线带宽大于所述CPU总线和所述I/O总线的总带宽时，选择小于或等于存储器的当前工作时钟的时钟速率，使得所述存储器总线带宽可以不小于CPU总线和I/O总线的总带宽，并对存储器控制器设定所选的时钟速率作为所述存储器的工作时钟。

Description

具有存储器时钟设定功能的信息处理装置和存储器时钟设定方法
技术领域
本发明的一个实施方式涉及设定存储器的工作时钟的技术，可包括具有根据存储器总线之外的连接到存储器控制器的总线的带宽变更存储器的工作时钟设定的存储器时钟设定功能的信息处理装置，以及存储器时钟设定方法。
背景技术
本申请要求2007年11月21日提交的日本专利申请2007-301663的优先权，在此以引证的方式并入其全部内容。
图5是用于解释存储器的外围环境的示例的示图。在图5中，连接CPU500和存储器控制器510的总线称为CPU总线600，连接I/O桥530和存储器控制器510的总线称为I/O总线610，且连接存储器控制器510和存储器520的总线称为存储器总线620。I/O总线610由连接到I/O桥的诸如图形设备、硬盘驱动器和光学驱动器之类的I/O设备使用。
存在同时发生从CPU500向存储器520存取和从I/O向存储器520存取的可能性。因此，希望存储器总线620的带宽等于或大于除存储器总线外的连接到存储器控制器510的总线(图5的示例中的CPU总线600和I/O总线610)的总带宽。
近年，已经提出了通过扩展存储器总线620的带宽来大幅提高存储器数据传输速率的技术。例如，存在通过同时使用具有相同容量的两个存储器来提高存储器数据传输速率的双通道技术。
使用这种技术，存在存储器总线620的传输速率远远超过连接到存储器控制器510的其他总线(图5的示例中的CPU总线600和I/O总线610)的总带宽的可能性。在这种情况下，连接到存储器控制器510的其他总线的带宽变成瓶颈，这使得不能充分利用提高后的存储器数据传输速率。
另一方面，存储器工作速度(时钟速度)也得以提高，但这成为增加存储器520的功耗的原因之一。
例如在日本特开2000-187525、日本特开平10-21135以及日本特开2001-117815中描述了相关于存储器中的工作时钟的控制的相关技术。
日本特开2000-187525描述了一种在未安装存储器时停止未使用的存储器时钟，或者根据安装的存储器的种类停止未使用的存储器时钟的技术。该技术作为电磁干扰(EMI)的对策而被加以考虑。
日本特开平10-21135描述了一种在与存储器制造商决定的存储器本身的工作规范无关地变更存储器设定的同时、当实际写入和读取数据时检测不发生数据错误的最快设定的技术。当存储器总线带宽小于其他总线时需要该技术。
日本特开2001-117815描述了一种当安装了系统不能保证工作频率的存储器时或者当混合安装了多个工作频率的存储器时发出警报的技术。
如上所述，在最近的系统中，即使提高了存储器数据传输速率，因为其他部分可能变成瓶颈，提高的传输速率不能完全展现出来，且会引起由于传输速率提高而导致存储器功耗增加的问题。
发明内容
本发明的一个目的是解决上述问题，并且提供在最佳地利用提高后的存储器数据传输速率的同时尽可能地降低存储器的功耗的技术。
为了实现上述目的，根据本发明的一个实施方式，当存储器总线带宽大于连接到存储器控制器的其他总线的总带宽时，变更存储器的工作时钟设定，使得存储器总线带宽可以是尽可能地接近其他总线的总带宽的值。
获取存储器总线带宽和连接到存储器控制器的其他总线的总带宽。对于存储器总线带宽，其理论值可以根据在存储器控制器中设定为存储器的工作时钟的时钟速率来计算。对于其他总线的带宽，理论值可以根据各控制器或桥的设定来计算，或者当预先知道总线带宽时，可以将该信息存储在I/O桥的ROM中，由此可以从ROM获得总线带宽信息。
对获得的存储器总线带宽和连接到存储器控制器的其他总线的总带宽进行比较。当存储器总线带宽大于连接到存储器控制器的其他总线的总带宽时，在存储器总线带宽不小于连接到存储器控制器的其他总线的总带宽的范围内降低存储器的工作时钟设定。
本发明的一个实施方式的信息处理装置包括存储器、控制所述存储器的存储器控制器以及用于变更存储器的工作时钟设定的存储器时钟设定功能。而且，该装置包括获取连接所述存储器控制器和所述存储器的存储器总线的带宽的第一获取单元、获取除所述存储器总线外的连接到所述存储器控制器的其他总线的带宽的第二获取单元、将除所述存储器总线外的连接到所述存储器控制器的所述其他总线的总带宽与所述存储器总线带宽进行比较的比较单元，以及变更单元，当所述存储器总线带宽大于除所述存储器总线外的连接到所述存储器控制器的所述其他总线的总带宽时，所述变更单元通过在所述存储器总线带宽不小于除所述存储器总线外的连接到所述存储器控制器的所述其他总线的总带宽的范围内、使所述存储器的工作时钟低于当前工作时钟，来变更所述存储器的工作时钟的设定。
在该信息处理装置中，基于所述存储器控制器中设定的存储器的工作时钟的时钟速率、或者可设定为所述存储器的工作时钟的时钟速率来计算所述存储器总线带宽。
而且，当启动该信息处理装置时，通过存储在提供给该信息处理装置的基本输入/输出系统存储器中的基本输入/输出系统的控制程序，来执行变更所述存储器的工作时钟设定的处理。
这样，通过必要、充分地降低存储器的工作时钟，可以降低存储器的功耗，同时保持与存储器的工作时钟被设定为最大时相同的逻辑性能。
根据本发明的实施方式，可以根据除存储器总线外的连接到存储器控制器的其他总线的总带宽，降低存储器的工作时钟，使得存储器总线的带宽必要、充分。结果，可以降低存储器的功耗，同时保持与存储器的工作时钟被设定为最大时相同的逻辑性能。
附图说明
图1是示出根据本发明的一个实施方式的信息处理装置的构成示例的图。
图2是示出存储器时钟设定功能的构成示例的图。
图3是具有时钟设定功能的存储器时钟设定处理的流程图。
图4是示出从典型的存储器(1GB，DDR2，额定800MHz)读取存储器数据的电流消耗的图。
图5是用于解释存储器的外围环境的示例的图。
具体实施方式
下面将参考附图描述本发明的实施方式。
图1是示出根据本发明的一个实施方式的信息处理装置的构成示例的图。该信息处理装置包括CPU11、主桥12、存储器13、I/O桥14、图形单元15、BIOS ROM16和时钟发生器17。
CPU11是控制系统或装置的处理器。
主桥12是连接CPU11、存储器13和I/O的芯片，且可根据芯片组(平台)而包括存储器控制器120。在如图1所示的信息处理装置的示例中，主桥12包括存储器控制器120。在主桥12中，执行CPU11的设定。存储器控制器120控制存储器13以设定存储器13的工作时钟或工作定时。
存储器13是信息处理装置中的主存储单元。存储器13包括SPD(Serial Presence Detect：串行存在检测)130。SPD130是存储诸如安装在存储器模块上的存储器芯片的类型和规格的信息(此后称为存储器信息)的ROM。例如，在可设定为或可用作为存储器的工作时钟的时钟速率由存储器制造商确定或预定的情况下，这些信息被存储在SPD130中。
I/O桥14是连接I/O设备的芯片。I/O桥14包括COMS(互补金属氧化物半导体器件)140。CMOS140是可以存储信息的存储器。也可以取代CMOS140而用闪存ROM之类的非易失性存储器来存储信息。
图形单元15是具有显示功能的装置。
BIOS(基本输入/输出系统)ROM16是存储BIOS160的ROM，BIOS160是基本输入/输出系统的用于设定和控制硬件的控制程序。BIOS160具有存储器时钟设定功能161。
时钟发生器17是用于产生时钟的装置。总线时钟170是从时钟发生器17输出的时钟，且被输入到芯片组。主桥12和I/O桥14被称为芯片组。存储器时钟171是存储器13的工作时钟。从时钟发生器17输入到主桥12的时钟被存储器控制器120调节成设定为存储器13的工作时钟的时钟速率，且被输入到存储器13。
CPU总线20连接CPU11和主桥12。存储器总线21连接存储器控制器120和各个存储器13。I/O总线22连接I/O设备和主桥12。在如图1所示的信息处理装置的示例中，I/O总线22a连接主桥12和I/O桥14，且I/O总线22b连接主桥12和图形单元15。
LPC/SPI总线23是连接BIOS ROM16的总线。尽管LPC(Low PinCount：低管脚数)总线通常是主流，但最近已经变化为SPI(SerialPeripheral Interface：串行外围接口)总线。SM(System Management：系统管理)总线24是一种连接到设备的总线，且用于控制设备或获取设备信息。在如图1所示的信息处理装置的示例中，SM总线24连接到各个存储器13的SPD130以从各个SPD130获得存储器信息。
图2是示出存储器时钟设定功能的构成示例的图。存储器时钟设定功能161包括CPU总线带宽获取单元162、I/O总线带宽获取单元163、存储器总线带宽获取单元164、总线带宽比较单元165以及存储器时钟设定单元166。
CPU总线带宽获取单元162从主桥12获取BIOS160设定的CPU总线信息且计算CPU总线带宽。CPU总线带宽取决于安装在信息处理装置上的CPU11的类型。例如，当CPU总线时钟为800MHz且单位时钟数据传输量为8比特时，CPU总线带宽是800×8＝6400[Mb/sec]。
将I/O总线带宽的信息预先存储在I/O桥14的CMOS140中。I/O总线带宽获取单元163从CMOS140获取I/O总线带宽的信息。在图1所示的信息处理装置的示例中，获取I/O总线22a和I/O总线22b的两个带宽的信息。
存储器总线带宽获取单元164从存储器控制器120获取BIOS160设定的存储器总线21的信息。而且，存储器总线带宽获取单元164从各个存储器的SPD130获取存储器信息。获取的存储器信息包括各个时钟速率的设定信息(例如，800MHz、667MHz和533MHz各个时钟速率的设定信息)。
可以容易地由存储器控制器120中设定的存储器13的工作时钟求得存储器总线带宽的理论值。例如，当存储器13的工作时钟设定为800MHz，单位时钟数据传输量为8比特，且使用双通道时，存储器总线带宽的理论值为800×8×2＝12800[Mb/sec]。
总线带宽比较单元165比较存储器总线带宽和存储器总线21之外的连接到存储器控制器120的其他总线的总带宽。例如，在图1所示的信息处理装置的示例中，将CPU总线20、I/O总线22a和I/O总线22b的总带宽与存储器总线带宽21相比较。
存储器时钟设定单元166向存储器控制器120设定存储器13的工作时钟和工作定时。当存储器总线21之外的连接到存储器控制器120的其他总线的总带宽小于存储器总线带宽时，在从SPD130上的存储器信息获得的可设定为存储器13的工作时钟的时钟速率中，选择小于或等于存储器13的当前工作时钟的时钟速率的时钟速率。而且，在存储器总线带宽不小于存储器总线21之外的连接到存储器控制器120的其他总线的总带宽的范围内选择时钟速率。然后，对存储器控制器120设定所选的时钟速率作为存储器13的工作时钟。
图3是存储器时钟设定功能执行的存储器时钟设定处理的流程图。当打开信息处理装置的电源时，BIOS160启动。在BIOS160的处理中，如图3的示例所示，存储器时钟设定功能160执行存储器时钟设定处理。
首先，获取关于CPU总线20的信息(步骤S10)，并计算CPU总线带宽(步骤S11)。而且，获取关于I/O总线带宽的信息(步骤S12)，并计算I/O总线带宽(步骤S13)。获取存储器总线21的设定信息(步骤S14)，并计算存储器总线带宽(步骤S15)。
将存储器总线21之外的连接到存储器控制器120的其他总线的总带宽(即CPU总线带宽和I/O总线带宽的总值)与存储器总线带宽相比较(步骤S16)。此时，当存储器总线21之外的连接到存储器控制器120的其他总线的总带宽等于或大于存储器总线带宽时，没有必要变更存储器的工作时钟的设定。
当在步骤S16中，存储器总线21之外的连接到存储器控制器120的其他总线的总带宽小于存储器总线带宽时，获取存储器信息(步骤S17)，且计算在可设定为存储器13的工作时钟的各个时钟速率下获得的存储器总线带宽(步骤S18)。从存储器总线带宽不小于存储器总线21之外的连接到存储器控制器120的其他总线的总带宽的时钟速率中选择小于或等于存储器13的当前工作时钟的时钟速率(步骤S19)。并且，将所选的时钟速率设定为存储器的工作时钟(步骤S20)。
下面将描述该实施方式的具体示例。在如下所述的示例的系统中，假设CPU总线带宽是6400Mb/sec而I/O总线带宽是4096Mb/sec。而且，安装的存储器13的规格为1GB、DDR2、额定频率800MHz以及两枚构成(双通道)。而且，存储器的工作时钟可以设定为800MHz、667MHz、533MHz和400MHz这4级。此外，此处假设单位时钟数据传输量为8比特。
当打开信息处理装置的电源时，BIOS160启动。在BIOS160的处理中，存储器时钟设定功能161执行存储器时钟设定处理。
首先，计算存储器总线21之外的连接到存储器控制器120的其他总线的总带宽。这里，获取CPU总线带宽和I/O总线带宽，且如下计算它们的总和。
6400Mb/sec+4096Mb/sec＝10496Mb/sec
然后，获得存储器总线带宽。因为存储器13的工作时钟设定为800MHz，单位时钟处理的数据为8位，由两枚构成的存储器13以双通道工作，如下获得存储器总线带宽。
800MHz×8bit×2(双通道)＝12800Mb/sec
将存储器总线21之外的连接到存储器控制器120的其他总线的总带宽和存储器总线带宽进行比较如下。
10496Mb/sec<12800Mb/sec
因为存储器总线带宽大于存储器总线21之外的其他总线的总带宽，所以检查是否存在作为存储器13的其他工作时钟的最佳时钟速率。
如下计算可设定为存储器13的工作时钟的各时钟速率下的存储器总线带宽。
800MHz：800MHz×8bit×2(双通道)＝12800Mb/sec
667MHz：667MHz×8bit×2(双通道)＝10672Mb/sec
800MHz：533MHz×8bit×2(双通道)＝8528Mb/sec
800MHz：400MHz×8bit×2(双通道)＝6400Mb/sec
在存储器总线带宽等于或大于存储器总线21之外的连接到存储器控制器120的其他总线的总带宽10496[Mb/sec]的时钟速率中，最小的时钟速率是667MHz，此时，存储器总线带宽为10672[Mb/sec]。
因此，变更存储器控制器120的设定，以将存储器13的工作时钟从800MHz降低到667MHz。即使存储器13的工作时钟降低到667MHz，因为存储器总线带宽(10672[Mb/sec])大于存储器总线21之外的连接到存储器控制器120的其他总线的总带宽(10496[Mb/sec])，存储器数据传输速率在逻辑上相当于存储器13的工作时钟为800MHz时的传输速率。
图4是示出从典型的存储器(1GB，DDR2，额定频率800MHz)读取存储器数据中的电流消耗的图。在图4中，667MHz、533MHz和400MHz处的电流消耗值是当存储器13的工作时钟从800MHz的额定频率下降时的值。
在800MHz的额定频率和双通道的情况下，如图4所示，电流消耗为3360mA(1.8V)。当时钟速率下降到667MHz时，电流消耗为2880mA(1.8V)。即，当800MHz的额定频率的时钟速率减小到667MHz时，电流消耗减小480mA(1.8V)。
上面已经描述了本发明的实施方式。然而，本发明不限于这些实施方式。例如，并不总是需要从实施方式中建议的地方获取各个总线的带宽信息或用于计算带宽的信息。因为各个总线的带宽信息或用于计算带宽的信息可能因信息处理装置的平台而有所不同，根据信息处理装置的平台获取必要的信息从而获得各个总线带宽就足够了。
而且，计算存储器总线带宽中使用的单位时钟数据传输量和通道数目(构成存储器的枚数)不必为8比特和双通道(包括两枚的存储器)。可以使用与信息处理装置采用的技术相应的值来计算存储器带宽。

Claims (5)

1.一种信息处理装置，其具有存储器、控制该存储器的存储器控制器、以及用于变更所述存储器的工作时钟设定的存储器时钟设定功能，该装置包括：
第一获取单元，其获取连接所述存储器控制器和所述存储器的存储器总线的带宽；
第二获取单元，其获取所述存储器总线之外的连接到所述存储器控制器的其他总线的带宽；
比较单元，其将所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽与所述存储器总线的带宽进行比较；以及
变更单元，当所述存储器总线的带宽大于所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽时，该变更单元通过在所述存储器总线的带宽不小于所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽的范围内、使所述存储器的工作时钟低于当前工作时钟，来变更所述存储器的工作时钟的设定。
2.根据权利要求1所述的信息处理装置，其中基于所述存储器控制器中设定的存储器的工作时钟的时钟速率、或者可设定为所述存储器的工作时钟的时钟速率，来计算所述存储器总线的带宽。
3.一种信息处理装置中的存储器时钟设定方法，该信息处理装置具有存储器、控制所述存储器的存储器控制器、以及用于变更所述存储器的工作时钟设定的存储器时钟设定功能，该方法包括以下步骤：
获取连接所述存储器控制器和所述存储器的存储器总线的带宽；
获取所述存储器总线之外的连接到所述存储器控制器的其他总线的带宽；
对所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽与所述存储器总线的带宽进行比较；以及
当所述存储器总线的带宽大于所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽时，通过在所述存储器总线的带宽不小于所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽的范围内、使所述存储器的工作时钟低于当前工作时钟，来变更所述存储器的工作时钟的设定。
4.根据权利要求3所述的存储器时钟设定方法，其中，基于所述存储器控制器中设定的存储器的工作时钟的时钟速率或者可设定为所述存储器的工作时钟的时钟速率，来计算所述存储器总线带宽。
5.根据权利要求3或4所述的存储器时钟设定方法，该方法还包括：
当启动所述信息处理装置时，通过存储在提供给所述信息处理装置的基本输入/输出系统存储器中的基本输入/输出系统的控制程序，变更所述存储器的工作时钟的设定。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8327172B2 (en) * 2010-06-23 2012-12-04 Intel Corporation Adaptive memory frequency scaling
US8612786B1 (en) * 2010-09-24 2013-12-17 Amazon Technologies, Inc. Deep idle mode
CN103577110A (zh) * 2012-07-19 2014-02-12 国民技术股份有限公司 片上系统及片上系统的读写方法
KR102086719B1 (ko) 2014-03-11 2020-03-09 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
DE102015209994A1 (de) * 2015-05-29 2016-12-15 Lufthansa Technik Ag Verfahren und Vorrichtung zur Reinigung eines Strahltriebwerks
JP2019053522A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステムおよび方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59142655A (ja) * 1983-02-03 1984-08-15 Nec Corp 同時アクセス可能なメモリ制御方式
US4727536A (en) * 1986-06-19 1988-02-23 General Datacomm, Inc. Variable control and data rates in highly efficient multiplexer
US4933934A (en) * 1986-12-22 1990-06-12 Nec Corporation Time division multiplexing method with channel compression and a device therefor
US4759014A (en) * 1987-05-28 1988-07-19 Ampex Corporation Asynchronous-to-synchronous digital data multiplexer/demultiplexer with asynchronous clock regeneration
US4970722A (en) * 1987-11-02 1990-11-13 Amp Incorporated Broadband local area network
EP0660239A1 (en) * 1993-12-17 1995-06-28 International Business Machines Corporation Data transfer between computing elements
EP0660557A1 (de) * 1993-12-23 1995-06-28 Siemens Aktiengesellschaft Verfahren zum statistischen Multiplexen
US5877814A (en) * 1994-04-20 1999-03-02 Thomson Consumer Electronics, Inc. Asynchronous control signal generating apparatus
US5805595A (en) * 1996-10-23 1998-09-08 Cisco Systems, Inc. System and method for communicating packetized data over a channel bank
US6240094B1 (en) * 1997-12-22 2001-05-29 Bell Atlantic Network Services, Inc. Statistical time division multiplexer for a wireless asymmetric local loop communication system
KR100578112B1 (ko) * 1998-10-16 2006-07-25 삼성전자주식회사 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법
US6938094B1 (en) * 1999-09-17 2005-08-30 Advanced Micro Devices, Inc. Virtual channels and corresponding buffer allocations for deadlock-free computer system operation
JP4409681B2 (ja) * 1999-10-20 2010-02-03 株式会社東芝 情報処理装置及び情報処理装置のメモリ制御方法
US6931524B2 (en) * 2001-08-29 2005-08-16 Koninklijke Philips Electronics N.V. System for bus monitoring using a reconfigurable bus monitor which is adapted to report back to CPU in response to detecting certain selected events
US6898674B2 (en) * 2002-06-11 2005-05-24 Intel Corporation Apparatus, method, and system for synchronizing information prefetch between processors and memory controllers
JP2004246598A (ja) 2003-02-13 2004-09-02 Matsushita Electric Ind Co Ltd クロック制御方法
US7146519B2 (en) * 2003-08-22 2006-12-05 Hewlett-Packard Development Company, L.P. Bus clock frequency management based on device bandwidth characteristics
JP4860104B2 (ja) 2003-10-09 2012-01-25 日本電気株式会社 情報処理装置
JP2005309649A (ja) * 2004-04-20 2005-11-04 Matsushita Electric Ind Co Ltd 共有メモリ転送制御回路および共有メモリ転送制御システム
JP2006099569A (ja) 2004-09-30 2006-04-13 Kyocera Mita Corp メモリインタフェース回路及びクロック制御方法
US8593470B2 (en) * 2005-02-24 2013-11-26 Ati Technologies Ulc Dynamic memory clock switching circuit and method for adjusting power consumption
US7830690B2 (en) * 2006-10-30 2010-11-09 Intel Corporation Memory module thermal management
US7948786B2 (en) * 2008-02-06 2011-05-24 Micron Technology, Inc. Rank select using a global select pin

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