JP2000187525A - メモリクロック信号を制御するコンピュ―タ―システム及びその方法 - Google Patents

メモリクロック信号を制御するコンピュ―タ―システム及びその方法

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JP2000187525A
JP2000187525A JP11295155A JP29515599A JP2000187525A JP 2000187525 A JP2000187525 A JP 2000187525A JP 11295155 A JP11295155 A JP 11295155A JP 29515599 A JP29515599 A JP 29515599A JP 2000187525 A JP2000187525 A JP 2000187525A
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clock signal
clock
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computer system
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Jung-Keun Lee
政根 李
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    • G06—COMPUTING; CALCULATING OR COUNTING
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Abstract

(57)【要約】 【課題】未使用のメモリクロック信号を遮断できるよう
に制御するコンピューターシステム及びその方法を提供
する。 【解決手段】ＰＣＩ―ＩＳＡ間ブリッジコントローラ１
１４は，ＤＩＭＭ１２０，１２２，および１２４からメ
モリ情報を読み出し，設定情報として出力する。クロッ
ク発生器１２６とクロックバッファ１３０とは，ＰＣＩ
―ＩＳＡ間ブリッジコントローラ１１４から出力された
設定情報を貯える。ＰＣＩ―ＩＳＡ間ブリッジコントロ
ーラ１１４およびホスト−ＰＣＩ間ブリッジコントロー
ラ１０８は，挿入された単面型または両面型のＤＩＭＭ
に対応するメモリバスクロック信号を出力するように制
御する。クロック発生器１２６は，６６ＭＨｚおよび１
００ＭＨｚクロック信号を発生する。クロックバッファ
１３０は，ＤＩＭＭの型に対応するクロック信号を適宜
出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，コンピューターシ
ステムに関するものであり，特に第１及び第２システム
バスクロック信号を発生するコンピューターシステムに
おいて，第１及び第２システムバスクロック信号に対応
して，未使用のＤＩＭＭソケットまたは装着されたメモ
リモジュールの未使用のメモリバスクロック信号を遮断
するコンピューターシステム，及びその制御方法に関す
るものである。
【０００２】
【従来の技術】コンピューターシステムのシステムバス
は，プロセッサ（以下ＣＰＵと称する）とメモリ，周辺
機器が相互データーを伝送する通路である。例えば，伝
送速度１００ＭＨｚのシステムバスはデーターを１００
ＭＨｚで移動させる。
【０００３】システムバスの速度を向上させようとする
チップセット製造会社は，現在一般的な６６ＭＨｚの伝
送速度を持つシステムバス（以下，ＰＣ６６と称する）
では，ＣＰＵの発展速度に追いつけないという問題点が
指摘されてきた。従ってインテル社は，ＣＰＵの速い処
理速度に対応する，１００ＭＨｚの伝送速度を持つシス
テムバス（以下，ＰＣ１００と称する）を開発した。
【０００４】ＰＣ１００は，例えばインテル社の４４０
ＢＸチップセットを装着したマザーボードで使用可能で
あり，ペンティアム３５０ＭＨｚ以上の速い処理速度を
持つＣＰＵが使用できる。
【０００５】１００ＭＨｚのシステムバスすなわち，Ｐ
Ｃ１００には二つの長所がある。第１に，システム性能
の向上である。例えば，６６ＭＨｚのシステムバスは１
秒当たり６６００万回演算するということであり，１回
の演算は６４ビットで動作するので，８ビットを１バイ
トに計算した結果，１秒当たり５２８ＭＢを伝送する。
一方１００ＭＨｚシステムバスは８００ＭＢ／ｓｅｃ
（１億回演算，１回演算６４ビット，８ビットを１バイ
ト）で伝送する。従って同一時間中のデーター移動量が
５１％向上し，速い演算が可能である。
【０００６】第２に周辺機器の安定性である。ＰＣＩバ
スは１秒当たり３３ＭＨｚで動作する。これは６６ＭＨ
ｚのシステムバスに対し，半分の速度で動作するという
ことである。従ってグラフィックカードやハードディス
クドライブなどの周辺機器は３３ＭＨｚに合わせて動作
する。
【０００７】万一，６６ＭＨｚの代わりに７５ＭＨｚの
クロックをオーバークロッキングして用いると，ＰＣＩ
バスは３７．５ＭＨｚで動作することになり１３％ほど
限界を超える。従ってシステムの駆動停止等その他の誤
動作が発生する。
【０００８】しかし，１００ＭＨｚのシステムバスで
は，ＰＣＩバスは１／３クロックの３３．３ＭＨｚで動
作するので，ＰＣＩ規格を満足する。従って高い周波数
のシステムバスクロックを使用しても高速の周辺機器を
より安定して使用できる。また，１００ＭＨｚのシステ
ムバスは次世代の速い処理速度を持つＣＰＵが使用でき
る。
【０００９】図１２は，６６ＭＨｚまたは１００ＭＨｚ
のバスクロックを出力するように制御するＣＰＵ，例え
ば，インテル社のペンティアム２，またはこれと互換性
のあるＣＰＵを装着して使用するコンピューターシステ
ムのマザーボードを示している。
【００１０】図１２に示すように，マザーボードは，Ｃ
ＰＵを装着するスロット１０とメインメモリモジュール
が挿入できる多数のソケット（２０：２２，２４，２
６）を備えている。スロット１０は，例えば，インテル
社のペンティアム２プロセッサを装着するためのスロッ
ト１タイプとして，冷却ファンが装着できるメカニズム
を有する。
【００１１】ソケット２０は，メインメモリを拡張する
ためのコネクタで，３個（または４個）を備えている。
これら各々のソケット２２，２４，および２６は，デュ
アルインラインメモリモジュール（以下ＤＩＭＭと称す
る）が挿入できる。そしてＤＩＭＭは６６ＭＨｚまたは
１００ＭＨｚのシステムバス速度に適合したメモリバス
クロック信号を受け入れて，書き込みおよび読み出し動
作を行う。
【００１２】また，コンピューターシステムはポスト
（ＰＯＳＴ：Ｐｏｗｅｒ Ｏｎ Ｓｅｌｆ Ｔｅｓｔ）
過程を通じてメインメモリの挿入可否を判別するＢＩＯ
Ｓ５０とホスト−ＰＣＩ間ブリッジコントローラ３０及
びＰＣＩ−ＩＳＡ間ブリッジコントローラ４０を有して
いる。
【００１３】図１３は，従来のコンピューターシステム
の構成を示すブロック図である。図１３に示すように，
マザーボードを備えたコンピューターシステムは，ＢＩ
ＯＳＲＯＭ５０の処理ルーチンによりＣＰＵ１２がＤＩ
ＭＭの装着可否を判別して，ＤＩＭＭが装着されていな
いＤＩＭＭソケット２０のメモリバスクロック信号を遮
断する。
【００１４】ＣＰＵ１２は，例えば，インテル社のペン
ティアム２プロセッサで，内部キャッシュメモリ１４を
有する。
【００１５】また，このコンピュータシステムは，シス
テムのホストバスとＰＣＩバスとの間に備えられるホス
ト−ＰＣＩ間ブリッジコントローラ３０と，ＰＣＩバス
とＩＳＡバスとの間に備えられるＰＣＩ−ＩＳＡ間ブリ
ッジコントローラ４０とを有する。
【００１６】例えば，ホスト−ＰＣＩ間ブリッジコント
ローラ３０は，ホスト−ＰＣＩインタフェース，メモリ
コントローラ，高速画像ポート（ＡＧＰ：Ａｃｃｅｌｅ
ｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）コントロー
ラ等の機能を有する，インテル社の４４０ＢＸチップセ
ットである。
【００１７】ＰＣＩ−ＩＳＡ間ブリッジコントローラ４
０はＰＣＩ−ＩＳＡインタフェース，ＩＤＥコントロー
ラ，ＵＳＢコントローラ等の機能を有する，インテル社
のＰＩＩＸ４Ｅチップセットか，またはこれらと互換性
のあるチップセットである。
【００１８】ＣＰＵ１２は，挿入されたＤＩＭＭのバス
速度に対応して，６６または１００ＭＨｚシステムバス
クロック信号を選択するための制御信号１００ ６６＃
を出力する。続いてクロック発生器１８は制御信号１０
０ ６６＃に応答してホスト−ＰＣＩ間ブリッジコント
ローラ３０へ，６６または１００ＭＨｚのホストクロッ
ク信号ＢＸＣＬＫを出力する。
【００１９】さらに，ホスト−ＰＣＩ間ブリッジコント
ローラ３０は各々のＤＩＭＭソケット（２０：２２，２
４，２６）へ，各々の第１乃至第４メモリクロック信号
ＣＬＫ０〜ＣＬＫ３）を出力する。
【００２０】それゆえ，コンピューターシステムに電源
が供給される際のＢＩＯＳ５０のポスト過程で，ＣＰＵ
１２はＤＩＭＭソケット２０に挿入されたＤＩＭＭの挿
入可否，及びタイミングを判別する。
【００２１】この際，全てのＤＩＭＭソケット２０の第
１乃至第４メモリクロック信号ＣＬＫ０〜ＣＬＫ３が使
用可能であり，判別結果によりＤＩＭＭが挿入されてい
ないＤＩＭＭソケット２０のメモリクロック信号ＣＬＫ
０〜ＣＬＫ３を遮断させる。そしてシステムバス伝送速
度に対応した第１乃至第４メモリクロック信号ＣＬＫ０
〜ＣＬＫ３を各々のＤＩＭＭソケット２０へ出力する。
【００２２】
【発明が解決しようとする課題】従って，従来のコンピ
ューターシステムは，ＤＩＭＭソケット２０の中の空い
ているソケットにもクロック信号を提供する。または前
述したように未使用のＤＩＭＭソケット２０のメモリク
ロック信号を遮断しても，使用中のソケットの未使用メ
モリクロック信号を続けて提供することになるので，電
子妨害雑音（ＥＭＩ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ
ｉｎｔｅｒｆｅｒｅｎｃｅ）が発生するという問題点
があった。
【００２３】本発明は，従来のコンピュータシステムが
有する上記問題点に鑑みてなされたものであり，本発明
の第１の目的はコンピューターシステムの，使用しない
ＤＩＭＭソケットのクロック信号を遮断し，使用中のＤ
ＩＭＭソケットクロック信号のうち未使用クロック信号
を遮断するコンピューターシステムを提供することであ
る。
【００２４】また第２の目的は，コンピューターシステ
ムのメモリクロック信号を制御する方法を提供すること
である。
【００２５】
【課題を解決するための手段】前述した目的を達成する
ため，請求項１によれば，第１または第２システムバス
クロック信号を発生するように制御信号を出力するプロ
セッサと，少なくとも一つのメモリモジュールを有する
コンピューターシステムにおいて，メモリモジュールか
らメモリ情報を読み出し，読み出されたメモリ情報に対
応する設定情報を出力する第１システムコントローラ
と，制御信号に応答して設定情報に対応する第１または
第２ホストクロック信号を出力するクロック発生器と，
第１または第２ホストクロック信号に応答して，メモリ
モジュールのメモリクロック信号の基準となる第１また
は第２基準クロック信号を出力する第２システムコント
ローラと，第１または第２基準クロック信号を受けて，
設定情報に対応する第１乃至第４メモリクロック信号を
メモリモジュールへ出力するクロックバッファとを有
し，クロックバッファは設定情報を通じてメモリモジュ
ールが単面型のメモリモジュールの場合，第１バスまた
は第２バス速度のシステムクロック信号に対応される第
１または第２基準クロック信号に応答して第１乃至第４
メモリクロック信号の中に単面型メモリモジュールの使
用しないメモリクロック信号を遮断することを特徴とす
るコンピュータシステムが提供される。
【００２６】請求項２によれば，第１システムコントロ
ーラはメモリ情報及び設定情報がシステムバスを通じて
伝送されるようにしてもよい。また，請求項３によれ
ば，クロック発生器及びクロックバッファは設定情報を
貯えるレジスタを有するように構成してもよい。
【００２７】請求項４によれば，クロックバッファは，
メモリモジュールが単面型の場合，第１基準クロック信
号が入力されると，第２及び第４クロック信号を遮断
し，第２基準クロック信号が入力されると，第３及び第
４クロック信号を遮断するようにしてもよい。
【００２８】かかる構成によれば，コンピューターシス
テムの，使用しないＤＩＭＭソケットのクロック信号を
遮断し，使用中のＤＩＭＭソケットクロック信号のうち
未使用クロック信号を遮断するコンピューターシステム
を提供することができる。
【００２９】また，請求項５によれば， 少なくとも一
つのＤＩＭＭメモリモジュールのメモリクロック信号を
制御するコンピューターシステムの制御方法において，
全てのメモリソケットで第１乃至第４メモリクロック信
号を使用可能にする段階と，使用可能にされたメモリソ
ケットのうちいずれか一つのソケットに任意のメモリモ
ジュールが装着されているか否かを判断する段階と，装
着されている場合，装着されたメモリモジュールの種類
を判別する段階と，メモリモジュールが両面型のメモリ
モジュールなら，使用可能にされた第１乃至第４メモリ
クロック信号を維持する段階と，メモリモジュールが単
面型のメモリモジュールなら，メモリモジュールのバス
速度が第１の速度，および第２の速度のどちらであるか
を判別する段階と，バス速度が第１速度なら，第１乃至
第４メモリクロック信号の中にメモリモジュールの第２
の速度に対応するメモリクロック信号を遮断する段階
と，バス速度が第２の速度なら，第１乃至第４メモリク
ロック信号の中にメモリモジュールの第１の速度に対応
するメモリクロック信号を遮断する段階とを有すること
を特徴とするコンピューターシステムのメモリモジュー
ル用クロック信号制御方法が提供される。
【００３０】また，請求項６によれば，ＤＩＭＭソケッ
トにメモリモジュールが装着されていない場合，該当Ｄ
ＩＭＭソケットの第１乃至第４メモリクロック信号を遮
断するようにしてもよい。
【００３１】かかる構成によれば，ＢＩＯＳの処理順序
によりマイクロプロセッサはＤＩＭＭソケットにメモリ
モジュールが挿入されているか否かを判別し，システム
コントローラは，判別されたメモリモジュールのメモリ
情報を，システムバスを通じて読み出す。そして読み出
された情報をクロック発生器とクロックバッファとに貯
える。従って，第１または第２システムバスクロック信
号及びメモリモジュールの種類に対応して，挿入された
メモリモジュールの未使用クロック信号を制御すること
ができる。
【００３２】（実施の形態）以下添付図面を参照しなが
ら，本発明にかかるコンピュータシステムの好適な実施
の形態について詳細に説明する。なお，本明細書および
図面において，実質的に同一の機能構成を有する構成要
素については，同一の符号を付することにより重複説明
を省略する。
【００３３】図１は，本発明の一実施の形態にかかるコ
ンピューターシステム１００の構成を示している。図１
に示すように，コンピューターシステム１００は，ＣＰ
Ｕ１０２とメインメモリ１１０及びＢＩＯＳＲＯＭ１１
６を有する。
【００３４】ＣＰＵ１０２は，コア１０４と二次キャッ
シュメモリ１０６を備えており，６６ＭＨｚまたは１０
０ＭＨｚのシステムバスクロック信号を出力するように
選択する制御信号１００ ６６＃を出力する。
【００３５】メインメモリ１１０はＤＩＭＭソケット１
２０，１２２，１２４を有し，少なくとも一つのＤＩＭ
Ｍが挿入される。この際，一つのソケットは一つのメモ
リバンクに備えられ，一般にメインメモリ内には３個ま
たは４個のソケットを備える。
【００３６】また，コンピューターシステム１００はホ
スト−ＰＣＩ間ブリッジコントローラ１０８とＰＣＩ−
ＩＳＡ間ブリッジコントローラ１１４，クロック発生器
１２６とクロックバッファ１３０とを有する。
【００３７】ホスト−ＰＣＩ間ブリッジコントローラ１
０８はコンピュータシステム１００のホストバスとＰＣ
Ｉバスとの間に備えられ，ホスト−ＰＣＩインタフェー
ス，メモリコントローラ，ＡＧＰコントローラ及び多数
のクロック信号，テスト制御等の機能を有する。そし
て，クロック発生器１２６からＰＣ６６またはＰＣ１０
０に対応するホストクロック信号ＢＸＣＬＫを受けて，
基準クロック信号ＤＣＬＫ０をクロックバッファ１３０
へ出力する。
【００３８】ＰＣＩ−ＩＳＡ間ブリッジコントローラ１
１４はＰＣＩバスとＩＳＡバスとの間に備えられ，ＰＣ
Ｉ−ＩＳＡインタフェース，ＩＤＥコントローラ，ＵＳ
Ｂコントローラ，およびシステムバスコントローラ１３
４を有する。ＰＣＩ−ＩＳＡ間ブリッジコントローラ１
１４はシステムバスを通じてＤＩＭＭのメモリ情報を読
み出し，これに対応する設定情報をクロックバッファ１
３０及びクロック発生器１２６へ出力する。
【００３９】クロック発生器１２６はＰＣＩ−ＩＳＡ間
ブリッジコントローラ１１４から，ＤＩＭＭのメモリ情
報に対応する設定情報を貯えるレジスタ１２８を備えて
いる。そしてＣＰＵ１０２からの制御信号１００ ６６
＃に応答して，ホストクロック信号（ＢＸＣＬＫ：ＢＸ
ＨＣＬＫ，ＢＸＰＣＬＫ）をホスト−ＰＣＩ間ブリッジ
コントローラ１０８へ出力する。さらにシステム諸般の
動作に必要なＣＰＵクロック信号ＣＰＵ ＣＬＫとＰＣ
Ｉクロック信号ＰＣＩ ＣＬＫとを出力する。
【００４０】クロックバッファ１３０はＰＣＩ−ＩＳＡ
間ブリッジコントローラ１１４からメモリモジュールの
メモリ情報に対応する設定情報を貯えるレジスタ１３２
を有する。そしてホスト−ＰＣＩ間ブリッジコントロー
ラ１０８から基準クロック信号ＤＣＬＫ０を受け，設定
情報に対応して各々のＤＩＭＭソケット１２０，１２
２，１２４へ第１乃至第４メモリクロック信号ＣＬＫ０
〜ＣＬＫ３を出力する。
【００４１】メモリ情報はインテル社が制定したＳＰＤ
規格（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ
Ｓｐｅｃｉｆｉｃａｔｉｏｎ）に適合するものであ
り，コンピューターシステム１００のシステムバスを通
じてＰＣＩ−ＩＳＡ間コントローラ１１４と相互ＳＭデ
ーター及びクロック信号が伝送される。
【００４２】図３は，ＤＩＭＭ２００の斜視図である。
図３に示すように，ＤＩＭＭ２００はＤＩＭＭソケット
１２０，１２２，１２４に挿入されるＤＩＭＭで，デー
ターを書き込み，読み出すＲＡＭ（ＳＤＲＡＭ）２０２
とメモリ容量，タイミング等のメモリ情報を貯えるＲＯ
Ｍ（ＥＥＰＲＯＭ）２０４で構成される。
【００４３】メモリ情報はＤＩＭＭ２００のＲＯＭ（２
０４：ＥＥＰＲＯＭ）に貯えられた情報で，ＲＡＭ２０
２の容量，タイミング（例えば，ＣＡＳ，ＲＡＳタイミ
ング）等の情報を含む。
【００４４】図２は，コンピュータシステム１００のク
ロック信号経路の構成を示すブロック図である。コンピ
ューターシステム１００は６６ＭＨｚおよび１００ＭＨ
ｚのシステムバス伝送速度が使用可能である。従ってＣ
ＰＵ１０２とメインメモリ１１０は，６６ＭＨｚおよび
１００ＭＨｚのバス速度に適合する。
【００４５】図２を参照しながら，コンピュータシステ
ム１００におけるクロック信号の伝送について説明す
る。コンピューターシステム１００の電源が供給される
と，ＣＰＵ１０２はＢＩＯＳ１１６の制御を受けて，Ｐ
Ｃ６６またはＰＣ１００のシステムクロック信号を選択
する制御信号１００ ６６＃をクロック発生器１２６へ
出力する。そしてＢＩＯＳ１１６の処理ル−チンによ
り，ＤＩＭＭソケット１２０，１２２，１２４にメモリ
モジュールの挿入可否と，挿入されたＤＩＭＭの種類と
を判別する。
【００４６】この際，ＰＣＩ−ＩＳＡ間ブリッジコント
ローラ１１４はシステムバスを通じて，挿入されたＤＩ
ＭＭのＲＯＭに貯えられたメモリ情報を読み出し，その
情報に対応する設定情報をクロック発生器１２６及びク
ロックバッファ１３０の各々のレジスタ１２８，１３２
に貯える。
【００４７】続いてクロック発生器１２６は制御信号１
００ ６６＃に応答して，システムクロック信号に対応
するホストクロック信号ＢＸＣＬＫを，ホスト−ＰＣＩ
間ブリッジコントローラ１０８へ出力する。ホスト−Ｐ
ＣＩ間ブリッジコントローラ１０８はホストクロック信
号ＢＸＣＬＫに応答して，クロックバッファ１３０へ基
準クロック信号ＤＣＬＫ０を出力する。
【００４８】さらにクロックバッファ１３０は，内部レ
ジスタ１３２に貯えられた設定情報を参照し，各々のＤ
ＩＭＭソケット１２０，１２２，１２４へ第１乃至第４
メモリクロック信号ＣＬＫ０〜ＣＬＫ３を出力する。一
方，空いているＤＩＭＭソケットではクロック信号を遮
断させるという構成になっている。
【００４９】次に，図４，図５，および図６によりＤＩ
ＭＭについて説明する。ＤＩＭＭ２００は，６６ＭＨｚ
のメモリバス速度に適合した単面型２００ａ，１００Ｍ
Ｈｚのメモリバス速度に適合した単面型２００ｂ，およ
び両面型２００ｃに大別される。
【００５０】図４に示すように，６６ＭＨｚの単面型Ｄ
ＩＭＭ２００ａは前面の第１及び第２クロック信号ＣＬ
Ｋ０，ＣＬＫ１を受けて動作し，後面の第３及び第４ク
ロック信号ＣＬ２，ＣＬＫ３は遮断される。
【００５１】図５に示すように，１００ＭＨｚの単面型
ＤＩＭＭ２００ｂは前面の第１及び第３クロック信号Ｃ
ＬＫ０，ＣＬＫ２を受けて書き込み，読み出し動作を遂
行し，後面の第２及び第４クロック信号ＣＬＫ１，ＣＬ
Ｋ３は遮断される。
【００５２】また，図６に示すように，両面型２００ｃ
の場合には６６ＭＨあるいは１００ＭＨｚのメモリバス
速度と関係なく，第１乃至第４クロック信号ＣＬＫ０〜
ＣＬＫ３を受け入れて動作する。
【００５３】図７は，クロック発生器１２６の詳細な回
路図である。図７に示すように，クロック発生器１２６
は，ＣＰＵ１０２からシステムバスクロック信号を選択
するための制御信号１００ ６６＃を受け入れ，ＰＣＩ
−ＩＳＡ間ブリッジコントローラ１１４からシステムバ
スを通じてメモリ情報ＳＭＢＤＡＴＡ，ＳＭＢＣＬＫを
受け入れ，レジスタ１２８に貯える。
【００５４】従って６６ＭＨｚまたは１００ＭＨｚのシ
ステムバスクロック信号に適合したホストクロック信号
ＢＸＣＬＫを，ホスト−ＰＣＩ間ブリッジコントローラ
１０８へ出力する。そしてＣＰＵクロック信号（ＣＰＵ
ＣＬＫ：ＣＰＵ０，ＣＰＵ１）とＰＣＩクロック信号
ＰＣＩＦ〜ＰＣＩ６とを出力する。
【００５５】図８は，クロックバッファ１３０の詳細な
回路図である。図８に示すように，クロックバッファ１
３０は，ＰＣＩ−ＩＳＡ間ブリッジコントローラ１１４
からシステムバスを通じてメモリ情報（ＳＭＢＤＡＴ
Ａ，ＳＭＢＣＬＫ）を受け入れ，これをレジスタ１３２
に貯える。
【００５６】また，ホスト−ＰＣＩ間ブリッジコントロ
ーラ１０８から，６６ＭＨｚまたは１００ＭＨｚのシス
テムバスクロック信号の基準になる，基準クロック信号
ＤＣＬＫ０を受け入れる。そして，挿入されたＤＩＭＭ
の型に対応して，ＤＩＭＭソケット１２０，１２２，１
２４へ第１乃至第４クロック信号ＣＬＫ０〜ＣＬＫ３
（ＤＣＬＫ［１１：０］）を適宜出力する。
【００５７】図９は，ＤＩＭＭソケット１２０，１２
２，または１２４の詳細な回路図である。図９に示すよ
うに，ＤＩＭＭは，クロックバッファ１３０から第１乃
至第４クロック信号ＣＬＫ０〜ＣＬＫ３を受け入れる。
【００５８】また，システムバスを通じてＰＣＩ−ＩＳ
Ａ間ブリッジコントローラ１１４と相互システムデータ
ーＳＭＢＤＡＴＡ，及びクロック信号ＳＭＢＣＬＫを伝
送していることを示す。
【００５９】図１０は，本発明の一実施の形態にかかる
ＤＩＭＭソケットにおいて，メモリクロック信号を制御
する順序を示したフローチャートである。この順序を，
ＢＩＯＳ１１６の処理順序によりＣＰＵ１０２が遂行す
るプログラムとして示した。
【００６０】図１０に示すように，システム１００へ電
源が供給されると，ＢＩＯＳ１１６はＤＩＭＭソケット
１２０，１２２，および１２４のクロック信号ＣＬＫ０
〜ＣＬＫ３を使用可能にさせる（ステップ３００）。
【００６１】続いて，第１ＤＩＭＭソケット１２０にＤ
ＩＭＭが挿入されたか否かにより，該当メモリクロック
信号ＣＬＫ０〜ＣＬＫ３を制御する。すなわち，挿入さ
れたＤＩＭＭのシステムバス伝送速度，および単面型で
あるか両面型であるかのＤＩＭＭ判別に対応して，ＤＩ
ＭＭソケットの第１乃至第４メモリクロック信号ＣＬＫ
０〜ＣＬＫ３を制御する（ステップ３０１）。
【００６２】同様に，ＤＩＭＭソケット１２２（ステッ
プ３０２），ＤＩＭＭソケット１２４（ステップ３０
３）のクロック信号を制御する。
【００６３】図１１は，当該ＤＩＭＭソケットがメモリ
クロック信号を制御する順序を示したフローチャートで
ある。図１３に示すように，まず，第１乃至第４メモリ
クロック信号ＣＬＫ０〜ＣＬＫ３が使用可能にされた，
該当ＤＩＭＭソケット１２０，１２２または１２４にＤ
ＩＭＭが装着されているか否かを判別する（ステップ３
４０）。
【００６４】挿入されていない場合，該当ＤＩＭＭソケ
ットの第１乃至第４クロック信号ＣＬＫ０〜ＣＬＫ３を
全て遮断する（ステップ３４４）。挿入されている場合
は，挿入されたＤＩＭＭが単面型か否かを判別する（ス
テップ３４１）。
【００６５】判別の結果，両面型ＤＩＭＭの場合には，
メモリバスクロック速度に関係なく使用可能にされた第
１乃至第４クロック信号ＣＬＫ０〜ＣＬＫ３を維持す
る。単面型のＤＩＭＭの場合には，挿入されたＤＩＭＭ
が１００ＭＨｚメモリバス速度を使用できるか否かを判
別する（ステップ３４２）。
【００６６】１００ＭＨｚを使用できる場合は，１００
ＭＨｚのメモリバスクロック速度で使用しないクロック
信号を遮断する。すなわち，第２及び第４クロック信号
ＣＬＫ１，ＣＬＫ３を遮断する（ステップ３４３）。
【００６７】１００ＭＨｚを使用できない場合，すなわ
ち，６６ＭＨｚを使用する場合は，６６ＭＨｚのメモリ
バスクロック速度で使用しないクロック信号を遮断す
る。すなわち，第３及び第４クロック信号ＣＬＫ２，Ｃ
ＬＫ３を遮断する（ステップ３４５）。
【００６８】
【発明の効果】以上説明したように，本発明によれば，
未使用ＤＩＭＭソケットだけではなく，挿入されたＤＩ
ＭＭの未使用メモリクロック信号を遮断することにより
ＥＭＩ問題を解決することができるコンピューターシス
テム，およびメモリクロック信号の制御方法を提供する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかるコンピューター
システム１００の構成を示すブロック図である。
【図２】コンピュータシステム１００のクロック信号経
路の構成を示すブロック図である。
【図３】ＤＩＭＭを示した斜視図である。
【図４】６６ＭＨｚのシステムバスクロックに適合した
単面型ＤＩＭＭ２００ａの断面図である。
【図５】１００ＭＨｚのシステムバスクロックに適合し
た単面型ＤＩＭＭ２００ｂの断面図である。
【図６】６６ＭＨｚおよび１００ＭＨｚのシステムバス
クロックに適合した両面型ＤＩＭＭの断面図である。
【図７】クロック発生器１２６の詳細な回路図である。
【図８】クロックバッファ１３０の詳細な回路図であ
る。
【図９】ＤＩＭＭソケット１２０，１２２，または１２
４の詳細な回路図である。
【図１０】本発明の一実施の形態にかかるＤＩＭＭソケ
ットにおいて，メモリクロック信号を制御する順序を示
したフローチャートである。
【図１１】当該ＤＩＭＭソケットにおいてメモリクロッ
ク信号を制御する順序を示したフローチャートである。
【図１２】従来の一般的なコンピューターシステムのマ
ザーボードを示す斜視図である。
【図１３】従来のコンピューターシステムの構成を示す
ブロック図である。
【符号の説明】
１００ コンピューターシステム １０２ プロセッサ １０４ ＣＰＵコア １０６ 二次キャッシュメモリ １０８ ホスト−ＰＣＩ間ブリッジコントローラ １１０ メインメモリ １１２ 高速画像ポート １１４ ＰＣＩ−ＩＳＡ間ブリッジコントローラ １１６ ＢＩＯＳ ＲＯＭ １１８ スーパ入出力コントローラ １２０，１２２，１２４ ＤＩＭＭソケット １２６ クロック発生器 １２８，１３２ レジスタ １３０ クロックバッファ １３４ システムバスコントローラ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１または第２システムバスクロック信
    号を発生するように制御信号を出力するプロセッサと，
    少なくとも一つのメモリモジュールとを有するコンピュ
    ーターシステムにおいて，前記メモリモジュールからメ
    モリ情報を読み出し，前記読み出されたメモリ情報に対
    応する設定情報を出力する第１システムコントローラ
    と，前記制御信号に応答して前記設定情報に対応する第
    １または第２ホストクロック信号を出力するクロック発
    生器と，前記第１または第２ホストクロック信号に応答
    して，前記メモリモジュールのメモリクロック信号の基
    準となる第１または第２基準クロック信号を出力する第
    ２システムコントローラと，前記第１または第２基準ク
    ロック信号を受けて，前記設定情報に対応する第１乃至
    第４メモリクロック信号を前記メモリモジュールへ出力
    するクロックバッファとを有し，前記クロックバッファ
    は，前記設定情報を通じて前記メモリモジュールが単面
    型のメモリモジュールの場合，前記第１乃至第４メモリ
    クロック信号のうち前記単面型メモリモジュールの，使
    用しないメモリクロック信号を遮断することを特徴とす
    るコンピューターシステム。
  2. 【請求項２】 前記第１システムコントローラは，前記
    メモリ情報及び前記設定情報がシステムバスを通じて伝
    送されることを特徴とする請求項１に記載のコンピュー
    ターシステム。
  3. 【請求項３】 前記クロック発生器及び前記クロックバ
    ッファは，前記設定情報を貯えるレジスタを有すること
    を特徴とする請求項１に記載のコンピューターシステ
    ム。
  4. 【請求項４】 前記クロックバッファは，前記メモリモ
    ジュールが単面型の場合，前記第１基準クロック信号が
    入力されると，前記第２及び第４メモリクロック信号を
    遮断し，前記第２基準クロック信号が入力されると，前
    記第３及び第４メモリクロック信号を遮断することを特
    徴とする請求項１または請求項３に記載のコンピュータ
    ーシステム。
  5. 【請求項５】 少なくとも一つのＤＩＭＭメモリモジュ
    ールのメモリクロック信号を制御するコンピューターシ
    ステムの制御方法において，全てのメモリソケットで第
    １乃至第４メモリクロック信号を使用可能にする段階
    と，前記使用可能にされたメモリソケットのうちのいず
    れか一つのソケットに任意のメモリモジュールが装着さ
    れているか否かを判断する段階と，装着されている場
    合，前記装着されたメモリモジュールの種類を判別する
    段階と，前記メモリモジュールが両面型のメモリモジュ
    ールなら，前記使用可能にされた第１乃至第４メモリク
    ロック信号を維持する段階と，前記メモリモジュールが
    単面型のメモリモジュールなら，前記メモリモジュール
    のバス速度が第１の速度，および第２の速度のどちらで
    あるかを判別する段階と，前記バス速度が前記第１速度
    なら，前記第１乃至第４メモリクロック信号の中に前記
    メモリモジュールの前記第２の速度に対応するメモリク
    ロック信号を遮断する段階と，前記バス速度が前記第２
    の速度なら，前記第１乃至第４メモリクロック信号の中
    に前記メモリモジュールの前記第１の速度に対応するメ
    モリクロック信号を遮断する段階と，を有することを特
    徴とするコンピューターシステムのメモリモジュール用
    クロック信号制御方法。
  6. 【請求項６】 前記ＤＩＭＭソケットにメモリモジュー
    ルが装着されていない場合，該当ＤＩＭＭソケットの前
    記第１乃至第４メモリクロック信号を遮断することを特
    徴とする請求項５に記載のコンピューターシステムのメ
    モリモジュール用クロック信号制御方法。
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