JP5119882B2 - メモリクロック設定機能を有する情報処理装置およびメモリクロック設定方法 - Google Patents

メモリクロック設定機能を有する情報処理装置およびメモリクロック設定方法 Download PDF

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Description

本発明は，メモリの動作クロックを設定する技術に関するものであり，特に，メモリコントローラに接続されるメモリバス以外のバスの帯域に合わせて，メモリの動作クロックの設定を変更するメモリクロック設定機能を有する情報処理装置およびメモリクロック設定方法に関するものである。
図５は，メモリの周辺環境の例を説明する図である。図５において，ＣＰＵ５００とメモリコントローラ５１０とを接続するバスをＣＰＵバス６００，Ｉ／Ｏブリッジ５３０とメモリコントローラ５１０とを接続するバスをＩ／Ｏバス６１０，メモリコントローラ５１０とメモリ５２０とを接続するバスをメモリバス６２０と呼ぶ。Ｉ／Ｏバス６１０は，Ｉ／Ｏブリッジ５３０に接続されている，グラフィックデバイス，ハードディスクドライブ，光学ドライブ等のＩ／Ｏデバイスが使用する。
ＣＰＵ５００からメモリ５２０へのアクセス，Ｉ／Ｏからメモリ５２０へのアクセスの両方が同時に発生することがあり得るので，メモリバス６２０の帯域は，メモリバス以外のメモリコントローラ５１０に接続されるバス（図５の例では，ＣＰＵバス６００とＩ／Ｏバス６１０）の合計帯域以上であることが望ましい。
近年，メモリバス６２０の帯域を拡張することによって，メモリデータ転送速度を大幅に向上する技術が提供されている。例えば，同容量のメモリを同時に２枚使用することにより，メモリデータ転送速度を高速化するデュアルチャネル技術などがある。
このような技術により，メモリバス６２０の転送速度が，メモリコントローラ５１０に接続される他のバス（図５の例では，ＣＰＵバス６００とＩ／Ｏバス６１０）の合計帯域を大幅に超えた転送速度となる可能性がある。このような場合には，メモリコントローラ５１０に接続される他のバスの帯域がボトルネックとなり，高速化されたメモリデータ転送速度を十分に生かすことができない。
一方で，メモリ動作の高速化（高クロック化）も進んでいるが，それはメモリ５２０の消費電力を増加させる一因となっている。
なお，メモリの動作クロックの制御に関する先行技術が記載された文献として，例えば特許文献１，特許文献２，特許文献３などがある。
特許文献１には，メモリが未搭載であるときに使用されないメモリクロックや，搭載メモリの種類によって使用されないメモリクロックを，停止させる技術が記載されている。この技術は，電磁干渉／電磁妨害（ＥＭＩ：electro-magnetic interference ）の対策として考えられた技術である。
特許文献２には，メモリベンダが決めているメモリ自体の動作仕様によらず，メモリの設定を変更しながら，データの書き込み／読み込みを実際に行い，データエラーが発生しない最も最速な設定を検出する技術が記載されている。この技術は，メモリバスの帯域が他のバスより小さい場合に必要となる技術である。
特許文献３には，システムが保証しない動作周波数のメモリが搭載されている場合や，複数の動作周波数のメモリが混在して搭載されている場合に，警告を行う技術が記載されている。
特開２０００−１８７５２５号公報 特開平１０−２１１３５号公報 特開２００１−１１７８１５号公報
上述したように，近年のシステムでは，メモリデータ転送速度の高速化が進んだとしても，他の部分がボトルネックとなるためにその高速化が十分に発揮できず，しかも高速化によりメモリの消費電力が増加するという事態が発生している。
本発明は，上記の問題点の解決を図り，高速化されたメモリデータ転送速度を可能な限り生かしながら，メモリの消費電力を可能な限り削減する技術を提供することを目的とする。
本発明は，上記の課題を解決するため，メモリバスの帯域がメモリコントローラに接続される他のバスの合計帯域より大きい場合に，メモリバスの帯域がメモリコントローラに接続される他のバスの合計帯域にできるだけ近い値となるように，メモリの動作クロックの設定を変更することを特徴とする。
メモリバスの帯域と，メモリコントローラに接続される他のバスの合計帯域とを取得する。メモリバスの帯域は，メモリの動作クロックとしてメモリコントローラに設定されているクロック数から，その理論値を算出することができる。他のバスの帯域も，各コントローラやブリッジの設定から理論値を算出したり，あらかじめバス帯域が分かっている場合は，その情報をＩ／Ｏブリッジ上のＲＯＭ等に格納することもでき，そこからバス帯域情報を取得したりすることにより，得ることができる。
得られたメモリバスの帯域と，メモリコントローラに接続される他のバスの合計帯域とを比較する。メモリバスの帯域がメモリコントローラに接続される他のバスの合計帯域よりも大きい場合には，メモリバスの帯域がメモリコントローラに接続される他のバスの合計帯域を下回らない範囲で，メモリの動作クロックを下げるように設定変更を行う。
具体的には，本発明は，メモリと，メモリの制御を行うメモリコントローラとを備え，メモリの動作クロックの設定を変更するメモリクロック設定機能を有する情報処理装置であって，メモリコントローラとメモリとを接続するメモリバスの帯域を取得する手段と，メモリバス以外のメモリコントローラに接続されるバスの帯域を取得する手段と，メモリバス以外のメモリコントローラに接続されるバスの合計帯域と，メモリバスの帯域とを比較する手段と，メモリバスの帯域が，メモリバス以外のメモリコントローラに接続されるバスの合計帯域より大きい場合に，メモリバスの帯域がメモリバス以外のメモリコントローラに接続されるバスの合計帯域を下回らない範囲で，メモリの動作クロックが現在の動作クロックよりも遅くなるように，メモリの動作クロックの設定を変更する手段とを備えることを特徴とする。
このようなメモリクロック設定機能を有する情報処理装置において，メモリバスの帯域は，例えば，メモリコントローラに設定されたメモリの動作クロックのクロック数，またはメモリの動作クロックとして設定可能なクロック数から算出することができる。
また，メモリの動作クロックの設定を変更する処理は，情報処理装置の起動時に，情報処理装置が備える基本入出力システム格納メモリに格納される基本入出力システムの制御プログラムにより実行される。
このように，メモリの動作クロックを必要十分に下げることにより，メモリの動作クロックを最大に設定した場合と同じ論理パフォーマンスでありながら，メモリの消費電力を低減することができる。
本発明により，メモリコントローラに接続されるメモリバス以外のバスの合計帯域に合わせて，メモリバスの帯域が必要十分となるようにメモリの動作クロックを下げることができるようになるため，メモリの動作クロックを最大に設定した場合と同じ論理パフォーマンスでありながら，メモリの消費電力を低減することができる。
以下，本発明の実施の形態について，図を用いて説明する。
図１は，本発明の実施の形態による情報処理装置の構成例を示す図である。情報処理装置は，ＣＰＵ１１，ホストブリッジ１２，メモリ１３，Ｉ／Ｏブリッジ１４，グラフィック部１５，ＢＩＯＳ ＲＯＭ１６，クロック発生器１７を備える。
ＣＰＵ１１は，システムを制御するプロセッサである。
ホストブリッジ１２は，ＣＰＵ１１，メモリ１３，Ｉ／Ｏ間を接続するチップであり，チップセット（プラットフォーム）によっては，メモリコントローラ１２０を備える。図１に示す情報処理装置の例では，ホストブリッジ１２にメモリコントローラ１２０が備えられている。ホストブリッジ１２では，ＣＰＵ１１の設定等がなされる。メモリコントローラ１２０は，メモリ１３の動作クロックや動作タイミングの設定など，メモリ１３の制御を行う。
メモリ１３は，情報処理装置における主記憶装置である。メモリ１３は，ＳＰＤ（Serial Presence Detect）１３０を備える。ＳＰＤ１３０は，メモリモジュールに搭載されているメモリチップの種類や仕様等の情報（以下，メモリ情報と呼ぶ）が格納されたＲＯＭである。例えば，メモリの動作クロックとして設定可能なクロック数が，メモリベンダにより決められている場合に，その情報がＳＰＤ１３０に記録される。
Ｉ／Ｏブリッジ１４は，Ｉ／Ｏデバイスを接続するチップである。Ｉ／Ｏブリッジ１４は，ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）１４０を備える。ＣＭＯＳ１４０は，情報を格納可能なメモリである。なお，ＣＭＯＳ１４０の代わりにフラッシュＲＯＭ等の不揮発性メモリに情報を格納することも可能である。
グラフィック部１５は，表示機能を有する手段である。
ＢＩＯＳ（Basic Input/Output System ）ＲＯＭ１６は，ハードウェアの設定・制御を行う基本入出力システムの制御プログラムであるＢＩＯＳ１６０が記憶されたＲＯＭである。ＢＩＯＳ１６０には，メモリクロック設定機能１６１が備えられている。
クロック発生器１７は，クロックを発生する手段である。バスクロック１７０は，クロック発生器１７から出力され，チップセットに入力されるクロックである。ホストブリッジ１２とＩ／Ｏブリッジ１４とをチップセットと呼ぶ。メモリクロック１７１は，メモリ１３の動作クロックである。クロック発生器１７からホストブリッジ１２に入力されたクロックは，メモリコントローラ１２０でメモリ１３の動作クロックとして設定されたクロック数に調整され，メモリ１３に入力される。
ＣＰＵバス２０は，ＣＰＵ１１とホストブリッジ１２とを接続する。メモリバス２１は，メモリコントローラ１２０と各メモリ１３とを接続する。Ｉ／Ｏバス２２は，Ｉ／Ｏデバイスとホストブリッジ１２とを接続する。図１に示す情報処理装置の例では，Ｉ／Ｏバス２２ａがホストブリッジ１２とＩ／Ｏブリッジ１４とを接続し，Ｉ／Ｏバス２２ｂがホストブリッジ１２とグラフィック部１５とを接続している。
ＬＰＣ／ＳＰＩバス２３は，ＢＩＯＳ ＲＯＭ１６が接続されているバスである。従来はＬＰＣ（Low Pin Count ）バスが主流であったが，近年はＳＰＩ（Serial Peripheral Interface ）バスに変わりつつある。ＳＭ（System Management ）バス２４は，デバイスに接続されるバスの一種で，デバイスの制御やデバイス情報の取得に用いられる。図１に示す情報処理装置の例では，ＳＭバス２４が各メモリ１３のＳＰＤ１３０に接続され，各ＳＰＤ１３０からメモリ情報が取得される。
図２は，メモリクロック設定機能の構成例を示す図である。メモリクロック設定機能１６１は，ＣＰＵバス帯域取得部１６２，Ｉ／Ｏバス帯域取得部１６３，メモリバス帯域取得部１６４，バス帯域比較部１６５，メモリクロック設定部１６６から構成される。
ＣＰＵバス帯域取得部１６２は，ＢＩＯＳ１６０によって設定されたＣＰＵバス情報を，ホストブリッジ１２から取得し，ＣＰＵバス帯域を算出する。ＣＰＵバス帯域は，情報処理装置に搭載されるＣＰＵ１１の種類によって決まる。例えば，ＣＰＵバスクロックが８００ＭＨｚであり，１クロックあたりのデータ転送量が８ｂｉｔであれば，ＣＰＵバス帯域は，８００×８＝６４００［Ｍｂ／秒］となる。
あらかじめＩ／Ｏバス帯域の情報をＩ／Ｏブリッジ１４のＣＭＯＳ１４０等に格納しておき，Ｉ／Ｏバス帯域取得部１６３は，そこからＩ／Ｏバス帯域の情報を取得する。図１に示す情報処理装置の例では，Ｉ／Ｏバス２２ａ，Ｉ／Ｏバス２２ｂの２つの帯域の情報を取得する。
メモリバス帯域取得部１６４は，ＢＩＯＳ１６０によって設定されたメモリバス２１の情報を，メモリコントローラ１２０から取得する。また，各メモリ１３のＳＰＤ１３０から，メモリ情報を取得する。取得するメモリ情報は，クロック数ごとの設定情報（例えば，８００ＭＨｚ，６６７ＭＨｚ，５３３ＭＨｚ時の各設定情報）などである。
メモリバス帯域は，その理論値が，メモリコントローラ１２０に設定されたメモリ１３の動作クロックから容易に求められる。例えば，設定されたメモリ１３の動作クロックが８００ＭＨｚであり，１クロックあたりのデータ転送量が８ｂｉｔであり，さらにデュアルチャネルであれば，メモリバス帯域の理論値は，８００×８×２＝１２８００［Ｍｂ／秒］となる。
バス帯域比較部１６５は，メモリバス帯域と，メモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域とを比較する。例えば，図１に示す情報処理装置の例では，ＣＰＵバス２０，Ｉ／Ｏバス２２ａ，Ｉ／Ｏバス２２ｂの合計帯域と，メモリバス２１の帯域とを比較する。
メモリクロック設定部１６６は，メモリコントローラ１２０に，メモリ１３の動作クロック，動作タイミングなどの設定を行う。メモリバス帯域よりもメモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域の方が小さい場合には，ＳＰＤ１３０のメモリ情報から得られたメモリ１３の動作クロックとして設定可能なクロック数のうち，メモリバス帯域がメモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域を下回らない範囲で，現在のメモリ１３の動作クロックのクロック数以下となるものを選択し，選択されたクロック数をメモリ１３の動作クロックとしてメモリコントローラ１２０に設定する。
図３は，メモリクロック設定機能によるメモリクロック設定処理フローチャートである。情報処理装置の電源がＯＮされ，ＢＩＯＳ１６０が起動されると，そのＢＩＯＳ１６０の処理の過程で，図３の例に示すようなメモリクロック設定機能１６１によるメモリクロック設定処理が実行される。
まず，ＣＰＵバス２０の情報を取得し（ステップＳ１０），ＣＰＵバス帯域を算出する（ステップＳ１１）。また，Ｉ／Ｏバス帯域の情報を取得し（ステップＳ１２），Ｉ／Ｏバス帯域を算出する（ステップＳ１３）。設定されたメモリバス２１の情報を取得し（ステップＳ１４），メモリバス帯域を算出する（ステップＳ１５）。
メモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域（すなわち，ここではＣＰＵバス帯域とＩ／Ｏバス帯域との合計値）と，メモリバス帯域とを比較する（ステップＳ１６）。このとき，メモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域が，メモリバス帯域以上である場合には，メモリの動作クロックの設定変更を行う必要はない。
ステップＳ１６において，メモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域が，メモリバス帯域より小さい場合には，メモリ情報を取得し（ステップＳ１７），メモリ１３の動作クロックとして設定可能な各クロック数により得られるメモリバス帯域を算出する（ステップＳ１８）。メモリバス帯域がメモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域を下回らない値となるクロック数のうち，現在のメモリ１３の動作クロック以下のものを選択し（ステップＳ１９），選択されたクロック数をメモリ１３の動作クロックとして設定する（ステップＳ２０）。
以下，本実施の形態のより具体的な例を説明する。以下に説明する例のシステムでは，ＣＰＵバス帯域は６４００Ｍｂ／秒，Ｉ／Ｏバス帯域は４０９６Ｍｂ／秒であるものとする。また，搭載されているメモリ１３の仕様は，１ＧＢ，ＤＤＲ２，定格８００ＭＨｚ，２枚構成（デュアルチャネル）であり，そのメモリの動作クロックは，８００ＭＨｚ，６６７ＭＨｚ，５３３ＭＨｚ，４００ＭＨｚの４段階に設定することができるものとする。また，ここでは，１クロックあたりのデータ転送量が８ｂｉｔであるものとする。
情報処理装置の電源がＯＮされ，ＢＩＯＳ１６０が起動されると，そのＢＩＯＳ１６０の処理の過程で，メモリクロック設定機能１６１によるメモリクロック設定処理が実行される。
まず，メモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域を求める。ここでは，ＣＰＵバス帯域とＩ／Ｏバス帯域とを取得し，それらの合計を求めると，
６４００Ｍｂ／秒 ＋ ４０９６Ｍｂ／秒 ＝ １０４９６Ｍｂ／秒
となる。
次に，メモリバス帯域を求める。設定されているメモリ１３の動作クロックは８００ＭＨｚであり，１クロックで処理されるデータは８ｂｉｔであり，さらにメモリ１３を２枚構成でデュアルチャネル動作させているので，メモリバス帯域は，
８００ＭＨｚ × ８ｂｉｔ × ２（デュアルチャネル）
＝ １２８００Ｍｂ／秒
となる。
メモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域とメモリバス帯域を比較すると，
１０４９６Ｍｂ／秒 ＜ １２８００Ｍｂ／秒
であり，メモリバス帯域が，メモリバス２１以外のバスの合計帯域よりも大きいので，他にメモリ１３の動作クロックとして最適なクロック数があるかを調べる。
メモリ１３の動作クロックとして設定可能なクロック数ごとのメモリバス帯域を求めると，
８００ＭＨｚ：８００ＭＨｚ × ８ｂｉｔ × ２（デュアルチャネル）
＝ １２８００Ｍｂ／秒
６６７ＭＨｚ：６６７ＭＨｚ × ８ｂｉｔ × ２（デュアルチャネル）
＝ １０６７２Ｍｂ／秒
５３３ＭＨｚ：５３３ＭＨｚ × ８ｂｉｔ × ２（デュアルチャネル）
＝ ８５２８Ｍｂ／秒
４００ＭＨｚ：４００ＭＨｚ × ８ｂｉｔ × ２（デュアルチャネル）
＝ ６４００Ｍｂ／秒
となる。メモリバス帯域がメモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域１０４９６［Ｍｂ／秒］以上となるクロック数のうち，最もクロック数が小さいものは，メモリバス帯域が１０６７２［Ｍｂ／秒］となる６６７ＭＨｚである。
よって，メモリ１３の動作クロックを８００ＭＨｚから６６７ＭＨｚに下げるように，メモリコントローラ１２０への設定変更を行う。メモリ１３の動作クロックを６６７ＭＨｚに下げても，メモリバス帯域（１０６７２［Ｍｂ／秒］）はメモリコントローラ１２０に接続されたメモリバス２１以外のバスの合計帯域（１０４９６［Ｍｂ／秒］）より大きいので，論理的にメモリデータ転送速度はメモリ１３の動作クロックが８００ＭＨｚである場合と変わらない。
図４は，代表的なメモリ（１ＧＢ，ＤＤＲ２，定格８００ＭＨｚ）のメモリデータ読み出し時の消費電流を示す図である。図４において，６６７ＭＨｚ，５３３ＭＨｚ，４００ＭＨｚの消費電流の値は，メモリ１３の動作クロックを，定格の８００ＭＨｚから下げた場合の値である。
図４に示すように，定格８００ＭＨｚ，デュアルチャネルの場合には，消費電流が３３６０ｍＡ（１．８Ｖ）である。クロック数を６６７ＭＨｚに下げた場合には，消費電流が２８８０ｍＡ（１．８Ｖ）となる。すなわち，定格８００ＭＨｚのクロック数を６６７ＭＨｚに下げると，消費電流が４８０ｍＡ（１．８Ｖ）低減されることになる。
以上，本発明の実施の形態について説明したが，本発明はこのような実施の形態に限られるものではない。例えば，各バスの帯域の情報や，帯域を算出するための情報などは，必ずしも本実施の形態で示唆した所から取得されなければならないわけではない。各バスの帯域の情報や，帯域を算出するための情報などは，情報処理装置のプラットフォームによって異なる可能性があるため，それぞれの情報処理装置のプラットフォームに合わせて，必要な情報が取得され，各バスの帯域が得られればよい。
また，メモリバス帯域の算出に用いた１クロックあたりのデータ転送量やチャネル数（メモリの構成枚数）は，必ずしも８ｂｉｔやデュアルチャネル（メモリ２枚構成）であるとは限らない。それぞれの情報処理装置に採用された技術に合わせた値を用いて，メモリバス帯域を算出すればよい。
本発明の実施の形態による情報処理装置の構成例を示す図である。 メモリクロック設定機能の構成例を示す図である。 メモリクロック設定機能によるメモリクロック設定処理フローチャートである。 代表的なメモリ（１ＧＢ，ＤＤＲ２，定格８００ＭＨｚ）のメモリデータ読み出し時の消費電流を示す図である。 メモリの周辺環境の例を説明する図である。
符号の説明
１１ ＣＰＵ
１２ ホストブリッジ
１２０ メモリコントローラ
１３ メモリ
１３０ ＳＰＤ
１４ Ｉ／Ｏブリッジ
１４０ ＣＭＯＳ
１５ グラフィック部
１６ ＢＩＯＳ ＲＯＭ
１６０ ＢＩＯＳ
１６１ メモリクロック設定機能
１６２ ＣＰＵバス帯域取得部
１６３ Ｉ／Ｏバス帯域取得部
１６４ メモリバス帯域取得部
１６５ バス帯域比較部
１６６ メモリクロック設定部
１７ クロック発生器
１７０ バスクロック
１７１ メモリクロック
２０ ＣＰＵバス
２１ メモリバス
２２ Ｉ／Ｏバス
２３ ＬＰＣ／ＳＰＩバス
２４ ＳＭバス

Claims (5)

  1. メモリと，前記メモリの制御を行うメモリコントローラとを備え，メモリの動作クロックの設定を変更するメモリクロック設定機能を有する情報処理装置であって，
    前記メモリコントローラと前記メモリとを接続するメモリバスの帯域を取得する手段と，
    前記メモリバス以外の前記メモリコントローラに接続されるバスの帯域を取得する手段と，
    前記メモリバス以外の前記メモリコントローラに接続されるバスの合計帯域と，前記メモリバスの帯域とを比較する手段と，
    前記メモリバスの帯域が，前記メモリバス以外の前記メモリコントローラに接続されるバスの合計帯域より大きい場合に，前記メモリバスの帯域が前記メモリバス以外の前記メモリコントローラに接続されるバスの合計帯域を下回らない範囲で，前記メモリの動作クロックが現在の動作クロックよりも遅くなるように，前記メモリの動作クロックの設定を変更する手段とを備える
    ことを特徴とするメモリクロック設定機能を有する情報処理装置。
  2. 前記メモリバスの帯域は，前記メモリコントローラに設定された前記メモリの動作クロックのクロック数，または前記メモリの動作クロックとして設定可能なクロック数から算出される
    ことを特徴とする請求項１記載のメモリクロック設定機能を有する情報処理装置。
  3. メモリと，前記メモリの制御を行うメモリコントローラとを備え，メモリの動作クロックの設定を変更するメモリクロック設定機能を有する情報処理装置によるメモリクロック設定方法であって，
    前記メモリコントローラと前記メモリとを接続するメモリバスの帯域を取得する過程と，
    前記メモリバス以外の前記メモリコントローラに接続されるバスの帯域を取得する過程と，
    前記メモリバス以外の前記メモリコントローラに接続されるバスの合計帯域と，前記メモリバスの帯域とを比較する過程と，
    前記メモリバスの帯域が，前記メモリバス以外の前記メモリコントローラに接続されるバスの合計帯域より大きい場合に，前記メモリバスの帯域が前記メモリバス以外の前記メモリコントローラに接続されるバスの合計帯域を下回らない範囲で，前記メモリの動作クロックが現在の動作クロックよりも遅くなるように，前記メモリの動作クロックの設定を変更する過程とを有する
    ことを特徴とするメモリクロック設定方法。
  4. 前記メモリバスの帯域は，前記メモリコントローラに設定された前記メモリの動作クロックのクロック数，または前記メモリの動作クロックとして設定可能なクロック数から算出される
    ことを特徴とする請求項３記載のメモリクロック設定方法。
  5. 前記情報処理装置の起動時に，前記情報処理装置が備える基本入出力システム格納メモリに格納される基本入出力システムの制御プログラムにより，前記メモリの動作クロックの設定を変更する処理を実行する
    ことを特徴とする請求項３または請求項４記載のメモリクロック設定方法。
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