TW452697B - Computer system controlling memory clock signal and method for controlling the same - Google Patents

Computer system controlling memory clock signal and method for controlling the same Download PDF

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Description

經濟部智慧財產局員工消费合作社印製 45269 7 5 I 02pif.doc/006 A7 _ B7 五、發明說明（/ ) 發明頜域 本發明是有關於一種電腦系統，且特別是有關於一種 控制記憶體時脈訊號之電腦系統及控制方法β 習知技藝 電腦系統之系統匯流排是一個中央處理器(CPU)，記憶 體，以及周邊裝置互相傳輸資料的路徑。舉例來說，100MHz 的系統匯流排傳輸速度，表示資料是以100MHz的速度在 傳送。 想要提升系統匯流排速度的晶片組製造公司發現，現 有的66MHz系統匯流排傳輸速度(以下寫爲”PC66”)跟不上 CPU的發展速度。因此，爲因應CPU的快速發展速度，Intel 公司發展了 100MHz的系統匯流排傳輸速度（以下寫 爲”PC100”）。 也就是說，PC100表示系統匯流排傳輸速度被提升到 100MHz。舉例來說，PC100可以用在裝置lntei 440BX晶片 組的主機板上，並且使用Pentium 350或更快的高速cpu。 PC100有兩個優點。一個是系統效能的提升。舉例來 說，66MHz系統匯流排的操作時間是66*l〇V秒。既然一個 單位時間內操作64位元’而8位元等於丨位元組，所以傳 送爲528ΜΒ/秒。另一方面，丨00MHz系統匯流排操作時間 是10*7秒。因此，傳送爲800MB/秒。從這個事實來看，畜 料傳輸速度提升了 51% ° 另外一個優點是周邊裝置的穩定性。既然66MHz系統 匯流排的處理速度太快’周邊構件互連（PCI)匯流排以 本紙張尺度適用_國國家標準（CNS>A4規格（2i0 x 297公爱〉 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂i -------^ 4 52 69 7 5l()2pif.doc/006 A7 B7 經濟部智慧財產局負工消费合作社印製 五、發明說明（2 ) 33MHz/秒來運作。因此，周邊裝置，如圖形卡以及硬碟， 就以33Mhz在運作。 假如系統匯流排經由超頻從66MHz轉到100MHz，PCI 匯流排就會以37.5MHz來運作(也就是說，超過極限13%卜 因此，像關閉這一種的錯誤可能會與超頻一樣多。 PCI匯流排在100MHz系統匯流排中以1/3時脈運作， 因此33.3MHz符合PCI的標準。儘管使用了高速系統匯流 排時脈，高速的周邊裝置仍可以穩定的使用。更進一步， 100MHz系統匯流排可以使用下一世代的高速CPU。 第1圖顯示電腦系統的主機板，在上面安裝了一個處 理器，像是Intel Pentium ΐί處理器或是與其相容的CPl^ 該主機板控制了輸出66MHz或100MHz的匯流排時脈。 參考第1圖，主機板包括一個安裝CPU的插座10，以 及主記憶體模組能插入的一群插座20(22,24以及26)。 包含3或4個插座的插座20是爲了要擴充主記憶體。 一個DIMM可以被插入任一插座22，24以及26中。適合 66MHz或100MHz系統匯流排速度的記憶體匯流排時脈訊 號輸入到此DIMM中，然後訊號的寫/讀運作才被實行。 此電腦系統更包含一個基本輸入/輸出系統(BI〇S)50， 以經由開機自我測試（POST，power on self test)、主體/PCI 橋探控制器（Host to PCI bridge controller)30，以及 PCI/ISA 橋樑控制器（PCI to ISA bridge controller)40來確定是否插入 了主記憶體。 第2圖表示了顯示在第1圖中之電腦系統的排列情 (請先閱讀背面之注意事項再填寫本頁) 裝 ----訂i -------線( 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 452 6 A7 B7 1 ()2pif.d〇c/006 五、發明說明（3) 形。 參考第2圖，包含主機板的電腦系統，經由BIOS ROM 50的處理常式來確定是否安裝上記憶體模組，然後切斷未 安裝於DIMM插座20中之插座的記憶體匯流排時脈訊號。 舉例來說，CPU 12是Intel Pentium II處理器，並且包 含一個內部快取記憶體（internal cache memory) 14。 CPU 12更包含位於主體(HOST)匯流排與PCI匯流排之 間的主體/PCI橋樑控制器30，以及位於PCI匯流排與ISA 橋樑控制器之間的PCI/ISA橋樑控制器40。此主體/PCI橋 樑控制器30，舉例來說，是Intel 440BX晶片組，有用來作 爲主體到PCI之介面、記憶體控制器與圖形加速埠(AGP， accelerated graphics ports)控制器的功能。此 PCI/ISA 橋棵控 制器40，舉例來說，是Intel ΡΠΧ4Ε晶片組或與其相容的 晶片組，有用來作爲PCI-ISA介面、IDE控制器與USB控 制器的功能。 CPU 12輸出控制訊號100_66#，以根據插入之記憶體模 組的匯流排速度來選擇66MHz或100MHz的系統匯流排時 脈訊號。然後，時脈產生器18根據此控制訊號100_66#， 輸出66MHz或100MHz主體時脈訊號BXCLK到主體/PCI 橋樑控制器30。然後，主體/PCI橋樑控制器30輸出任一 個第一到一第四記憶體時脈訊號CLK0-CLK3.到任一個記 憶體模組插座20(22，24與26)之中。 當提供電腦系統電源時，CPU在BIOS 50的開機自我 測試中，確定是否有記憶體模組插入於記憶體模組插座20 本紙張K度適用中國國家標準（CNS)A4規格（210* 297公釐） I *--1---(裝 * — ---- — I 訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 45269 7 5 1 (J2pif.doc/006 A7 B7 J * 五、發明說明（今） 之中。 在這個時候，記憶體模組插座20的所有第一到第四記 憶體時脈訊號CLK0-CLK3都被開啓，而根據該判斷，沒插 入記憶體模組的記憶體模組插座之記憶體時脈訊號CLK0-CLK3則被關閉。第一到第四記憶體時脈訊號CLK0_CLK3 , 則因應於系統匯流排傳輸速度來輸出到任一個記憶體模組 插座中。 在傳統的電腦系統中，時脈訊號持續的提供到記憶體 DIMM插座中的空插座上，或者如上所述，雖然未使用之 DIMM插座的記憶體時脈訊號被切斷，使用中之插座的未 使用時脈訊號還是被持續的提供著。因此，傳統電腦系統 就暴露在電5紅干擾中（EMI，electromagnetic interference)。 綜合說明 因此本發明的一個目的就是，提供一個電腦系統，此 電腦系統能切斷電腦系統中未使用之記億體模組的時脈訊 號，以及切斷使用中之記憶體模組插座之時脈訊號裡的未 使用時脈訊號。 本發明的另一個目的是，提供控制電腦系統之記憶體 時脈訊號的方法。 根據本發明，電腦系統包含，輸出控制訊號以產生一 個第一或第二匯流排訊號的處理器，以及由至少一個記憶 體模組構成’從此記憶體模組讀取主要資料，然後根據記 憶體資料輸出設定資料的第一系統控制器；根據響應此控 制訊號之設定資料’輸出第一或第二主體時脈訊號的時脈 (請先閱讀背面之注^^項再填寫本頁) -裝--------訂 --------- 經濟部智慧財產局員工消費合作社印製 $紙張尺度適用中國國豕倚平（CNS>A4規格（210 x 297公釐） 4 5 I 02pif.docO06 A/ _B7__ 五、發明說明（夕） 產生器；輸出第一或第二參考時脈訊號的第二系統控制 器，此參考時脈訊號用來作爲記憶體模組因應於第一或第 二主體時脈訊號時，所產生之記憶體時脈訊號的參考；以 及時脈緩衝器，接納此第一或第二參考時脈訊號，然後根 據此設定資料輸出第一到第四記憶體時脈訊號到記憶體模 組上。假如記憶體模組是單邊形式記憶體模組，時脈緩衝 器經由設定資料，從第一到第四記憶體時脈訊號中，切斷 此單邊形式記憶體模組的未使用之記憶體時脈訊號。 在本實施例中，第一系統控制器經由系統管理（SM， system management)匯流排來傳輸記憶體資料與設定資料。 在本實施例中，時脈產生器與時脈緩衝器包括儲存該 設定資料的暫存器。 在本實施例中，假如記憶體模組是單邊形式記憶體模 組，則當輸入第一參考時脈訊號時，時脈緩衝器關閉第二 記憶體時脈訊號與第四記憶體時脈訊號；而當輸入第二參 考時脈訊號時，則關閉€三記憶體時脈訊號與第四記憶體 時脈訊號。 根據本發明，控制一個控制至少一組DIMM之記憶體 時脈訊號的電腦系統的方法包括步驟： 開啓所有記憶體插座的第一到第四記憶體時脈訊號， 確定是否有記憶體模組插入在開啓之記憶體插座之任一個 插座中； 假如記憶體模組被插入於其中，則確定插入之記憶體 模組的種類； (請先閲讀背面之注意事項再填寫本頁) -裝---- ---------1丨 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 45269 I 02pif.doc/006 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（έ) 假如記憶體模組是雙邊形式記憶體模組，則保持開啓 的第一到第四記憶體時脈訊號； 假如記憶體模組是單邊形式記憶體模組，則確定記億 體模組的匯流排速度是第一速度或第二速度； 假如匯流排速度是第一速度，則根據第二速度，在第 一到第四記憶體時脈訊號中關閉記憶體時脈訊號；以及 假如匯流排速度是第二速度，則根據第一速度，在第 一到第四記憶體時脈訊號中關閉記憶體時脈訊號。 在本實例中，假如記憶體模組沒有插入於其中，則相 對應之記憶體模組插座的第一到第四記憶體時脈訊號就會 被關閉。 因此，微處理器經由BIOS的處理步驟，來確定記憶體 模組是否插入記憶體模組插座中，而後從系統控制器確定 的記憶體模組中讀取記憶體資料。更進一步，微處理器將 讀出的資料儲存在時脈產生器與時脈緩衝器中。結果，插 入之記憶體模組的未使用時脈訊號，被控制響應於第一或 第二系統匯流排時脈訊號以及該記憶體模組的種類。 圖式說明 爲讓本發明之上述和其他目的、特徵 '和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖繪示的是一透視圖，表示傳統電腦系統之主機 板； (請先閱讀背面之注意事項再填寫本頁> η 裝--------訂 ---------線c 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^5269 7 ί 1 O2pit'.d〇c,006 A7 B7 五、發明說明（q) 第2 ΐίΐ繪示的是一方塊圖，表示顯示在第1圖中之電 腦系統的排列方式； 第3圖繪示的是一方塊圖’表示根據本發明之電腦系 統的排列方式； 第4圖繪示的是一方塊圖’表不根據顯不於弟3圖之 電腦系統的時脈訊號路徑排列方式； 第5圖繪示的是一透視圖’表示一組DIMM(duaHn-line memory module) 第6A圖繪示的是適用於66MHz系統匯流排時脈的單 邊形式記憶體模組斷面圖； 第6B圖繪示的是適用於100MHz系統匯流排時脈的單 邊形式記憶體模組斷面圖； 第6C圖繪示的是適用於66/lOOMHz系統匯流排時脈的 雙^憶體模組斷面圖； 是顯示於第3圖之時脈產生器的詳細電 路圖 {請先閱讀背面之注意事項再填寫本頁) 裝
-5J 經濟部智慧財產局員工消費合作社印製 第8圖繪示的是顯示於第3圖之時脈緩衝器的詳細電 路圖； 第9圖繪示的是顯示於第3圖之記憶體模組插座的詳 細電路圖： 第10圖繪示的是一流程圖，表示未使用之記憶體模組 插座之記憶體時脈訊號，以及使用中記憶體模組插座之未 使用記憶體時脈訊號的控制步驟；以及 第丨1圖繪示的是一流程圖，表示如顯示於第10圖中 ---------^ 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐〉 5269 7 5 i (J2piT.doc / 006 A7 _B7_ 五、發明說明（才） 之記憶體模組插座之記憶體時脈訊號的控制步驟。 牛.要元件標號 100 :電腦系統 102 :中央處理器（CPU) 104 :中心（core) 106 :第二快取記憶體（L2 cache) 108 :主體/PCI 橋樑控制器（Host to PCI bridge controller) 110 :主記憶體 114 : PCI/ISA 橋樑控制器（PCI to ISA bridge controller) 116 :基本輸出輸入系統（BIOS) 120，丨22，124 :記憶體模組插座 126 :時脈產生器 128，132 :暫存器 Π0 :時脈緩衝器 200 :記憶體模組
202 ： RAM
204 ： ROM 實施例 ' 現在，參照與本發明之實施例有關的第3-11 ffl，詳細 敘述該方法。 參考第3圖，電腦系統100包含了中央處理器(CPU， central processing unit)102，主記憶體110，以及基本輸入輸 出系統（BIOS，basic input/output system)l 16 ° CPU 102，包括中心104以及第二快取記憶體106，輸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閱讀背面之注意事項再填寫本頁) ;農--------訂—— ------- 經濟部智慧財產局員工消費合作社印製 4 5269 7 5 I 02pii.doc/006 A7 B7 經濟部智慧財產局負工消费合作杜印製 五、發明說明（<7 ) 出控制訊號10CL66#，來選擇66MHz或是100MHz的系統 匯流排時脈訊號作爲輸出。 主記憶體110被插入記憶模組插座120, 122與丨24中， 而在此模組上至少會插入一組DIMM。此擁有記憶體插排 的插座，通常包含了 3或4個插座。 電腦系統100包括主體/PCI橋樑控制器108，PCI/ISA 橋樑控制器，時脈產生器126以及時脈緩衝器130。 位於電腦系統L00之主體匯流排與ρα匯流排之間的 主體/PCI橋樑控制器108，有作爲主體到PCI介面，記憶 體控制器，加速圖形埠控制器，一群時脈訊號以及測試控 制的功能。更進一步，主體/PCI橋樑控制器108根據PC66 或PC100，接納從時脈產生器128來的主體時脈訊號 BXCLK，然後輸出參考時脈訊號DCLK0到時脈緩衝器 130。 位於PCI匯流排與ISA匯流排之間的PCI/IS A橋樑控制 器114，包括PCI到ISA介面，IDE控制器，USB控制器以 及SM匯流排控制器。因此，PCI/ISA橋樑控制器114，經 由SM匯流排讀取記憶體模組的記憶體資料，然後根據此 記憶體資料，輸出設定資料到時脈緩衝器130與時脈產生 器 126。 儲存在顯示於第5圖中之記憶體模組200之ROM (EEPROM) 204中的記憶體資料，包括RAM 202的容量以及 時間調節（timing)(例如：CAS時間調節以及RAS時間調 節）。 <請先閱讀背面之注意事項再填寫本頁) '-裝 ----訂i -------^ 本紙張尺度適用中囷國家標率<CNS)A4規格（210x 297公釐） 5 1 Q2pi f.doc ;006 八7 五、發明說明（/(7) 顯示在第5圖中之記憶體模組200,插入於記憶體模組 插座120 ’ 122以及124中’包括RAM 202讀寫資料，以及 ROM 204儲存記憶體資料’例如記憶體的容量與時間調 節。此記憶體資料支援由Intel Co.制訂的偵測串連存在 (SPD ’ serial presence detect)規格，並且經由電腦系統1〇〇 的SM匯流排，傳輸相通的SM資料與時脈訊號到PCI/ISA 控制器114中。 再度參考第3圖，時脈產生器126包括暫存器128，儲 存從PCI/ISA橋樑控制器114而來，對應於記憶體模組之 記憶體資料的設定資料。更進一步，時脈產生器126響應 於從CPU 102而來的控制訊號1〇〇_66#，然後輸出主體時脈 訊號BXCLK(BXHCLK與BXPCLK)至主體/PCI橋樑控制器 108,並且輸出對每一系統運作都必須的CPU時脈訊號CPU CLK，以及PCI時脈訊號PCI CLK。 時脈緩衝器130包括暫存器132，儲存從PCI/ISA橋樑 控制器114而來，對應於記憶體模組之記憶體資料的設定 資料。更進一步，時脈緩衝器130接納從主體/PCI橋樑控 制器108而來的參考時脈訊號DCLK0，然後響應於設定資 料*輸出第一到第四記憶體時脈訊號CLK0-CLK3到任一記 憶體模組插座120，122以及124上。 參考第4圖，電腦系統100支援66/lOOMHz系統匯流 排傳輸速度。因此，CPU 102以及主記億體110支援 66/lOOMHz系統匯流排速度。 假如提供電腦系統100電源，CPU 102就被BIOS 116 (請先閱讀背面之注意事項再填寫本頁) 裝
*jSJ --------線( 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A.3規格（2]〇 x 297公釐） 經濟部智慧財產局員工消費合作杜印製 45269 7 5 1 02pif.doc. 006 五、發明說明（/ / ) 所控制，然後輸出選擇PC66或PC100之系統時脈訊號的一 組控制訊號100_66#到時脈產生器丨28。更進一步，CPU 102 經由BIOS 116之處理常式的方法，確定記憶體模組是否插 入記憶體模組插座120，122與124，也確定記憶體模組的 種類。 在這個時候，PCI/ISA橋樑控制器114經由SM匯流排， 讀取儲存於插入其中之記憶體模組中的ROM內的記憶體 資料，然後對應於此記憶體資料，儲存設定資料到時脈產 生器126與時脈緩衝器130的任一暫存器128與132。接著， 時脈產生器126響應控制訊號1〇〇_66#，而後對應於系統時 脈訊號，輸出主體時脈訊號BXCLK至主體/PCI橋樑控制器 108。主體/PCI橋樑控制器108響應主體時脈訊號BXCLK， 而後輸出參考時脈訊號DCLK0到時脈緩衝器130。因此， 時脈緩衝器130經由儲存於內部暫存器132的設定資料， 輸出第一到第四記憶體時脈訊號CLK0-CLK3，到任一記憶 體模組插座120，122以及124中。更進一步，時脈緩衝器 130切斷到空記憶體模組插座的時脈訊號。 如同顯示於第6A-6C圖中，記憶體模組200被分爲單 邊形式記憶體模組200a與200b，以及支援66MHz或100MHz 記憶體匯流排速度的雙邊形式記憶體模組200c。該66MHz 單邊記憶體模組200a，以剛開始輸入第一時脈訊號CLK0 與第二時脈訊號CLK1，切斷第三時脈訊號CLK2與第四時 脈訊號CLK3來操作。100MHz單邊形式記憶體模組200b， 經由剛開始輸入第一時脈訊號CLK0與第三時脈訊號 --4\i"- n Λ n (請先閱讀背面之注意事項再填寫本頁) =" -'^ 本纸張反度適用中國國家標準（CNS)A4規格（2〗〇χ297公釐） 45269 7 5 I 02pif.doc 006 B7 五、發明說明（丨之） (請先閱讀背面之注意事項再填寫本頁> CLK2，切斷第二時脈訊號CLK1與第四時脈訊號CLK3，來 進行寫/讀操作。雙邊形式記憶體模組2〇〇c，不論66/IOOMHz 記億體匯流排速度，都經由輸入第一到第四時脈訊號 CLK0-CLK3 來操作。 參考第7圖’時脈產生器126接納從CPU 102而來的 控制訊號100_66#，以選擇系統匯流排時脈訊號。更進一 步’時脈產生器126經由SM匯流排，接納從PCI/ISA橋樑 控制器來的記憶體資料SMBDATA與SMBCLK，然後儲存 資料SMBDATA與SMBCLK到暫存器128中。藉此，適用 於66MHz或100MHz系統匯流排時脈訊號的主體時脈訊號 BXCLK，被輸出至主體/PCI橋樑控制器108,並且輸出CPU 時脈訊號CPU CLK(CPU0與CPU1)以及PCI時脈訊號 (PCIF-PCI6)。 經濟部智慧財產局員工消費合作社印製 參考第8圖，時脈緩衝器丨30經由SM匯流排，接納從 PCI/ISA橋樑控制器U4而來的記憶體資料SMDATA與 SMBCLK，而後儲存資料SMBDATA與SMBCLK在暫存器 132中。更進一步，時脈暫存器130接納參考時脈訊號 DCLKQ，此參考時脈與從主體/PCI橋樑控制器U38而來之 66MHz或100MHz的系統匯流排時脈訊號相對應。因此’ 插入的記憶體模組對應於66/lOOMHz單邊形式’或雙邊形 式記憶體模組，而後輸出第一到第四時脈訊號CLK0_ CLK3(DCLK[11:0]^!J_3憶體模組插座 120 ’ 122 與 124 上。 第9圖顯示記憶體模組插座12〇或122或124的電路 圖，並且顯示第一到第四時脈訓號CLK0_CLK3是從時脈緩 本紙張尺度通用中國國家標準（CNS)A4規格（Μ0 x四7公楚） 4 4 A7 B7 ^ 1 °2pit'.doc ^0()6 i'發明說明（/¾) 衝器130接納而來；而PCI/ISA橋樑控制器114互通的SM 資料SMBDATA，以及時脈訊號SMBCLK是經由SM匯流 排來傳輸。 參考第丨0圖，假如在步驟S300中供應電力給系統 100，BIOS U6會開啓第一到第三DIMM記憶體模組插座 120，122以及124的時脈訊號CLK0-CLK3。在步驟S310 中，根據記憶體模組是否插入第一 DIMM記憶體模組插座 120中，來控制相對應的時脈訊號CLK0-CLK3。然後，第 二記憶體插座122以及第三記憶體插座124的時脈訊號 CLK0-CLK3就被控制。也就是，任一記憶體模組插座的第 —到第四時脈訊號CLK0-CLK3，以對應於確定插入的記憶 體模組是否支援系統匯流排，以及此記憶體模組是否爲單 邊或雙邊的記憶體模組來控制。 參考第11圖，在步驟S340中，本發明確定記憶體模 組是否插入開啓第一到第四記憶體時脈訊號CLK0-CLK3 的任一個記憶體模組插座120或122或124中。假如沒有 插入，步驟S340進行到步驟S352。在步驟S352中，全部 的第一到第四時脈訊號CLK0-CLK3全部關閉。假如有插 入1則步驟S340就進行到步驟S342。在步驟S342中，本 發明確定插入的記憶體模組是否爲單邊形式記憶體模組。 假如此記憶體模組是雙邊形式記憶體模組，開啓的第 —到第四時脈訊號CLK0-CLK3不論該記憶體匯流排時脈 速度爲何，都被保持在開啓的情況。假如此記憶體模組是 單邊形式記憶體模組，步驟S342就會進行到步驟S346。在 .1'---：-----I ---裝--- (請先閱讀背面之注意事項再填寫本頁) -δ · 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國0家標準（CNShV!規格（210 X 297公釐） 45269 7 5 ! i)2pif d〇c/006 Λ7 ____B7_ 五、發明說明（ 步驟S346中，本發明確定插入的記憶體模組是否支援 100MHz記憶體匯流排時脈速度。假如支援，在丨OOMHz記 億體匯流排時脈速度下不使用的時脈訊號會在步驟S348 中被關閉。也就是說，第二時脈訊號CLK1與第四時脈訊 號CLK3被關閉。假如不支援（亦即，支援66MHz記憶體匯 流排時脈速度），則步驟S346會進行到步驟S350。在步驟 S350中，在66MHz記憶體匯流排時脈速度下不使用的時脈 訊號會在步驟S348中被關閉。也就是說，第三時脈訊號 CLK2與第四時脈訊號CLK3被關閉。 本發明的電腦系統不但切斷未使用之記憶體模組插座 的時脈訊號，還切斷插入之記憶體模組的時脈訊號’因此 抑制了電磁干擾。 在不脫離本發明之精神和特徵的範圍內’本發明可以 以其他的形式來施行。所述的實施例只用於說明而非限 制。因此本發明之保護範圍當視後附之申請專利範圍所界 定者爲準。 I------------裝 i I <請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國0家標準（CNS)A4規格（210X 297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作杜印製 ^ 6 9s f.doc.〇06 六、申請專利範圍 1. 一種包括一處理器輸出一控制訊號以產生一第一或 一第二匯流排時脈訊號與至少一記憶體模組之電腦系統， 包括： 一第一系統控制器，從該記憶體模組讀取主要資料， 而後根據該記憶體資料輸出設定資料； 一時脈產生器，根據該設定資料，輸出響應於該控制 訊號的一第一或一第二主體(HOST)時脈訊號； 一第二系統控制器，輸出一第一或一第二參考時脈訊 號，作爲響應於該第一或該第二主體時脈訊號之該記憶體 模組之一記憶體時脈訊號的參考；以及 一時脈緩衝器，接納該第一或該第二參考時脈訊號， 而後根據該設定資料輸出一第一到一第四記憶體時脈訊號 至該記憶體模組，其中，假如該記憶體模組是一單邊形式 記億體模組，該時脈緩衝器經由該設定資料，切斷該單邊 形式記憶體模組中該第一到該第四記憶體時脈訊號裡，未 使用的記憶體時脈訊號。 2. 如申請專利範圍第1項所述之電腦系統，其中該第一 系統控制器經由一系統管理(SM)匯流排傳輸該記憶體資料 與該設定資料。 3. 如申請專利範圍第1項所述之電腦系統，其中該時脈 產生器與該時脈緩衝器包括一暫存器以儲存該設定資料。 4. 如申請專利範圍第1項或第3項所述之電腦系統，其 中，假如該記憶體模組是一單邊形式記憶體模組，則該時 脈緩衝器，當該第一參考時脈訊號輸入時，關閉該第二記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I —---------,----K裝--------訂---------線Γ (請先閱讀背面之注意事項再填寫本頁) 45269 1 02pif.doc 006 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 憶體時脈訊號與該第四記憶體時脈訊號，而當該第二參考 時脈訊號輸人時，關閉該第三記憶體時脈訊號與該第四記 憶體時脈訊號。 5 —控制至少一雙重同軸記憶模組（DIMM，dual in-line memory module)的一記憶體時脈訊號的電腦系統之控制方 法，包括步驟： 開啓到所有記憶體插座的一第一到一第四記憶體時脈 訊號； 確定一記憶體模組是否插入該開啓的記憶體插座中之 一插座內； 假如該記憶體模組插入於其中，確定該插入之記憶體 模組的種類： 假如該記憶體模組是一雙邊形式記憶體模組，則保持 該第一到第四記憶體時脈訊號開啓； 假如該記憶體模組是一單邊形式記憶體模組，則確定 該記億體模組之匯流排速度是第一速度或是第二速度； 假如該匯流排速度是該第一速度，則根據該記憶體模 組的該第二速度，從該第一到該第四記憶體時脈訊號中關 閉記憶體時脈訊號；以及 假如該匯流排速度是該第二速度，則根據該記憶體模 組的該第一速度，從該第一到該第四記憶體時脈訊號中關 閉記憶體時脈訊號。 6.如申請專利範圍第5項所述之控制方法，其中假如該 記憶體模組沒有插入於其中，則一相對應之記憶體模組插 座之該第一到該第四記憶體時脈訊號會關閉。 20 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂 ---------線f 本紙張尺度遶用中國國家標準（CNS)A4規格（210 X 297公釐）
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI482004B (zh) * 2009-01-23 2015-04-21 Asustek Comp Inc 系統開機失敗之處理裝置及處理方法
TWI635383B (zh) * 2016-12-30 2018-09-11 技嘉科技股份有限公司 記憶體時脈頻率調整方法、主機板及計算機操作系統

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY122426A (en) * 1998-10-29 2006-04-29 Matsushita Electric Ind Co Ltd Memory controller for controlling an integrated memory undergoing logical state transitions
KR100553674B1 (ko) * 1999-03-26 2006-02-24 삼성전자주식회사 피씨아이 버스 클럭주파수의 개별적 제어 장치
JP4409681B2 (ja) * 1999-10-20 2010-02-03 株式会社東芝 情報処理装置及び情報処理装置のメモリ制御方法
JP2001265708A (ja) * 2000-03-16 2001-09-28 Toshiba Corp 電子機器及び電子機器の基板
US20020032829A1 (en) * 2000-06-28 2002-03-14 Z-World, Inc. Microprocessor memory device controller
US6763478B1 (en) * 2000-10-24 2004-07-13 Dell Products, L.P. Variable clock cycle for processor, bus and components for power management in an information handling system
JP3587162B2 (ja) * 2000-10-31 2004-11-10 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US20020144173A1 (en) * 2001-03-30 2002-10-03 Micron Technology, Inc. Serial presence detect driven memory clock control
US6625702B2 (en) * 2001-04-07 2003-09-23 Hewlett-Packard Development Company, L.P. Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices
US6633965B2 (en) * 2001-04-07 2003-10-14 Eric M. Rentschler Memory controller with 1×/M× read capability
US6678811B2 (en) * 2001-04-07 2004-01-13 Hewlett-Packard Development Company, L.P. Memory controller with 1X/MX write capability
US6889335B2 (en) * 2001-04-07 2005-05-03 Hewlett-Packard Development Company, L.P. Memory controller receiver circuitry with tri-state noise immunity
TW514791B (en) * 2001-05-28 2002-12-21 Via Tech Inc Structure, method and related control chip for accessing device of computer system with system management bus
US6915443B2 (en) * 2001-07-13 2005-07-05 Hewlett-Packard Development Company, L.P. System and method for adaptively adjusting clock skew in a variably loaded memory bus
US7076674B2 (en) * 2001-12-19 2006-07-11 Hewlett-Packard Development Company L.P. Portable computer having dual clock mode
EP1504350A1 (en) * 2002-05-16 2005-02-09 Nokia Corporation Method, device and memory controller for adapting data transfer bus
US20050204111A1 (en) * 2004-03-10 2005-09-15 Rohit Natarajan Command scheduling for dual-data-rate two (DDR2) memory devices
US7418540B2 (en) * 2004-04-28 2008-08-26 Intel Corporation Memory controller with command queue look-ahead
US7707450B1 (en) * 2004-06-08 2010-04-27 Marvell International Ltd. Time shared memory access
JP4616586B2 (ja) * 2004-06-30 2011-01-19 富士通株式会社 メモリ初期化制御装置
TWI245287B (en) * 2004-09-08 2005-12-11 Via Tech Inc Method for initialization drams
JP2009015525A (ja) * 2007-07-03 2009-01-22 Toshiba Tec Corp データ処理装置及びその制御方法
US7624310B2 (en) * 2007-07-11 2009-11-24 Micron Technology, Inc. System and method for initializing a memory system, and memory device and processor-based system using same
JP5119882B2 (ja) * 2007-11-21 2013-01-16 富士通株式会社 メモリクロック設定機能を有する情報処理装置およびメモリクロック設定方法
US8195907B2 (en) * 2007-12-21 2012-06-05 Rambus Inc. Timing adjustment in a reconfigurable system
US7886103B2 (en) * 2008-09-08 2011-02-08 Cisco Technology, Inc. Input-output module, processing platform and method for extending a memory interface for input-output operations
TWI460728B (zh) * 2010-12-29 2014-11-11 Silicon Motion Inc 記憶體控制器、記憶裝置以及判斷記憶裝置之型式的方法
EP2664991A1 (en) * 2011-01-13 2013-11-20 Fujitsu Limited Memory controller and information processing device
TWI438615B (zh) * 2011-05-17 2014-05-21 Wistron Corp 電源管理方法及相關裝置
KR102207110B1 (ko) 2014-02-19 2021-01-25 삼성전자주식회사 메모리 초기화 방법 및 이를 지원하는 전자 장치
US11079945B2 (en) * 2018-09-20 2021-08-03 Ati Technologies Ulc Dynamic configuration of memory timing parameters
CN110568905A (zh) * 2019-08-09 2019-12-13 苏州浪潮智能科技有限公司 一种硬盘背板、信号处理方法及介质

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE416331T1 (de) * 1989-08-31 1991-07-04 Yokogawa Electric Corp., Musashino, Tokio/Tokyo, Jp Line computer.
US5394541A (en) * 1990-07-17 1995-02-28 Sun Microsystems, Inc. Programmable memory timing method and apparatus for programmably generating generic and then type specific memory timing signals
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
JPH0715665B2 (ja) * 1991-06-10 1995-02-22 インターナショナル・ビジネス・マシーンズ・コーポレイション パーソナルコンピユータ
JPH07122865B2 (ja) 1992-01-02 1995-12-25 インターナショナル・ビジネス・マシーンズ・コーポレイション バス動作の動作速度を制御するようにしたバス・インターフェースを有するコンピュータ・システム
US5615358A (en) * 1992-05-28 1997-03-25 Texas Instruments Incorporated Time skewing arrangement for operating memory in synchronism with a data processor
US5509138A (en) * 1993-03-22 1996-04-16 Compaq Computer Corporation Method for determining speeds of memory modules
CA2118662C (en) * 1993-03-22 1999-07-13 Paul A. Santeler Memory controller having all dram address and control signals provided synchronously from a single device
US5625805A (en) * 1994-06-30 1997-04-29 Digital Equipment Corporation Clock architecture for synchronous system bus which regulates and adjusts clock skew
US5680595A (en) 1995-06-07 1997-10-21 Micron Technology, Inc. Programmable data port clocking system for clocking a plurality of data ports with a plurality of clocking signals in an asynchronous transfer mode system
US5887146A (en) 1995-08-14 1999-03-23 Data General Corporation Symmetric multiprocessing computer with non-uniform memory access architecture
JP3556340B2 (ja) * 1995-08-21 2004-08-18 株式会社東芝 コンピュータシステム
JP2679690B2 (ja) * 1995-09-28 1997-11-19 日本電気株式会社 クロックドライブ回路
KR970029872A (ko) * 1995-11-04 1997-06-26 김광호 불휘발성 반도체 장치의 클럭 발생회로
KR970051318A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 클럭 제어 회로
US5991850A (en) * 1996-08-15 1999-11-23 Micron Technology, Inc. Synchronous DRAM modules including multiple clock out signals for increasing processing speed
KR100252251B1 (ko) * 1996-10-25 2000-04-15 윤종용 전자파 방해 방지 장치
US5862368A (en) 1996-12-11 1999-01-19 Dell Usa, L.P. Process to allow automatic microprocessor clock frequency detection and selection
US5903916A (en) 1996-12-16 1999-05-11 Intel Corporation Computer memory subsystem and method for performing opportunistic write data transfers during an access latency period within a read or refresh operation
US5903747A (en) 1997-03-03 1999-05-11 International Business Machines Corporation Microprocessor clocking control system
JP3420018B2 (ja) * 1997-04-25 2003-06-23 株式会社東芝 データレシーバ
JP3445476B2 (ja) * 1997-10-02 2003-09-08 株式会社東芝 半導体メモリシステム
KR100462019B1 (ko) * 1998-04-16 2005-04-06 삼성전자주식회사 컴퓨터 시스템의 클럭제어장치 및 그 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI482004B (zh) * 2009-01-23 2015-04-21 Asustek Comp Inc 系統開機失敗之處理裝置及處理方法
TWI635383B (zh) * 2016-12-30 2018-09-11 技嘉科技股份有限公司 記憶體時脈頻率調整方法、主機板及計算機操作系統
US10922261B2 (en) 2016-12-30 2021-02-16 Giga-Byte Technology Co., Ltd. Memory clock frequency adjusting method, mainboard, and computer operating system

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