KR20000026281A - 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 - Google Patents

메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법 Download PDF

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Abstract

본 발명은 DIMM 메모리 모듈 소켓의 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및 그 방법에 관한 것으로, 컴퓨터 시스템은 66 또는 100 MHz의 시스템 버스 클럭 신호를 발생하도록 제어하는 프로세서와 66 MHz 또는 100 MHz 메모리 버스 클럭 신호를 지원하는 DIMM 메모리 모듈을 포함한다. 그리고 프로세서의 제어를 받아서 66 MHz 또는 100 MHz 클럭 신호를 발생하는 클럭 제너레이터와 클럭 버퍼 및 제 1 및 제 2 시스템 컨트롤러를 포함한다. 클럭 제너레이터와 클럭 버퍼는 제 1 시스템 컨트롤러로부터 메모리 모듈의 메모리 정보에 따른 설정 정보를 저장한다. 제 1 및 제 2 시스템 컨트롤러는 삽입된 단면형 또는 양면형의 DIMM 메모리 모듈에 대응하는 메모리 버스 클럭 신호를 출력하도록 제어한다. 따라서 미사용 메모리 모듈 소켓으로 클럭 신호를 차단하거나 삽입된 메모리 모듈의 종류에 대응해서 사용 중인 메모리 모듈 소켓의 미사용 클럭 신호를 차단시킨다.

Description

메모리 클럭 신호를 제어하는 컴퓨터 시스템 및 그 방법(COMPUTER SYSTEM AND METHOD CONTROLLED MEMORY CLOCK SIGNAL)
본 발명은 컴퓨터 시스템에 관한 것으로, 좀 더 구체적으로 제 1 및 제 2 시스템 버스 클럭 신호를 발생하는 컴퓨터 시스템에 있어서, 제 1 및 제 2 시스템 버스 클럭 신호에 대응하여 미사용 중인 메모리 모듈 소켓 또는 장착된 메모리 모듈의 미사용 중인 메모리 버스 클럭 신호를 차단하는 컴퓨터 시스템 및 그 제어 방법에 관한 것이다.
컴퓨터 시스템의 시스템 버스는 프로세서(CPU)와 메모리, 주변 기기들이 상호 데이터를 전송하는 통로를 말한다. 예컨대, 전송 속도 100 MHz의 시스템 버스는 데이터를 100 MHz로 이동시킨다는 의미이다.
시스템 버스의 속도를 향상시키려는 칩셋 제조 회사들은 현재 일반적인 66 MHz 시스템 버스의 전송 속도(이하 PC 66이라 칭한다)로는 CPU의 발전 속도를 쫓아갈 수 없다는 문제점이 지적되어 왔다. 그러므로 인텔사는 빠른 CPU의 처리 속도에 대응하는 100 MHz의 시스템 버스 전송 속도(이하 PC 100이라 칭한다)를 개발하였다.
즉, PC 100은 시스템 버스의 전송 속도를 100 MHz로 개선하는 기술을 말한다. 예컨대, PC 100은 인텔사의 440BX 칩셋을 장착한 마더보드에서 사용 가능하며, 펜티엄 350 MHz 이상의 빠른 CPU를 사용할 수 있다.
100 MHz의 시스템 버스 즉, PC 100은 두 가지의 장점이 있다. 먼저 시스템 성능의 향상이다. 예를 들어, 66 MHz의 시스템 버스는 초당 6천 6백만 번 연산하며 1회 연산은 64 비트로 동작하고 8비트를 1바이트로 계산한 결과, 초당 528 MB를 전송한다. 반면 100 MHz 시스템 버스는 800 MB/sec(1억 번 연산, 1 회 연산 64 비트, 8 비트를 1 바이트)로 전송한다. 따라서 동일한 시간 동안 데이터 이동이 51 % 향상되어 빠른 연산이 가능하다.
두 번째는 주변 기기의 안정성이다. PCI 버스는 초당 33 MHz로 동작한다. 이는 66 MHz의 시스템 버스가 너무 빠르게 처리하므로서 절반의 속도로 동작하는 것이다. 그러므로 그래픽 카드나 하드디스크 드라이브 등의 주변 기기는 33 MHz에 맞춰 동작한다.
만약 66 MHz 대신 75 MHz로 오버클럭킹(overclocking)하여 시스템 버스를 변경한다면, PCI 버스는 37.5 MHz로 동작하므로 13 %나 한계를 넘어선다. 따라서 시스템 중지(shutdown) 등 그 만큼의 오류가 발생될 수 있다.
하지만 100 MHz의 시스템 버스에서는 1/3 클럭으로 동작하여 33.3 MHz로 PCI 규격에 만족한다. 그러므로 높은 시스템 버스 클럭을 사용해도 고속의 주변 기기들을 보다 안정적으로 사용할 수 있다. 또한 100 MHz의 시스템 버스는 차세대의 빠른 CPU를 사용할 수 있다.
도 1은 66 MHz 또는 100 MHz의 버스 클럭을 출력하도록 제어하는 프로세서 예컨대, 인텔사의 펜티엄 2 또는 이와 호환이 되는 프로세서(CPU)를 장착하여 사용하는 컴퓨터 시스템의 마더보드를 도시하고 있다.
도면을 참조하면, 상기 마더보드는 상기 CPU를 장착하는 슬롯(10)과 메인 메모리 모듈들을 삽입할 수 있는 다수의 소켓들(20 : 22, 24, 26)을 구비하고 있다.
상기 슬롯(10)은 예컨대, 인텔사의 펜티엄 2 프로세서를 장착하기 위한 슬롯 1 타입(slot one type)으로서, 냉각 팬을 장착할 수 있는 기구적인 메커니즘을 갖는다.
상기 소켓들(20)은 메인 메모리를 확장하기 위한 커넥터(connector)로, 3 개(또는 4개)를 구비하고 있으며, 이들 각각의 소켓(22, 24, 26)은 DIMM(Dual In-line Memory Module) 메모리 모듈을 삽입할 수 있다. 그리고 DIMM 메모리 모듈들은 66MHz 또는 100 MHz의 시스템 버스 속도에 적합한 메모리 버스 클럭 신호들을 받아들여서 기입/독출 동작이 이루어진다.
또한, 상기 컴퓨터 시스템은 포스트(POST : Power On Self Test) 과정을 통해 메인 메모리의 삽입 여부를 판별하는 바이오스(50)와 HOST TO PCI 브릿지 컨트롤러(30) 및 PCI TO ISA 브릿지 컨트롤러(40)를 포함하고 있다.
구체적으로 도 2를 참조하면, 상기 마더보드를 구비한 컴퓨터 시스템은 바이오스 롬(50)의 처리 루틴에 의해 CPU(12)가 메모리 모듈의 장착 여부를 판별하여, DIMM 메모리 모듈 소켓(20)에 장착되지 않는 소켓의 메모리 버스 클럭 신호를 차단한다.
상기 CPU(12)는 예를 들어, 인텔사의 펜티엄 2 프로세서로서, 내부 캐쉬 메모리(14)를 포함한다.
그리고 상기 시스템의 호스트(HOST) 버스와 PCI 버스 사이에 구비되는 상기 HOST TO PCI 브릿지 컨트롤러(30)와 PCI 버스와 ISA 버스 사이에 구비되는 PCI TO ISA 브릿지 컨트롤러(40)를 포함한다. 예를 들어, 상기 HOST TO PCI 브릿지 컨트롤러(30)는 HOST-PCI 인터페이스, 메모리 컨트롤러, AGP(Accelerated Graphics Port) 컨트롤러 등의 기능을 갖는 인텔사의 440BX 칩셋이고, 상기 PCI TO ISA 브릿지 컨트롤러(40)는 PCI-ISA 인터페이스, IDE 컨트롤러, USB 컨트롤러 등의 기능을 갖는 인텔사의 PIIX4E 칩셋이거나, 또는 이들과 호환이 되는 칩셋이다.
상기 CPU(12)는 삽입된 메모리 모듈의 버스 속도에 대응하여 66 또는 100 MHz 시스템 버스 클럭 신호를 선택하기 위한 제어 신호(100_66#)를 출력한다. 이어서 클럭 제너레이터(18)는 제어 신호(100_66#)에 응답해서 HOST TO PCI 브릿지 컨트롤러(30)로 66 또는 100 MHz의 호스트 클럭 신호(BXCLK)를 출력한다. 이어서 HOST TO PCI 브릿지 컨트롤러(30)는 각각의 메모리 모듈 소켓(20 : 22, 24, 26)으로 각각의 제 1 내지 제 4 메모리 클럭 신호(CLK0~CLK3)들을 출력한다.
그러므로 상기 컴퓨터 시스템은 전원이 공급되어 바이오스(50)의 포스트(POST) 과정에서, CPU(12)는 상기 메모리 모듈 소켓(20)에 삽입된 메모리 모듈의 삽입 여부 및 타이밍을 판별한다.
이 때, 모든 메모리 모듈 소켓(20)의 제 1 내지 제 4 메모리 클럭 신호들(CLK0~CLK3)을 인에이블하고, 판별 결과에 따라서 메모리 모듈이 삽입되지 않은 메모리 모듈 소켓의 메모리 클럭 신호들(CLK0~CLK3)을 디세이블시킨다. 그리고 시스템 버스 전송 속도에 대응하여 제 1 및 제 4 메모리 클럭 신호들(CLK0~CLK3)을 각각의 메모리 모듈 소켓으로 출력한다.
따라서 종래의 컴퓨터 시스템은 메모리 DIMM 소켓 중에 비어 있는 소켓으로 계속해서 클럭 신호들을 제공하거나 또는 상술한 바와 같이, 미사용 DIMM 소켓의 메모리 클럭 신호를 차단하더라도 사용 중인 소켓의 미사용 메모리 클럭 신호를 계속해서 제공함으로서 전자 방해 잡음(EMI : electromagnetic interference)에 노출되는 문제점이 발생된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 컴퓨터 시스템의 미사용하는 메모리 모듈 소켓의 클럭 신호를 차단하고, 사용 중인 메모리 모듈 소켓의 클럭 신호 중에 미사용 클럭 신호를 차단하는 컴퓨터 시스템을 구현하는데 있다.
또한, 상기 컴퓨터 시스템의 메모리 클럭 신호를 제어하는 방법을 구현하는데 있다.
도 1은 일반적인 컴퓨터 시스템의 마더보드를 나타내는 사시도;
도 2는 도 1에 도시한 컴퓨터 시스템의 구성을 도시한 블럭도;
도 3은 본 발명의 실시예에 따른 컴퓨터 시스템의 구성을 도시한 블럭도;
도 4는 도 3에 도시된 컴퓨터 시스템의 클럭 신호 경로에 따른 구성을 도시한 블럭도;
도 5는 DIMM 메모리 모듈을 도시한 사시도;
도 6a는 66 MHz의 시스템 버스 클럭에 적합한 단면형 메모리 모듈의 단면도;
도 6b는 100 MHz의 시스템 버스 클럭에 적합한 단면형 메모리 모듈의 단면도;
도 6c는 66/100 MHz의 시스템 버스 클럭에 적합한 양면형 메모리 모듈의 단면도;
도 7은 도 3에 도시된 클럭 제너레이터의 상세한 회로도;
도 8은 도 3에 도시된 클럭 버퍼의 상세한 회로도;
도 9는 도 3에 도시된 메모리 모듈 소켓의 상세한 회로도;
도 10은 본 발명의 실시예에 따른 미사용 메모리 모듈 소켓의 메모리 클럭 신호 및 사용 중인 메모리 모듈 소켓의 미사용 메모리 클럭 신호를 제어하는 수순을 도시한 흐름도; 그리고
도 11은 도 10에 도시된 하나의 메모리 모듈 소켓의 메모리 클럭 신호를 제어하는 수순을 도시한 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 컴퓨터 시스템 102 : 프로세서
104 : CPU 코어 106 : 2차 캐쉬 메모리
108 : HOST TO PCI 컨트롤러 110 : 메인 메모리
112 : AGP 114 : PCI TO ISA 컨트롤러
116 : 바이오스 롬 118 : 슈퍼 I/O 컨트롤러
120, 122, 124 : DIMM 메모리 모듈 소켓 126 : 클럭 제너레이터
128, 132 : 레지스터 130 : 클럭 버퍼
134 : SM 버스 컨트롤러
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 제 1 또는 제 2 시스템 버스 클럭 신호를 발생하도록 제어 신호를 출력하는 프로세서와 적어도 하나의 메모리 모듈을 갖는 컴퓨터 시스템에 있어서: 상기 메모리 모듈로부터 메모리 정보를 독출하고, 상기 독출된 메모리 정보에 대응하는 설정 정보를 출력하는 제 1 시스템 컨트롤러와; 상기 제어 신호에 응답해서 상기 설정 정보에 대응하는 제 1 또는 제 2 호스트 클럭 신호를 출력하는 클럭 제너레이터와; 상기 제 1 또는 제 2 호스트 클럭 신호에 응답해서 상기 메모리 모듈의 메모리 클럭 신호의 기준이 되는 제 1 또는 제 2 기준 클럭 신호를 출력하는 제 2 시스템 컨트롤러 및; 상기 제 1 또는 제 2 기준 클럭 신호를 받아서 상기 설정 정보에 대응하는 제 1 내지 제 4 메모리 클럭 신호들을 상기 메모리 모듈로 출력하는 클럭 버퍼를 포함하되; 상기 클럭 버퍼는 상기 설정 정보를 통해 상기 메모리 모듈이 단면형(sing-sided type)의 메모리 모듈일 때, 상기 제 1/제 2 버스 속도의 시스템 클럭 신호에 대응되는 상기 제 1/제 2 기준 클럭 신호에 응답해서 상기 제 1 내지 제 4 메모리 클럭 신호 중에 상기 단면형 메모리 모듈의 사용하지 않는 메모리 클럭 신호들을 디세이블하는 것을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 제 1 시스템 컨트롤러는 상기 메모리 정보 및 상기 설정 정보를 SM 버스를 통하여 전송하는 것을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 클럭 제너레이터 및 상기 클럭 버퍼는 상기 설정 정보를 저장하는 레지스터를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 클럭 버퍼는: 상기 메모리 모듈이 단면형일 경우, 상기 제 1 기준 클럭 신호가 입력되면, 상기 제 2 및 제 4 클럭 신호를 디세이블하고, 상기 제 2 기준 클럭 신호가 입력되면, 상기 제 3 및 제 4 클럭 신호를 디세이블하는 것을 포함한다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 적어도 하나의 DIMM 메모리 모듈의 클럭 신호를 제어하는 방법에 있어서: 모든 메모리 소켓으로 제 1 내지 제 4 메모리 클럭 신호를 인에이블하는 단계와; 상기 인에이블된 메모리 소켓 중 어느 하나의 소켓에 임의의 메모리 모듈이 장착되어 있는지를 판단하는 단계와; 장착되어 있으면, 상기 장착된 메모리 모듈의 종류를 판별하는 단계와; 상기 메모리 모듈이 양면형(double-sided type)의 메모리 모듈이면, 상기 인에이블된 제 1 내지 제 4 메모리 클럭 신호를 유지하는 단계와; 상기 메모리 모듈이 단면형(single-sided type)의 메모리 모듈이면, 상기 메모리 모듈의 버스 속도가 제 1의 속도 또는 제 2의 속도인지를 판별하는 단계와; 상기 버스 속도가 상기 제 1의 속도이면, 상기 제 1 내지 제 4 메모리 클럭 신호 중에 상기 메모리 모듈의 상기 제 2의 속도에 대응되는 클럭 신호들을 디세이블하는 단계 및; 상기 버스 속도가 상기 제 2의 속도이면, 상기 제 1 내지 제 4 메모리 클럭 신호 중에 상기 메모리 모듈의 상기 제 1의 속도에 대응되는 메모리 클럭 신호들을 디세이블하는 단계를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 메모리 모듈 소켓에 메모리 모듈이 장착되지 않으면, 해당 메모리 모듈 소켓의 상기 제 1 내지 제 4 메모리 클럭 신호를 디세이블하는 것을 포함한다.
따라서 본 발명에 의하면, 바이오스의 처리 수순에 의하여 마이크로프로세서는 메모리 모듈 소켓에 메모리 모듈이 삽입되어 있는지를 판별하고, 시스템 컨트롤러가 판별된 메모리 모듈의 메모리 정보를 SM 버스를 통하여 독출한다. 그리고 독출된 정보를 클럭 제너레이터와 클럭 버퍼에 저장한다. 따라서 제 1 또는 제 2 시스템 버스 클럭 신호 및 메모리 모듈의 종류에 대응해서 삽입된 메모리 모듈의 미사용 클럭 신호를 제어한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 컴퓨터 시스템의 구성을 도시하고 있다.
도면을 참조하면, 상기 컴퓨터 시스템(100)은 CPU(102)와 메인 메모리(110) 및 바이오스(116)를 포함한다.
상기 CPU(102)는 코어(104)와 2차 캐쉬 메모리(106)를 구비하고 있으며, 66 MHz 또는 100 MHz의 시스템 버스 클럭 신호를 출력하도록 선택하는 제어 신호(100_66#)를 출력한다.
상기 메인 메모리(110)는 적어도 하나의 DIMM 메모리 모듈을 삽입하는 메모리 모듈 소켓들(120, 122, 124)에 삽입된다. 이 때, 하나의 소켓은 하나의 메모리 뱅크(bank)로 구비되며, 일반적으로 3 개 또는 4 개의 소켓을 구비한다.
그리고 상기 컴퓨터 시스템(100)은 HOST TO PCI 브릿지 컨트롤러(108)와 PCI TO ISA 브릿지 컨트롤러(114)를 포함한다. 또한 클럭 제너레이터(126)와 클럭 버퍼(130)를 포함한다.
상기 HOST TO PCI 브릿지 컨트롤러(108)는 상기 시스템(100)의 호스트(HOST) 버스와 PCI 버스 사이에 구비되어 HOST-PCI 인터페이스, 메모리 컨트롤러, AGP(Accelerated Graphics Port) 컨트롤러 및 다수의 클럭 신호, 테스트 제어 등의 기능을 갖는다. 그리고 상기 클럭 제너레이터(128)로부터 PC 66 또는 PC 100에 대응하는 호스트 클럭 신호(BXCLK)를 받아서 기준 클럭 신호(DCLKO)를 상기 클럭 버퍼(130)로 출력한다.
상기 PCI TO ISA 브릿지 컨트롤러(114)는 PCI 버스와 ISA 버스 사이에 구비되어 PCI-ISA 인터페이스, IDE 컨트롤러, USB 컨트롤러 등을 포함한다. 그리고 SM 버스 컨트롤러(134)를 포함한다. 따라서 상기 PCI TO ISA 브릿지 컨트롤러(114)는 SM 버스를 통하여 상기 메모리 모듈의 메모리 정보를 독출하고, 이에 대응하는 설정 정보를 상기 클럭 버퍼(130) 및 상기 클럭 제너레이터(126)로 출력한다.
상기 메모리 정보는 도 5에 도시된 메모리 모듈(200)의 롬(204 : EEPROM)에 저장된 정보로서, 램(202)의 용량, 타이밍(예를 들어, CAS, RAS 타이밍 등) 등의 정보를 포함한다.
도 5에 도시된 메모리 모듈(200)은 상기 메모리 모듈 소켓(102, 122, 124)에 삽입되는 DIMM 메모리 모듈로서, 데이터를 기입, 독출하는 램(SDRAM)(202)과 메모리 용량, 타이밍 등의 메모리 정보를 저장하는 롬(EEPROM)(204)으로 구성된다. 상기 메모리 정보는 인텔사가 제정한 SPD 규격(Serial Presence Detect Specification)을 지원하며, 컴퓨터 시스템(100)의 SM 버스를 통하여 상기 PCI TO ISA 컨트롤러(114)와 상호 SM 데이터 및 클럭 신호가 전송된다.
다시 도 3을 참조하면, 상기 클럭 제너레이터(126)는 상기 PCI TO ISA 브릿지 컨트롤러(114)로부터 상기 메모리 모듈의 메모리 정보에 대응하는 설정 정보를 저장하는 레지스터(128)를 포함한다. 그리고 상기 CPU(102)로부터 제어 신호(100_66#)에 응답해서 호스트 클럭 신호(BXCLK : BXHCLK, BXPCLK)를 상기 HOST TO PCI 브릿지 컨트롤러(108)로 출력한다. 그리고 시스템 제반 동작에 필요한 CPU 클럭 신호(CPU CLK)와 PCI 클럭 신호(PCI CLK)를 출력한다.
상기 클럭 버퍼(130)는 상기 PCI TO ISA 브릿지 컨트롤러(114)로부터 상기 메모리 모듈의 메모리 정보에 대응하는 설정 정보를 저장하는 레지스터(132)를 포함한다. 그리고 상기 HOST TO PCI 브릿지 컨트롤러(108)로부터 기준 클럭 신호(DCLKO)를 받아서 상기 설정 정보에 대응하여 상기 각각의 메모리 모듈 소켓(120, 122, 124)으로 제 1 내지 제 4 메모리 클럭 신호들(CLK0~CLK3)을 출력한다.
구체적으로 도 4를 참조하면, 상기 컴퓨터 시스템(100)은 66/100 MHz의 시스템 버스 전송 속도를 지원한다. 따라서 상기 CPU(102)와 상기 메인 메모리(110)는 66/100 MHz의 버스 속도를 지원한다.
상기 컴퓨터 시스템(100)의 전원이 공급되면, 상기 CPU(102)는 바이오스(116)의 제어를 받아서 PC 66 또는 PC 100의 시스템 클럭 신호를 선택하는 제어 신호(100_66#)를 상기 클럭 제너레이터(130)로 출력한다. 그리고 상기 바이오스(116)의 처리 루틴에 의하여 상기 메모리 모듈 소켓(120, 122, 124)에 메모리 모듈의 삽입 여부와 삽입된 메모리 모듈의 종류를 판별한다.
이 때, 상기 PCI TO IS 브릿지 컨트롤러(114)는 SM 버스를 통하여 상기 삽입된 메모리 모듈의 롬에 저장된 메모리 정보를 독출하고, 그 정보에 대응하는 설정 정보를 상기 클럭 제너레이터(126) 및 상기 클럭 버퍼(130)의 각각의 레지스터(128, 132)에 저장한다. 이어서 상기 클럭 제너레이터(126)는 상기 제어 신호(100_66#)에 응답해서 시스템 클럭 신호에 대응하는 호스트 클럭 신호(BXCLK)를 상기 HOST TO PCI 브릿지 컨트롤러(108)로 출력한다. 그리고 상기 HOST TO PCI 브릿지 컨트롤러(108)는 호스트 클럭 신호(BXCLK)에 응답해서 상기 클럭 버퍼(130)로 기준 클럭 신호(DCLKO)를 출력한다. 따라서 상기 클럭 버퍼(103)는 내부 레지스터(132)에 저장된 설정 정보를 통하여 각각의 메모리 모듈 소켓(120, 122, 124)으로 제 1 내지 제 4 메모리 클럭 신호들(CLK0~CLK3)을 출력한다. 그리고 비어있는 메모리 모듈 소켓으로는 클럭 신호들을 차단시킨다.
그리고 상기 메모리 모듈(200)은 도 6a 내지 도 6c에 도시된 66 또는 100 MHz의 메모리 버스 속도를 지원하는 단면형(200a, 200b) 또는 양면형의 메모리 모듈(200c)로 구분된다. 상기 66 MHz의 단면형 메모리 모듈(200a)은 전면의 제 1 및 제 2 클럭 신호(CLK0, CLK1)를 받아서 동작되며, 후면의 제 3 및 제 4 클럭 신호(CLK2, CLK3)는 차단된다. 그리고 상기 100 MHz의 단면형 메모리 모듈(200b)은 전면의 제 1 및 제 3 클럭 신호(CLK0, CLK2)를 받아서 기입, 독출 동작을 수행하며, 후면의 제 2 및 제 4 클럭 신호(CLK1, CLK3)는 차단된다. 또한 양면형(200c)의 경우에는 66 /100 MHz의 메모리 버스 속도와 관계없이 제 1 내지 제 4 클럭 신호(CLK0~CLK3)를 받아들여서 동작된다.
도 7을 참조하면, 상기 클럭 제너레이터(126)는 상기 CPU(102)로부터 시스템 버스 클럭 신호를 선택하도록 제어하는 제어 신호(100_66#)를 받아들이고, 상기 PCI TO ISA 브릿지 컨트롤러(114)로부터 SM 버스를 통하여 상기 메모리 정보(SMBDATA, SMBCLK)를 받아들여서, 레지스터(128)에 저장한다. 따라서 66 MHz 또는 100 MHz의 시스템 버스 클럭 신호에 적합한 호스트 클럭 신호(BXCLK)를 상기 HOST TO PCI 브릿지 컨트롤러(108)로 출력한다. 그리고 CPU 클럭 신호(CPU CLK : CPU0, CPU1)와 PCI 클럭 신호(PCIF~PCI6)를 출력한다.
도 8을 참조하면, 상기 클럭 버퍼(130)는 상기 PCI TO ISA 브릿지 컨트롤러(114)로부터 SM 버스를 통하여 메모리 정보(SMBDATA, SMBCLK)를 받아들이고, 이를 레지스터(132)에 저장한다. 또한 상기 HOST TO PCI 브릿지 컨트롤러(108)로부터 66 MHz 또는 100 MHz의 시스템 버스 클럭 신호에 대응되는 기준 클럭 신호(DCLKO)를 받아들인다. 따라서 삽입된 메모리 모듈이 66/100 MHz의 단면형 또는 양면형 메모리 모듈에 대응하여 메모리 모듈 소켓(102, 122, 124)으로 제 1 내지 제 4 클럭 신호들(CLK0~CLK3)(DCLK[11:0])을 출력한다.
그리고 도 9는 상기 메모리 모듈 소켓(120 또는 122 또는 124)의 회로를 도시한 것으로서, 상기 클럭 버퍼(130)로부터 제 1 내지 제 4 클럭 신호(CLK0~CLK3)를 받아들이는 것을 나타내고 있다. 또한 SM 버스를 통하여 상기 PCI TO ISA 브릿지 컨트롤러(114)와 상호 SM 데이터 및 클럭 신호(SMBDATA, SMBCLK)를 전송하고 있음을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 DIMM 메모리 모듈 소켓으로 메모리 클럭 신호를 제어하는 수순을 도시하고 있다. 이 수순을 바이오스(116)의 처리 수순에 의해서 CPU(102)가 수행되는 프로그램을 나타낸 것이다.
도면을 참조하면, 단계 S300에서 시스템(100)으로 전원이 공급되면, 바이오스(116)는 제 1 내지 제 3 DIMM 메모리 모듈 소켓(120, 122, 124)의 클럭 신호들(CLK0~CLK3)을 인에이블(enable)시킨다. 이어서 단계 S310에서 제 1 DIMM 메모리 모듈 소켓(120)에 메모리 모듈이 삽입되었는지의 여부에 따라 해당 메모리 클럭 신호들(CLK0~CLK3)을 제어한다. 이어서 제 2 및 제 3 메모리 모듈 소켓(122, 124)의 클럭 신호들(CLK0~CLK3)을 제어한다. 즉, 삽입된 메모리 모듈의 시스템 버스 지원 여부 및 단면형 또는 양면형 메모리 모듈 판별 등에 대응하여 각 메모리 모듈 소켓의 제 1 내지 제 4 메모리 클럭 신호들(CLK0~CLK3)을 제어한다.
구체적으로 도 11을 참조하면, 상기 각 메모리 모듈 소켓들의 클럭 신호 제어 수순은 단계 S340에서 제 1 내지 제 4 메모리 클럭 신호(CLK0~CLK3)가 인에이블된 해당 메모리 모듈 소켓(120 또는 122 또는 124)에 메모리 모듈이 삽입되어 있는지를 판별한다. 삽입되지 않았으면, 단계 S352로 진행하여 해당 메모리 모듈 소켓의 제 1 내지 제 4 클럭 신호(CLK0~CLK3)를 모두 디세이블(disable)시킨다. 그리고 삽입되어 있으면, 단계 S342로 진행하여 삽입된 메모리 모듈이 단면형의 메모리 모듈인지를 판별한다.
판별 결과 양면형 메모리 모듈인 경우에는 메모리 버스 클럭 속도에 관계없이 인에이블된 제 1 내지 제 4 클럭 신호(CLK0~CLK3)를 유지한다. 그리고 단면형의 메모리 모듈인 경우에는 단계 S346으로 진행하여 삽입된 메모리 모듈이 100MHz 메모리 버스 속도를 지원하는지를 판별한다. 100 MHz를 지원하면, 단계 S348에서 100 HMz의 메모리 버스 클럭 속도에서 사용하지 않는 클럭 신호들을 디세이블시킨다. 즉, 제 2 및 제 4 클럭 신호들(CLK1, CLK3)을 디세이블한다. 그리고 100 MHz를 지원하지 않으면 즉, 66 MHz를 지원하면 단계 S350으로 진행하여 66 HMz의 메모리 버스 클럭 속도에서 사용하지 않는 클럭 신호들을 디세이블시킨다. 즉, 제 3 및 제 4 클럭 신호들(CLK2, CLK3)을 디세이블한다.
상술한 바와 같이 본 발명의 컴퓨터 시스템은 미사용 메모리 모듈 소켓 뿐만 아니라, 삽입된 메모리 모듈의 미사용 메모리 클럭 신호들을 차단함으로서 EMI 문제를 해결한다.

Claims (6)

  1. 제 1 또는 제 2 시스템 버스 클럭 신호를 발생하도록 제어 신호를 출력하는 프로세서와 적어도 하나의 메모리 모듈을 갖는 컴퓨터 시스템에 있어서:
    상기 메모리 모듈로부터 메모리 정보를 독출하고, 상기 독출된 메모리 정보에 대응하는 설정 정보를 출력하는 제 1 시스템 컨트롤러와;
    상기 제어 신호에 응답해서 상기 설정 정보에 대응하는 제 1 또는 제 2 호스트 클럭 신호를 출력하는 클럭 제너레이터와;
    상기 제 1 또는 제 2 호스트 클럭 신호에 응답해서 상기 메모리 모듈의 메모리 클럭 신호의 기준이 되는 제 1 또는 제 2 기준 클럭 신호를 출력하는 제 2 시스템 컨트롤러 및;
    상기 제 1 또는 제 2 기준 클럭 신호를 받아서 상기 설정 정보에 대응하는 제 1 내지 제 4 메모리 클럭 신호들을 상기 메모리 모듈로 출력하는 클럭 버퍼를 포함하되;
    상기 클럭 버퍼는 상기 설정 정보를 통해 상기 메모리 모듈이 단면형의 메모리 모듈일 때, 상기 제 1 내지 제 4 메모리 클럭 신호 중에 상기 단면형 메모리 모듈의 사용하지 않는 메모리 클럭 신호들을 차단하는 것을 특징으로 하는 컴퓨터 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 시스템 컨트롤러는 상기 메모리 정보 및 상기 설정 정보를 SM(System Management) 버스를 통하여 전송하는 것을 특징으로 하는 컴퓨터 시스템.
  3. 제 1 항에 있어서,
    상기 클럭 제너레이터 및 상기 클럭 버퍼는 상기 설정 정보를 저장하는 레지스터를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 클럭 버퍼는:
    상기 메모리 모듈이 단면형일 경우, 상기 제 1 기준 클럭 신호가 입력되면, 상기 제 2 및 제 4 메모리 클럭 신호를 디세이블하고, 상기 제 2 기준 클럭 신호가 입력되면, 상기 제 3 및 제 4 메모리 클럭 신호를 디세이블하는 것을 특징으로 하는 컴퓨터 시스템.
  5. 적어도 하나의 DIMM(Dual-Inline Memory Module) 메모리 모듈의 메모리 클럭 신호를 제어하는 컴퓨터 시스템의 제어 방법에 있어서:
    모든 메모리 소켓으로 제 1 내지 제 4 메모리 클럭 신호를 인에이블하는 단계와;
    상기 인에이블된 메모리 소켓 중 어느 하나의 소켓에 임의의 메모리 모듈이 장착되어 있는지를 판단하는 단계와;
    장착되어 있으면, 상기 장착된 메모리 모듈의 종류를 판별하는 단계와;
    상기 메모리 모듈이 양면형(double-sided type)의 메모리 모듈이면, 상기 인에이블된 제 1 내지 제 4 메모리 클럭 신호를 유지하는 단계와;
    상기 메모리 모듈이 단면형(single-sided type)의 메모리 모듈이면, 상기 메모리 모듈의 버스 속도가 제 1의 속도 또는 제 2의 속도인지를 판별하는 단계와;
    상기 버스 속도가 상기 제 1의 속도이면, 상기 제 1 내지 제 4 메모리 클럭 신호 중에 상기 메모리 모듈의 상기 제 2의 속도에 대응되는 메모리 클럭 신호들을 디세이블하는 단계 및;
    상기 버스 속도가 상기 제 2의 속도이면, 상기 제 1 내지 제 4 메모리 클럭 신호 중에 상기 메모리 모듈의 상기 제 1의 속도에 대응되는 메모리 클럭 신호들을 디세이블하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 메모리 모듈의 클럭 신호 제어 방법.
  6. 제 5 항에 있어서,
    상기 메모리 모듈 소켓에 메모리 모듈이 장착되지 않으면, 해당 메모리 모듈 소켓의 상기 제 1 내지 제 4 메모리 클럭 신호를 디세이블하는 것을 특징으로 하는 컴퓨터 시스템의 메모리 모듈의 클럭 신호 제어 방법.
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