CN101894584B

CN101894584B - 一种动态随机存储器读写模式信号时序参数的实现方法

Info

Publication number: CN101894584B
Application number: CN 201010198872
Authority: CN
Inventors: 郑茳; 肖佐楠; 林峰
Original assignee: CCore Technology Suzhou Co Ltd
Current assignee: CCore Technology Suzhou Co Ltd
Priority date: 2010-06-12
Filing date: 2010-06-12
Publication date: 2013-01-16
Anticipated expiration: 2030-06-12
Also published as: CN101894584A

Abstract

一种动态随机存储器读写模式信号时序参数的实现方法，该方法包括：行地址选中信号有效触发而开启；然后，列地址选中信号有效触发而开启；当行地址选中信号有效触发而关闭，列地址选中信号有效触发而关闭；所述行地址选中信号、列地址选中信号、输出使能信号、写使能信号、数据输入输出信号之间时序参数分为三类：第一类时序参数值设置为固定时钟周期；第二类时序参数设置为可配置时序参数；通过逻辑运算得到的时序参数归为第三类时序参数。本发明大大减少了所需设置的参数数量并且支持不同工作速度的动态随机存储器。

Description

一种动态随机存储器读写模式信号时序参数的实现方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种动态随机存储器EDO读写模式信号时序参数的实现方法。

背景技术

在一个系统中，动态随机存储器DRAM存储器用来存储程序和数据，它们由处理器来访问和使用，这通过处理器发出的读或写操作命令来实现。处理器发出的读或写命令有自己特定的形式，而DRAM存储器也有自己能识别的命令格式，这两者通常是差别非常大的，因此需要有DRAM控制器来完成命令转换。如附图1所示，从结构上讲，DRAM控制器由3部分组成：一、处理器命令接收和译码部分；二、读写访问调度部分；三、DRAM控制和命令生成部分。其中第一部分只与处理器相关，它接受处理器发出的读或写访问，然后生成第二部分能够识别的控制信号，用以安排和调度需要进行的操作；第二部分接收第一部分生成的控制信号，从宏观上安排和调度需要进行的操作，生成第三部分能够识别的控制信号，它是第一部分和第三部分的过渡和联接；而第三部分只与DRAM存储器相关，它对第二部分安排和调度的操作进行细节和时序控制，生成DRAM存储器可以识别的各种命令。

对于第三部分，即DRAM控制和命令生成部分，需要针对工作速度不同的DRAM生成相应的访问命令，除了常规的读写操作外，还包括刷新和初始化等特殊动作。

但是，如附图2-3所示，当读操作开始的时候，RAS信号拉低(有效)，同时送入行地址，RAS保持为低；然后CAS(包括UCAS和LCAS)信号拉低(有效)，同时送入列地址，OE信号也拉低(有效)，在一段延迟时间之后，数据引脚上输出访问地址的数据；在读下一个地址的时候，先拉高(无效)CAS，然后再将其拉低，同时送入新的列地址，在一段延迟时间之后，数据引脚上输出新地址的数据；如此反复直到本行的读操作完成，将RAS拉高，此时一串EDO读操作完成。

如附图3所示，当写操作开始的时候，RAS信号拉低(有效)，同时送入行地址，RAS保持为低；然后CAS信号拉低(有效)，同时送入列地址和写数据，WE信号也拉低(有效)，在一段延迟时间之后，数据被写入内部存储单元；在写下一个地址的时候，先拉高(无效)CAS，然后再将其拉低，同时送入新的列地址和写数据，在一段延迟时间之后，数据被写入新的内部存储单元；如此反复直到本行的写操作完成，将RAS拉高，此时一串EDO写操作完成。

结合附图2-3可知，动态随机存储器EDO读写模式控制信号所涉及的各种时序参数数量较多，读操作共有31个独立的时序参数需要满足，而写操作也有22个参数需要满足，这给控制器的设计带来了很大的困难。现有动态随机存储器EDO读写模式信号时序参数的实现方法往往是对各个时序参数分别设计从而满足动态随机存储器DRAM的规格说明书，往往兼容性差，不同工作速度动态随机存储器DRAM均需单独设计，且设计时参数量大。

发明内容

本发明目的是提供一种动态随机存储器读写模式信号时序参数的实现方法，该方法大大减少了所需设置的参数数量并且支持不同工作速度的动态随机存储器。

为达到上述目的，本发明采用的技术方案是：一种动态随机存储器读写模式信号时序参数的实现方法，该方法包括：

在同一时钟域下，行地址选中信号有效触发而开启，读操作或写操作开始，同时送入读操作或写操作的行地址信号，行地址选中信号保持低电平或高电平；

然后列地址选中信号有效触发而开启，所述行地址选中信号保持不变，当输出使能信号有效，同时送入读操作列地址，数据输入输出信号传输数据；当写使能信号有效，同时送入写操作列地址和写数据，数据输入输出信号传输数据；

当行地址选中信号有效触发而关闭，列地址选中信号有效触发而关闭，输出使能信号和写使能信号均无效，此时本次读操作或写操作完成；

其中，同一时钟域下所述行地址选中信号、列地址选中信号、输出使能信号、写使能信号、数据输入输出信号之间根据至少一种DRAM的规格说明书设置有若干时序参数；该若干时序参数分为三类：

将时序参数值相近的归为第一类时序参数，该第一类时序参数值设置为固定时钟周期，设置公式为Tclk*C，Tclk为时钟周期，C为常量；

将不同DRAM的规格说明书种时序参数变化范围大的时序参数归为第二类时序参数，该第二类时序参数设置为可配置时序参数，设置公式为Tclk*(n+T)，n为常量、T为变量；

通过逻辑运算得到的时序参数归为第三类时序参数，该第三类时序参数值由所述第一类时序参数或和第二类时序参数进行加法组合或减法组合得到，选择第一类时序参数或和第二类时序参数中时序参数的开始时间或和结束时间与所述第三类时序参数中被组合的时序参数开始时间或和结束时间相同或相近的时序参数进行运算组合。

上述技术方案中的有关内容解释如下：

1、上述方案中，所述Tclk为时钟周期为16.67ns，第一类时序参数包括：

tASR(Row-Address Setup Time)：行地址建立时间，行地址在RAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1；

tASC(Column-Address Setup Time)：列地址建立时间，列地址在CAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1；

tWCS(Write Command Setup Time)：写命令建立时间，从WE的下降沿到下一个CAS的下降沿；该时序参数设置为16.67ns*1；

tDS(Data-In Setup Time)，输入数据建立时间，输入数据在RAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1。

2、上述方案中，所述Tclk为时钟周期为16.67ns，所述第二类时序参数的T变量具体包括Trp变量、Tcas变量、Trah变量、Tcp变量，第二类时序参数包括：

tRP(RAS Precharge Time)，RAS预充电时间，从RAS的上升沿开始到RAS的下一个下降沿结束；该时序参数设置为16.67ns*(2+Trp)；

tCAS(CAS Pulse Width)，CAS脉冲宽度，从CAS的下降沿到下一个CAS的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

tRAD(RAS to Column-Address Delay Time)，RAS到列地址延迟时间，从RAS的下降沿到第一个列地址的开始；该时序参数设置为16.67ns*(1+Trah)；

tRAH(Row-Address Hold Time)，行地址保持时间，行地址在RAS下降沿之后保持稳定的时间；该时序参数设置为16.67ns*(1+Trah)；

tCAH(Column-Address Hold Time)，列地址保持时间，列地址在CAS下降沿之后保持稳定的时间；该时序参数设置为16.67ns*(1+Tcas)；

tOES(OE LOW to CAS HIGH Setup Time)，OE低到CAS高建立时间，从OE的下降沿到下一个CAS的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

tWP(Write Command Pulse Width)，写命令脉冲宽度，从WE的下降沿到下一个WE的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

tDH(Data-In Hold Time)，输入数据保持时间，输入数据在RAS下降沿之后保持稳定的时间；该时序参数设置为16.67ns*(1+Tcas)；

tCP(CAS Precharge Time)，CAS预充电时间，从CAS的上升沿到下一个CAS的下降沿；该时序参数设置为16.67ns*(1+Tcp)；

tCAC(Access Time from CAS)，RAS访问时间，从CAS下降沿到有效数据开始输出；该时序参数设置为16.67ns*(1+Tcas)；

tOEA(Output Enable Time)，输出使能时间，从OE的下降沿到第一个有效数据开始输出；该时序参数设置为16.67ns*(1+Tcas)。

3、上述方案中，所述Tclk为时钟周期为16.67ns，所述第三类时序参数包括：

tRCD(RAS to CAS Delay Time)，RAS到CAS延迟时间，从RAS的下降沿到下一个CAS的下降沿；该时序参数设置为tRAH+tASC；

tRSH(RAS Hold Time)，RAS保持时间，从最后一个CAS的下降沿到下一个RAS的上升沿；该时序参数设置为tCAS+tCP；

tCSH(CAS Hold Time)，CAS保持时间，从RAS的下降沿到下一个CAS的上升沿；该时序参数设置为tRCD+tCAS；

tCRP(CAS to RAS Precharge Time)，CAS到RAS预充电时间，从最后一个CAS的上升沿到下一个RAS的下降沿；该时序参数设置为tCP+tRP；

tAR(Column-Address Hold Time(referenced to RAS))，列地址(相对于RAS)保持时间，从RAS下降沿到第一个列地址的结束时间；该时序参数设置为tRCD+tCAS；

tRAL(Column-Address to RAS Lead Time)，列地址到RAS前置时间，即最后一个列地址的开始时间到下一个RAS的上升沿；该时序参数设置为tCAS+tCP*2；

tWCH(Write Command Hold Time)，写命令保持时间，从CAS的下降沿到下一个WE的上升沿；该时序参数设置为tCAS-tASC；

tRWL(Write Command to RAS Lead Time)，写命令到RAS前置时间，即最后一个WE的下降沿到下一个RAS的上升沿；该时序参数设置为tCAS+tCP*2；

tCWL(Write Command to CAS Lead Time)，写命令到CAS前置时间，即最后一个WE的下降沿到下一个CAS的上升沿；该时序参数设置为tCAS+16.67ns；

tPC(EDO Page Mode READ or WRITE Cycle Time)，EDO页模式读或写周期，从CAS的上升沿到下一个CAS的上升沿；该时序参数设置为tCAS+tCP；

tAA(Access Time from Column-Address)，列地址访问时间，从列地址开始到有效数据开始输出；该时序参数设置为tCAS+tASC；

tCPA(Access Time from CAS Precharge)，CAS预充电访问时间，从CAS上升沿到下一个有效数据开始输出；该时序参数设置为tCAS+tCP。

附图说明

附图1为动态随机存储器的控制器的结构示意图；

附图2为现有动态随机存储器的EDO模式读操作示意图；

附图3为现有动态随机存储器的EDO模式写操作示意图；

附图4为本发明动态随机存储器的EDO模式读操作简化示意图；

附图5为本发明动态随机存储器的EDO模式写操作简化示意图；

附图6为本发明动态随机存储器读操作状态划分；

附图7为本发明动态随机存储器写操作状态划分。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：

实施例：一种动态随机存储器读写模式信号时序参数的实现方法，该方法包括：

在同一时钟域下，行地址选中信号(RAS)有效触发而开启(拉低)，读操作或写操作开始，同时送入读操作或写操作的行地址信号(ADDR)，行地址选中信号(RAS)保持低电平或高电平；

然后列地址选中信号(CAS)有效触发而开启，所述行地址选中信号(RAS)保持不变，当输出使能信号(OE)有效(WE＝1，OE＝0)，同时送入读操作列地址，数据输入输出信号(IO)传输数据；当写使能信号(WE)有效(WE＝0，OE＝1)，同时送入写操作列地址(ADDR)和写数据(IO)，数据输入输出信号(IO)传输数据；

当行地址选中信号(RAS)有效触发而关闭，列地址选中信号(CAS)有效触发而关闭，输出使能信号(OE)和写使能信号(WE)均无效，此时本次读操作或写操作完成；

同一时钟域下所述行地址选中信号(RAS)、列地址选中信号(CAS)、输出使能信号(OE)、写使能信号(WE)、数据输入输出信号(IO)之间根据至少一种DRAM的规格说明书设置有若干时序参数；该若干时序参数分为三类：

将时序参数值相近的归为第一类时序参数，该第一类时序参数值设置为固定时钟周期，设置公式为Tclk*C，Tclk为时钟周期，C为变量；

如附图2-3所示，所述Tclk为时钟周期为16.67ns，第一类时序参数包括：

所述Tclk为时钟周期为16.67ns，所述第二类时序参数的T变量具体包括Trp变量、Tcas变量、Trah变量、Tcp变量，第二类时序参数包括：

tOES(OE LOW to CAS HIGHSetup Time)，OE低到CAS高建立时间，从OE的下降沿到下一个CAS的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

所述Tclk为时钟周期为16.67ns，所述第三类时序参数包括：

tPC(EDOPage Mode READ or WRITE Cycle Time)，EDO页模式读或写周期，从CAS的上升沿到下一个CAS的上升沿；该时序参数设置为tCAS+tCP；

tCPA(Access Timefrom CAS Precharge)，CAS预充电访问时间，从CAS上升沿到下一个有效数据开始输出；该时序参数设置为tCAS+tCP。

本实施例上述内容具体解释和工作过程如下。

由于所有时序参数都有一个最小时限要求，即实际操作时相应信号之间的时差必须大于或者等于该最小时限。由于我们所采用的设计是同步设计，即存在一个恒定的时钟信号来同步各内部信号，所以所有时序参数也必须按照时钟周期进行划分。下面举例说明参数规整的方法(以60MHz系统时钟即时钟周期为16.67纳秒为例)。

如附图二和附图三中编号为10的tASR：该参数定义了行地址必须在RAS信号下降沿到来之前保持有效的最小时长，检查我们的设计需要支持的8种动态随机存储器即DRAM的规格说明书发现，除了2种速度最慢的DRAM芯片该参数的值为1纳秒和2纳秒之外，其余的6种都是0。可以推断，对于速度更慢的DRAM芯片，该参数的变化也不会很大，因此在我们的设计中，将该参数固定为一个时钟周期(16.67纳秒)。

图二和图三中编号11的tRAH：该参数定义了行地址必须在RAS信号下降沿到来之后保持有效的最小时长，检查我们的设计需要支持的8种DRAM的规格说明书发现，该参数的值分别为(单位都是纳秒)：6、6、6、7、9、10、16、18。观察发现，该参数对于不同速度的DRAM芯片，变化较大，从而再次推断，对于速度更慢的DRAM芯片，该参数的值可能更大。为了尽可能多的支持不同速度的DRAM芯片，并且又要兼顾效率(即既要让最慢的DRAM可以正常工作，又要让最快的DRAM以最快的速度工作)，因此在我们的设计中，将该参数设置为软件可配置型，即设置一个变量Trah，tRAH可以定义为16.67*(1+Trah)，若Trah的取值范围为0到3，则tRAH可以取16.67，33.33，50.00，66.67四个值，这样，当前绝大部分DRAM芯片都能够被支持了；对于更慢(即tRAH更大)的DRAM芯片，相信即将退出市场了，并且在当前的产品中也并非必须使用，完全可以用速度相对快的DRAM芯片取代了。若必须支持速度更慢的DRAM，则我们只需将Trah的取值范围加大即可。

图二和图三中编号24的tASC：该参数定义了列地址必须在CAS信号下降沿到来之前保持有效的最小时长，检查我们的设计需要支持的8种DRAM的规格说明书发现，除了2种速度最慢的DRAM芯片该参数的值为1纳秒和2纳秒之外，其余的6种都是0。可以推断，对于速度更慢的DRAM芯片，该参数的变化也不会很大，因此在我们的设计中，将该参数固定为一个时钟周期(16.67纳秒)。

图二和图三中编号5的tRCD：该参数定义了RAS下降沿和之后的第一个CAS下降沿之间的最小时间间隔，检查我们的设计需要支持的8种DRAM的规格说明书发现，该参数的值分别为(单位都是纳秒)：10、10、10、13、16、20、22、28。观察发现，该参数对于不同速度的DRAM芯片，变化较大，且变化趋势与tRAH一致。若让该参数等于tRAH与tASC的和，则正好能够满足所有8种DRAM规格说明书的要求，因此在我们的设计中，将该参数定义为tRAH与tASC之和。这样，在调整tRAH的时候，tRCD会随同一起调整。所有其它的参数都用同样的方法规整，于是得到下表。

表一DRAM基本操作各时序参数按时钟周期规整方法和结果(单位：纳秒)

对于表一说明如下：

1、表中Trp、Tcas、Trah和Tcp为应用程序可设置的变量，取值范围为0-3的整数(只是对于可调的时钟参数而言？)。

2、规整值中出现的16.67为60MHz时钟的周期时间，单位为纳秒。

以上对DRAM的基本操作相关的时序参数按照时钟周期的整数倍进行了规整。但是这样的调整在某些参数上面浪费的时间比较多，比如tASC，上述所有8种DRAM的要求都是0，即有效的列地址信号保持稳定的时间只要不晚于CAS的下降沿即可。但是出于稳妥方面考虑，我们不能让地址信号和CAS同时变化，而只能让CAS下降沿晚于有效的地址信号1个时钟周期再改变。实际上加入CAS的下降沿能够比有效的地址信号晚5纳秒到来，则操作就不会有任何问题，而现在延后了1个时钟周期，等于说浪费了10纳秒多的时间。所以我们需要对类似的“浪费”进行微调，即以半个时钟周期为单位来调整相关的时序参数。这样，微调后tASC就更改为0.5个时钟周期，即8.33纳秒。同时要说明，虽然一些信号的变化时刻可以按照半个时钟周期进行微调的，但是所有信号的变化周期(比如某个信号相邻的上升沿)必须是时钟周期的整数倍；因此微调的最后，还需要对所有的信号的变化周期进行凑整。下表为对表一中各个时序参数的规整结果按照半个时钟周期进行微调后的结果。

表二DRAM基本操作各时序参数按半个时钟周期微调结果(单位：纳秒)

简化后DRAM的EDO读写操作：根据表二的结果，可对DRAM的EDO读操作和EDO写操作进行简化，于是得到图四和五所示的时序图。其中tRAH、tCAS、tCP、tRP是可配置的时序参数，其它所有参数是固定的时序参数或者是由其他时序参数合并而来的时序参数，其关系见表二。

图五中we_b(该信号作用？WE区别？前面没有介绍)在addr信号为Col_A1、Col_A2和Col_A3的最后时刻有一个高电平出现，持续时间为半个时钟周期，在图五中表示为tFIX。fFIX并非DRAM规定的时序参数，而是在设计中为满足其他时序参数的需要而设置的。

对简化的EDO读写操作进行状态划分

图四表示了这个一个动作序列：打开一行(行地址为Row_A)，连续读取三个地址单元(列地址分别为Col_A1、Col_A2和Col_A3)，接着关闭此行，然后打开另一行(行地址为Row_B)，重复之前的动作。

可以看到，读取DRAM的数据需要三个基本动作群，即：一、开启行，二、读取数据，三、关闭行，任何复杂的读取动作都可以分解为这三个基本动作群的组合；图四所示的操作可以分解为“开启行，读取数据，读取数据，读取数据，关闭行，开启行，读取数据”，其中“读取数据”这个动作群被重复了三次，如图六所示。在图六中下方，开启行动作群被标示为“ACTV”，读取数据动作群被标示为“READ”，关闭行动作群被标示为“PRCH”。

同时，相关控制信号的原始信号也显示在图六下方。在一般的同步设计中，所有信号的变化周期的最小单位是一个时钟周期，即信号的变化是在时钟的上升沿来完成的，如图六下方名为的RAS_RAW、CAS_RAW和OE_RAW三个信号。而图中RAS、CAS和OE的某些变化是在时钟的下降沿进行的，因此最后会对这些原始的控制信号进行相应的时序调整。

接着需要对上述动作群进行动作细分，即确定每个时钟周期如何控制DRAM的命令信号。

在图六下方的“ACTV”下面例示了2个状态，其中第一个状态的持续时间由tASR确定，而第二个状态的持续时间由tRAH确定。由于tRAH为软件可配置的参数(见表二)，可取0、1、2或3，因此根据tRAH的不同取值，图中第二个状态可能持续0到3个时钟周期。我们将“ACTV”的最后一个状态固定为A3，那么，若tRAH为0，而由于tASR固定为一个时钟周期，则“ACTV”只持续一个时钟周期，因此第一个状态就是A3，之后便退出本状态进入下一个动作群(图六中“READ”)；若tRAH为1，则第一个状态是A2，之后进入A3然后退出；若tRAH为2，则第一个状态是A1，之后进入A2再进入A3然后退出；若tRAH为3，则第一个状态是A0，之后进入A1再进入A2再进入A3然后退出。如下所示：

tRAH＝0：A3-＞NEXT

tRAH＝1：A2-＞A3-＞NEXT

tRAH＝2：A1-＞A2-＞A3-＞NEXT

tRAH＝3：A0-＞A1-＞A2-＞A3-＞NEXT

在ACTV动作群中，RAS为0，CAS和OE为1，ADD为行地址。

在图六下方的“READ”下面第一个时钟周期RAS/CAS/OE均为0，ADD为列地址。这个状态的持续时间由tCAS确定。tCAS为软件可配置的参数，可取0、1、2或3，因此根据tCAS的不同取值，该状态可能有1到4个，标示为“R0/1/2/3”。同样将最后一个状态固定为R3，则该周期所示的状态转换如下所示：

tCAS＝0：R3-＞NEXT

tCAS＝1：R2-＞R3-＞NEXT

tCAS＝2：R1-＞R2-＞R3-＞NEXT

tCAS＝3：R0-＞R1-＞R2-＞R3-＞NEXT

在图六中下一个时钟周期RAS/OE为0，CAS为1，ADD为列地址。这个状态的持续时间由tCP确定。tCP为软件可配置的参数，可取0、1、2或3，因此根据tCP的不同取值，该状态可能有1到4个，标示为“R4/5/6/7”。同样将最后一个状态固定为R7，则该周期所示的状态转换如下所示：

tCP＝0：R7-＞NEXT

tCP＝1：R6-＞R7-＞NEXT

tCP＝2：R5-＞R6-＞R7-＞NEXT

tCP＝3：R4-＞R5-＞R6-＞R7-＞NEXT

在R7状态，一个读操作完成，被访问地址的数据出现在DRAM的数据输出端口上，此时控制器可以读取该数据。若紧接着有对DRAM同一行(行地址相同)的读访问，则只需重复R0-R7的动作即可。若本行需要关闭，则进入关闭行动作群，如图六中“PRCH”所示。

在图六下方的“PRCH”下面第一个时钟周期RAS/CAS/OE均为1，ADD为无关。这个状态的持续时间由tRP确定。tRP为软件可配置的参数，可取0、1、2或3，因此根据tRP的不同取值，该状态可能有2到5个(最小值为2个时钟周期，详见表二)，标示为“P0/1/2/3/4”。同样将最后一个状态固定为P4，则该周期所示的状态转换如下所示：

tRP＝0：P3-＞P4-＞NEXT

tRP＝1：P2-＞P3-＞P4-＞NEXT

tRP＝2：P1-＞P2-＞P3-＞P4-＞NEXT

tRP＝3：P0-＞P1-＞P2-＞P3-＞P4-＞NEXT

从图六可以看到，WE信号在上述三个动作群的任何时刻都保持为高。

按照同样的办法可以对图五所示的写操作进行状态划分。图五表示了这个一个动作序列：打开一行(行地址为Row_A)，连续写入三个地址单元(列地址分别为Col_A1、Col_A2和Col_A3)，接着关闭此行，然后打开另一行(行地址为Row_B)，重复之前的动作。

可以看到，读取DRAM的数据需要三个基本动作群，即：一、开启行，二、写入数据，三、关闭行，任何复杂的写入动作都可以分解为这三个基本动作群的组合；图五所示的操作可以分解为“开启行，写入数据，写入数据，写入数据，关闭行，开启行，写入数据”，其中“写入数据”这个动作群被重复了三次，如图七所示。在图七中下方，开启行动作群被标示为“ACTV”，写入数据动作群被标示为“WRIT”，关闭行动作群被标示为“PRCH”。

同时，相关控制信号的原始信号也显示在图七下方，如图七下方名为的ras_b_raw、(u/l)cas_b_raw和we_b_raw三个信号。而图中RAS、CAS和WE的某些变化是在时钟的下降沿进行的，因此最后会对这些原始的控制信号进行相应的时序调整。

比较图六和图七可以发现，“ACTV”和“PRCH”的所有状态在两图中完全相同，因此图六和图七的唯一区别就是“WIRT”代替了“READ”。因此以下仅对“WRIT”进行状态划分。

在图七下方的“WRIT”下面第一个时钟周期RAS/CAS/WE均为0，ADD为列地址，IO为写数据。这个状态的持续时间由tCAS确定。tCAS为软件可配置的参数，可取0、1、2或3，因此根据tCAS的不同取值，该状态可能有1到4个，标示为“W0/1/2/3”。同样将最后一个状态固定为W3，则该周期所示的状态转换如下所示：

tCAS＝0：W3-＞NEXT

tCAS＝1：W2-＞W3-＞NEXT

tCAS＝2：W1-＞W2-＞W3-＞NEXT

tCAS＝3：W0-＞W1-＞W2-W3-＞NEXT

在图七中下一个时钟周期的持续时间由tCP确定。tCP为软件可配置的参数，可取0、1、2或3，因此根据tCP的不同取值，该状态可能有1到4个，标示为

“W4/5/6/7”。同样将最后一个状态固定为W7，则该周期所示的状态转换如下所示：

tCP＝0：W7-＞NEXT

tCP＝1：W6-＞W7-＞NEXT

tCP＝2：W5-＞W6-＞W7-＞NEXT

tCP＝3：W4-＞W5-＞W6-＞W7-＞NEXT

在这个时钟周期中，RAS为0，CAS为1，ADD为列地址，IO为写数据，但WE的情况有所不同。从图七WE信号可以看到，该信号只在“WRIT”结束是有半个周期为1，之前一直保持为0，于是相应的原始信号WE_RAW只在W7状态为1，而在W4/W5/W6状态时都保持为0。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims

1.一种动态随机存储器读写模式信号时序参数的实现方法，该方法包括：

然后，列地址选中信号有效触发而开启，所述行地址选中信号保持不变，当输出使能信号有效，同时送入读操作列地址，数据输入输出信号传输数据；当写使能信号有效，同时送入写操作列地址和写数据，数据输入输出信号传输数据；

其特征在于：

同一时钟域下所述行地址选中信号、列地址选中信号、输出使能信号、写使能信号、数据输入输出信号之间根据DRAM的规格说明书设置有若干时序参数；该若干时序参数分为三类：

将不同DRAM的规格说明书中时序参数变化范围大的时序参数归为第二类时序参数，该第二类时序参数设置为可配置时序参数，设置公式为Tclk*(n+T)，n为常量、T为变量，T为0～3的整数，n为正整数；

通过逻辑运算得到的时序参数归为第三类时序参数，该第三类时序参数值由所述第一类时序参数或和第二类时序参数进行加法组合或减法组合得到，选择第一类时序参数或和第二类时序参数中时序参数的开始时间或和结束时间与所述第三类时序参数中被组合的时序参数开始时间或和结束时间相同或相近的时序参数进行运算组合，当使用加法组合时，排除以下情形：以某个加数的结束时间与第三类参数的开始时间相同，和以某个加数的开始时间与第三类参数的结束时间相同的情形。

2.根据权利要求1所述的方法，其特征在于：所述Tclk为时钟周期为16.67ns，第一类时序参数包括：

tASR：行地址建立时间，行地址在RAS下降沿之前保持稳定的时间，时序参数设置为16.67ns*1；

tASC：列地址建立时间，列地址在CAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1；

tWCS：写命令建立时间，从WE的下降沿到下一个CAS的下降沿；该时序参数设置为16.67ns*1；

tDS，输入数据建立时间，输入数据在RAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1。

3.根据权利要求1所述的方法，其特征在于：所述Tclk为时钟周期为16.67ns，所述第二类时序参数的T变量具体包括Trp变量、Tcas变量、Trah变量、Tcp变量，第二类时序参数包括：

tRP，RAS预充电时间，从RAS的上升沿开始到RAS的下一个下降沿结束；该时序参数设置为16.67ns*(2+Trp)；

tCAS，CAS脉冲宽度，从CAS的下降沿到下一个CAS的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

tRAD，RAS到列地址延迟时间，从RAS的下降沿到第一个列地址的开始；该时序参数设置为16.67ns*(1+Trah)；

tRAH，行地址保持时间，行地址在RAS下降沿之后保持稳定的时间；该时序参数设置为16.67ns*(1+Trah)；

tCAH，列地址保持时间，列地址在CAS下降沿之后保持稳定的时间；该时序参数设置为16.67ns*(1+Tcas)；

tOES，OE低到CAS高建立时间，从OE的下降沿到下一个CAS的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

tWP，写命令脉冲宽度，从WE的下降沿到下一个WE的上升沿；该时序参数设置为16.67ns*(1+Tcas)；

tDH，输入数据保持时间，输入数据在RAS下降沿之后保持稳定的时间；该时序参数设置为16.67ns*(1+Tcas)；

tCP，CAS预充电时间，从CAS的上升沿到下一个CAS的下降沿；该时序参数设置为16.67ns*(1+Tcp)；

tCAC，RAS访问时间，从CAS下降沿到有效数据开始输出；该时序参数设置为16.67ns*(1+Tcas)；

tOEA，输出使能时间，从OE的下降沿到第一个有效数据开始输出；该时序参数设置为16.67ns*(1+Tcas)。

4.根据权利要求1所述的方法，其特征在于：所述Tclk为时钟周期为16.67ns，第一类时序参数包括：

tASR：行地址建立时间，行地址在RAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1；

tDS，输入数据建立时间，输入数据在RAS下降沿之前保持稳定的时间；该时序参数设置为16.67ns*1；

5.根据权利要求4所述的方法，其特征在于：所述Tclk为时钟周期为16.67ns，所述第三类时序参数包括：

tRCD，RAS到CAS延迟时间，从RAS的下降沿到下一个CAS的下降沿；该时序参数设置为tRAH+tASC；

tCSH，CAS保持时间，从RAS的下降沿到下一个CAS的上升沿；该时序参数设置为tRCD+tCAS；

tCRP，CAS到RAS预充电时间，从最后一个CAS的上升沿到下一个RAS的下降沿；该时序参数设置为tCP+tRP；

tAR，列地址保持时间，从RAS下降沿到第一个列地址的结束时间；该时序参数设置为tRCD+tCAS；

tRAL，列地址到RAS前置时间，即最后一个列地址的开始时间到下一个RAS的上升沿；该时序参数设置为tCAS+tCP*2；

tWCH，写命令保持时间，从CAS的下降沿到下一个WE的上升沿；该时序参数设置为tCAS-tASC；

tRWL，写命令到RAS前置时间，即最后一个WE的下降沿到下一个RAS的上升沿；该时序参数设置为tCAS+tCP*2；

tCWL，写命令到CAS前置时间，即最后一个WE的下降沿到下一个CAS的上升沿；该时序参数设置为tCAS+16.67ns；

tPC，EDO页模式读或写周期，从CAS的上升沿到下一个CAS的上升沿；该时序参数设置为tCAS+tCP；

tAA，列地址访问时间，从列地址开始到有效数据开始输出；该时序参数设置为tCAS+tASC；

tCPA，CAS预充电访问时间，从CAS上升沿到下一个有效数据开始输出；该时序参数设置为tCAS+tCP。