CN114968365B - 适配器寄存器单元及包含其的主机适配器电路 - Google Patents

适配器寄存器单元及包含其的主机适配器电路 Download PDF

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CN114968365B CN202210889131.4A CN202210889131A CN114968365B CN 114968365 B CN114968365 B CN 114968365B CN 202210889131 A CN202210889131 A CN 202210889131A CN 114968365 B CN114968365 B CN 114968365B
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Abstract

本申请涉及适配器领域，提供一种适配器寄存器单元及包含其的主机适配器电路。所述适配器寄存器单元包括：命令控制寄存器、数据控制寄存器、中断使能寄存器和状态寄存器；命令控制寄存器包括：等待卡中断位和SDIO暂停位；数据控制寄存器包括：数据传输类型位、数据线宽度配置位、读等待使能位、读等待类型位和SDIO使能位；数据传输类型位用于配置数据块传输和数据流传输，数据线宽度配置位用于配置1位、4位和8位数据线传输宽度；中断使能寄存器包括：SDIO卡中断请求使能位；状态寄存器包括：接收到SDIO卡中断标志。本申请实施例提供的适配器寄存器单元可以简化芯片设计的同时增加适配器的通用性。

Description

适配器寄存器单元及包含其的主机适配器电路
技术领域
本申请涉及适配器技术领域，具体涉及一种适配器寄存器单元及包含其的主机适配器电路。
背景技术
SDIO（Secure Digital Input and Output，安全数字输入输出）是SD（SecureDigital Card，安全数字卡）标准上定义的一种高速外设接口。
SDIO、MMC（MultiMedia Card，多媒体存储卡）和SD作为三种不同类型的卡，其通信格式和数据编码是一致的，但在通信模式上又存在区别，如SDIO卡作为一种I/O类型的卡没有SD卡的内存访问操作，SDIO卡有SD卡没有的总线暂停恢复、I/O中断等操作，又如MMC卡有SD卡没有的数据流访问操作及8条数据线通信模式。由于三种卡存在这些不同之处，因此传统方式下，会针对每种卡设计其对应使用的适配器，这种适配器的通用性不高，或是在一颗芯片中设计三个主机设备分别作为SDIO卡、SD卡和MMC卡的通信主机，芯片设计臃肿且芯片所需面积增大。
发明内容
本申请实施例提供一种适配器寄存器单元及包含其的主机适配器电路，用以解决适配器芯片设计臃肿且适配器通用性较差的技术问题。
第一方面，本申请实施例提供一种适配器寄存器单元，包括：命令控制寄存器、数据控制寄存器、中断使能寄存器和状态寄存器；
所述命令控制寄存器包括：等待卡中断位和SDIO暂停位，所述等待卡中断位用于发送命令后等待卡中断请求，所述SDIO暂停位用于表示SDIO暂停命令；
所述数据控制寄存器包括：数据传输类型位、数据线宽度配置位、读等待使能位、读等待类型位和SDIO使能位；所述数据传输类型位用于配置数据块传输和数据流传输，所述数据线宽度配置位用于配置1位、4位和8位数据线传输宽度，所述读等待使能位用于开启和关闭SDIO读等待功能，所述读等待类型位用于配置卡时钟控制读等待或配置第三条数据总线控制读等待，所述SDIO使能位用于开启SDIO卡特定操作；
所述中断使能寄存器包括：SDIO卡中断请求使能位，用于产生SDIO卡中断请求；
所述状态寄存器包括：接收到SDIO卡中断标志，用于表示接收到SDIO卡中断信号的状态。
第二方面，本申请实施例提供一种主机适配器电路，包括：FIFO数据存储器单元、卡时钟管理单元、命令通道管理单元、数据通道管理单元和第一方面的适配器寄存器单元；
所述适配器寄存器单元分别与所述FIFO数据存储器单元、所述卡时钟管理单元、所述命令通道管理单元和所述数据通道管理单元通信连接；所述FIFO数据存储器单元与所述数据通道管理单元通信连接；所述卡时钟管理单元分别与所述命令通道管理单元和所述数据通道管理单元通信连接；
所述适配器寄存器单元用于根据外部系统配置对所述FIFO数据存储器单元、所述卡时钟管理单元、所述命令通道管理单元和所述数据通道管理单元进行初始化和控制；
所述FIFO数据存储器单元用于根据所述适配器寄存器单元的控制指令写入或读出数据；
所述卡时钟管理单元用于根据所述适配器寄存器单元的控制指令完成卡时钟的开启、关闭和预分频输出；
所述命令通道管理单元用于根据所述适配器寄存器单元的控制指令开启命令通道状态机，以完成命令的发送和响应的接收；
所述数据通道管理单元用于根据所述适配器寄存器单元的控制指令开启数据通道状态机，以完成数据的发送和接收。
在一个实施例中，还包括：FIFO读写选通逻辑单元；
所述FIFO读写选通逻辑单元分别与所述适配器寄存器单元、所述数据通道管理单元和所述FIFO数据存储器单元通信连接；
所述FIFO读写选通逻辑单元用于将所述适配器寄存器单元和所述数据通道管理单元的读FIFO控制信号，或所述适配器寄存器单元和所述数据通道管理单元的写FIFO控制信号进行选通，并将选通的信号输出至所述FIFO数据存储器单元。
在一个实施例中，还包括：第一检错电路，用于检测所述命令通道管理单元是否通信正常；
所述第一检错电路包括：第一寄存器、第二寄存器、第三寄存器、第四寄存器和第一同或逻辑电路；
所述第一寄存器分别与所述命令通道管理单元的命令输入通道和所述第二寄存器通信连接，所述第二寄存器与所述第一同或逻辑电路通信连接；
所述第三寄存器分别与所述命令通道管理单元的命令输出通道和所述第四寄存器通信连接，所述第四寄存器与所述第一同或逻辑电路通信连接。
在一个实施例中，还包括：第二检错电路，用于检测所述数据通道管理单元是否通信正常；
所述第二检错电路包括：第五寄存器、第六寄存器、第七寄存器、第八寄存器和第二同或逻辑电路；
所述第五寄存器分别与所述数据通道管理单元的命令输入通道和所述第六寄存器通信连接，所述第六寄存器与所述第二同或逻辑电路通信连接；
所述第七寄存器分别与所述数据通道管理单元的命令输出通道和所述第八寄存器通信连接，所述第八寄存器与所述第二同或逻辑电路通信连接。
在一个实施例中，所述适配器寄存器单元包括卡时钟控制寄存器，所述卡时钟控制寄存器包括卡时钟使能位、卡时钟预分频位和硬件流使能位；
所述卡时钟使能位用于开启和关闭卡时钟；
所述卡时钟预分频位用于卡时钟预分频输出；
所述硬件流使能位用于硬件流控制。
在一个实施例中，所述命令通道管理单元包括第一状态控制逻辑电路、第一移位寄存器和第一循环冗余校验码生成检测器；
所述第一状态控制逻辑电路用于处理命令通道状态机和命令处理状态的输出；
所述第一移位寄存器用于在所述命令通道管理单元中发送数据移位或接收数据移位；
所述第一循环冗余校验码生成检测器用于生成第一CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第一状态控制逻辑电路。
在一个实施例中，所述数据通道管理单元包括第二状态控制逻辑电路、第二移位寄存器和第二循环冗余校验码生成检测器；
所述第二状态控制逻辑电路用于处理数据通道状态机和数据收发状态的输出；
所述第二移位寄存器用于在所述数据通道管理单元中发送数据移位或接收数据移位；
所述第二循环冗余校验码生成检测器用于生成第二CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第二状态控制逻辑电路。
在一个实施例中，所述第一循环冗余校验码生成检测器采用CRC-7校验法生成第一CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第一状态控制逻辑电路。
在一个实施例中，所述第一循环冗余校验码生成检测器采用CRC-16校验法生成第二CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第二状态控制逻辑电路。
本申请实施例提供的适配器寄存器单元，由于将适用于SDIO的等待卡中断位、SDIO暂停位、读等待使能位、读等待类型位、SDIO使能位、SDIO卡中断请求使能位、接收到SDIO卡中断标志，适用于MMC的可用于配置数据流传输的数据传输类型位和可用于配置8位数据线传输宽度的数据线宽度配置位，适用于SD卡的可用于配置数据块传输的数据传输类型位，以及同时适用于SD和SDIO的可用于配置1位和4位数据线传输宽度的数据线宽度配置位集成在同一个适配器寄存器单元中，能够使得该适配器寄存器单元同时满足SD、SDIO和MMC通信要求，通过灵活的寄存器配置，用户可以自由的适配三种类型的卡，避免在一颗芯片中设计三个主机设备分别作为SDIO卡、SD卡和MMC卡的通信主机，简化芯片设计的同时增加适配器的通用性。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的主机适配器电路示意图；
图2是本申请实施例提供的主机适配器电路中第一检错电路的示意图；
图3是本申请实施例提供的主机适配器电路中第二检错电路的示意图；
图4是本申请实施例提供的主机适配器电路中命令通道状态机的示意图；
图5是本申请实施例提供的主机适配器电路中数据通道状态机的示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供一种适配器寄存器单元，可以包括：
命令控制寄存器、数据控制寄存器、中断使能寄存器和状态寄存器；
命令控制寄存器包括：等待卡中断位和SDIO暂停位，等待卡中断位用于发送命令后等待卡中断请求，SDIO暂停位用于表示SDIO暂停命令；
数据控制寄存器包括：数据传输类型位、数据线宽度配置位、读等待使能位、读等待类型位和SDIO使能位；数据传输类型位用于配置数据块传输和数据流传输，数据线宽度配置位用于配置1位、4位和8位数据线传输宽度，读等待使能位用于开启和关闭SDIO读等待功能，读等待类型位用于配置卡时钟控制读等待或配置第三条数据总线控制读等待，SDIO使能位用于开启SDIO卡特定操作；
中断使能寄存器包括：SDIO卡中断请求使能位，用于产生SDIO卡中断请求；
状态寄存器包括：接收到SDIO卡中断标志，用于表示接收到SDIO卡中断信号的状态。
本实施例提供的适配器寄存器单元，由于将适用于SDIO的等待卡中断位、SDIO暂停位、读等待使能位、读等待类型位、SDIO使能位、SDIO卡中断请求使能位、接收到SDIO卡中断标志，适用于MMC的可用于配置数据流传输的数据传输类型位和可用于配置8位数据线传输宽度的数据线宽度配置位，适用于SD卡的可用于配置数据块传输的数据传输类型位，以及同时适用于SD和SDIO的可用于配置1位和4位数据线传输宽度的数据线宽度配置位集成在同一个适配器寄存器单元中，能够使得该适配器寄存器单元同时满足SD、SDIO和MMC通信要求，通过灵活的寄存器配置，用户可以自由的适配三种类型的卡，避免在一颗芯片中设计三个主机设备分别作为SDIO卡、SD卡和MMC卡的通信主机，简化芯片设计的同时增加适配器的通用性。
图1是本申请实施例提供的主机适配器电路示意图。参照图1，本申请实施例提供一种主机适配器电路，可以包括：
FIFO（First Input First Output，先进先出）数据存储器单元101、卡时钟管理单元102、命令通道管理单元103、数据通道管理单元104和前述适配器寄存器单元105；
适配器寄存器单元105分别与FIFO数据存储器单元101、卡时钟管理单元102、命令通道管理单元103和数据通道管理单元104通信连接；FIFO数据存储器单元101与数据通道管理单元104通信连接；卡时钟管理单元102分别与命令通道管理单元103和数据通道管理单元104通信连接；
适配器寄存器单元105用于根据外部系统配置对FIFO数据存储器单元101、卡时钟管理单元102、命令通道管理单元103和数据通道管理单元104进行初始化和控制；
FIFO数据存储器单元101用于根据适配器寄存器单元105的控制指令写入或读出数据，外部系统总线可以间接向FIFO数据存储器单元101写入或读出数据，FIFO数据存储器单元101是一个由32个字、每个字32个比特组成的先进先出存储器，用于数据收发的缓冲，该单元由适配器寄存器单元105和数据通道管理单元104直接进行访问；
卡时钟管理单元102用于根据适配器寄存器单元105的控制指令完成卡时钟的开启、关闭、暂停、卡时钟不分频或2到256分频输出；
进一步地，卡时钟管理单元102产生卡所必须的运行时钟，卡时钟的输出受适配器寄存器单元105、命令通道管理单元103、数据通道管理单元104共同控制，仅当开启卡时钟、没有硬件流控制、没有空闲省电配置或总线不空闲的情况下卡时钟才有输出。
命令通道管理单元103用于根据适配器寄存器单元105的控制指令开启命令通道状态机，以完成命令的发送和响应的接收，该单元需要在卡时钟开启时才能正常工作，否则进入暂停状态；
数据通道管理单元104用于根据适配器寄存器单元105的控制指令开启数据通道状态机，以完成数据的发送和接收，该模块需要在卡时钟开启时才能正常工作，否则进入暂停状态。
本实施例提供的主机适配器电路，包括FIFO数据存储器单元、卡时钟管理单元、命令通道管理单元、数据通道管理单元和前述适配器寄存器单元，由于该适配器寄存器单元将适用于SDIO的等待卡中断位、SDIO暂停位、读等待使能位、读等待类型位、SDIO使能位、SDIO卡中断请求使能位、接收到SDIO卡中断标志，适用于MMC的可用于配置数据流传输的数据传输类型位和可用于配置8位数据线传输宽度的数据线宽度配置位，适用于SD卡的可用于配置数据块传输的数据传输类型位，以及同时适用于SD和SDIO的可用于配置1位和4位数据线传输宽度的数据线宽度配置位集成在同一个适配器寄存器单元中，能够使得该适配器寄存器单元同时满足SD、SDIO和MMC通信要求，通过灵活的寄存器配置以及与其他单元的配合通信，用户可以自由的适配三种类型的卡，避免在一颗芯片中设计三个主机设备分别作为SDIO卡、SD卡和MMC卡的通信主机，简化芯片设计的同时增加适配器的通用性。
参照图1，在一个实施例中，该主机适配器电路，还可以包括：FIFO读写选通逻辑单元106；
FIFO读写选通逻辑单元106分别与适配器寄存器单元105、数据通道管理单元104和FIFO数据存储器单元101通信连接；
FIFO读写选通逻辑单元106用于将适配器寄存器单元105和数据通道管理单元104的读FIFO控制信号，或适配器寄存器单元105和数据通道管理单元104的写FIFO控制信号进行选通，并将选通的信号输出至FIFO数据存储器单元101。
本实施例通过FIFO读写选通逻辑单元进行主机适配器电路内部逻辑控制，任一时刻不存在适配器寄存器单元和数据通道管理单元同时写数据到FIFO数据存储器单元或适配器寄存器单元和数据通道管理单元同时从FIFO数据存储器单元读出数据的情形，避免数据读写冲突，保障数据读写的顺畅。
图2是本申请实施例提供的主机适配器电路中第一检错电路的示意图；
参照图1-2，在一个实施例中，该主机适配器电路，还可以包括：第一检错电路，用于检测命令通道管理单元103是否通信正常；
第一检错电路包括：第一寄存器201、第二寄存器202、第三寄存器203、第四寄存器204和第一同或逻辑电路205；
第一寄存器201分别与命令总线输入线和第二寄存器202通信连接，第二寄存器202与第一同或逻辑电路205通信连接；命令总线输入线与命令通道管理单元103的命令输入通道通信连接；
第三寄存器203分别与命令总线输出线和第四寄存器204通信连接，第四寄存器204与第一同或逻辑电路205通信连接；命令总线输出线与命令通道管理单元103的命令输出通道通信连接。
命令输入通道用于命令总线输入，命令输出通道经三态门后输出到命令总线。
对命令通道管理单元103的命令输入通道和命令通道管理单元103的命令输出通道进行采样，采样在卡时钟的下降沿处进行，目的是保证采样的稳定准确，如果卡时钟跟主机运行时钟一致，那么每个主机运行时钟周期都会采样，第一寄存器201完成命令输入通道信号的采样并跟第二寄存器202完成信号的同步，第三寄存器203和第四寄存器204则保证第一同或逻辑电路205的两个输入信号的采样时刻是一致的，将命令输入通道和命令输出通道采样数据进行对比检错，检错结果输出1时表示命令总线数据正常，否则命令总线数据异常。第一寄存器201、第二寄存器202、第三寄存器203和第四寄存器204的时钟由主机运行时钟驱动。
如果命令总线数据异常说明命令总线被外界干扰而无法正常通信，该检错电路可以帮助用户提前发现通信异常或者芯片外围电路的异常，一旦检查到发送错误，主机默认立即停止该次通信过程，用户可以通过相应的寄存器设置位让主机继续该次通信过程，主机会设置相应标志位提醒用户发送异常，使能产生中断后可以产生中断。卡设备发现命令帧或数据不完整则不会做出任何响应，这样可以减少不必要的错误通信。
本实施例通过设置第一检错电路，能够判断命令总线是否正常通信，可以帮助用户提前发现通信异常或者芯片外围电路的异常，并及时处理相关问题。
图3是本申请实施例提供的主机适配器电路中第二检错电路的示意图；
参照图1和3，在一个实施例中，该主机适配器电路，还可以包括：第二检错电路，用于检测数据通道管理单元104是否通信正常；
第二检错电路包括：第五寄存器301、第六寄存器302、第七寄存器303、第八寄存器304和第二同或逻辑电路305；
第五寄存器301分别与数据总线输入线和第六寄存器302通信连接，第六寄存器302与第二同或逻辑电路305通信连接；数据总线输入线与数据通道管理单元104的数据输入通道通信连接；
第七寄存器303分别与数据总线输出线和第八寄存器304通信连接，第八寄存器304与第二同或逻辑电路305通信连接；数据总线输出线与数据通道管理单元104的数据输出通道通信连接。
数据输入通道用于数据总线输入，数据输出通道经三态门后输出到数据总线，该数据总线共有8条。
对数据通道管理单元104的数据输入通道和数据通道管理单元104的数据输出通道进行采样，采样同样在卡时钟的下降沿处进行以保证采样的稳定准确，如果卡时钟跟主机运行时钟一致，那么每个主机运行时钟周期都会采样，第五寄存器301完成数据输入通道信号的采样并跟第六寄存器302完成信号的同步，第七寄存器303和第八寄存器304则保证第二同或逻辑电路305的两个输入信号的采样时刻是一致的，将数据输入通道和数据输出通道采样数据进行对比检错，检错结果输出1时表示数据总线数据正常，否则数据总线数据异常。第五寄存器301、第六寄存器302、第七寄存器303和第八寄存器304的时钟由主机运行时钟驱动。
如果数据总线数据异常说明数据总线被外界干扰而无法正常通信，该检错电路可以帮助用户提前发现通信异常或者芯片外围电路的异常，一旦检查到发送错误，主机默认立即停止该次通信过程，用户可以通过相应的寄存器设置位让主机继续该次通信过程，主机会设置相应标志位提醒用户发送异常，使能产生中断后可以产生中断。卡设备发现命令帧或数据不完整则不会做出任何响应，这样可以减少不必要的错误通信。
本实施例通过设置第二检错电路，能够判断数据总线是否正常通信，可以帮助用户提前发现通信异常或者芯片外围电路的异常，并及时处理相关问题。
参照图1，在一个实施例中，命令通道管理单元103包括第一状态控制逻辑电路1031、第一移位寄存器1032和第一循环冗余校验码生成检测器1033；
第一状态控制逻辑电路1031用于处理命令通道状态机和命令处理状态的输出；
第一移位寄存器1032用于在命令通道管理单元103中发送数据移位或接收数据移位；
第一循环冗余校验码生成检测器1033用于生成第一CRC值、检测响应中的CRC值是否正确，并将结果反馈至第一状态控制逻辑电路1031。
CRC（Cyclic Redundancy Check，循环冗余校验）是一种根据网络数据包或计算机文件等数据产生简短固定位数校验码的一种信道编码技术，主要用来检测或校验数据传输或者保存后可能出现的错误。它是利用除法及余数的原理来做错误侦测的。
本实施例中，命令通道管理单元103完成命令的发送和响应的接收。第一循环冗余校验码生成检测器1033采用CRC-7校验法生成第一CRC值、检测响应中的CRC值是否正确，并将结果反馈至第一状态控制逻辑电路1031，即当该单元发送命令时，第一循环冗余校验码生成检测器1033可以根据发送命令生成7比特的第一CRC值，当接收响应时，第一循环冗余校验码生成检测器1033可以检测响应中的CRC是否正确并将结果反馈到第一状态控制逻辑电路1031，第一循环冗余校验码生成检测器1033生成多项式为G(x) = x7+x3+1。
需要说明的是，也可以通过其他CRC校验方法或是非CRC校验方法对命令通道管理单元103的命令进行校验，此处不作限定。
本实施例通过在命令通道管理单元第一状态控制逻辑电路、第一移位寄存器和第一循环冗余校验码生成检测器，能够检测命令通道管理单元可能出现的数据传输错误，提高命令通道管理单元中数据传输准确率。
参照图1，在一个实施例中，数据通道管理单元104包括第二状态控制逻辑电路1041、第二移位寄存器1042和第二循环冗余校验码生成检测器1043；
第二状态控制逻辑电路1041用于处理数据通道状态机和数据收发状态的输出；
第二移位寄存器1042用于在数据通道管理单元104中发送数据移位或接收数据移位；
第二循环冗余校验码生成检测器1043用于生成第二CRC值、检测响应中的CRC值是否正确，并将结果反馈至第二状态控制逻辑电路1041。
本实施例中，数据通道管理单元104完成数据的发送和接收。
第二循环冗余校验码生成检测器1043采用CRC-16校验法生成第二CRC值、检测响应中的CRC值是否正确，并将结果反馈至第二状态控制逻辑电路1041，即当该单元发送数据时，第二循环冗余校验码生成检测器1043可以根据发送数据生成16比特的第二CRC值，当接收响应时，第二循环冗余校验码生成检测器1043可以检测响应中的CRC是否正确并将结果反馈到第二状态控制逻辑电路1041，第二循环冗余校验码生成检测器1043生成多项式为G(x) = x16+x12+x5+1。
需要说明的是，也可以通过其他CRC校验方法或是非CRC校验方法对数据通道管理单元104的数据进行校验，此处不作限定。
本实施例通过在数据通道管理单元第二状态控制逻辑电路、第二移位寄存器和第二循环冗余校验码生成检测器，能够检测数据通道管理单元可能出现的数据传输错误，提高数据通道管理单元中数据传输准确率。
在一个实施例中，适配器寄存器单元105包括卡时钟控制寄存器、命令控制寄存器、命令发送参数寄存器、第一命令响应寄存器、第二命令响应寄存器、第三命令响应寄存器、第四命令响应寄存器、数据控制寄存器、收发数据量寄存器、数据超时控制寄存器、中断使能寄存器、中断清除寄存器、状态寄存器和FIFO数据寄存器。
其中，卡时钟控制寄存器包括：
卡时钟使能位（信息量为1比特），采用用于开启和关闭卡时钟；
卡时钟预分频位（信息量为8比特），用于卡时钟预分频输出，配置为0时卡时钟不分频输出，否则为配置值加1卡时钟分频输出；
硬件流使能位（信息量为1比特），用于硬件流控制，当处于发送数据且FIFO数据存储器单元为空，或处于接收数据且FIFO数据存储器单元为满时，硬件可自动关断卡时钟。
命令控制寄存器还包括：
命令通道状态机开启位（信息量为1比特），用于开启和关闭命令通道状态机；
命令挂起位（信息量为1比特），用于发送命令前等待数据总线空闲；
命令发送索引位（信息量为6比特），用于命令发送索引；
响应类型位（信息量为2比特），用于表示无响应、短响应或长响应；
数据检错功能位（信息量为1比特），用于表示检测到总线数据错误后是否继续通信过程。
命令发送参数寄存器（信息量为32比特），用于存放命令发送参数。
命令响应寄存器，用于存放命令响应内容，短响应命令响应内容（信息量为32比特）存放在第一命令响应寄存器中，长响应命令响应内容（信息量为127比特）则需要采用第一命令响应寄存器、第二命令响应寄存器、第三命令响应寄存器和第四命令响应寄存器这四个寄存器进行存放。
数据控制寄存器还包括：
数据通道状态机开启位（信息量为1比特），用于开启和关闭数据通道状态机；
数据传输方向位（信息量为1比特），用于配置数据发送或接收；
数据块传输大小位（信息量为4比特），用于表示数据块字节长度，为2的次幂值，次幂值为配置值；
DMA（Direct Memory Access，直接存储器访问）使能位（信息量为１比特），用于开启DMA功能。
收发数据量寄存器（信息量为25比特），用于存放单次发送接收数据字节数量。
数据超时控制寄存器（信息量为32比特），用于设置数据收发等待超时的卡时钟周期值。
中断使能寄存器还包括：命令响应CRC错误中断使能位、数据CRC错误中断使能位、命令响应超时中断使能位、数据超时中断使能位、命令发送完成中断使能位、命令响应结束位错误中断使能位、命令响应完成中断使能位、数据传输完成中断使能位、数据线开始位错误中断使能位、FIFO半空中断使能位、FIFO半满中断使能位、FIFO空中断使能位、FIFO满中断使能位、FIFO上溢中断使能位、FIFO下溢中断使能位和总线错误中断使能位。
该中断清除寄存器只提供了一个中断清除操作位，当写入1时可清除所有中断标志。本实施例中主机提供了一个组合中断输出并存在17个中断标志（对应17个中断使能位），在产生中断后，用户在读取中断寄存器并选择性缓存后，只需设置一个中断清除位即可清除所有中断标志。比起所有中断标志都配置一个中断清除位的常规做法，本实施例简化了电路的设计，进一步减少芯片面积，同时简化了用户软件层次的操作，更能体现软硬协同。
状态寄存器还包括：命令响应CRC错误标志、数据CRC错误标志、命令响应超时标志、数据超时标志、命令发送完成标志、命令响应结束位错误标志、命令响应完成标志、数据传输完成标志、数据线开始位错误标志、正在传输命令标志、正在发送数据标志、正在接收数据标志、FIFO半空标志（少于8个字）、FIFO半满标志（大于24个字）、FIFO空标志、FIFO满标志、FIFO下溢标志、FIFO上溢标志、FIFO数据可用标志和总线错误标志。
FIFO数据寄存器用于向FIFO数据存储器单元写入数据或从FIFO数据存储器单元读出数据。当启动了数据通道状态机、数据传输方向为主机适配器到卡，并且发送数据量寄存器不为0，外部系统可以写入数据到FIFO数据存储器单元，当启动了数据通道状态机、数据传输方向为卡到主机适配器，外部系统可以从FIFO数据存储器单元中读出数据。
本实施例通过在适配器寄存器单元中设置多个数据寄存器、配置寄存器以及包含FIFO的读写控制，能够完成对不同类型卡的通用配置和对FIFO数据存储器单元、卡时钟管理单元、命令通道管理单元和数据通道管理单元的控制。
在一个实施例中，该主机适配器电路由芯片系统控制运行时钟和电源的开关，由系统控制主机适配器的主要功耗。在卡设备上，主机适配器在空闲时，自动关闭卡时钟的输出，可以降低卡的动态功耗。
本实施例通过对主机适配器和卡设备的设置，能够降低卡的动态功耗。
图4是本申请实施例提供的主机适配器电路中命令通道状态机的示意图；
参照图4，在一个实施例中，命令通道状态机运行如下：
命令通道状态机的空闲状态为IDLE401；
当状态机开启且启动命令发送时进入挂起状态PEND 402；
由命令控制寄存器的命令挂起位确定在挂起状态中等待数据通道完成数据传输结束后进入命令发送状态SEND 403或不需要等待数据传输结束就直接进入命令发送状态SEND 403；
命令发送结束后进入等待状态WAIT 404；
如果命令响应类型为无响应类型，那么等待8个卡时钟周期结束后命令通道状态进入空闲状态IDLE 401，该状态设有超时控制，超过64个卡时钟周期无响应会触发命令响应超时错误，超时或状态机关闭也进入空闲状态IDLE 401；
当在命令总线上检测到开始位（低电平），即开始响应时进入响应接收状态RECE405，响应类型的接收根据命令控制寄存器的响应类型位确定；
响应接收完毕，即响应结束后进入检查状态CHECK 406，该状态检查响应的CRC是否正确和响应结束位是否正确，等待8个卡时钟周期结束后返回空闲状态IDLE 401，命令通道可发送下一条命令。
本实施通过命令通道状态机能够保障命令通道管理单元各状态的转移，从而保障命令通道管理单元的稳定运行。
图5是本申请实施例提供的主机适配器电路中数据通道状态机的示意图；
参照图5，在一个实施例中，数据通道状态机运行如下：
数据发送空闲状态为IDLE 501；
启动数据发送后进入等待发送状态WAITS 502；
如果已发送数据量为收发数据量寄存器的设置值，那么发送数据结束，返回空闲状态IDLE 501，状态机关闭时也返回空闲状态IDLE 501；
外部向FIFO数据存储器单元写入有效数据，即数据准备好时触发状态机进入数据发送状态SEND 503；
如果在发送数据过程中产生FIFO下溢，会触发错误返回空闲状态IDLE 501；
如果是数据块发送，一个块数据发送结束后进入繁忙状态BUSY 504，如果是数据流发送，待全部数据发送结束后才会进入繁忙状态BUSY 504；
繁忙状态BUSY 504等待卡返回CRC校验结果并等待卡空闲后，如果CRC校验错误或超时，状态机返回空闲状态IDLE 501，状态机关闭时也返回空闲状态IDLE 501；
若CRC校验正确且非忙碌则重新进入等待发送状态WAITS 502；
数据接收空闲状态为IDLE 501；
启动数据接收后进入读等待处理状态RDW 505；
如果不需要读等待或读等待模式结束，状态机进入等待接收状态WAITR 506；
如果数据接收结束并且FIFO数据存储器单元已经被外部全部读取导致FIFO为空、或者检测到开始位错误、或者超时，那么状态机返回空闲状态IDLE 501；
如果开始位正常，即数据接收开始则进入数据接收状态RECE 507；
如果在接收数据中发生FIFO上溢错误，状态机返回空闲状态IDLE 501，否则数据块接收结束或数据流接收结束后进入检查状态CHECK 508；
检查状态CHECK 508对接收数据的CRC和总线结束位进行检查，如果CRC校验错误或结束位错误，状态机返回空闲状态IDLE 501，如果CRC校验正确且结束位正确则重新返回等待接收状态WAITR 506进行数据接收。
本实施通过数据通道状态机能够保障数据通道管理单元各状态的转移，从而保障数据通道管理单元的稳定运行。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种适配器寄存器单元，其特征在于，包括：命令控制寄存器、数据控制寄存器、中断使能寄存器和状态寄存器；
所述命令控制寄存器包括：等待卡中断位和SDIO暂停位，所述等待卡中断位用于发送命令后等待卡中断请求，所述SDIO暂停位用于表示SDIO暂停命令；
所述数据控制寄存器包括：数据传输类型位、数据线宽度配置位、读等待使能位、读等待类型位和SDIO使能位；所述数据传输类型位用于配置数据块传输和数据流传输，所述数据线宽度配置位用于配置1位、4位和8位数据线传输宽度，所述读等待使能位用于开启和关闭SDIO读等待功能，所述读等待类型位用于配置卡时钟控制读等待或配置第三条数据总线控制读等待，所述SDIO使能位用于开启SDIO卡特定操作；
所述中断使能寄存器包括：SDIO卡中断请求使能位，用于产生SDIO卡中断请求；
所述状态寄存器包括：接收到SDIO卡中断标志，用于表示接收到SDIO卡中断信号的状态；
所述命令控制寄存器用于向命令通道管理单元发送控制指令，控制所述命令通道管理单元开启命令通道状态机，以完成命令的发送和响应的接收；
所述数据控制寄存器用于向数据通道管理单元发送控制指令，控制所述数据通道管理单元开启数据通道状态机，以完成数据的发送和接收；
所述中断使能寄存器用于向所述命令通道管理单元、所述数据通道管理单元和FIFO数据存储器单元发送中断使能信号；
所述状态寄存器用于接收所述命令通道管理单元、所述数据通道管理单元和FIFO数据存储器单元发送的状态标志；
所述命令控制寄存器控制所述命令通道管理单元开启所述命令通道状态机，当所述命令通道状态机中的命令发送结束时，所述中断使能寄存器向所述命令通道管理单元发送命令发送完成中断使能信号，并使能所述命令通道管理单元产生命令发送完成中断，所述状态寄存器接收所述命令通道管理单元发送的命令发送完成标志；当所述命令通道状态机触发命令响应超时错误时，所述中断使能寄存器向所述命令通道管理单元发送命令响应超时中断使能信号，并使能所述命令通道管理单元产生命令响应超时中断，所述状态寄存器接收所述命令通道管理单元发送的命令响应超时标志；当所述命令通道状态机中的响应结束时，所述中断使能寄存器向所述命令通道管理单元发送命令响应完成中断使能信号，并使能所述命令通道管理单元产生命令响应完成中断，所述状态寄存器接收所述命令通道管理单元发送的命令响应完成标志；当所述命令通道状态机中的响应的CRC错误时，所述中断使能寄存器向所述命令通道管理单元发送命令响应CRC错误中断使能信号，并使能所述命令通道管理单元产生命令响应CRC错误中断，所述状态寄存器接收所述命令通道管理单元发送的命令响应CRC错误标志；当所述命令通道状态机中的响应结束位错误时，所述中断使能寄存器向所述命令通道管理单元发送命令响应结束位错误中断使能信号，并使能所述命令通道管理单元产生命令响应结束位错误中断，所述状态寄存器接收所述命令通道管理单元发送的命令响应结束位错误标志；
所述数据控制寄存器控制所述数据通道管理单元开启所述数据通道状态机，当所述FIFO数据存储器单元产生FIFO下溢时，所述中断使能寄存器向所述FIFO数据存储器单元发送FIFO下溢中断使能信号，并使能所述FIFO数据存储器单元产生FIFO下溢中断，所述状态寄存器接收所述FIFO数据存储器单元发送的FIFO下溢标志；当所述数据通道状态机中CRC校验错误时，所述中断使能寄存器向所述数据通道管理单元发送数据CRC错误中断使能信号，并使能所述数据通道管理单元产生数据CRC错误中断，所述状态寄存器接收所述数据通道管理单元发送的数据CRC错误标志；当所述数据通道状态机中超时时，所述中断使能寄存器向所述数据通道管理单元发送数据超时中断使能信号，并使能所述数据通道管理单元产生数据超时中断，所述状态寄存器接收所述数据通道管理单元发送的数据超时标志；当所述FIFO数据存储器单元FIFO为空时，所述中断使能寄存器向所述FIFO数据存储器单元发送FIFO空中断使能信号，并使能所述FIFO数据存储器单元产生FIFO空中断，所述状态寄存器接收所述FIFO数据存储器单元发送的FIFO空标志；当所述数据通道状态机中开始位错误时，所述中断使能寄存器向所述数据通道管理单元发送数据线开始位错误中断使能信号，并使能所述数据通道管理单元产生数据线开始位错误中断，所述状态寄存器接收所述数据通道管理单元发送的数据线开始位错误标志；当所述FIFO数据存储器单元发生FIFO上溢时，所述中断使能寄存器向所述FIFO数据存储器单元发送FIFO上溢中断使能信号，并使能所述FIFO数据存储器单元产生FIFO上溢中断，所述状态寄存器接收所述FIFO数据存储器单元发送的FIFO上溢标志；当所述数据通道状态机中总线结束位错误时，所述中断使能寄存器向所述数据通道管理单元发送总线错误中断使能信号，并使能所述数据通道管理单元产生总线错误中断，所述状态寄存器接收所述数据通道管理单元发送的总线错误标志。
2.一种主机适配器电路，其特征在于，包括：FIFO数据存储器单元、卡时钟管理单元、命令通道管理单元、数据通道管理单元和如权利要求1所述的适配器寄存器单元；
所述适配器寄存器单元分别与所述FIFO数据存储器单元、所述卡时钟管理单元、所述命令通道管理单元和所述数据通道管理单元通信连接；所述FIFO数据存储器单元与所述数据通道管理单元通信连接；所述卡时钟管理单元分别与所述命令通道管理单元和所述数据通道管理单元通信连接；
所述适配器寄存器单元用于根据外部系统配置对所述FIFO数据存储器单元、所述卡时钟管理单元、所述命令通道管理单元和所述数据通道管理单元进行初始化和控制；
所述FIFO数据存储器单元用于根据所述适配器寄存器单元的控制指令写入或读出数据；
所述卡时钟管理单元用于根据所述适配器寄存器单元的控制指令完成卡时钟的开启、关闭和预分频输出；
所述命令通道管理单元用于根据所述适配器寄存器单元的控制指令开启命令通道状态机，以完成命令的发送和响应的接收；
所述数据通道管理单元用于根据所述适配器寄存器单元的控制指令开启数据通道状态机，以完成数据的发送和接收。
3.根据权利要求2所述的主机适配器电路，其特征在于，还包括：FIFO读写选通逻辑单元；
所述FIFO读写选通逻辑单元分别与所述适配器寄存器单元、所述数据通道管理单元和所述FIFO数据存储器单元通信连接；
所述FIFO读写选通逻辑单元用于将所述适配器寄存器单元和所述数据通道管理单元的读FIFO控制信号，或所述适配器寄存器单元和所述数据通道管理单元的写FIFO控制信号进行选通，并将选通的信号输出至所述FIFO数据存储器单元。
4.根据权利要求2所述的主机适配器电路，其特征在于，还包括：第一检错电路，用于检测所述命令通道管理单元是否通信正常；
所述第一检错电路包括：第一寄存器、第二寄存器、第三寄存器、第四寄存器和第一同或逻辑电路；
所述第一寄存器分别与命令总线输入线和所述第二寄存器通信连接，所述第二寄存器与所述第一同或逻辑电路通信连接；所述命令总线输入线与所述命令通道管理单元的命令输入通道通信连接；
所述第三寄存器分别与命令总线输出线和所述第四寄存器通信连接，所述第四寄存器与所述第一同或逻辑电路通信连接；所述命令总线输出线与所述命令通道管理单元的命令输出通道通信连接。
5.根据权利要求2所述的主机适配器电路，其特征在于，还包括：第二检错电路，用于检测所述数据通道管理单元是否通信正常；
所述第二检错电路包括：第五寄存器、第六寄存器、第七寄存器、第八寄存器和第二同或逻辑电路；
所述第五寄存器分别与数据总线输入线和所述第六寄存器通信连接，所述第六寄存器与所述第二同或逻辑电路通信连接；所述数据总线输入线与所述数据通道管理单元的数据输入通道通信连接；
所述第七寄存器分别与数据总线输出线和所述第八寄存器通信连接，所述第八寄存器与所述第二同或逻辑电路通信连接；所述数据总线输出线与所述数据通道管理单元的数据输出通道通信连接。
6.根据权利要求2所述的主机适配器电路，其特征在于：
所述适配器寄存器单元包括卡时钟控制寄存器，所述卡时钟控制寄存器包括卡时钟使能位、卡时钟预分频位和硬件流使能位；
所述卡时钟使能位用于开启和关闭卡时钟；
所述卡时钟预分频位用于卡时钟预分频输出；
所述硬件流使能位用于硬件流控制。
7.根据权利要求2所述的主机适配器电路，其特征在于：
所述命令通道管理单元包括第一状态控制逻辑电路、第一移位寄存器和第一循环冗余校验码生成检测器；
所述第一状态控制逻辑电路用于处理命令通道状态机和命令处理状态的输出；
所述第一移位寄存器用于在所述命令通道管理单元中发送数据移位或接收数据移位；
所述第一循环冗余校验码生成检测器用于生成第一CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第一状态控制逻辑电路。
8.根据权利要求2所述的主机适配器电路，其特征在于：
所述数据通道管理单元包括第二状态控制逻辑电路、第二移位寄存器和第二循环冗余校验码生成检测器；
所述第二状态控制逻辑电路用于处理数据通道状态机和数据收发状态的输出；
所述第二移位寄存器用于在所述数据通道管理单元中发送数据移位或接收数据移位；
所述第二循环冗余校验码生成检测器用于生成第二CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第二状态控制逻辑电路。
9.根据权利要求7所述的主机适配器电路，其特征在于：
所述第一循环冗余校验码生成检测器采用CRC-7校验法生成第一CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第一状态控制逻辑电路。
10.根据权利要求8所述的主机适配器电路，其特征在于：
所述第二循环冗余校验码生成检测器采用CRC-16校验法生成第二CRC值、检测响应中的CRC值是否正确，并将结果反馈至所述第二状态控制逻辑电路。
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