CN101004437A

CN101004437A - 芯片测试系统及测试方法

Info

Publication number: CN101004437A
Application number: CN 200710002298
Authority: CN
Inventors: 苏俊源; 徐祥哲; 叶碧云; 赖瑾
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2007-01-17
Filing date: 2007-01-17
Publication date: 2007-07-25
Anticipated expiration: 2027-01-17
Also published as: CN100468075C

Abstract

本发明为一种集成电路芯片及测试方法，其包含：一核心逻辑功能电路；一控制信号产生器，连接至核心逻辑功能电路，根据一触发讯号发出一信息交换讯号；一测试信号产生器，连接至核心逻辑功能电路，产生一测试信号至核心逻辑功能电路，其中测试信号中包含有一第一数据与一第二数据，而第二数据是由第一数据进行运算所得；以及一测试信号验证器，连接至核心逻辑功能电路，接收核心逻辑功能电路送出的测试信号，并根据所接收的测试信号的第一数据进运算而得到一第三数据；其中测试信号验证器比较第三数据以及第二数据，以判断核心逻辑功能电路是否正常工作。

Description

芯片测试系统及测试方法

技术领域

本发明涉及一种集成电路芯片及测试方法，特别是涉及应用于一核心逻辑集成电路芯片及其测试方法。

背景技术

为了确保计算机系统能正常地运作，当集成电路芯片制造完成后必须先经过测试，以判断集成电路芯片是否能正常地经由其总线接口收发信息。现有技术要测试集成电路芯片时，是以外接的测试机台直接经由集成电路芯片的总线收发测试讯号。

请参阅图1，其为个人计算机系统中核心逻辑(core logic)芯片的功能方块示意图，其主要是通过多种总线来与其它组件进行连结。例如，该核心逻辑(core logic)芯片10通过主机总线12(Host bus)连接至中央处理单元(CPU，图中未示出)，该核心逻辑(core logic)芯片10通过存储器总线14(memory bus)连接至系统存储器(图中未示出)，另外，该核心逻辑(corelogic)芯片10可通过外围组件总线16连接至各式外围组件(图中未示出)。

若需对上述核心逻辑(core logic)芯片10进行测试，现有的手段通常是利用一测试机台(图中未示出)来产生各式测试信号(test pattern)，将各式测试信号(test pattern)藉由主机总线12、存储器总线14以及外围组件总线16的输入至芯片组10以进行测试，然后再由主机总线12、存储器总线14以及外围组件总线16将测试信号读回至测试机台进行比对，进而判断出上述核心逻辑(core logic)芯片10是否正常运作。

但是由于主机总线12、存储器总线14以及外围组件总线16的数据传输速度已大幅增加，尤其是主机总线12的工作频率超过十亿赫兹(Ghz)是非常常见的。而随着总线速度不断地提升，测试机台的工作频率也必须随之不断地提升，因此测试机台也就必须随之不断地汰换和更新，而且高速测试机台的价格非常昂贵，因此这些支出对制造者来说，将是一不小的成本负担。

发明内容

本发明为一种测试系统，包含有：一核心逻辑功能电路；一控制信号产生器，连接至核心逻辑功能电路，根据一触发讯号发出一信息交换讯号；一测试信号产生器，连接至核心逻辑功能电路，产生一测试信号至核心逻辑功能电路，其中测试信号中包含有一第一数据与一第二数据，而第二数据是由第一数据进行运算所得；以及一测试信号验证器，连接至核心逻辑功能电路，接收核心逻辑功能电路送出的测试信号，并根据所接收的测试信号的第一数据进运算而得到一第三数据；其中测试信号验证器比较第三数据以及第二数据，以判断核心逻辑功能电路是否正常工作。

本发明为一种测试方法，用以测试一芯片，包含有：根据一信息交换讯号发出一测试讯号至芯片的一核心逻辑功能电路，其中所发出的测试讯号包含一第一数据以及一第二数据；接收由核心逻辑功能电路输出的测试讯号，其中所接收的测试讯号包含所接收的第一数据以及一第三数据；以及比较第三数据与第二数据，以判断芯片是否可以正常工作。

附图说明

图1为个人计算机系统中核心逻辑(core logic)芯片的功能方块示意图。

图2为本发明的一测试系统功能方块示意图。

图3为本发明的另一测试系统功能方块示意图。

图4为本发明的测试方法流程示意图。

附图符号说明

核心逻辑芯片10 主机总线12

存储器总线14 外围组件总线16

测试系统2

芯片20 核心逻辑功能电路201

测试信号产生器202 测试信号验证器203

控制信号产生器204 测试装置29

芯片30 核心逻辑功能电路301

第一测试信号产生器302 第一测试信号验证器303

控制信号产生器304 第二测试信号产生器305

第二测试信号验证器306 高速总线3010

低速总线3011、3012

具体实施方式

本发明的测试系统以及方法可取代现有技术采用高速测试机台的测试方法。

请参见图2，其为本发明的测试系统方块示意图，其中测试系统20外接一测试装置29，而测试系统20包含有核心逻辑功能电路201、测试信号产生器202、测试信号验证器203以及控制信号产生器204。控制信号产生器204根据外部连结的测试装置29所发出的一触发信号而产生一信号交换(data transaction)讯号，使得测试信号产生器202发出一测试讯号至核心逻辑功能电路201。换言之，控制信号产生器204所扮演的角色即是仿真中央处理单元发出要求(request)的功能。而后，再由测试信号验证器203读出测试讯号(test vector)并比对，以验证核心逻辑功能电路201是否可以正常运作。因为本发明中所使用的测试装置29只需要发出触发讯号，因此只要使用较低速的测试机台即可。

在本发明中测试信号产生器202所产生的测试讯号包含两部份，假设为一第一数据D1以及一第二数据D2，其中第二数据是根据第一数据运算得到。当测试信号验证器203收到测试讯号时，同样也会根据所接收到的第一数据D1’而计算出第三数据D3。第二数据D2以及第三数据D3经过比对之后，即可判断测试信号产生器202所发出的第一数据D1以及测试信号验证器203所接收到的第一数据D1’是否相同，亦即可以判断核心逻辑功能电路201是否可以正常工作。

本发明中，核心逻辑功能电路201、测试信号产生器202、测试信号验证器203以及控制信号产生器204可同时完成于一核心逻辑(core logic)芯片中。亦即本发明的测试系统20可为一内建自我测试(Buildin-self-test，BIST)系统的核心逻辑芯片。

再请参见图3，其是上述技术手段应用于具有多个总线接口的核心逻辑(core logic)芯片的测试系统方块示意图。其中测试系统30包含有核心逻辑功能电路301、第一测试信号产生器302、第一测试信号验证器303、控制信号产生器304以及第二测试信号产生器305与第二测试信号验证器306。核心逻辑功能电路301一端连结一高速总线3010，一端连接多个低速总线3011以及3012。其中高速总线3010假设为一与中央处理单元(图中未示出)连结的主机总线(Host bus)，而低速总线3011以及3012分别可为连结系统存储器的存储器总线(memory bus)以及连结周边组件的周边组件总线(peripheral bus，例如PCI bus或是PCI-E bus)。其中第一测试信号产生器302、第一测试信号验证器303以及控制信号产生器304通过高速总线3010连接至核心逻辑功能电路301。而第二测试信号产生器305与第二测试信号验证器306通过低速总线3011或是3012(图3假设通过低速总线3011)连接至核心逻辑功能电路301。

举例来说，假设高速总线3010的另一端连结一中央处理器，当要对高速总线端3010进行测试，则首先，控制信号产生器304根据外部连结的一测试装置(图3未示出)所发出的一触发信号S1而产生一信号交换(datatransaction)讯号S2。此时控制信号产生器204即是仿真中央处理单元发出信号交换的要求(request)使得通过高速总线3010以及低速总线3011以及3012连结至核心逻辑功能电路301的组件通过总线以及核心逻辑功能电路301进行数据的交换(亦即读取或写入)。接着，第一测试讯号产生器302发出第一测试讯号S3。其中，第一测试讯号S3包含有一第一数据S3 D1以及一第二数据S3_D2，其中第二数据S3_D2是根据第一数据S3_D1计算得到。之后，第一测试讯号S3经过核心逻辑功能电路301之后由第一测试信号验证器303接收。其中第一测试信号验证器303接收的第一测试讯号S3也包含有第一数据S3’_D1。接着第一测试信号验证器303根据所接收的第一数据S3’_D1计算出对应的第三数据S3’_D3。比较第二数据S3_D2与第三数据S3’_D3，若相同，则可判断第一测试讯号产生器302所发出的第一数据S3_D1与第一测试信号验证器303所接收的第一数据S3’_D1相同。亦即核心逻辑功能电路301可以正常的工作，之后发出一确认(pass)讯号S5至测试装置。反的若不相同，则可判断第一测试讯号产生器302所发出的第一数据S3_D1与第一测试信号验证器303所接收的第一数据S3’_D1不相同。亦即核心逻辑功能电路301无法正常的工作，之后发出一失败(fail)讯号S6至测试装置。

相同的，假设高速总线3010的另一端连结一中央处理器，当假设要对低速总线端3011以及3012进行测试，则首先，控制信号产生器304根据外部连结的一测试装置(图3未示出)所发出的一触发信号S1而产生一信号交换(data transaction)讯号S2。此时控制信号产生器204即是仿真中央处理单元发出信号交换的要求(request)使得通过高速总线3010以及低速总线3011以及3012连结至核心逻辑功能电路301的组件通过总线以及核心逻辑功能电路301进行数据的交换(亦即读取或写入)。接着，第二测试讯号产生器305发出第二测试讯号S4。其中，第二测试讯号S4包含有一第一数据S4_D1以及一第二数据S4_D2，其中第二数据S4_D2是根据第一数据S4_D1计算得到。之后，第二测试讯号S4经过核心逻辑功能电路301之后由第二测试信号验证器306接收。其中第二测试信号验证器306接收的第二测试讯号S4也包含有第一数据S4’_D1。接着第二测试信号验证器306根据所接收的第一数据S4’_D1计算出对应的第三数据S4’_D3。比较第二数据S4_D2与第三数据S4’_D3，若相同，则可判断第二测试讯号产生器305所发出的第一数据S4_D1与第二测试信号验证器306所接收的第一数据S3’_D1相同。亦即核心逻辑功能电路301可以正常的工作，之后发出一确认(pass)讯号S7至测试装置。反的若不相同，则可判断第二测试讯号产生器305所发出的第一数据S4_D1与第二测试信号验证器306所接收的第一数据S4’_D1不相同。亦即核心逻辑功能电路301无法正常的工作，之后发出一失败(fail)讯号S8至测试装置。

因为本发明中所使用的测试装置只需要发出触发讯号，因此只要使用较低速的测试机台即可。

虽然上述分别讨论高速总线3010端以及低速总线3011以及3012端的测试方法，但高速总线3010端以及低速总线3011以及3012端的测试可以同时进行。亦即第一测试讯号产生器302以及第二测试讯号产生器305可同时根据信息交换讯号S2而分别产生第一测试讯号S3以及第二侧是讯号S4。此外在本发明中，核心逻辑功能电路301、第一测试信号产生器302、第一测试信号验证器303、第二测试信号产生器305、第二测试信号验证器306以及控制信号产生器304可同时完成于一核心逻辑(core logic)芯片中。亦即本发明的测试系统30可为一内建自我测试(Build-in-self-test，BIST)系统的核心逻辑芯片。

在本发明中为了节省记录测试信号的存储器空间，所以测试信号可由多个数据分组组成。而每个数据分组也都包含有第一数据与第二数据，其中第二数据可以第一数据经过运算得到，而运算可为一种数据侦错运算。举例来说，假设测试信号中每个数据分组的数据长度为64位，其中第一数据与第二数据的数据长度分别为56位以及8位。假设数据侦错运算为一循环冗余检测(cyclic redundancy check)运算，也就是8位的第二数据是由56位的第一数据经该循环冗余检测(cyclic redundancy check)运算所得。如此一来，本发明的测试信号产生器可利用一随机数产生器(图中未示出)不断产生56位的随机数，然后再进行循环冗余检测(cyclic redundancy check)运算而得到8位的循环冗余检测码。当测试信号验证器接到长度为64位的数据分组时，同样利用循环冗余检测(cyclic redundancy check)运算来对56位的第一数据进行运算而得出一8位的第三数据，然后再将第二数据与第三数据进行比对，若内容相符，则可判断数据传送无误。而若内容不相符，则可判断数据传送发生错误，进而认定芯片无法通测试。如此一来，受测芯片内不需要有记录测试信号数据的存储器空间，也不需从芯片外部送入测试信号的数据。

请参见图4，其是本发明的测试方法流程示意图。首先，根据外部连结的一测试装置所发出的一触发信号而产生一信号交换(data transaction)讯号(步骤S401)。接着，测试讯号产生器发出一测试讯号(步骤S402)。其中，测试讯号包含有一第一数据以及一第二数据，且第二数据是根据第一数据经过运算(例如：数据侦错运算)得到。之后，测试讯号经过总线输入至核心逻辑功能电路后由测试信号验证器接收(步骤S403)。其中测试信号验证器所接收的测试讯号也包含有第一数据。接着测试信号验证器根据所接收的第一数据计算出第三数据(步骤S404)。比较第二数据与第三数据以判断核心逻辑功能电路是否能正常工作(步骤S405)。最后发出对应的确认讯号或是失败讯号测试装置(步骤S406以及步骤S407)。

而根据上述内容可知，本发明所使用的外部测试装置的工作频率不需要太高，因此可有效降低制造者的成本负担。而且本发明的验证方法不需要额外记录测试信号的存储器空间，更可有效降低芯片制造的成本。

另外，上述数据侦错运算除了可利用循环冗余检测(cyclic redundancycheck)运算之外，其它类似的如错误校正码(Error-correcting code)运算、同位检查(parity check)运算等都可以使用，因此本领域的技术人员在不脱离本发明的权利要求的前提下可作各种的修改。

Claims

1.一种测试系统，包含：

一核心逻辑功能电路；

一控制信号产生器，连接至该核心逻辑功能电路，用以根据一触发讯号发出一信息交换讯号；

一测试信号产生器，连接至该核心逻辑功能电路，产生一测试信号至该核心逻辑功能电路，其中该测试信号中包含有一第一数据与一第二数据，该第二数据是由该第一数据进行运算所得；以及

一测试信号验证器，连接至该核心逻辑功能电路，接收该核心逻辑功能电路送出的该测试信号，并根据所接收的该测试信号的第一数据进运算而得到一第三数据；

其中该测试信号验证器比较该第三数据以及该第二数据，以判断该核心逻辑功能电路是否正常工作。

2.如权利要求1所述的测试系统，其中若该第三数据与该第二数据相同，则判断该核心逻辑功能电路可正常工作；其中若该第三数据与该第二数据不相同，则判断该核心逻辑功能电路不可正常工作；其中若该核心逻辑功能电路可正常工作则该测试信号验证器发出一确认讯号；若该核心逻辑功能电路不可正常工作则该测试信号验证器发出一失败讯号。

3.如权利要求1所述的测试系统，其中该触发讯号由外部连接至该测试系统的一低速测试装置所产生。

4.如权利要求1所述的测试系统，其中该测试信号产生器对该第一数据进行数据侦错运算以产生该第二数据；且其中该测试信号验证器对所接收的第一数据进行数据错误侦测运算以产生该第三数据；其中该数据错误侦测运算为一循环冗余检测运算，一错误校正码运算或一同位检查运算。

5.如权利要求1所述的测试系统，其中该信息交换讯号使得连结至该核心逻辑功能电路的组件通过该核心逻辑功能电路而进行数据的交换。

6.如权利要求1所述的测试系统，其中该控制信号产生器，该测试信号产生器以及该测试信号验证器通过一总线流连接至该核心逻辑功能电路。

7.如权利要求1所述的测试系统，其中该核心逻辑功能电路、该测试信号产生器、该测试信号验证器以及该控制信号产生器完成于一核心逻辑芯片中。

8.如权利要求7所述的测试系统，其中该核心逻辑芯片为一内建自我测试系统的核心逻辑芯片。

9.一种测试方法，用以测试一芯片，该方法包含有：

根据一信息交换讯号发出一测试讯号至该芯片的一核心逻辑功能电路，其中所发出的该测试讯号包含一第一数据以及一第二数据；

接收由该核心逻辑功能电路输出的该测试讯号，其中所接收的该测试讯号包含所接收的该第一数据以及一第三数据；以及

比较该第三数据与该第二数据，以判断该芯片是否可以正常工作。

10.如权利要求9所述的测试方法，其中还包含将所发出的该测试讯号的该第一数据经过一数据侦错运算而得到该第二数据；以及将所接收的该测试讯号的该第一数据经过该数据侦错运算而得到该第三数据。

11.如权利要求10所述的测试方法，其中该数据侦错运算为一循环冗余检测运算，一错误校正码运算或一同位检查运算。

12.如权利要求9所述的测试方法，其中还包含根据一触发讯号产生该信息交换讯号；其中该触发讯号是由一外部连接至该芯片的一低速测试装置产生。

13.如权利要求9所述的测试方法，其中若该第三数据与该第二数据相同，则判断该芯片可正常工作；其中若该第三数据与该第二数据不相同，则判断该芯片不可正常工作；其中还包含若该芯片可正常工作则发出一确认讯号；若该芯片不可正常工作则发出一失败讯号。

14.如权利要求9所述的测试方法，其中该信息交换讯号使得通过一总线连结至该核心逻辑功能电路的组件通过该核心逻辑功能电路而进行数据的交换。

15.如权利要求9所述的测试方法，其中该测试方法整合于该芯片中，该芯片为一内建自我测试系统的核心逻辑芯片。