201021042 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其資料寫入方法。例 如，本發明係關於一種包含非揮發性之半導體記憶體以及 控制該半導體S己憶體之動作之控制器的記憶體系統。 【先前技術】 於NAND(Not AND，與非）型快閃記憶體中，資料係一 起寫入至複數個記憶胞。該一起寫入之單位被稱為頁面 (page)。關於向NAND型快閃記憶體中寫入資料，例如在 曰本專利特開2007-242163號公報中有揭示。伴隨著近年 來之NAND型快閃記憶體之大容量化，而頁面尺寸增大起 來。因此，NAND型快閃記憶體中，寫入尺寸較大之資料 時之寫入性能正在提高。 但是，自主機對NAND型快閃記憶體之存取單位未必限 定於較大之情況。特別是於應寫入之資料之尺寸小於頁面 尺寸般之情形時，有時無法充分發揮出NAND型快閃記憶 體之寫入性能，從而導致寫入速度下降。 【發明内容】 本發明提供一種能夠提高資料之寫入速度之半導體裝置 及其資料寫入方法。 根據本發明之一態樣之半導體裝置包含： 非揮發性半導體記憶體，其具有：第i記憶體區塊，其 包含可保存2位元以上之資料的複數個記憶胞；以及第之記 隱體區塊’其包含可保存i位元資料的複數個記憶胞；且 141681.doc 201021042 能夠以複數個上述記憶胞之集合即以頁面為單位對上述第 1、第2記憶體區塊編程資料；於該第1記憶體區塊中，上 述頁面係對可保存的上述資料之每個位元逐一分配，並且 對每個位元寫入所需要之時間各不相同；以及 控制H ’其係將自主機接收到之寫人資料向上述非揮發 &半導體記憶體供給，且命令上述非揮發性半導體記憶體 依每個上述頁面向上述第！記憶體區塊或者第2記憶體區塊 、編程上述寫入貝料，當上述寫入資料之最終頁面相當於上 述寫入所需要《時間最長之位元的情形時，龍制器命令 上述非揮發性半導體記憶體在上述第2記憶體區塊之任一 頁面執行關於該資料之編程。 根據本發明之一態樣之非揮發性半導體記憶體的資料寫 入方法，該非揮發性半導體記憶體包含寫入速度根據頁面 而不同之第1記憶體區塊及第2記憶體區塊，該非揮發性半 導體記憶體的資料寫入方法包含： 參 將指定上述第1記憶體區塊中之任一頁面的第1列位址發 送至上述非揮發性半導體記憶體中； 於發送上述第1列位址之後，將資料發送至上述非揮發 性半導體記憶體中； 當發送上述資料之後，無剩餘之應發送至上述非揮發性 半導體記憶體之資料，並且上述第丨列位址為上述第1記憶 體區塊中上述寫入速度最慢之頁面的情形時，將列位址變 更命令、與指定上述第2記憶體區塊中之任一頁面的第2列 位址發送至上述非揮發性半導體記憶體；以及 141681.doc 201021042 於發送上述第2列位址之後’將如下寫入命令發送至上 述非揮發性半導體記憶體中··命令向藉由上述第2列位址 而指定之頁面編程上述資料。 【實施方式】 [第1實施態樣] 利用圖1 ’對根據本發明之第1實施態樣之半導體裝置進 行說明。圖1係根據本實施態樣之記憶體系統之方塊圖。 <關於記憶體系統之整體構成> 如圖所示，記憶體系統包含記憶卡1及主機2。主機2包 含用以對經由主匯流排介面（host bus interface)(以下有時 僅稱作主匯流排）14而連接之記憶卡1進行存取之硬體以及 軟體。記憶卡1在被連接至主機2時受到供電而進行動作， 並執行對應於來自主機2之存取的處理。 <關於記憶卡之構成> 6己憶卡1經由主機2及主匯流排介面14而進行資訊之授 受。記憶卡1包含NAND型快閃記憶體晶片（有時僅稱作 NAND型快閃記憶體或者快閃記憶體）n、控制快閃記憶體 晶片11之卡控制器I2、以及複數個訊號引腳（第丨引腳至第 9引腳）13。 複數個訊號引腳13與卡控制器12電性連接。對於複數個 訊號引腳13中之第1引腳至第9引腳之訊號的分配例如為如 圖2所示。圖2係表示第1引腳至第9引腳、以及分配於該等 引腳之訊號之表。 資料0至資料3分別被分配到第7引腳、第8引腳、第9引 141681.doc 201021042 腳、以及第1引腳。又’第1引腳亦被分配至卡檢測訊號。 另外’第2引腳分配至指令（command)，第3引腳以及第6引 腳分配至接地電位Vss，第4引腳分配至電源電位vdd，第5 引腳分配至時脈訊號。
又’記憶卡1形成為能夠相對於設置於主機2上之插槽而 插拔。設置於主機2上之主機控制器（h〇st c〇ntr〇uer)(未圖 示）經由該等第1引腳至第9引腳而與記憶卡1内之卡控制器 12進行各種訊號及資料之通訊。例如，當向記憶卡丨中寫 入資料時，主機控制器將寫入指令作為串列訊號經由第2 引腳而送出至卡控制器12中。此時，卡控制器12響應供給 至第5引腳之時脈訊號，而擷取被賦予至第2引腳之寫入指 令。 此處，如上所述，寫入指令係僅利用第2引腳以串列方 式而輸入至卡控制器12中。分配為輸入指令之第2引腳如 圖2所示，配置於資料用3之第丨引腳與接地電位Yu用之第 3引腳之間。複數個賴⑽加及與該複數個訊號引腳 13相對應之主機匯流排介面14係用以供主機2内之主機控 制器與記憶卡1進行通訊。 與之相對’快閃記憶㈣與卡控制器12之間的通訊，係 藉由用於NAND型快閃記憶體uAND匯流排介面（以下有 時僅稱作NAND匯流排)15來進行。因此，此處雖未圖示， 但快閃記憶體η與卡控制器12係藉由例如8位元之輸入輸 出（I/O ’ Input/Output)線而連接。 例如’當卡控制器12將資料寫入至快閃記憶體^中時， 141681.doc 201021042 卡控制器12經由該等I/O線而將資料輸入指令8〇H、行位 址、頁面位址、資料、以及編程指令i 〇H(或者快取編程指 令15H)依次輸入至快閃記憶體11中。此處，指令8〇H之 「H」係表示16進位者’實際上係將「1〇〇〇〇〇〇〇」之8位元 的訊號並列發送至8位元之I/O線。亦即，於該NAND匯流 排介面15中，被並列賦予複數位元之指令。 又，於NAND匯流排介面1 5中’對快閃記憶體11之指令 與資料係共用相同之I/O線而加以通訊。如上所述，主機2 内之主機控制器與記憶卡1進行通訊之介面（主匯流排14)和 快閃記憶體11與卡控制器12進行通訊之介面（nAND匯流排 15)不同。 <關於記憶體控制器之構成> 其次，利用圖3，對圖1所示之記憶卡1所包含之卡控制 器之内部構成進行說明。圖3係卡控制器12之方塊圖。 卡控制器12係管理快閃記憶體11内部之物理狀態（例 如’在何處的物理區塊位址含有第幾個邏輯扇區位址資 料’或者何處的區塊為刪除狀態）。卡控制器12具有主介 面模組 21、MPU(Micro processing unit，微處理單元）22、 快閃控制器 23、R〇M(Read-only memory，唯讀記憶 體）24、RAM(Random access memory，隨機存取記憶 體）25、以及緩衝器26。 主介面模組21係進行卡控制器12與主機2之間之介面處 理。 MPU 22係控制記憶卡1整體之動作❶MPU 22利用儲存於 141681.doc 201021042 ROM 24中之動體、以及儲存於RAM 25中之㈣之一部分 或各種表格等，來執行由主機所要求之指令。 尺〇肘24係儲存藉由旭1>1；22而執行之韌體等。尺八]^25係 用作MPU 22之作業區，並記憶韌體或各種表格（表）。快閃 控制器23係進行卡控帝j器12與快閃記憶體n之間之介面處 理。 备將自主機2發送而來之資料向快閃記憶體丨丨寫入時， 緩衝器26係暫時記憶固定量之資料（例如，1個頁面份），或 者虽將自快閃記憶體11所讀取之資料向主機2送出時，緩 衝器26係暫時記憶固定量之資料。 〈關於NAND型快閃記憶體之構成> 其-人，對NAND型快閃記憶體丨丨之内部構成進行簡單說 明。圖4係NAND型快閃記憶體丨丨之方塊圖。如圖所示， NAND型快閃記憶體11包含記憶胞陣列30、列解碼器3 1、 頁面緩衝器3 2、及資料快取3 3。 〈關於記憶胞陣列〉 首先對於記憶胞陣列3〇進行說明。記憶胞陣列3〇包含第 1記憶體區塊BLK1及第2記憶體區塊BLK2。圖4中例示了 第1記憶體區塊BLK1存在複數個，而第2記憶體區塊BLK2 存在一個之情形’但其等只要均為一個以上即可。由於第 1記憶體區塊BLK1及第2記憶體區塊BLK2之構成基本相 同’故而以下在對兩者未加以區別之情形時，均稱為記憶 體區塊BLK。 記憶體區塊BLK包含可保存資料之複數個記憶胞電晶 141681.doc 201021042 體。而且，第2記憶體區塊BLK2係用作第1記憶體區塊 BLK1之快取區域。亦即，第2記憶體區塊BLK2係用作暫 時保存應編程至第1記憶體區塊BLK1中之資料的區域。關 於s亥方面將於下文描述。又，資料之刪除係以記憶體區塊 BLK為單位來進行。即，一起刪除同一記憶胞區塊BLK内 之資料。 利用圖5，對記憶體區塊BLK之構成進行說明。圖5係記 憶體區塊BLK之電路圖。如圖所示，記憶體區塊BLK分別 包含（n+1)個（η為0以上之整數）記憶胞單元34。 記憶胞單元34分別包含例如32個記憶胞電晶體Μτ以及 選擇電晶體ST1、ST2。記憶胞電晶體Μτ包含積層閘極構 造，該積層閘極構造具有插入有閘極絕緣膜而形成於半導 體基板上之電荷儲存層（例如浮動閘極）' 以及插入有閘極 間絕緣膜而形成於電荷儲存層上之控制閘。再者，記憶胞 電晶體ΜΤ之個數並不限於32個，亦可為8個、16個、64 個、128個、256個等，對其個數並未作限定。關於記憶胞 電晶體ΜΤ，在相鄰之記憶胞電晶體河丁彼此間共有源極、 汲極。並且，在選擇電晶體ST1、ST2間，其電流路徑係 以串列連接之方式而配置。所串列連接之記憶胞電晶體 MT之一端側之汲極連接於選擇電晶體ST1之源極，另一端 側之源極連接於選擇電晶體ST2之汲極。 在記憶體區塊BLK之各自中，位於同一列之記憶胞電晶 體MT之控制閘共同連接於字元線wl〇〜WL3 1中之任一 者，位於同一列之記憶胞之選擇電晶體ST1、ST2之閘極 141681.doc -10· 201021042 分別共同連接於選擇閘極線SGD、SGS。再者，為了使說 明簡化，以下有時將字元線WL0〜WL3 1僅稱為字元線 WL。選擇電晶體ST2之源極共同連接於源極線SL。再者， 選擇電晶體ST1、ST2未必兩者均需要，只要能夠選擇出 記憶胞單元34則亦可僅設置其中任一者。 並且，於複數個記憶體區塊BLK之間，記憶胞單元34之 各自之選擇電晶體ST1的汲極共同連接於位元線BL0〜BLn 中之任一者。又，選擇電晶體ST2之源極共同連接於源極 參 線SL。 其次，對於上述記憶胞電晶體MT所能獲取之資料進行 說明。首先，對第1記憶體區塊BLK進行說明。第1記憶體 區塊BLK1中所包含之記憶胞電晶體MT為可對應於臨限值 電壓而保存3位元之資料。圖6係表示第1記憶體區塊BLK1 中所包含之記憶胞電晶體MT之臨限值分布的圖表，且係 橫軸表示臨限值電壓Vth，縱軸表示記憶胞電晶體MT之存 在概率之圖表。 營
如圖所示，各個記憶胞電晶體MT能夠保存八值（8-levels，八個階值）之資料。更具體而言，記憶胞電晶體MT •能夠以臨限值電壓Vth由高到低之順序，保存「0」、「1」、 「2」、「3」、…「7」之8種資料。記憶胞電晶體MT中之 「〇」資料之臨限值電壓VthO為Vth0<VO 1。「1」資料之臨 限值電壓Vthl為V01<Vthl<V12。「2」資料之臨限值電壓 Vth2為V12<Vth2<V23。「3」資料之臨限值電壓Vth3為 V23<Vth3<V44。「4」資料之臨限值電壓Vth4為V44<Vth4< 141681.doc 11 201021042 V45。「5」資料之臨限值電壓Vth5為V45<Vth5<V56。「6」 資料之臨限值電壓Vth6為V56<Vth6<V67。並且，「7」資 料之臨限值電壓Vth7為V67<Vth7。 亦即’第1記憶體區塊BLK1内之記憶胞電晶體MT為可 保存3位元之資料「000」〜「hi」。以下，如圖6所示，將 該3位元之資料之各位元稱為下位位元、中位位元及上位 位元。再者，可適當選擇記憶胞電晶體MT所能獲得之八 值之資料「〇」〜「7」、與以2進位表達時之「0〇〇」〜 「111」之對應關係。 其次’對於第2記憶體區塊BLK2進行說明。第2記憶體 區塊BLK2中所包含之記憶胞電晶體!^丁為可對應於臨限值 電壓而保存1位元之資料。亦即，記憶胞電晶體Μτ對應於 臨限值電壓，保存「〇」資料與Γι」資料中之任一者。 於上述構成之記憶體區塊BLK中，資料係一起寫入至連 接於同一字元線评!^之所有記憶胞電晶體Μτ。以下，將該 單位稱為頁面。並且，關於可保存3位元之資料之第（記憶 體區塊BLK1之記憶胞電晶體奶，係、逐個^地寫入資 料。亦即，以首先下位位元、繼而中位位元、及上位位元 之順序寫人資料1此’在第丨記憶體區塊職丨中，對每 條字元線WL分配3個頁面。以下，有時將對應於下位位元 之頁面稱為下位頁®，將對應於巾位位元之頁面稱為中位 頁面’將對應於上位位元之頁面稱為上位頁面。另一方 面’在第2記憶體區塊中，對每條字元線肌分配ι個頁 14168l.doc 201021042 面。將該情況表示於圖7。圖7係表示第1記憶體區塊BLKl 及第2記憶體區塊BLK2中所包含之頁面之示意圖。 如圖所示，在第1記憶體區塊BLK1中，對每條字元線 WL分配3個頁面’且字元線WL之條數為32條，因此分配 至第1記憶體區塊BLK1中之頁面為頁面pg〇〜PG95，總頁 面數為96個頁面。因此，第1記憶體區塊BLK1之記憶體尺 寸為（96x(n+l))位元。
❹ 另一方面’在第2記憶體區塊BLK2中，對每條字元線 WL分配1個頁面’且字元線WL之條數為32條，因此分配 至第2記憶體區塊BLK2中之頁面為頁面pg〇〜pg3 1，總頁 面數為32個頁面。因此，第2記憶體區塊BLK2之記憶體尺 寸為（32χ(η+1))位元。 再者，將資料一起寫入之記憶胞電晶體Μτ未必需要全 部連接於某字元線WL。例如，亦可就每條字元線，對每 條偶數位元線及奇數位元線寫入資料。此時，第丨記憶體 區塊BLK1之頁面數為加倍之192個頁面。 <關於列解碼器> 其次，返回至圖4，對NAND型快閃記憶體n所包含之列 解碼器3!進行說明。列解碼器31係自卡控制器12接收列位 址，並進行解碼。列位址中包含指定任—記憶體區塊腿 頁面位址。並且，列解 憶體區塊BLK中之任一 之區塊位址、以及指定任一頁面之 碼器3 1根據列位址，來選擇任一記 字元線WL。 <關於資料快取> 141681.doc -13- 201021042 資料快取33為可暫時保存頁面尺寸之資料。 資料快取33在與卡控制器12之間進行資料之授受。亦 即，在讀取資料時，將自頁面緩衝器32發送之資料向卡控 制器12傳輸’在寫人資料時’接收自卡控制器⑽送之資 料’並將其以頁面為單位向頁面緩衝器32傳輸。 <關於頁面緩衝器> 頁面緩衝器32為可暫時保存頁面尺寸之資料。 頁面緩衝器32在讀取資料時，係暫時保存自記憶胞陣列 30以頁面為單位而讀取出之資料，並將其向資料快取”傳 輸。又，頁面緩衝器32在寫入資料時，係將自資料快取33 所傳輸之資料傳輸至位元線BL0~BLn，並執行資料之以頁 面為單位之編程。 再者，資料之寫入係藉由重複上述編程與驗證來進行。 所謂編程’係藉由使記憶胞電晶體MT之控制閘與通道 (channel)之間產.生電位差，而向電荷儲存層注入電子之動 作。又’驗證係藉由自已編程之記憶胞電晶體MT讀取資 料’來確認記憶胞電晶體MT之臨限值電壓是否為所期望 之值的動作。 <關於資料之編程方法> 其次’對上述構成之記憶卡1中之資料之編程方法進行 說明。首先，對卡控制器12成為主體而進行之處理進行說 明。 <卡控制器12之動作> 圖8係表示編程資料時卡控制器12所進行之處理之流程 141681.doc •14- 201021042 圖。 如圖所示，首先，卡控制器12自主機2經由主匯流排i4 而接收資料之寫入命令、以及在NAND型快閃記憶體丨i中 應寫入資料之位址（步驟S10)e繼而，卡控制器12自主機2 經由主匯流排14而接收寫入資料（步驟S11)。寫入資料暫時 ·· 被保存於緩衝器26中。繼而，卡控制器12經由NAND匯流 • 排15而對快閃記憶體11輸出第1寫入命令、寫入資料及位 址0 决閃5己憶體11藉由接收第1寫入命令，來識別此後開始 寫入動作，並且寫入資料被傳輸過來的情況。第i寫入命 令相當於例如NAND型快閃記憶體中之指令「8〇H」。但 疋，實際上將資料編程至記憶胞電晶體Μτ中係發出下 述第2寫入命令之時間點。又，卡控制器12所輸出之位址 包含指定記憶胞陣列30之行方向的行位址、以及指定列方 向之列位址，但以下僅著眼於列位址進行說明。於步驟 Φ S12中，卡控制器12之例如MCU 22發行並輸出對應於第1 記憶體區塊之列位址（將其稱為第1列位址）。 繼而卡控制器12之MCU 22判定已傳輸之寫入資料是 否為=終頁面資料（步驟S13)。亦即，於步驟si2中已傳輸 寫入資料時’進而判定應傳輸之寫入資料是否有殘餘。 例如，，假設自主機2所傳輸之寫入資料為2個頁面份之尺 寸的隋形卡控制器I2係逐個頁面地進行寫入資料及第1 歹J之傳輸’故而，此時’為了傳輸所有寫入資料，必 需進行兩·人資料傳輸。其中’在最初之資料傳輸之階段 141681.doc •15- 201021042 中未傳輸之寫入資料僅殘餘#1個頁面 並::終頁面資料(步驟—⑻)。另-方面匈在定第為 二人資：傳輸之階段中’未傳輸之寫入資料並未殘餘，： ，”入第一次所傳輪之資料的頁面為關於該料导 終頁面。因此，判定為最終頁面。 資抖之最 再者’於步驟S13中，只要衫是否為對寫人資 編程，最終頁面即可，該資料之尺寸是否正好為頁面 則不是問題。亦即，最終資料亦可小於頁面尺寸。、 又，主機2在結束寫入存取時，對卡控制器叫 存取之結束通知。並且，在中途中斷寫人存取時，輪出中 斷命令1此，步驟S13之料可藉由例如判定是否 自主機2之寫入存取之結束通知或者中斷命令來執行。 *步驟S13之判定結果為並非最終頁面資料之 驟S14，NO(否）），卡护：制器12夕MrTT。 /時（步 卞控制器12之MCU 22發行第2寫入 令，並經由NAND匯流排15而向快閃記憶體U輪出（步驟 S15)。第2寫入命令相當於例如NAND型快閃記择體中之产 令「_」或者「15H」。其後’卡控制以2返回至步^ S12 ’繼續進行後續之關於寫入資料之向快閃記憶體u之 傳輸。 當步驟S13之判定結果為最終頁面資料時（步驟⑽， YES(是））’ MCU 22判定關於該頁面資料之頁面位址是否 相當於上位頁面或者中位頁面（步驟Sl6)。亦即，判定頁 面位址所指示之頁面是否為圖7所示之第“己憶體區塊 BLK1之頁面PG(3i+1)或者頁面（3i+2)(其中，如〜31之整 數）0 141681.doc .16· 201021042 當步驟S16之判定結果為相當於下位頁面之情形時（步驟 S17’ NO(否）），亦即，當頁面位址所指示之頁面為頁面 PG(3i)之情形時，MCU 22發行第2寫入命令。繼而，將第2 寫入命令經由NAND匯流排1 5而向快閃記憶體丨i輸出（步驟 S18)。其後，MCU 22經由主匯流排14而向主機19通知寫 : 入結束之意旨（步驟S19)。 : 當步驟S16之判定結果為相當於上位頁面或者中位頁面 之情形時（步驟S17，YES(是）），MCU 22發行列位址變更命 ❹ 令以及新的列位址（將其稱為第2列位址），並將其向快閃記 憶體11輸出（步驟S20)。第2列位址係相當於第2記憶體區塊 BLK2之任一頁面之位址。繼而，與步驟S18、S19相同， 將第2寫入命令向快閃記憶體丨丨輸出（步驟S21)，並向主機 19通知寫入結束之意旨（步驟S22)。 其後，MCU 22在特定之時序，命令快閃記憶體丨丨將編 程至相當於第2列位址之頁面中之資料複製至相當於第1列 參 位址之頁面、即本來應編程之頁面（步驟S23)。所謂該特 定之時序係指例如發生了藉由主機而進行之下一寫入存取 之時序。 利用圖9，說明在以上處理中自卡控制器12經由Nand匯 流排15而向快閃記憶體11發送之訊號。圖9係卡控制器12 向快閃記憶體11所輸出之訊號之時序圖。在圖中上段係 表示在步驟S16中判定為「不相當」之情形（步驟S17， NO(否）），下段係表示判定為「相當」之情形（步驟μ?， YES(是））。 141681.doc 201021042 如圖所示，所有情形均係首先在時刻t〇輸出第丨寫入命 令，其後分別在時刻tl、t2依次輸出位址（第丨列位址）及寫 入資料。其後，當沒有結束命令或者中斷命令之情形時， 在時刻t4輸出第2寫入命令，一連串訊號之流程結束。另 一方面，當有結束命令或者中斷命令之情形時，在時刻Μ 輸出列位址變更命令，並在時刻15輸出新的列位址（第2列 位址）。其後，在時刻t6輸出第2寫入命令。於後者之情形 時，被視為有效之列位址並非在時刻u所輸出之第丨列位 址，而是在時刻t5所輸出之第2列位址。並且，第2列位址 係對應於與對應於第1列位址之第i記憶體區塊BLK1不同 之第2記憶體區塊BLK2之位址。 <NAND型快閃記憶體11之動作> 其次，利用圖10，對於NAND型快閃記憶體丨丨成為主體 而進行之處理進行說明。圖1〇係表示快閃記憶體u中之處 理之流程圖。 如圖所示，首先，快閃記憶體u自卡控制器12經由 NAND匯流排15以頁面為單位而接收第丨寫入命令、寫入資 料及第1列位址（及行位址）（步驟S3〇)。所接收到之寫入資 料經由資料快取33而保存於頁面緩衝器32中。繼而，將第 1列位址發送至列解碼器31中。進而，將第1寫入命令發送 至掌控整個快閃記憶體11之動作之控制部（圖4中省略圖 示）。 繼而’快閃記憶體11判定是否接收到列位址變更命令及 第2列位址（步驟S3 1)。當未接收到列位址變更命令及第2 141681.doc •18- 201021042 列位址之情形時（步驟S32，NO(否）），自卡控制器12接收 到第2寫入命令之後（步驟S33)，將資料寫入至由步驟S3〇 中接收到之第1列位址與行位址所指定之頁面中（步驟 S34)。亦即，寫入資料被寫入至第1記憶體區塊BLK1之任 一頁面中。 當在步驟S32中接收到列位址變更命令之情形時（步驟 S32 ’ YES(是）），接收到第2寫入命令之後（步驟S35)，將資 料寫入至由步驟S30中接收到之行位址、以及緊接在列位 址變更命令之後接收到之第2列位址所指定之頁面中（步驟 S36)。亦即，寫入資料被寫入至第2記憶體區塊BLK2之任 一頁面中。 其後，快閃記憶體11將步驟S36中寫入至第2記憶體區塊 BLK2中之資料複製至由在步驟S30中接收到之第1列位址 所指定之頁面中（步驟S3 7)。 <寫入動作之具體例> 利用圖11至圖15，對於上述編程動作之具體例進行說 明。圖11係表示根據本實施態樣之記憶體系統之處理之流 程的時序圖，表示利用圖10自主機2向記憶體控制器12之 資料之流程（主匯流排14上之資料之流程）、自記憶髏控制 器12向NAND型快閃記憶體[i之資料快取33之資料之流程 (NAND匯流排15上之資料之流程）、以及NAND型快閃記憶 體11之動作之流程。又’圖12至圖15係記憶體系統之方塊 圖，在圖中，以斜線表示之區域係表示編程有寫入資料之 頁面。以下，以將1個頁面之資料尺寸設為16 KB，自主機 141681.doc -19- 201021042 之情形為例來進 2進行4次關於頁面尺寸之資料之寫入存取 行說明。 又以下，以如下情形為例來進行說明：卡控制器以在 傳輸至_型快閃記憶独中之資料相當於最終頁面資 料之情形時（步驟S14, YES(是）），即，不存在接續資料之 情形時，發行通常編程指令「蘭」作為第2寫入命令在 上述資料並非相當於最終頁面資料之情形時（步驟si4, 觸(否)）’即，存在接續資料時，發行快取編程指令 「15H」。 當發行了快取編程指令「15H」之情形時，nand型快 閃記憶體11執行快取編程。於快取編程時，於資料快取33 呈空閒之階段、即資料之寫入完全結束之前的階段， NAND型快閃記憶體丨丨變為就緒（ready)狀態，成為可接收 下一資料之狀態。與此相對，當發行了通常編程指令 「10H」之情形時，於資料之寫入完全結束後，即驗證結 束後’ NAND型快閃記憶體11成為就緒狀態。 (時刻t0〜t4) 首先，利用圖11及圖1 2對時刻tO〜t4之情況進行說明。如 圖所示’於時刻t0自主機2對記憶卡1進行寫入存取，傳輸 16 KB之寫入資料WD1。繼而’卡控制器12發行第！寫入命 令INST1及第1列位址RA1，並將其向快閃記憶體u輸出。 假設第1列位址相當於第1記憶體區塊BLK1之頁面PG〇。 繼而，於時刻tl，卡控制器12將接收到之寫入資料wm 向快閃記憶體11傳輸（圖中表示為DIN1) »將寫入資料|〇1 141681.doc • 20- 201021042 向資料緩衝器33儲存’進而向頁面緩衝器32傳輸。 其後’於時刻t3,卡控制器12發行第2寫人命令INST2’ 並將其向快閃記憶體11輸出。第1列位址RA1相當於下位 頁面，因此未發行列位址變更命令。又，不存在接續資 料，因此所發行之第2寫入命令赠2為通 「10H |。
已發行第2寫入命令1NST2,由此快閃記憶體η成為忙碌 (busy)狀態，將寫入資料WD1寫入至記憶胞電晶體町中。 在圖11中將其表示為「L」。亦即，列解碼器31根據第m 位址RA1而選擇頁面PG〇。藉此，對頁面PG0執行編程及 驗證，將寫入資料1宜λ ^ ^ ' 貝村WD1寫入。其後，NAND型快閃記憶體 11成為就緒狀態。 (時刻t4〜t8) 其次，利關11及圖13，對時_〜t8之情況進行說明。 如圖所示，在寫入資料鈐D1之寫入結束之時刻μ，自主機 2對記憶卡1進行下一寫入存取，傳輸16 κΒ之寫入資料 WD2。繼而，卡控制器12發行第夏寫入命令爪灯丨及第】列 位址RA1，並將其向快閃記憶體11輸出。第1列位址相當 於第1 §己憶體區塊BLK1之頁面pg 1。 繼而，於時刻t5，卡控制器12將接收到之寫入資料WD2 向快閃記憶體11傳輸（圖中表示為DIN2)。此時，第i列位 址RA1相當於中位頁面。因此，卡控制器12發行列位址變 更命令INST_RA及第2列位址RA2，並將其向快閃記憶體 11輸出，其後發行第2寫入命令INST2=「1 0H」，並向快閃 141681.doc •21 · 201021042 記憶體11輪出。假設第2列位址RA2相當於第2記憶體區塊 BLK2之例如頁面pG〇。 在快閃記憶體11中’已發行列位址變更命令INST_RA， 由此列解碼器3 1選擇第2記憶體區塊BLK2之頁面PG0來代 替第1 °己憶體區塊BLK1之頁面PG1。藉此，寫入資料WD2 被寫入至第2記憶體區塊BLK2之頁面PGO中。 (時刻t8〜tl2) 其次’利用圖11及圖14 ’對時刻t8〜tl2之情況進行說 明。如圖所示，在寫入資料WD2之寫入結束之時刻t8，自 主機2對記憶卡1進行下一寫入存取，開始16 KBi寫入資 料WD3之傳輸。 利用該寫入資料WD3之傳輸期間，在記憶卡執行寫 入資料WD2之複製動作。亦即，將已寫入至第2記憶體區 塊BLK2中之資料WD2向本來應寫入之第t記憶體區塊 BLK1之頁面PG1複製。於進行複製動作時，卡控制器12在 時刻t8發行複製命令INST 一 COPY，並將其向快閃記憶體u 輸出。 響應複製命令INST 一 COPY，在快閃記憶體丨丨中，列解碼 器31選擇第2記憶體區塊BLK2之頁面PG〇。藉此，將資料 WD2讀取至頁面緩衝器32中。在圖u中將該動作表示為 「RD」。繼而，列解碼器31在時刻t9選擇第【記憶體區塊之 頁面PCH。藉此，將資料WD2寫入至^記憶體區塊blki 之頁面PG1中。在圖11中將該動作表示為「M」。再者，在 圖11中雖然省略了圖示，但是在時刻〇資料之讀取結束 141681.doc •22· 201021042 時’卡控制器12為了命令NAND型快閃記憶體11將已讀取 之資料寫入至第1記憶體區塊BLK1之頁面PG1中，而發行 第2寫入命令…^之。由於存在接續於已讀取之資料之後的 寫入資料WD3，故而此時所發行之第2寫入命令以|5丁2為快 取編程指令「15H」。 藉由利用快取編程，而在資料WD2之複製過程中之時刻 tl 1，NAND型快閃記憶體丨丨成為就緒狀態。因此，在時刻 til〜tl2之期間，卡控制器12發行關於下一寫入資料WD3之 第1寫入命令INST1及第！列位址RA1，並向快閃記憶體u 輸出。繼而，卡控制器12將寫入資料WD3向資料快取33傳 輸（圖中表示為DIN3)。再者，就效率方面而言，理想的是 該資料WD3之傳輸與資料WD2之複製動作同時結束。 (時刻tl2〜U3) 其次，利用圖11及圖I5，對時刻tll〜tl3之情況進行說 明。如圖所示，寫入資料WD3係自資料快取33向頁面緩衝 器32傳輸。又，已經發行之第1列位址RA1相當於第i記憶 體區塊BLK1中之頁面PG2，即上位頁面。因此，卡控制器 12發行列位址變更命令INSTJRA及第2列位址ra2，並將 其向快閃記憶體11輸出。繼而，卡控制器12發行第2寫入 命令INST2=「10H」’並將其向快閃記憶體u輸出。假設 第2列位址ra2相當於第2記憶體區塊blk2之例如頁面 PG1。 於陕閃s己憶體11中，已發行列位址變更命令INST ， 由此列解碼器31選擇第2記憶體區塊BLK2之頁面pGi來代 141681.doc -23- 201021042 替第1記憶體區塊BLK1之頁面PG2。藉此，寫入資料WD3 被寫入至第2記憶體區塊BLK2之頁面PG1中。 (時刻tl3〜tl8) 時刻tl3〜tl8之動作與上述已說明之時刻t8〜U3相同。亦 即’在時刻tl3〜U7之期間’將已編程至第2記憶體區塊 BLK2之頁面PG1中之寫入資料WD3複製至第1記憶體區塊 BLK1之頁面PG2中。繼而’於複製動作之後，將寫入資料 WD4寫入至第1記憶體區塊BLK1之頁面PG3中。當然，將 寫入資料WD3向上位頁面複製時所發行之第2寫入命令 INST2為快取編程指令「15H」。 <效果> 當為上述構成之記憶體系統時，可獲得下述效果。 (1)可提高資料之寫入速度。 若為根據本實施態樣之記憶體系統，則如圖i i所示，當 編程動作之最終頁面為第i記憶體區塊BLK1中之上位頁面 或者中位頁面之情形時’使該資料暫時保存於第2記憶體 區塊BLK2中。亦即，將第2記憶體區塊BLK2用作快取區 域。第2記憶體區塊BLK2以二值來保存資料。另一方面， 當最終頁面為第1記憶體區塊BLK1中之下位頁面之情形 時’該資料係直接編程至第1記憶體區塊BLK1中。亦即， 自主機2所發送之寫入資料首先被編程至第1記憶體區故 BLK1之下位頁面或者第2記憶體區塊BLK2中之任一頁面 中〇 因此，可提高資料之寫入速度。以下，一面參照圖1 6， 141681.doc • 24- 201021042 一面對本效果進行說明o 圖16係表示先前之記憶體系統及 根據本實施態樣之記憶料狀動作之流程的時序圖，且 表示各情形之自主機向切制器12之資料之流程、記憶卡 1中之動作之流程。圖16所示之時序圖自上而下表示了先 前構成中寫人資料較大之情形（資料尺寸為4個頁面份之情 形)、、先前構成中寫入資料較小之情形(資料尺寸為i個頁面 伤、下之ff形）卩及本實施態樣中寫入資料較小之情形
(資料尺寸為_頁面份以下之情形）。關於本實施態樣係與 圖11相同。 首先，對寫人資料較大之情形進行說明。如圖所示，自 主機2向卡控制器12傳輸（16x4)=64 KB之寫入資料。繼 而將寫入寊料按照下位頁面PG0、中位頁面pG1、上位 頁面PG2及下位頁面PG3之順序加以編程。自卡控制器U 向資料快取33之資料傳輸（圖中之DINi，丨為自然數）可在編 程前一個所傳輸之資料⑴…屮丨））之編程中進行。因此， 可不浪費時間而高速地編程資料。若最終頁面為下位頁 面’則本實施態樣亦相同。 其次’對先前構成中寫入資料較小之情形進行說明。若 為先前之記憶體系統，則不具有發行列位址變更命令或第 2列位址之功能。因此，如圖16所示，當已將寫入資料 WD1寫入至下位頁面PG〇中時，將下一寫入資料wd2寫入 至中位頁面PG1中（圖中以「M」表示）。繼而，當中位頁 面PG1之寫入結束而使得NAND型快閃記憶體成為可接受 存取之狀態時，將下一寫入資料WD3自主機2向卡控制器 141681.doc -25- 201021042 u傳輸。繼而，將寫入資料WD3寫入至上位頁面ρ〇2中（圖 中以「u」表示）。其後’ #上位頁面pG2之寫人結束而使 得NAND型快閃記憶體成為可接受存取之狀態時，將下一 寫入資料WD4自主機2向卡控制器12傳輸。 如以上所述，寫入存取必需在前一個寫入存取中之寫入 結束為止之前-直等待，故而存在若寫人f料之資料大小 較小’則寫入時間將變長之問題。此問題在多㈣娜型 快閃記憶體中尤為顯著。 通常在多值NAND型快閃記憶體中，寫入所需要之時間 根據頁面而大不相同。例如’於八值NAND型快閃記憶體 之It形時，下位頁面之寫入所需要之時間t L為2〇〇…左 右，中位頁面之寫入所需要之時間t—M為1〇〇〇閂左右上 位頁面之寫入所需要之時間t〜1;為5〇〇〇閂左右。 亦即，若為先前之記憶體系統，則如圖丨6所示，為了接 收寫入資料，必需在接收寫入資料WD2之後，等待至少 t_M-1000 μ8。又，為了接收寫入資料WD4，必需在接收 寫入-貝料WD3之後，等待至少t_u=5〇〇〇叩。亦即，與寫 入係在下位頁面結束之情形時相比，當寫入係在中位頁面 或者上位頁面結束之情形時，等待至下一資料變為可接收 為止之期間非常長。於是會有寫入速度下降之問題。 關於該方面，若為根據本實施態樣之記憶體系統，則當 寫入動作係在中位頁面或者上位頁面結束之情形時，將資 料寫入至以二值保存之第2記憶體區塊BLK2(快取區域） 中。因此，寫入所需要之時間為t_L = 2〇〇网即可。因此， 141681.doc • 26 - 201021042 可迅速地應對後續之寫入存取。 又，寫入至第2記憶體區塊BLK2中之資料必需在寫入下 一寫入資料之前複製至第1記憶體區塊咖中。但是，可 使該複製動作與下—寫入資料之傳輸期間重疊。進而，自 卡控制器12向快閃記憶體丨丨之資料傳輸（圖16中之則^可 與關於前-個寫入資料之複製動作同時執行。因此，複製 動作對寫入時間之影響較小。 以上結果為可提高記憶體系統中之資料之寫人速度，且 即使如圖16所示般寫人相同資料之情形時，亦與先前相 比’可使寫入動作提前僅At之期間結束。 又，藉由使用列位址變更命令，可使上述動作高速化。 亦即S卡控制器12不具有列位址變更命令之情形時，若 欲將寫入資料寫入至與最初之列位址（第丨列位址）不同之記 憶體區塊BLK，則卡控制器必需將寫入資料再次向頁面緩 衝器傳輸。若作具體說明，則於變更列位址之情形時，首 先，為了取消第1寫入命令，卡控制器輸出重置命令。其 次，再次發行第1寫入命令’並且發行新的第1列位址。繼 而’卡控制器向頁面緩衝器再輸入資料◦最後發行第2寫 命令 〇 但是’若使用列位址變更命令’則無需向頁面緩衝器再 次進行資料傳輸，因此可提高資料之寫入速度。 [第2實施態樣] 其次’對根據本發明之第2實施態樣之半導體裝置進行 說明。本實施態樣係於進行上述第1實施態樣中之複製動 141681.doc •27- 201021042 作時，使用資料快取33或者頁面緩衝器32中所殘餘之寫入 資料者。以下，僅對與第丨實施態樣之不同點進行說明‘·。 圖1 7係表示根據本實施態樣之記憶體系統之處理之流程 的時序圖，表示自主機2向記憶卡！之記憶體控制器12之資 料之流程、自記憶體控制器12向NAND型快閃記憶體丨丨之 資料快取33之資料之流程、以及NAND型快閃記憶體^之 動作之流程。而且，該圖17表示與圖丨丨同樣地將丨個頁面 之資料尺寸設為丨6 KB，自主機2進行4次關於頁面尺寸之 資料之寫入存取之情形。以下，著眼於與圖u之不同點來 進行說明。 如圖所示，於時刻t7〜t8，將寫入資料WD2編程至第2記 憶體區塊BLK2中。該動作相當於圖13。其後，在本實施 態樣中，未進行自第2記憶體區塊BLK2之讀取。取而代 之，在資料快取33或者頁面緩衝器32中，應殘餘有前一個 編程動作中所使用之寫人資料WD2，目此利用其來向第i 記憶體區塊進行編程（時刻t8〜tl丨）。 寫入資料WD3之複製動作亦相同。於時刻tll〜tl2之期間 中，> 料快取33或者頁面緩衝器32保存著寫入資料WD3， 因此再次利用該寫入資料WD3，進行時刻U2〜tl5之期間之 編程。 若為上述構成之記憶體系統，則除了第丨實施態樣中所 說明之（1)之效果以外，亦可獲得下述（2)之效果。 (2)可進一步提高資 料之寫入速度。 若為根據本實施態樣之記憶體系統，則將寫入資料編程 141681.doc -28- 201021042 至第2記憶體區塊BLK2中之後，將資料快取33或者頁面緩 衝器32中所殘餘之寫入資料寫入至第以憶體區塊blki I亦即，將自卡控制器12所傳輸之寫人資料用於兩次寫 入動作。 因此’當將資料自第2記憶體區塊職2複製至第】記憶 體區塊BLK1中時，無需自第2記憶體區塊以讀取資 料。亦即，無需進行第i實施態樣中所說明之_令之時 ❿ 刻t8 t9、tl3〜tl4之期間的處理，從而可在向第2記憶體區 之寫入動作之後，迅速開始向第1記憶體區塊 默1之寫入動作。因此’可進-步提高資料之寫入速 度。 如以上所述，若為根據本發明之^、第2實施態樣之半 :體裝置’則於八值NAND型快閃記憶體中包含保存i位元 資料，記憶體區塊，作為保存3位元資料之記憶體區塊之 :取區塊。而且’當寫人資料之最終頁面為上位頁面或者 中位頁面之情形時，換言之當寫入資料之最終頁面相當於 需要之時間較長之位元的情形時，將該資料暫時向 、 因此，可使資料之寫入速度高速化。 上述實施態樣可庵 餅…一：例如包含檔案系統之記憶體系 :所:槽案系統，係指管理記錄於記憶體中之播案(資 置表)槽=如:列舉卿一 «荦夾等之 冑案系統中’可規定記憶體中之播案 動方=錄資訊之製作方法、楷案或棺案夹等之移 刪除方法、資料之記錄方式、管理區域之位置或 141681.doc -29- 201021042 利用方法等。 包含FAT檔案系統之快閃記憶體丨丨之記憶體空間大致分 為使用者資料區域及管理區域。使用者資料區域係儲存藉 由使用者而寫入之實質資料之區域。管理區域例如包含記 憶啟動資訊之區域、記憶分區資訊之區域、記憶資料被記 憶於哪個位址中之區域、記憶根目錄項之資訊之區域等。 而且，使用者資料區域係以被稱為簇（cluster)或者配置單 元（allocation unit)之小單位來加以營理。例如，當該單位 為16 K位元組，主機以簇為單位發行寫入命令之情形時， 即使於寫人大於镇尺寸之資料時，亦以每16驗元組而連 續地寫入資料。即使為如上所述之情形，藉由使用根據上 述實施態樣之方法，亦可實現高速之寫入動作。 又’於上述實施態樣中，係以_及圖17中，編程頁面 尺寸之資料之情形為例進行了說明。但是，自主機2所傳 輸之資料亦可小於頁面尺寸。又，於上述實施態樣中雖省 略了說明，但於每個頁面中亦可含有冗長部及管理資料纪 憶部。亦即，除實質資料以外，亦可含有同位等之資料： 此外，於上述實施態樣中係以八值_型快閃記憶體 之情形為例進行了說明’但是只要為多值Μ·型快 憶體即可。亦即’亦可為第i記憶體區塊财⑺ 胞 電晶體MT保存2位元、4位元、 n隐胞 , 4位兀5位兀等之多值資料之产 形。當記憶胞電晶體Μτ保持2位元資料之情形時，即，: 對各記憶胞電晶體MT分配下位頁面與上位頁面: 時，寫人所需要之時間例如為〜1〜，t— 14J681.doc 201021042 如此，根據編程對象之位元而寫入所需要之時間之差越 大，越可獲得顯著效果。 又’發行列位址變更命令之條件未必限於最終頁面為下 位頁面以外之情形。例如亦可為當最終頁面為中位頁面時 未發行之情形。關於最終頁面為哪—位元時發㈣位址變 更命令，可適當進行選擇。但是’理想的是，最終頁面為 至少最上位位s之情形時，換言之最終頁面為寫入所需要
之時間之最長之位元的情形時’發行列位址變更命令。 又，編程至第2記憶體區塊BLK2中之資料亦可在第以 隐體區塊BLK1之複製後殘餘下來而不予刪除。此時，第2 記憶體區塊BLK2内之資料可用作第丄記憶體區塊blki内 之資料之備用資料。因此’此時可提高快閃記憶體之資料 保存可靠性。 再者，於上述實施態樣中，作為資料之寫入所需要之時 間t__L、、t一U，以自對NAND型快閃記憶趙i】發出第2 寫入〒令起，重複進行對記憶胞電晶體之編程與驗 證，直至驗證結束為止之期間為例進行了說明。驗證係於 可藉由資料之編程而確認記憶胞電晶體MT之臨限值已達 到所期望之值之時間點、或者上述重複次數已達到特定次 數之時間點結束。 但是，寫入所需要之時間t_L、t—M、亦可定義為自 發出第2寫人命令起，即，自NAND型快閃記憶體11成為忙 碌狀態起，直至恢復至就緒狀態為止之期間。所謂忙碌狀 〜、係扣NAND型快閃記憶體11未自記憶體控制器12接收 141681.doc •31- 201021042 到資料之狀態。以下對該點進行說明。 圖18係記憶卡1之方塊圖，表示在NAND型快閃記憶體11 與記憶體控制器12之間進行對話之訊號。如圖所示，自記 憶體控制器12對NAND型快閃記憶體11發送晶片賦能（chip enable)訊號/CE、讀取賦能（read enable)訊號/RE、寫入賦 能（write enable)訊號/WE、指令鎖定賦能（command latch enable)訊號 CLE、位址鎖定賦能（address latch enable)訊號 ALE。 晶片賦能訊號/CE於記憶體控制器12存取於NAND型快 閃記憶體11時設為「L」位準。 讀取賦能訊號/RE於記憶體控制器12自NAND型快閃記 憶體11讀取資料時設為「L」位準。而且藉由設為/RE = 「L」，而自NAND型快閃記憶體11輸出例如8位元資料 IOO〜107。 寫入賦能訊號/WE於記憶體控制器12將資料寫入至 NAND型快閃記憶體11時設為「L」位準。而且藉由設為 /WE=「L」，而NAND型快閃記憶體11導入自記憶體控制器 12所輸出之資料IOO〜107。 指令鎖定賦能訊號CLE表示當將/WE設為「L」位準時， 向NAND型快閃記憶體11之輸入資料是否為指令。亦即， 當CLE=「H」時，資料IOO〜107為指令。 位址鎖定賦能訊號ALE表示當將/WE設為「L」位準時， 向NAND型快閃記憶體11之輸入資料是否為位址。亦即， 當ALE=「H」時，資料1〇0〜107為位址。 141681.doc -32- 201021042 自NAND型快閃記憶體11對記憶體控制器12發送就緒/忙 碌訊號RY/BY。就緒/忙碌訊號RY/BY係表示NAND型快閃 記憶體11之狀態之訊號。當RY/B Y=「Η」位準之情形時， NAND型快閃記憶體11為就緒狀態，當RY/BY=「L」位準 之情形時，NAND型快閃記憶體11為忙碌狀態。記憶體控 制器12收到RY/BY=「H」位準後，對NAND型快閃記憶體 11輸入資料、指令、位址等。 圖19係圖16所示之根據第1實施態樣之時序圖、以及與 ® 其相對應之就緒/忙碌訊號之時序圖。 如圖所示，當於時刻t0輸入第2寫入命令INST2 = 「1 0H」時，NAND型快閃記憶體11成為忙碌狀態，就緒/ 忙碌訊號RY/BY變為「L」位準。而且，當於時刻tl寫入 資料WD1之寫入（編程及驗證）結束時，NAND型快閃記憶 體11恢復至就緒狀態，就緒/忙碌訊號RY/BY變為「H」。 又，當於時刻t2輸入第2寫入命令INST2=「10H」時， NAND型快閃記憶體11成為忙碌狀態，當於時刻t3向第2記 憶體區塊BLK2寫入（編程及驗證）寫入資料WD2結束時， NAND型快閃記憶體11恢復至就緒狀態。 當於時刻t3，NAND型快閃記憶體11變為就緒狀態時， 卡控制器12發行讀取指令，並向NAND型快閃記憶體11輸 出。該讀取指令係向第2記憶體區塊BLK2寫入之第2寫入 資料WD2之讀取命令。響應該指令NAND型快閃記憶體11 變為忙碌狀態，而執行讀取動作。當於時刻t5讀取結束 時，NAND型快閃記憶體11恢復至就緒狀態。 141681.doc -33- 201021042 當於時刻t5，NAND型快閃記憶體11變為就緒狀態時， 卡控制器12發行第2寫入命令INST2=「15H」。其係將第2 寫入資料WD2向第1記憶體區塊blkI寫入之意旨之命令。 響應該命令，NAND型快閃記憶體U於時刻t6變為忙碌狀 態，執行關於第2寫入資料貿£)2之快取編程。 例如，當於時刻t7，NAND型快閃記憶體u變為可接收 資料之狀態，例如資料快取33變為空閒時，NAND型快閃 記憶體11雖處於寫入過程中卻變為就緒狀態（ry/b γ= 「Η」）。收到此情況後，卡控制器12將下一寫入資料 及第2寫入命令刪丁2=「1〇H」向财仙型快閃記憶體_ 入0 繼而，备第2寫入資料WD2之寫入結束時，NAND型快 閃。己tt體11再次變為忙碌狀態，將第3寫入資料寫入 至第2記憶體區塊BLK2中。錢之動作與時刻ο,相同。 在以上之動作中，亦可將寫人所需要之時間定義為自變 為忙綠狀態起至恢復至就緒狀態為止之間㈣間。於是， 中位頁面之冑人所需要之時間t—M變為時刻心7之期間， 上位頁面之寫人所需要之時間t—u變為時刻u2~u3之期 間。 再者，於圖19之例中，對例如於時刻t3〜t4、t9〜tlO之期 門發行凟取私7之情形進行了說明。但是，卡控制器工2亦 可不等待NAND型快閃記憶體_為就緒狀態，而將讀取 才”對NAND t I·夬閃s己憶體i i發行。此時，對第2記憶體區 塊2之寫入結束後，不轉變為就緒狀態，而繼續執行 141681.doc 201021042 讀取動作。 圖20係上述第2實施態樣之情形之就緒/忙碌訊號之時序 圖。又’圖21係讀取遍及複數個頁面之較大資料之情开<、 時序圖。圖21中之最初之（1 6 K位元組X 3個）資料分別係使 用快取編程指令「15H」而寫入。
此外’在上述實施態樣中係以快閃記憶體U包含資料快 取33之情形為例進行了說明。但是，亦可為快閃記憶體I】 不包含資料快取33之情形。但是’此時，係在編程社束 後’進行自卡控制器12向快閃記憶體11之資料傳輪 (DIN)。亦即’即使存在接續資料之情形時，亦使用通常 編程指令「10H」來執行寫入動作。因此，就動作之高速 化之觀點考慮，理想的是包含資料快取33。 又’上述實施態樣於NAND匯流排15之匯流排寬度（資料 傳輸速度）大於主匯流排14之匯流排寬度之情形時，可獲 得更顯著之效果。其原因在於，藉由使編程時間與因兩者 之資料傳輪能力之差距而產生之時間重疊，可提高作為整 體之寫入性能。 此外，在上述實施態樣中所說明之記憶卡1係例如Sdtm 卡（Secure Digital Touch Memory card，安全數位接觸式記 憶卡）。但是記憶卡1亦可為安裝於主機2内之半導體記憶 體裝置。 熟習此項技術者將容易想到其他優點及變形體。因此， 本發明在其更廣闊之態樣中並不限於本文所揭示及描述之 特定細節及代表性實施例。因此，在不偏離藉由隨附申請 141681.doc -35- 201021042 專利範圍及其等效體所界定之普遍發明概念的精神或範缚 内可進行各種修改。 【圖式簡單說明】 圖1係根據本發明之第1實施態樣之記憶體系統之方塊 rati · 圖， 圖2係表示根據第1實施態樣之記憶卡中之相對於訊號引 腳之訊號分配的圖； 圖3及圖4分別係根據第1實施態樣之卡控制器及快閃記 憶體之方塊圖； 圖5係根據第1實施態樣之記憶體區塊之電路圖； 圖6係表示根據第1實施態樣之記憶胞電晶體之臨限值分 布之圖表； 圖7係根據第1實施態樣之記憶體區塊之示意圖； 圖8係表示根據第丨實施態樣之資料寫入方法之流程圖； 圖9係根據第1實施態樣之卡控制器所輸出之訊號之時序 圖； 圖10係表示根據第丨實施態樣之資料寫入方法之流程 圖； 圖11係表示根據第1實施態樣之資料寫入方法中之資料 及動作之流程的時序圖； 圖12至圖16係表示資料及動作之流程之時序圖； 圖17係表示根據本發明之第2實施態樣之資料寫入方法 中之資料及動作之流程的時序圖； 圖18係根據第1、第2實施態樣之記憶卡之方塊圖； 141681.doc -36- 201021042 圖19及圖2〇分别係表示根據第卜第2實施態樣之資料寫 入方法令之動作之流程的時序圖·及 圖Η係表示根據第丄、第2實施態樣之資料寫入方法中之 動作之流程的時序圖。 【主要元件符號說明】
❹ 1 記憶卡 2 主機 11 非揮發性半導體記憶體 12 卡控制器 13 訊號引腳 14 主匯流排介面 15 NAND匯流排介面 21 主介面模組 22 MPU 23 快閃控制器 24 ROM 25 RAM 26 緩衝器 30 記憶胞陣列 31 列解碼器 32 頁面緩衝器 33 資料快取 BL0〜BLn 位元線 BLK1 第1記憶體區塊 141681.doc •37- 201021042 BLK2 第2記憶體區塊 MT 記憶胞電晶體 PGO〜PG95 頁面 RA1 第1列位址 RA2 第2列位址 SGD、SGS 選擇閘極線 SL 源極線 ST1 > ST2 選擇電晶體 WD1-WD4 寫入資料 WLO 〜WL31 字元線 141681.doc 38-